KR20230021242A

KR20230021242A - 저전력 리텐션 플립 플롭

Info

Publication number: KR20230021242A
Application number: KR1020210102863A
Authority: KR
Inventors: 공완철; 안기식
Original assignee: 주식회사 키파운드리
Priority date: 2021-08-05
Filing date: 2021-08-05
Publication date: 2023-02-14
Also published as: US20230050338A1; KR102653989B1; US11990909B2

Abstract

본 게시물의 다양한 실시 예들은, 저전력 리텐션 플립 플롭에 관한 것이다. 리텐션 플립 플롭은, 입력 신호를 제1 제어 신호들에 따라 출력하는 마스터 래치, 상기 마스터 래치로부터의 신호를 상기 제1 제어 신호들 및 제2 제어 신호들에 따라 출력하는 슬레이브 래치, 및 클럭 신호를 기반으로 상기 제1 제어 신호들을 생성하여 상기 마스터 래치와 상기 슬레이브 래치로 제공하고, 전원 차단 신호를 기반으로 상기 제2 제어 신호들을 생성하여 상기 슬레이브 래치로 제공하는 제어 로직을 포함하며, 상기 슬레이브 래치의 출력 단측에는, 상기 제2 제어 신호들을 기반으로 오픈 루프(open loop)로 동작하여 신호를 전달하거나, 상기 제2 제어 신호들을 기반으로 폐 루프(closed loop)를 형성하여 신호를 유지하는 리텐션 래치를 포함할 수 있다.

Description

저전력 리텐션 플립 플롭{LOW POWER RETENTION FLIP-FLOP}

본 게시물의 다양한 실시 예들은 저전력 리텐션 플립 플롭의 회로 구조에 관한 것이다.

일반적인 디지털 회로 및/또는 SoC(System on Chip)의 경우, 아이들 모드(idle mode) 및/또는 슬립 모드(sleep mode)에서도 전원이 계속 공급되므로, 회로 블록 전역에 걸쳐 그라운드로 빠지는 누설 전류가 발생된다. 이에 따라 디지털 회로 및/또는 SoC 내 스탠다드 셀(standard cell)의 게이트 수가 많을 수록 아이들 모드 및/또는 슬립 모드에서도 상당량의 전력이 소모되게 된다. 따라서, 아이들 모드 및/또는 슬립 모드 동안에 누설되는 전류로 인한 전력 소모를 감소시키기 위해, 적어도 일부 회로 블록에 전원을 일시적으로 차단하는 방안이 제공되고 있다.

플립 플롭(Flip-Flop, F/F)은 1 비트의 정보를 보관 및 유지하고, 데이터 동기화를 가능하게 하는 대표적인 순차 논리 회로이다. 플립 플롭은 구조적으로 휘발성 저장 소자이며, 데이터의 이전 상태를 계속 유지하여 저장하기 위해서는 전원이 계속 공급되어야 한다.

플립 플롭은 휘발성 저장 소자이므로, 전원 공급이 차단되는 경우 모든 데이터가 사라지게 된다. 따라서, 전력 소모 감소를 위해 아이들 및/또는 슬립 모드 동안에 플립 플롭에 전원 공급을 일시적으로 차단하는 경우, 추후에 전원을 다시 공급하더라도 이전 데이터를 정상적으로 복원할 수 없는 문제점이 있다.

따라서, 본 게시물의 다양한 실시 예들에서는 적어도 일부 회로에 전원 공급이 차단되는 전원 차단(power down) 모드 동안에 데이터를 유지(hold)하는 저전력 리텐션 플립 플롭에 대해 개시한다.

본 문서에서 이루고자 하는 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 게시물이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 게시물의 다양한 실시 예에 따르면, 리텐션 플립 플롭은, 입력 신호를 제1 제어 신호들에 따라 출력하는 마스터 래치, 상기 마스터 래치로부터의 신호를 상기 제1 제어 신호들 및 제2 제어 신호들에 따라 출력하는 슬레이브 래치, 및 클럭 신호를 기반으로 상기 제1 제어 신호들을 생성하여 상기 마스터 래치와 상기 슬레이브 래치로 제공하고, 전원 차단 신호를 기반으로 상기 제2 제어 신호들을 생성하여 상기 슬레이브 래치로 제공하는 제어 로직을 포함하며, 상기 슬레이브 래치의 출력 단측에는, 상기 제2 제어 신호들을 기반으로 오픈 루프(open loop)로 동작하여 신호를 전달하거나, 상기 제2 제어 신호들을 기반으로 폐 루프(closed loop)를 형성하여 신호를 유지하는 리텐션 래치를 포함할 수 있다.

본 게시물의 일 실시 예에 따르면, 상기 슬레이브 래치는, 일반 동작 모드 동안에 상기 제1 제어 신호들에 따라 상기 마스터 래치의 출력 신호를 상기 리텐션 래치로 전달하고, 전원 차단 모드 동안에는 오프되는 회로 소자들을 더 포함하며, 상기 리텐션 래치는, 상기 일반 동작 모드 동안에 상기 제2 제어 신호들을 기반으로 상기 오픈 루프로 동작하여 상기 회로 소자들로부터의 신호를 출력하고, 상기 전원 차단 모드 동안에는 상기 제2 제어 신호들을 기반으로 상기 폐 루프를 형성하여, 상기 전원 차단 모드로 동작하기 전에 상기 회로 소자들로부터 제공된 신호를 유지할 수 있다.

본 게시물의 일 실시 예에 따르면, 상기 슬레이브 래치에서 상기 리텐션 래치를 제외한 상기 회로 소자들, 및 상기 마스터 래치는 상기 전원 차단 모드 동안에 전원이 오프되고, 상기 리텐션 래치는, 상기 전원 차단 모드 동안에 전원 온 상태를 유지할 수 있다.

본 게시물의 일 실시 예에 따르면, 상기 전원 차단 모드에 따라 전원을 공급 또는 차단하는 제1 전원 단자, 및 상기 전원 차단 모드에 관계없이 항상 전원을 공급하는 제2 전원 단자를 더 포함하며, 상기 제1 전원 단자는, 상기 마스터 래치, 상기 슬레이브 래치에서 상기 리텐션 래치를 제외한 상기 회로 소자들, 또는 상기 제어 로직에서 상기 제1 제어 신호들에 관련된 회로 소자들 중 적어도 하나에 연결되고, 상기 제2 전원 단자는, 상기 리텐션 래치, 또는 상기 제어 로직에서 상기 제2 제어 신호들에 관련된 회로 소자 중 적어도 하나에 연결될 수 있다.

본 게시물의 일 실시 예에 따르면, 상기 제어 로직은, 상기 전원 차단 신호를 반전시켜 출력하는 인버터를 포함하며, 상기 제2 제어 신호들은, 상기 전원 차단 신호, 및 반전된 전원 차단 신호를 포함할 수 있다.

본 게시물의 일 실시 예에 따르면, 상기 인버터는, 상기 전원 차단 모드 동안에 전원 온 상태를 유지할 수 있다.

본 게시물의 일 실시 예에 따르면, 상기 슬레이브 래치에 포함되는 회로 소자들은, 상기 마스터 래치의 출력 단과 제1 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제1 제어 신호들에 따라 상기 마스터 래치의 출력 신호를 상기 제1 노드로 출력하는 제1 전송 게이트, 상기 제1 노드와 제2 노드 사이에 연결되어, 상기 제1 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제1 인버터, 상기 제2 노드의 신호를 반전시켜 출력하는 제2 인버터, 및 상기 제2 인버터와 상기 제1 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제1 제어 신호들에 따라 상기 제2 인버터의 출력 신호를 상기 제1 노드로 출력하는 제2 전송 게이트를 포함하며, 상기 리텐션 래치는, 상기 제2 노드와 상기 슬레이브 래치의 출력 단 사이에 연결될 수 있다.

본 게시물의 일 실시 예에 따르면, 상기 리텐션 래치는, 상기 제2 노드와 제3 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제2 제어 신호들에 따라 상기 제2 노드의 신호를 상기 제2 노드로 출력하는 제3 전송 게이트, 상기 제3 노드와 제4 노드 사이에 연결되어, 상기 제3 노드의 신호를 반전시켜 상기 제4 노드로 출력하는 제3 인버터, 상기 제4 노드의 신호를 반전시켜 출력하는 제4 인버터, 상기 제4 인버터와 상기 제3 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제2 제어 신호들에 따라 상기 제4 인버터의 출력 신호를 상기 제3 노드로 출력하는 제4 전송 게이트를 포함할 수 있다.

본 게시물의 일 실시 예에 따르면, 상기 제어 로직은, 입력되는 리셋 신호를 상기 마스터 래치와 상기 슬레이브 래치 각각으로 출력하고, 상기 마스터 래치, 및 상기 슬레이브 래치 각각은, 각 래치 내 노드의 신호와 상기 리셋 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트를 포함하며, 상기 리셋 신호를 기반으로 초기 상태 값을 설정할 수 있다.

본 게시물의 일 실시 예에 따르면, 상기 제어 로직은, 입력되는 셋 신호를 상기 마스터 래치와 상기 슬레이브 래치 각각으로 출력하고, 상기 마스터 래치, 및 상기 슬레이브 래치 각각은, 각 래치 내 노드의 신호와 상기 셋 제어 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트를 포함하며, 상기 셋 신호를 입력받아 초기 상태 값을 설정할 수 있다.

본 게시물의 다양한 실시 예들에 따르면, 리텐션 플립 플롭은, 전원 차단 모드에 따라 전원을 공급 또는 차단하는 제1 전원 단자, 상기 전원 차단 모드에 관계없이 항상 전원을 공급하는 제2 전원 단자, 상기 제1 전원 단자와 연결되고, 입력 신호를 제1 제어 신호들에 따라 출력하는 마스터 래치, 상기 제1 전원 단자 및 상기 제2 전원 단자와 연결되고, 상기 마스터 래치로부터의 신호를 상기 제1 제어 신호들 및 제2 제어 신호들에 따라 출력하는 슬레이브 래치, 및 상기 제1 전원 단자 및 상기 제2 전원 단자와 연결되고, 클럭 신호를 기반으로 상기 제1 제어 신호들을 생성하여 상기 마스터 래치와 상기 슬레이브 래치로 제공하고, 전원 차단 신호를 기반으로 상기 제2 제어 신호들을 생성하여 상기 슬레이브 래치로 제공하는 제어 로직을 포함하며, 상기 슬레이브 래치의 출력 단측에는, 상기 제2 전원 단자와 연결되고, 상기 제2 제어 신호들을 기반으로 오픈 루프(open loop) 또는 폐 루프(closed loop) 중 어느 하나로 동작하는 리텐션 래치가 포함될 수 있다.

본 게시물의 다양한 실시 예들에 따르면, 일반적인 D 플립 플롭 회로의 슬레이브 래치 출력 단에, 파워 다운 모드 동안에 폐루프(closed loop)를 형성하는 리텐션 래치를 추가함으로써, 일반 모드에서는 정상적인 플립 플롭 기능을 수행하고, 파워 다운 모드에서는 폐루프를 형성하여 데이터를 손실없이 유지(hold)하는 저전력 리텐션 플립 플롭을 설계할 수 있다. 또한, 본 게시물의 다양한 실시 예에 따른 저전력 리텐션 플립 플롭은 파워 다운 신호에 관련된 버퍼 및 리텐션 래치만을 추가하여, 기존 플립 플롭 회로의 구조를 크게 변경하지 않고 저전력 리텐션 플립 플롭을 설계할 수 있으며, 이에 따라 칩 사이즈를 소형화시킬 수 있으며, 전력 소모량을 감소시킬 수 있는 효과를 얻을 수 있다.

도 1은 본 게시물의 다양한 실시 예들에 따른 저전력 리텐션 플립 플롭의 블록도이다.
도 2는 본 게시물의 다양한 실시 예들에 따른 저전력 리텐션 플립 플롭의 회로 구조를 도시한다.
도 3은 본 게시물의 다양한 실시 예들에 따라 리셋 기능을 갖는 저전력 리텐션 플립 플롭의 회로 구조를 도시한다.
도 4는 본 게시물의 다양한 실시 예에 따라 셋 기능을 갖는 저전력 리텐션 플립 플롭의 회로 구조를 도시한다.
도 5는 본 게시물의 다양한 실시 예에 따라 저전력 리텐션 플립 플롭의 동작에 대한 다이어그램을 도시한다.
도 6a 내지 도 6c는 본 게시물의 다양한 실시 예들에 따른 저전력 리텐션 플립 플롭의 동작에 대한 시뮬레이션 결과를 도시한다.

본 게시물의 이점 및 특징, 그리고 그것들을 달성하는 장치 및 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 게시물은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 게시물의 개시가 완전하도록 하며, 본 게시물이 속하는 기술분야에서 통상의 지식을 가진 자에게 게시물의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 게시물은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 구성 요소가 다른 구성 요소와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 구성 요소와 직접 연결 또는 커플링된 경우 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 게시물을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다.

따라서, 이하에서 언급되는 제 1 구성 요소는 본 게시물의 기술적 사상 내에서 제2 구성 요소 일 수도 있음은 물론이다. 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 게시물이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

본 실시 예에서 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성 요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.

본 게시물의 몇몇 실시 예들과 관련하여 설명되는 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 커플링되며, 그 프로세서는 기록 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다.

도 1은 본 게시물의 다양한 실시 예들에 따른 저전력 리텐션 플립 플롭(flip-flop)(100)의 블록도이다. 이하 실시 예에서, 도 1에 도시된 구성 요소들의 상세한 구조는 도 2를 참조하여 설명할 것이다. 도 2는 본 게시물의 다양한 실시 예들에 따른 저전력 리텐션 플립 플롭(200)의 회로 구조를 도시한다. 이하 실시 예들에서 설명되는 저전력 리텐션(retention) 플립 플롭은 D 플립 플롭일 수 있다.

도 1을 참조하면, 저전력 리텐션 플립 플롭(100)은, 마스터 래치(master latch, 110), 슬레이브 래치(slave latch, 120), 및 제어 로직(130)을 포함할 수 있다.

다양한 실시 예들에 따르면, 마스터 래치(110)는 VDD1을 통해 전원을 공급받고, 제어 로직(130)으로부터 제공되는 제1 및 제2 클럭 신호(CKB, CKR)에 따라 입력 신호(D)를 저장(유지) 또는 출력할 수 있다. 예를 들어, 마스터 래치(110)는 입력 신호(D)를 클럭 신호의 상승 에지(rising edge)에서 슬레이브 래치(120)로 전달하고, 클럭 신호의 하강 에지(falling edge)에서 데이터를 유지(data hold)함으로써, 다음 입력 신호(D)가 들어오기 전까지 해당 상태를 유지할 수 있다.

일 실시 예에 따르면, 마스터 래치(110, 210)는 도 2에 도시된 바와 같이, 제1 인버터(또는 NOT 게이트)(I0), 제1 전송 게이트(211), 제2 전송 게이트(212), 제2 인버터(I1), 및 제3 인버터(I2)를 포함할 수 있다. 마스터 래치(110, 210)의 제1 전송 게이트(211)는 제1 인버터(I0)의 출력 단과 제1 노드(ND1) 사이에 병렬로 연결된 제1 PMOS 트랜지스터(P0)와 제1 NMOS 트랜지스터(N0)로 구성될 수 있다. 마스터 래치(110, 210)의 제2 전송 게이트(212)는 제1 노드(ND1)와 제3 인버터(I2) 사이에 병렬로 연결된 제2 PMOS 트랜지스터(P1)와 제2 NMOS 트랜지스터(N1)로 구성될 수 있다. 여기서, 제1 NMOS 트랜지스터(N0)의 게이트와 제2 PMOS 트랜지스터(P1)의 게이트에는 제1 클럭 신호(CKB)가 입력되고, 제1 PMOS 트랜지스터(P0)의 게이트와 제2 NMOS 트랜지스터(N1)의 게이트에는 제2 클럭 신호(CKR)가 입력될 수 있다. 제1 클럭 신호(CKB)는 클럭 신호(CK)를 반전시켜 획득될 수 있으며, 제2 클럭 신호(CKR)는 제1 클럭 신호(CKB)를 반전시켜 획득될 수 있다. 마스터 래치(110, 210)의 제2 인버터(I1)는 제1 노드(ND1)와 제2 노드(ND2)에 연결되고, 제3 인버터(I2)는 제2 노드(ND2)와 제2 전송 게이트(212)에 연결될 수 있다.

일 실시 예에 따르면, 마스터 래치(110)의 제1 인버터(I0)는 입력 신호(D)를 반전시켜 출력하고, 제1 전송 게이트(211)는 제1 클럭 신호(CKB) 및 제2 클럭 신호(CKR)에 기초하여, 제1 인버터(I0)의 출력 신호를 제1 노드(ND1)로 출력할 수 있다. 제2 인버터(I1)는 제1 노드(ND1)의 신호를 반전시켜 제2 노드(ND2)로 출력하고, 제3 인버터(I2)는 제2 노드(ND2)의 신호를 반전시켜 제2 전송 게이트(212)로 출력할 수 있다. 제2 전송 게이트(212)는 제1 클럭 신호(CKB) 및 제2 클럭 신호(CKR)에 기초하여, 제3 인버터(I2)의 출력 신호를 제1 노드(ND1)로 출력할 수 있다.

일 실시 예에 따르면, 마스터 래치(110)의 회로 소자들, 예컨대, 제1 인버터(I0), 제1 전송 게이트(211), 제2 전송 게이트(212), 제2 인버터(I1), 및 제3 인버터(I2)는 VDD1을 통해 전원을 공급받을 수 있다. VDD1을 통한 전원은, 일반 동작 모드 동안에만 공급되고, 전원 차단 모드인 동안에는 공급이 차단될 수 있다. 실시 예에 따르면, 전원 차단 모드 동안에는 VDD1을 통한 전원 공급이 차단됨으로써, 마스터 래치(110)의 회로 소자들은 전원 차단 모드 동안에 전원이 오프될 수 있다. 전원 오프 시, 마스터 래치(110, 210)에 의해 저장된 데이터는 손실될 수 있다.

다양한 실시 예들에 따르면, 슬레이브 래치(120)는 VDD1, 및/또는 VDD2를 통해 전원을 공급받고, 제어 로직(130)으로부터 제공되는 제1 클럭 신호(CKB), 제2 클럭 신호(CKR), 전원 차단 신호(PD), 및 반전된 전원 차단 신호(PDB)에 따라 마스터 래치(110)의 출력 신호를 저장(유지), 또는 출력할 수 있다. 일 실시 예에 따르면, 슬레이브 래치(120)는 전원 차단 모드 동안에 데이터를 저장(유지)하는 리텐션 래치(122)를 포함할 수 있다.

일 실시 예에 따르면, 슬레이브 래치(120)에 포함된 일부 회로 소자들 중 리텐션 래치(120)를 제외한 회로 소자들은 VDD1을 통해 전원을 공급받고, 리텐션 래치(120)의 회로 소자들은 VDD2를 통해 전원을 공급받을 수 있다. VDD1을 통한 전원은, 일반 동작 모드 동안에만 공급되고, 전원 차단 모드인 동안에는 공급이 차단될 수 있다. VDD2를 통한 전원은, 전원 차단 모드인지 여부에 관계없이 항상 공급될 수 있다. 예를 들어, 슬레이브 래치(120)의 출력 단에 배치된 리텐션 래치(225)는 전원 차단 모드인지 여부에 관계없이, VDD2를 통해 항상 전원을 공급받음으로써, 전원 차단 모드 동안에는 폐루프를 형성할 수 있다. 리텐션 래치(225)는 전원 차단 모드 동안에 폐루프를 형성함으로써, 전원 차단 모드 직전에 슬레이브 래치(120)에 저장(유지), 또는 캡쳐(capture)된 데이터를 전원 차단 모드 동안에 저장(유지)할 수 있다.

일 실시 예에 따르면, 슬레이브 래치(120)는 도 2에 도시된 바와 같이, 제3 전송 게이트(221), 제4 전송 게이트(223), 제4 인버터(I3), 제5 인버터(I4), 및 리텐션 래치(225)를 포함할 수 있다. 슬레이브 래치(120, 220)의 제3 전송 게이트(221)는 마스터 래치(110)의 출력 단과 제3 노드(ND3) 사이에 병렬로 연결된 제3 PMOS 트랜지스터(P2)와 제3 NMOS 트랜지스터(N2)로 구성될 수 있다. 슬레이브 래치(120, 220)의 제4 전송 게이트(223)는 제3 노드(ND3)와 제5 인버터(I4) 사이에 병렬로 연결된 제4 PMOS 트랜지스터(P3)와 제4 NMOS 트랜지스터(N3)로 구성될 수 있다. 여기서, 제3 NMOS 트랜지스터(N2)의 게이트와 제4 PMOS 트랜지스터(P3)의 게이트에는 제2 클럭 신호(CKR)가 입력되고, 제3 PMOS 트랜지스터(P2)의 게이트와 제4 NMOS 트랜지스터(N3)의 게이트에는 제1 클럭 신호(CKB)가 입력될 수 있다.

일 실시 예에 따르면, 슬레이브 래치(120, 220)의 제3 전송 게이트(221)는 제1 클럭 신호(CKB) 및 제2 클럭 신호(CKR)에 기초하여, 마스터 래치(110, 210)의 출력 신호를 제3 노드(ND3)로 출력할 수 있다. 제4 인버터(I3)는 제3 노드(ND3)의 신호를 반전시켜 제4 노드(ND4)로 출력하고, 제5 인버터(I4)는 제4 노드(ND4)의 신호를 반전시켜 제4 전송 게이트(223)로 출력할 수 있다. 제4 전송 게이트(223)는 제1 클럭 신호(CKB) 및 제2 클럭 신호(CKR)에 기초하여, 제5 인버터(I4)의 출력 신호를 제3 노드(ND3)로 출력할 수 있다.

일 실시 예에 따르면, 슬레이브 래치(120, 220)에 포함된 회로 소자들 중 리텐션 래치(225)를 제외한 나머지 회로 소자들, 예컨대, 제3 전송 게이트(221), 제4 전송 게이트(223), 제4 인버터(I3), 및 제5 인버터(I4)는 VDD1을 통해 전원을 공급받을 수 있다. 일 실시 예에 따르면, 전원 차단 모드 동안에는 VDD1을 통한 전원 공급이 차단됨으로써, 슬레이브 래치(120, 220)에 포함된 회로 소자들 중 리텐션 래치(225)를 제외한 나머지 회로 소자들은 전원 차단 모드 동안에 전원이 오프될 수 있다. 예컨대, 슬레이브 래치(120, 220)의 제3 전송 게이트(221), 제4 전송 게이트(223), 제4 인버터(I3), 및 제5 인버터(I4)는 전원 차단 모드 동안에는 전원을 공급받지 못하여 전원이 오프될 수 있다. 전원 오프시, 슬레이브 래치(120, 220)의 제3 전송 게이트(221), 제4 전송 게이트(223), 제4 인버터(I3), 및 제5 인버터(I4)에 저장된 데이터는 손실될 수 있다.

다양한 실시 예들에 따르면, 슬레이브 래치(120)의 출력 단에 배치된 리텐션 래치(225)는, 제5 전송 게이트(226), 제6 전송 게이트(227), 제6 인버터(I5), 및 제7 인버터(I6)를 포함할 수 있다. 제5 전송 게이트(226)는 마스터 래치(110)의 출력 단과 제5 노드(ND5) 사이에 병렬로 연결된 제5 PMOS 트랜지스터(P4)와 제5 NMOS 트랜지스터(N4)로 구성될 수 있다. 제6 전송 게이트(227)는 제5 노드(ND5)와 제7 인버터(I6) 사이에 병렬로 연결된 제6 PMOS 트랜지스터(P5)와 제6 NMOS 트랜지스터(N5)로 구성될 수 있다. 여기서, 제5 NMOS 트랜지스터(N4)의 게이트와 제6 PMOS 트랜지스터(P5)의 게이트에는 반전된 전원 차단 신호(PDB)가 입력되고, 제5 PMOS 트랜지스터(P4)의 게이트와 제6 NMOS 트랜지스터(N5)의 게이트에는 전원 차단 신호(PD)가 입력될 수 있다. 전원 차단 신호(PD)는, 저전력 리텐션 플립 플롭(100, 200)의 외부에서 입력되며, 전원 차단 모드인지 여부를 나타낼 수 있다. 반전된 전원 차단 신호(PDB)는 전원 차단 신호(PD)를 반전시켜 획득할 수 있다. 제6 인버터(I5)는 제5 노드(ND5)와 제6 노드(ND6)에 연결되고, 제7 인버터(I6)는, 제6 노드(ND6)와 제6 전송 게이트(227)에 연결될 수 있다.

일 실시 예에 따르면, 리텐션 래치(225)의 제5 전송 게이트(226)는 전원 차단 신호(PD) 및 반전된 전원 차단 신호(PDB)에 기초하여, 제4 노드(ND4)의 신호를 제5 노드(ND5)로 출력할 수 있다. 제6 인버터(I5)는 제5 노드(ND5)의 신호를 반전시켜 제6 노드(ND6)로 출력하고, 제7 인버터(I6)는 제6 노드(ND6)의 신호를 반전시켜 제6 전송 게이트(227)로 출력할 수 있다. 제6 전송 게이트(226)는 전원 차단 신호(PD) 및 반전된 차단 신호(PDB)에 기초하여, 제7 인버터(I6)의 출력 신호를 제5 노드(ND5)로 출력할 수 있다.

일 실시 예에 따르면, 리텐션 래치(122, 225)에 포함되는 제5 전송 게이트(226), 제6 전송 게이트(227), 제6 인버터(I5), 및 제7 인버터(I6)는, 전원 차단 모드인지 여부에 관계없이 VDD2를 통해 항상 전원을 공급받을 수 있다. 일반 동작 모드 동안에는 저전력 리텐션 플립 플롭(100, 200)의 모든 회로 소자에 전원이 공급되므로, 리텐션 래치(122, 225)는, 일반 동작 모드 동안에 오픈 루프로 동작할 수 있다. 예를 들어, 리텐션 래치(122, 225)는 일반 동작 모드 동안에는 제4 노드(ND4)의 신호를 출력 단(Q)로 전달할 수 있다. 전원 차단 모드 동안에는 저전력 리텐션 플립 플롭(100, 200)의 일부 회로 소자들, 예컨대, 리텐션 래치(122, 225)와, 전원 차단 모드에 관련된 버퍼에만 전원이 공급되므로, 리텐션 래치(122, 225)는 전원 차단 모드 동안에는 폐루프를 형성하여, 데이터를 저장(유지)할 수 있다. 전원 차단 모드 동안에 유지되는 데이터는, 제5 전송 게이트(226)가 전원 차단 모드 직전에 제4 노드(ND4)로부터 획득한 데이터일 수 있다.

다양한 실시 예들에 따르면, 제어 로직(130)은, 클럭 신호(CK) 및/또는 전원 차단 신호(PD)를 기반으로, 마스터 래치(110)와 슬레이브 래치(120)에 포함된 적어도 하나의 전송 게이트를 제어하기 위한 신호를 출력할 수 있다. 일 실시 예에 따르면, 제어 로직(130, 230)은 도 2에 도시된 바와 같이, 제8 인버터(I7), 제9 인버터(I8), 및 제10 인버터(I9)를 포함할 수 있다.

일 실시 예에 따르면, 제어 로직(130, 230)은 제8 인버터(I7), 및 제9 인버터(I8)를 이용하여, 외부에서 입력되는 클럭 신호(CK)를 반전시켜, 저전력 리텐션 플립 플롭(100, 200)에 포함된 일부 전송 게이트들(211, 212, 221, 223)을 제어하기 위한 제1 클럭 신호(CKB), 및 제2 클럭 신호(CKR)를 출력할 수 있다. 예를 들어, 제어 로직(130)은 제8 인버터(I7)를 이용하여, 입력되는 클럭 신호(CK)를 반전시켜 제1 클럭 신호(CKB)를 출력하고, 제9 인버터(I8)를 이용하여 제8 인버터(I7)에서 출력된 제1 클럭 신호(CKB)를 다시 반전시켜 제2 클럭 신호(CKR)를 출력할 수 있다. 제어 로직(130, 230)은 제8 인버터(I7)에서 출력되는 제1 클럭 신호(CKB)와 제9 인버터(I8)에서 출력되는 제2 클럭 신호(CKR)를 마스터 래치(110, 210)의 전송 게이트들(211, 212), 및 슬레이브 래치(120, 220)의 일부 전송 게이트들(221, 223)로 제공할 수 있다.

일 실시 예에 따르면, 제어 로직(130, 230)은 제10 인버터(I9)를 이용하여, 입력되는 전원 차단 신호(PD)를 기반으로 반전된 전원 차단 신호(PDB)를 출력할 수 있다. 제어 로직(130, 230)은 슬레이브 래치(120, 220) 내 리텐션 래치(122, 225)의 전송 게이트들(226, 227)을 제어하기 위해 전원 차단 신호(PD) 및 반전된 전원 차단 클럭 신호(PDB)를 출력할 수 있다.

일 실시 예에 따르면, 제어 로직(130, 230)의 일부 회로 소자들은 VDD1과 연결되어 VDD1을 통해 전원을 공급받고, 일부 회로 소자들은 VDD2와 연결되어 VDD2를 통해 전원을 공급받을 수 있다. 예를 들어, 제어 로직(130, 230)에서 클럭 신호에 관련된 회로 소자들(예컨대, CK 관련 버퍼들)은 VDD1을 통해 전원을 공급받고, 전원 차단 신호에 관련된 회로 소자들(예컨대, PD 관련 버퍼들)은 VDD2를 통해 전원을 공급받을 수 있다. 예컨대, 제어 로직(130, 230) 내 CK 관련 버퍼들인 제8 인버터(I7), 및 제9 인버터(I8)는 일반 동작 모드 동안에는 전원을 공급받아 정상 동작하고, 전원 차단 모드인 동안에는 전원 공급 차단으로 인해 오프될 수 있다. 제어 로직(130, 230) 내 PD 관련 버퍼들인 제10 인버터(I9)는 일반 동작 모드인지 전원 동작 모드인지 관계없이, 항상 전원을 공급받아 정상 동작할 수 있다. 예를 들어, 제10 인버터(I9)는 전원 차단 모드인지 여부에 관계없이, 전원 차단 신호(PD), 및 반전된 전원 차단 신호(PDB)를 리텐션 래치(122, 225)로 제공할 수 있다.

상술한 바와 같이, 본 게시물의 다양한 실시 예들에서는 저전력 리텐션 플립 플롭(100, 200)에서 전원 차단 모드 동안에도 리텐션 래치(122) 및 PD 관련 버퍼에 전원을 공급함으로써, 전원이 차단된 동안에 전원 차단 신호 및 반전된 전원 차단 신호를 기반으로 동작하는 리텐션 래치(122)를 통해 전원 차단 직전의 데이터를 저장(유지)할 수 있다.

일반적으로, 플립 플롭과 같은 데이터 저장용 회로에서는 회로 오동작을 방지하기 위한 목적으로, 외부 리셋(reset) 및/또는 셋(set) 신호를 인가받아 초기 상태를 특정 값으로 설정할 수 있다. 따라서, 본 게시물의 다양한 실시 예들에서는 초기 상태를 특정 값으로 설정할 수 있는 리셋 기능 및/또는 셋 기능을 가지는 저전력 리텐션 플립 플롭의 회로 구조에 대해서 개시한다.

도 3은 본 게시물의 다양한 실시 예들에 따라 리셋 기능을 갖는 저전력 리텐션 플립 플롭(300)의 회로 구조를 도시한다. 도 3은 도 1에 도시된 저전력 리텐션 플립 플롭(100)의 일 실시 예로, 리셋 기능(또는 네거티브 리셋 기능)이 추가된 회로 구조이다.

도 3을 참조하면, 저전력 리텐션 플립 플롭(300)은, 마스터 래치(310), 슬레이브 래치(320), 및 제어 로직(330)을 포함할 수 있다. 마스터 래치(310), 슬레이브 래치(320), 및 제어 로직(330) 각각은, 도 1의 마스터 래치(110), 슬레이브 래치(120), 및 제어 로직(130)일 수 있다.

다양한 실시 예들에 따르면, 마스터 래치(310)는 VDD1을 통해 전원을 공급받고, 제어 로직(330)으로부터 제공되는 제1 및 제2 클럭 신호(CKB, CKR)에 따라 입력 신호(D)를 저장(유지) 또는 출력할 수 있다. 일 실시 예에 따르면, 마스터 래치(310)는 초기 상태를 특정 값으로 설정하기 위해, 제어 로직(330)으로부터 제공되는 리셋 신호(RN)를 입력받을 수 있다.

일 실시 예에 따르면, 마스터 래치(310)는 도 3에 도시된 바와 같이, 제1 인버터(I0), 제1 전송 게이트(311), 제2 전송 게이트(312), 제2 인버터(I1), 및 제1 NAND 게이트(NG1)를 포함할 수 있다. 도 3에 도시된 마스터 래치(310)는 제2 노드(ND2)와 제2 전송 게이트(312) 사이에 인버터가 아닌 NAND 게이트를 포함한다는 점에서, 도 2의 마스터 래치(210)와 상이하고, 그 외의 구성은 도 2의 마스터 래치(210)와 동일하다. 마스터 래치(310)의 제1 NAND 게이트(NG1)는 리셋 신호(RN)와 제2 노드(ND2)의 신호에 대한 부정 논리곱 연산을 수행하고, 그 결과를 출력할 수 있다. 리셋 신호는, 저전력 리텐션 플립 플롭(300)의 초기 상태를 특정 값으로 설정하여 회로 오동작을 방지하기 위해 입력되는 신호일 수 있다. 일 실시 예에 따르면, 리셋 신호(RN)가 하이 레벨인 경우, 제1 NAND 게이트(NG1)의 출력은 제2 노드(ND2)의 신호에 따라 달라질 수 있다. 리셋 신호(RN)가 로우 레벨인 경우, 제1 NAND 게이트(NG1)의 출력은 제2 노드(ND2)의 신호에 관계없이, 리셋 신호(RN)에 의해 하이 레벨의 신호를 출력할 수 있다. 여기서, 제1 NAND 게이트(NG1)를 제외한 마스터 래치(310)의 구조 및 동작은 도 2의 마스터 래치(210)의 구조 및 동작과 동일하므로, 이에 대한 설명은 생략할 것이다.

일 실시 예에 따르면, 슬레이브 래치(320)는 도 3에 도시된 바와 같이, 제3 전송 게이트(321), 제4 전송 게이트(323), 제2 NAND 게이트(NG2), 및 제5 인버터(I4), 및 리텐션 래치(325)를 포함할 수 있다. 슬레이브 래치(320)는 제3 노드(ND3)와 제4 노드(ND4) 사이에 인버터가 아닌 제2 NAND 게이트(NG2)를 포함한다는 점에서, 도 2의 슬레이브 래치(220)와 상이하고, 그 외의 구성은 도 2의 슬레이브 래치(220)와 동일하다. 예를 들어, 도 3의 리텐션 래치(325)의 구성은, 도 2의 리텐션 래치(225)의 구성과 동일하다. 슬레이브 래치(320)의 제2 NAND 게이트(NG2)는 리셋 신호(RN)와 제3 노드(ND3)의 신호에 대한 부정 논리곱 연산을 수행하고, 그 결과를 출력할 수 있다. 리셋 신호(RN)가 하이 레벨인 경우, 제2 NAND 게이트(NG2)의 출력은 제3 노드(ND3)의 신호에 따라 달라질 수 있다. 리셋 신호(RN)가 로우 레벨인 경우, 제2 NAND 게이트(NG2)의 출력은 제3 노드(ND3)의 출력 신호에 관계없이, 리셋 신호(RN)에 의해 하이 레벨의 신호를 출력할 수 있다. 여기서, 제2 NAND 게이트(NG2)를 제외한 슬레이브 래치(320)의 구조 및 동작은 도 2의 슬레이브 래치(220)의 구조 및 동작과 동일하므로, 이에 대한 설명은 생략할 것이다.

다양한 실시 예들에 따르면, 제어 로직(330)은, 클럭 신호(CK) 및/또는 전원 차단 신호(PD)를 기반으로, 마스터 래치(310)와 슬레이브 래치(320)에 포함된 적어도 하나의 전송 게이트를 제어하기 위한 신호를 출력할 수 있다. 일 실시 예에 따르면, 제어 로직(330)은 마스터 래치(310)와 슬레이브 래치(320)의 초기 상태를 특정 값으로 설정하기 위한 리셋 신호(RN)을 출력할 수 있다.

일 실시 예에 따르면, 제어 로직(330)은 도 3에 도시된 바와 같이, 제8 인버터(I7), 제9 인버터(I8), 및 제10 인버터(I9)를 포함할 수 있다. 여기서, 클럭 신호에 관련된 관련 버퍼들(I7, I8) 및 PD 관련 버퍼(I9)의 연결 관계, 및/또는 동작은 도 2에서 설명한 바와 동일 할 수 있다. 예를 들어, 제어 로직(330)은 리셋 신호를 제공받아 마스터 래치(310)와 슬레이브 래치(320)에 출력하는 것만 도 2의 제어 로직(230)과 상이할 뿐, 그 외 구조 및/또는 동작은 도 2의 제어 로직(230)과 동일하므로, 이에 대한 설명은 생략할 것이다. 일 실시 예에 따르면, 리셋 신호는 리셋 이벤트가 발생되지 않는 경우에는 하이 레벨이고, 리셋 이벤트가 발생되는 경우에 로우 레벨이 되는 네거티브 리셋 신호일 수 있다.

상술한 바와 같이, 본 게시물의 다양한 실시 예들에 따른 저전력 리텐션 플립 플롭(300)에서는 리셋 신호를 이용하여 슬레이브 래치의 출력 단(Q)을 1'b0로 설정할 수 있다.

도 4는 본 게시물의 다양한 실시 예에 따라 셋 기능을 갖는 저전력 리텐션 플립 플롭(400)의 회로 구조를 도시한다. 도 4는 도 1에 도시된 저전력 리텐션 플립 플롭(100)의 일 실시 예로, 셋 기능(또는 네거티브 셋 기능)이 추가된 회로 구조(400)이다.

도 4를 참조하면, 저전력 리텐션 플립 플롭(400)은, 마스터 래치(410), 슬레이브 래치(420), 및 제어 로직(430)을 포함할 수 있다. 마스터 래치(410), 슬레이브 래치(420), 및 제어 로직(430) 각각은, 도 1의 마스터 래치(110), 슬레이브 래치(120), 및 제어 로직(130)일 수 있다.

다양한 실시 예들에 따르면, 마스터 래치(410)는 VDD1을 통해 전원을 공급받고, 제어 로직(430)으로부터 제공되는 제1 및 제2 클럭 신호(CKB, CKR)에 따라 입력 신호(D)를 저장(유지) 또는 출력할 수 있다. 일 실시 예에 따르면, 마스터 래치(410)는 초기 상태를 특정 값으로 설정하기 위해, 제어 로직(430)으로부터 제공되는 셋 신호(SN)를 입력받을 수 있다.

일 실시 예에 따르면, 마스터 래치(410)는 도 4에 도시된 바와 같이, 제1 인버터(I0), 제1 전송 게이트(411), 제2 전송 게이트(412), 제3 NAND 게이트(NG3), 및 제3 인버터(I2)를 포함할 수 있다. 도 4에 도시된 마스터 래치(410)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 인버터가 아닌 제3 NAND 게이트(NG3)를 포함한다는 점에서, 도 2의 마스터 래치(210)와 상이하고, 그 외의 구성은 도 2의 마스터 래치(210)와 동일하다. 마스터 래치(310)의 제3 NAND 게이트(NG3)는 셋 신호(SN)와 제1 노드(ND1)의 신호에 대한 부정 논리곱 연산을 수행하고, 그 결과를 출력할 수 있다. 셋 신호는, 저전력 리텐션 플립 플롭(400)의 초기 상태를 특정 값으로 설정하여 회로 오동작을 방지하기 위해 입력되는 신호일 수 있다. 셋 신호(SN)가 하이 레벨인 경우, 제3 NAND 게이트(NG3)의 출력은 제1 노드(ND1)의 신호에 따라 달라질 수 있다. 셋 신호(SN)가 로우 레벨인 경우, 제3 NAND 게이트(NG3)의 출력은 제1 노드(ND1)의 신호에 관계없이, 셋 신호(SN)에 의해 하이 레벨의 신호를 출력할 수 있다. 여기서, 제3 NAND 게이트(NG3)를 제외한 마스터 래치(410)의 구조 및 동작은 도 2의 마스터 래치(210)의 구조 및 동작과 동일하므로, 이에 대한 설명은 생략할 것이다.

일 실시 예에 따르면, 슬레이브 래치(420)는 도 4에 도시된 바와 같이, 제3 전송 게이트(421), 제4 전송 게이트(423), 제4 인버터(I3), 제4 NAND 게이트(NG4), 및 리텐션 래치(425)를 포함할 수 있다. 슬레이브 래치(420)는 제4 노드(ND4)와 제4 전송 게이트(423) 사이에 인버터가 아닌 제4 NAND 게이트(NG4)를 포함한다는 점에서, 도 2의 슬레이브 래치(220)와 상이하고, 그 외의 구성은 도 2의 슬레이브 래치(220)와 동일하다. 예를 들어, 도 4의 리텐션 래치(425)의 구성은, 도 2의 리텐션 래치(225)의 구성과 동일하다. 슬레이브 래치(420)의 제4 NAND 게이트(NG4)는 셋 신호(SN)와 제4 노드(ND4)의 신호에 대한 부정 논리곱 연산을 수행하고, 그 결과를 출력할 수 있다. 셋 신호(SN)가 하이 레벨인 경우, 제4 NAND 게이트(NG4)의 출력은 제4 노드(ND4)의 신호에 따라 달라질 수 있다. 셋 신호(SN)가 로우 레벨인 경우, 제4 NAND 게이트(NG4)의 출력은 제4 노드(ND4)의 출력 신호에 관계없이, 셋 신호(SN)에 의해 하이 레벨의 신호를 출력할 수 있다. 여기서, 제4 NAND 게이트(NG4)를 제외한 슬레이브 래치(420)의 구조 및 동작은 도 2의 슬레이브 래치(220)의 구조 및 동작과 동일하므로, 이에 대한 설명은 생략할 것이다.

다양한 실시 예들에 따르면, 제어 로직(430)은, 클럭 신호(CK) 및/또는 전원 차단 신호(PD)를 기반으로, 마스터 래치(410)와 슬레이브 래치(420)에 포함된 적어도 하나의 전송 게이트를 제어하기 위한 신호를 출력할 수 있다. 일 실시 예에 따르면, 제어 로직(430)은 마스터 래치(310)와 슬레이브 래치(320)의 초기 상태를 특정 값으로 설정하기 위한 셋 신호(SN)을 출력할 수 있다.

일 실시 예에 따르면, 제어 로직(430)은 도 4에 도시된 바와 같이, 제8 인버터(I7), 제9 인버터(I8), 및 제10 인버터(I9)를 포함할 수 있다. 여기서, 클럭 신호에 관련된 버퍼들(I7, I8) 및 PD 관련 버퍼(I9)의 연결 관계, 및/또는 동작은 도 2에서 설명한 바와 동일 할 수 있다. 예를 들어, 제어 로직(430)은 셋 신호를 제공받아 마스터 래치(310)와 슬레이브 래치(320)에 출력하는 것만 도 2의 제어 로직(230)과 상이할 뿐, 그 외 구조 및/또는 동작은 도 2의 제어 로직(230)과 동일하므로, 이에 대한 설명은 생략할 것이다. 일 실시 예에 따르면, 셋 신호는 셋 이벤트가 발생되지 않는 경우에는 하이 레벨이고, 셋 이벤트가 발생되는 경우에 로우 레벨이 되는 네거티브 셋 신호일 수 있다.

상술한 바와 같이, 본 게시물의 다양한 실시 예들에 따른 저전력 리텐션 플립 플롭에서는 셋 신호를 이용하여 슬레이브 래치의 출력 단(Q)을 1'b1로 설정할 수 있다.

도 5는 본 게시물의 다양한 실시 예에 따라 저전력 리텐션 플립 플롭의 동작에 대한 다이어그램을 도시한다. 여기서는, 도 3에 도시된 바와 같이 리셋 기능을 갖는 저전력 리텐션 플립 플롭의 경우를 예로 들어 설명한다. 그러나, 이하 설명되는 실시 예는 도 4에 도시된 바와 같이, 셋 기능을 갖는 저전력 리텐션 플립 플롭의 경우에도 동일한 방식으로 적용될 수 있다.

도 5에 도시된 바와 같이, 저전력 리텐션 플립 플롭에서 VDD2를 통해 전원이 공급되고, 일반 동작 모드 (normal operation mode)를 나타내는 로우 레벨의 전원 차단 신호(PD)가 인가되면, 전원차단 스위치 어레이(PD switch array)를 통해 VDD2와 연결된 VDD1을 통해 전원이 공급될 수 있다. 이에 따라, 저전력 리텐션 플립 플롭의 마스터 래치(310), 및 슬레이브 래치(320)가 일반 동작 모드로 동작할 수 있게 되며, 네거티브 리셋 신호(Reset, RN)가 입력되기 전까지 슬레이브 래치(320)의 피드백 루프(feedback loop)의 입출력간 경합 조건(race condition)에 의해 임의로 Q 출력 값이 결정될 수 있다.

일 실시 예에 따르면, 제1 시점(t1)에 네거티브 리셋 신호(RN)가 입력되면, 네거티브 에지(또는 하강 에지)에서 Q 출력은 1'b0가 될 수 있다. 이후, 저전력 리텐션 플립 플롭은 일반 동작 모드로 동작할 수 있다.

이후, 아이들 및/또는 슬립 모드로의 전환을 위해 제2 시점(t2)에 하이 레벨의 전원 차단 신호(PD)가 입력되면, 슬레이브 래치(320)의 출력 단에 구비된 리텐션 래치(325)와 전원 차단 신호에 관련된 버퍼(예: 제10 인버터(I9))에만 전원이 계속 공급되고, 그 외 나머지 회로에는 전원 공급이 차단될 수 있다. 이에 따라, 슬레이브 래치(320)의 출력 단에 구비된 리텐션 래치(325)의 회로 소자들이 폐 루프(closed loop)를 형성하게 됨으로써, 전원 차단 신호 입력 직전의 데이터를 유지(Data Hold, 501)할 수 있다.

이후, 일반 동작 모드로의 전환을 위해 제3 시점(t3)에 로우 레벨의 전원 차단 신호(PD)가 입력되면, 저전력 리텐션 플립 플롭(300)의 입력 단에 입력되는 데이터가 출력 단에 반영되기 전까지, 슬레이브 래치(320)의 리텐션 래치(325)에서 보유하고 있던 데이터를 출력 단으로 전달함으로써, 전원 차단 모드로 전환하기 직전의 데이터를 복원(recovery)할 수 있다.

상술한 바와 같이, 리셋 기능을 갖는 저전력 리텐션 플립 플롭(300)의 동작은 하기 표 1과 같이 나타낼 수 있다.

PD	RN	D	CK	Q	Mode
0	0	X	X	0	Reset
0	1	0	↑	0	Normal Operation
0	1	1	↑	1	Normal Operation
0	1	X	↓	Q	Data Hold
0->1	X	X	X	Q	Data Hold (Power Down)
1->0	X	X	X	Q	Data Hold (Power Up)

표 1과 같이, 저전력 리텐션 플립 플롭(300)은 일반 동작(normal operation) 모드로 동작하기 이전에 리셋 모드를 수행할 수 있다. 이 경우, 로우 레벨의 리셋 신호(RN)가 입력됨으로써, 슬레이브 래치(320)의 출력 단(Q)의 값은 0이 될 수 있다. 이후, 저전력 리텐션 플립 플롭은 일반 동작(normal operation) 모드로 동작함에 따라 클럭 신호(CK)의 상승 에지(↑)에 입력 신호(D)에 대응되는 신호를 출력 단(Q)으로 출력할 수 있다.

이후, 일반 동작 모드에서 전원 차단 모드로 전환을 위해, 전원 차단 신호(PD)가 로우 레벨에서 하이 레벨로 변경(0->1)되면, 슬레이브 래치(320)는 전원 차단 신호가 입력되기 직전의 슬레이브 래치(320) 내 데이터를 유지(Data Hold)할 수 있다. 이때, 슬레이브 래치(320)의 출력 단에 구비된 리텐션 래치(325)가 폐루프를 형성하여 데이터를 유지할 수 있다.

전원 차단 모드에서 일반 동작 모드로 전환을 위해 전원 차단 신호(PD)가 하이 레벨에서 로우 레벨로 변경(1->0)되면, 마스터 래치(310)의 입력 단에 입력되는 데이터가 슬레이브 래치(320)의 리텐션 래치(325)로 전달되기 전까지, 이전에 리텐션 래치(325)에 유지된 데이터가 출력 단으로 출력될 수 있다.

상술한 바와 같이, 도 5와 같은 저전력 리텐션 플립 플롭의 동작은, 도 4에 도시된 바와 같이 셋 기능을 갖는 저전력 리텐션 플립 플롭(400)의 경우에도 동일한 방식으로 적용될 수 있다. 셋 기능을 갖는 저전력 리텐션 플립 플롭(400)의 동작은 하기 표 2와 같이 나타낼 수 있다.

PD	SN	D	CK	Q	Mode
0	0	X	X	1	set
0	1	0	↑	0	Normal Operation
0	1	1	↑	1	Normal Operation
0	1	X	↓	Q	Data Hold
0->1	X	X	X	Q	Data Hold (Power Down)
1->0	X	X	X	Q	Data Hold (Power Up)

표 2에서 나타낸 바와 같이, 저전력 리텐션 플립 플롭(400)은 일반 동작(normal operation) 모드로 동작하기 이전에 셋 모드를 수행할 수 있다. 셋 모드 수행을 위해, 로우 레벨의 셋 신호(SN)가 입력됨으로써, 슬레이브 래치(420)의 출력 단(Q)의 값은 1이 될 수 있다. 셋 모드를 수행한 후, 저전력 리텐션 플립 플롭(400)은 일반 동작(normal operation) 모드로 동작할 수 있으며, 이에 따라 클럭 신호(CK)의 상승 에지(↑)에 입력 신호(D)에 대응되는 신호를 출력 단(Q)으로 출력할 수 있다.

일반 동작 모드에서 전원 차단 모드로 전환을 위해, 전원 차단 신호(PD)가 로우 레벨에서 하이 레벨로 변경(0->1)되면, 슬레이브 래치(420)는 전원 차단 신호가 입력되기 직전의 슬레이브 래치(320) 내 데이터를 유지(Data Hold)할 수 있다. 이때, 슬레이브 래치(320)의 출력 단에 구비된 리텐션 래치(325)가 폐루프를 형성하여 데이터를 유지할 수 있다.

전원 차단 모드에서 일반 동작 모드로 전환을 위해 전원 차단 신호(PD)가 하이 레벨에서 로우 레벨로 변경(1->0)되면, 마스터 래치(410)의 입력 단에 입력되는 데이터가 슬레이브 래치(420)의 리텐션 래치(425)로 전달되기 전까지, 이전에 리텐션 래치(325)에 유지된 데이터가 출력 단으로 출력될 수 있다.

도 6a 내지 도 6c는 본 게시물의 다양한 실시 예들에 따른 저전력 리텐션 플립 플롭의 동작에 대한 시뮬레이션 결과를 도시한다. 도 6a는 도 2에 도시된 바와 같은 저전력 리텐션 플립 플롭(200)의 동작에 대한 시뮬레이션 결과이고, 도 6b는 도 3에 도시된 바와 같은 저전력 리텐션 플립 플롭(300)의 동작에 대한 시뮬레이션 결과이다. 도 6c는 도 4에 도시된 바와 같은 저전력 리텐션 플립 플롭(400)의 동작에 대한 시뮬레이션 결과이다.

도 6a 내지 도 6c를 참조하면, 본 게시물의 다양한 실시 예들에 따른 저전력 리텐션 플립 플롭(200, 300, 400)에서는 슬레이브 래치(220, 320, 420)의 출력 단에 구비된 리텐션 래치(225, 325, 425)를 이용하여 전원 차단 모드 동안에, 전원 차단 모드로 전환되기 직전의 데이터를 유지(data hold, 601, 611, 621)함으로써, 일반 동작 모드로 전환될 시, 전원 차단 모드로 전환되기 직전의 데이터를 그대로 출력할 수 있다.

100, 200, 300, 400: 저전력 리텐션 플립 플롭
110, 210, 310, 410: 마스터 래치
120, 220, 320, 420: 슬레이브 래치
122, 225, 325, 425: 리텐션 래치
130, 230, 330, 430: 제어 로직
211, 311, 411: 제1 전송 게이트
212, 312, 412: 제2 전송 게이트
221, 321, 421: 제3 전송 게이트
223, 323, 423: 제4 전송 게이트
226, 326, 426: 제5 전송 게이트
227, 327, 427: 제6 전송 게이트

Claims

리텐션 플립 플롭에 있어서,
입력 신호를 제1 제어 신호들에 따라 출력하는 마스터 래치;
상기 마스터 래치로부터의 신호를 상기 제1 제어 신호들 및 제2 제어 신호들에 따라 출력하는 슬레이브 래치; 및
클럭 신호를 기반으로 상기 제1 제어 신호들을 생성하여 상기 마스터 래치와 상기 슬레이브 래치로 제공하고, 전원 차단 신호를 기반으로 상기 제2 제어 신호들을 생성하여 상기 슬레이브 래치로 제공하는 제어 로직을 포함하며,
상기 슬레이브 래치의 출력 단측에는, 상기 제2 제어 신호들을 기반으로 오픈 루프(open loop)로 동작하여 신호를 전달하거나, 상기 제2 제어 신호들을 기반으로 폐 루프(closed loop)를 형성하여 신호를 유지하는 리텐션 래치를 포함하는, 리텐션 플립 플롭.
제1항에 있어서,
상기 슬레이브 래치는, 일반 동작 모드 동안에 상기 제1 제어 신호들에 따라 상기 마스터 래치의 출력 신호를 상기 리텐션 래치로 전달하고, 전원 차단 모드 동안에는 오프되는 회로 소자들을 더 포함하며,
상기 리텐션 래치는, 상기 일반 동작 모드 동안에 상기 제2 제어 신호들을 기반으로 상기 오픈 루프로 동작하여 상기 회로 소자들로부터의 신호를 출력하고, 상기 전원 차단 모드 동안에는 상기 제2 제어 신호들을 기반으로 상기 폐 루프를 형성하여, 상기 전원 차단 모드로 동작하기 전에 상기 회로 소자들로부터 제공된 신호를 유지하는, 리텐션 플립 플롭.
제2항에 있어서,
상기 슬레이브 래치에서 상기 리텐션 래치를 제외한 상기 회로 소자들, 및 상기 마스터 래치는 상기 전원 차단 모드 동안에 전원이 오프되고,
상기 리텐션 래치는, 상기 전원 차단 모드 동안에 전원 온 상태를 유지하는, 리텐션 플립 플롭.
제3항에 있어서,
상기 전원 차단 모드에 따라 전원을 공급 또는 차단하는 제1 전원 단자; 및
상기 전원 차단 모드에 관계없이 항상 전원을 공급하는 제2 전원 단자를 더 포함하며,
상기 제1 전원 단자는, 상기 마스터 래치, 상기 슬레이브 래치에서 상기 리텐션 래치를 제외한 상기 회로 소자들, 또는 상기 제어 로직에서 상기 제1 제어 신호들에 관련된 회로 소자들 중 적어도 하나에 연결되고,
상기 제2 전원 단자는, 상기 리텐션 래치, 또는 상기 제어 로직에서 상기 제2 제어 신호들에 관련된 회로 소자 중 적어도 하나에 연결되는, 리텐션 플립 플롭.
제2항에 있어서,
상기 제어 로직은, 상기 전원 차단 신호를 반전시켜 출력하는 인버터를 포함하며,
상기 제2 제어 신호들은, 상기 전원 차단 신호, 및 반전된 전원 차단 신호를 포함하는 리텐션 플립 플롭.
제5항에 있어서,
상기 인버터는, 상기 전원 차단 모드 동안에 전원 온 상태를 유지하는, 리텐션 플립 플롭.
제2항에 있어서,
상기 슬레이브 래치에 포함되는 회로 소자들은,
상기 마스터 래치의 출력 단과 제1 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제1 제어 신호들에 따라 상기 마스터 래치의 출력 신호를 상기 제1 노드로 출력하는 제1 전송 게이트;
상기 제1 노드와 제2 노드 사이에 연결되어, 상기 제1 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제1 인버터;
상기 제2 노드의 신호를 반전시켜 출력하는 제2 인버터; 및
상기 제2 인버터와 상기 제1 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제1 제어 신호들에 따라 상기 제2 인버터의 출력 신호를 상기 제1 노드로 출력하는 제2 전송 게이트를 포함하며,
상기 리텐션 래치는, 상기 제2 노드와 상기 슬레이브 래치의 출력 단 사이에 연결되는, 리텐션 플립 플롭.
제7항에 있어서,
상기 리텐션 래치는, 상기 제2 노드와 제3 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제2 제어 신호들에 따라 상기 제2 노드의 신호를 상기 제2 노드로 출력하는 제3 전송 게이트;
상기 제3 노드와 제4 노드 사이에 연결되어, 상기 제3 노드의 신호를 반전시켜 상기 제4 노드로 출력하는 제3 인버터;
상기 제4 노드의 신호를 반전시켜 출력하는 제4 인버터; 및
상기 제4 인버터와 상기 제3 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제2 제어 신호들에 따라 상기 제4 인버터의 출력 신호를 상기 제3 노드로 출력하는 제4 전송 게이트를 포함하는, 리텐션 플립 플롭.
제1항에 있어서,
상기 제어 로직은, 입력되는 리셋 신호를 상기 마스터 래치와 상기 슬레이브 래치 각각으로 출력하고,
상기 마스터 래치, 및 상기 슬레이브 래치 각각은, 각 래치 내 노드의 신호와 상기 리셋 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트를 포함하며, 상기 리셋 신호를 기반으로 초기 상태 값을 설정하는, 리텐션 플립 플롭.
제1항에 있어서,
상기 제어 로직은, 입력되는 셋 신호를 상기 마스터 래치와 상기 슬레이브 래치 각각으로 출력하고,
상기 마스터 래치, 및 상기 슬레이브 래치 각각은, 각 래치 내 노드의 신호와 상기 셋 제어 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트를 포함하며, 상기 셋 신호를 입력받아 초기 상태 값을 설정하는, 리텐션 플립 플롭.
리텐션 플립 플롭에 있어서,
전원 차단 모드에 따라 전원을 공급 또는 차단하는 제1 전원 단자;
상기 전원 차단 모드에 관계없이 항상 전원을 공급하는 제2 전원 단자;
상기 제1 전원 단자와 연결되고, 입력 신호를 제1 제어 신호들에 따라 출력하는 마스터 래치;
상기 제1 전원 단자 및 상기 제2 전원 단자와 연결되고, 상기 마스터 래치로부터의 신호를 상기 제1 제어 신호들 및 제2 제어 신호들에 따라 출력하는 슬레이브 래치; 및
상기 제1 전원 단자 및 상기 제2 전원 단자와 연결되고, 클럭 신호를 기반으로 상기 제1 제어 신호들을 생성하여 상기 마스터 래치와 상기 슬레이브 래치로 제공하고, 전원 차단 신호를 기반으로 상기 제2 제어 신호들을 생성하여 상기 슬레이브 래치로 제공하는 제어 로직을 포함하며,
상기 슬레이브 래치의 출력 단측에는, 상기 제2 전원 단자와 연결되고, 상기 제2 제어 신호들을 기반으로 오픈 루프(open loop) 또는 폐 루프(closed loop) 중 어느 하나로 동작하는 리텐션 래치가 포함되는, 리텐션 플립 플롭.
제11항에 있어서,
상기 슬레이브 래치는, 상기 제1 전원 단자와 연결되고, 일반 동작 모드 동안에 상기 제1 제어 신호들에 따라 상기 마스터 래치의 출력 신호를 상기 리텐션 래치로 전달하고, 전원 차단 모드 동안에는 오프되는 회로 소자들을 더 포함하며,
상기 리텐션 래치는, 상기 제2 전원 단자와 연결되어, 상기 일반 동작 모드 동안에 상기 제2 제어 신호들을 기반으로 오픈 루프로 동작하여 상기 회로 소자들로부터의 신호를 출력하고, 상기 전원 차단 모드 동안에 상기 제2 제어 신호들을 기반으로 폐 루프를 형성하여, 상기 전원 차단 모드로 동작하기 전에 상기 회로 소자들로부터 제공된 신호를 유지하는, 리텐션 플립 플롭.
제12항에 있어서,
상기 슬레이브 래치에서 상기 리텐션 래치를 제외한 상기 회로 소자들, 및 상기 마스터 래치는 상기 전원 차단 모드 동안에 전원이 오프되고,
상기 리텐션 래치는, 상기 전원 차단 모드 동안에 전원 온 상태를 유지하는, 리텐션 플립 플롭.
제13항에 있어서,
상기 제어 로직에서 상기 제1 제어 신호들에 관련된 회로 소자들은 상기 제1 전원 단자와 연결되고, 상기 제어 로직에서 상기 제2 제어 신호들에 관련된 회로 소자는 상기 제2 전원 단자와 연결되는, 리텐션 플립 플롭.
제14항에 있어서,
상기 제어 로직은, 상기 제2 전원 단자와 연결되고, 상기 전원 차단 신호를 반전시켜 출력하는 인버터를 포함하며,
상기 제2 제어 신호들은, 상기 전원 차단 신호, 및 반전된 전원 차단 신호를 포함하는 리텐션 플립 플롭.
제12항에 있어서,
상기 슬레이브 래치에 포함되는 회로 소자들은,
상기 마스터 래치의 출력 단과 제1 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제1 제어 신호들에 따라 상기 마스터 래치의 출력 신호를 상기 제1 노드로 출력하는 제1 전송 게이트;
상기 제1 노드와 제2 노드 사이에 연결되어, 상기 제1 노드의 신호를 반전시켜 상기 제2 노드로 출력하는 제1 인버터;
상기 제2 노드의 신호를 반전시켜 출력하는 제2 인버터; 및
상기 제2 인버터와 상기 제1 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제1 제어 신호들에 따라 상기 제2 인버터의 출력 신호를 상기 제1 노드로 출력하는 제2 전송 게이트를 포함하며,
상기 리텐션 래치는, 상기 제2 노드와 상기 슬레이브 래치의 출력 단 사이에 연결되는, 리텐션 플립 플롭.
제16항에 있어서,
상기 리텐션 래치는, 상기 제2 노드와 제3 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제2 제어 신호들에 따라 상기 제2 노드의 신호를 상기 제3 노드로 출력하는 제3 전송 게이트;
상기 제3 노드와 제4 노드 사이에 연결되어, 상기 제3 노드의 신호를 반전시켜 상기 제4 노드로 출력하는 제3 인버터;
상기 제4 노드의 신호를 반전시켜 출력하는 제4 인버터; 및
상기 제4 인버터와 상기 제3 노드 사이에 연결되되, NMOS 트랜지스터와 PMOS 트랜지스터로 구성되어, 상기 제2 제어 신호들에 따라 상기 제4 인버터의 출력 신호를 상기 제3 노드로 출력하는 제4 전송 게이트를 포함하는, 리텐션 플립 플롭.
제11항에 있어서,
상기 제어 로직은, 입력되는 리셋 신호를 상기 마스터 래치와 상기 슬레이브 래치 각각으로 출력하고,
상기 마스터 래치, 및 상기 슬레이브 래치 각각은, 각 래치 내 노드의 신호와 상기 리셋 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트를 포함하며, 상기 리셋 신호를 기반으로 초기 상태 값을 설정하는, 리텐션 플립 플롭.
제11항에 있어서,
상기 제어 로직은, 입력되는 셋 신호를 상기 마스터 래치와 상기 슬레이브 래치 각각으로 출력하고,
상기 마스터 래치, 및 상기 슬레이브 래치 각각은, 각 래치 내 노드의 신호와 상기 셋 제어 신호에 대한 부정 논리곱 연산을 수행하는 NAND 게이트를 포함하며, 상기 셋 신호를 입력받아 초기 상태 값을 설정하는, 리텐션 플립 플롭.