JP4231887B2

JP4231887B2 - 不揮発ラッチ回路および不揮発性フリップフロップ回路

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Publication number: JP4231887B2
Application number: JP2006264590A
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Inventors: 部恵子安; 井隆大平; 村志保中; 瀬博史森; 田基嗣濱
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Description

本発明は、不揮発ラッチ回路および不揮発性フリップフロップ回路に関する。

トランジスタの微細化が進むにつれ、サブスレショルド・リーク電流だけでなくゲートリーク電流が増え、これらリーク電流による消費電力はＬＳＩ全消費電力の大半を占めるようになってきた。これまでに回路・システムレベルの低消費電力化では、駆動電圧を下げること、動作周波数を下げること、を基本原理とする技術が提案されている（例えば、非特許文献１参照）。

さらなる低消費電力化を狙って、ＬＳＩをいくつかの回路ブロックに分割し、動作していないブロックの電源を遮断するという技術が提案されている（例えば、非特許文献２参照）。しかし、この提案はデータを保持しておく必要のあるブロックの電源は遮断することができないため、実施できるブロックが限定されてしまうという問題があった。

一方、フリップフロップなどの順序回路に強誘電体キャパシタからなる不揮発性メモリ素子を組み込んで不揮発性順序回路とする技術が提案されている（例えば、特許文献１、非特許文献３参照）。この不揮発順序回路は、電源遮断前に０，１のデータを強誘電体キャパシタの誘電残留分極の差として記憶することによって、電源を遮断してもデータが保持され、電源再投入後にそのデータを読み出すことが可能である。このような不揮発順序回路が実現できれば、動作していない時はその順序回路を含めて電源を遮断できるため、劇的な低消費電力化が期待できる。しかし、前述の不揮発順序回路は、記憶素子に強誘電体キャパシタを用いていることから、微細化すると読み出しマージンが低下するというスケーラビリティーの問題を抱えている。

また、近年、２端子素子であること、Ｓｉ単結晶基板を必要としないこと、を特徴とした新材料を用いた様々な不揮発性メモリ素子の研究が盛んである。それらの不揮発性メモリ素子は小型で配線層部分に作りこむことが可能であると考えられており、この不揮発性メモリ素子を使用することによって不揮発性ラッチ回路が小型に実現できるという提案がなされている（例えば、非特許文献４、特許文献２参照）。この非特許文献４では不揮発性メモリ素子としてスケーラビリティーに優れ、かつ書き換え耐性の高いスピン注入型ＭＴＪ(Magnetic Tunnel Junction)素子が挙げられている。
LongRun (Jan. 2000) http://www.transmeta.com/index.html Shimizu, T.; Arakawa, F.; Kawahara, T.; VLSI Circuits, 2001. Digest of Technical Papers. 2001 Symposium on 14-16 June 2001 Page(s):55-56 特開２０００−１２４７７６号公報 Fujimori, Y.; Nakamura, T.; Takasu, H.; Technical Report of IEICE. ICD2002-10 Page(s):13-18 Keiko Abe, Shinobu Fujita, and Thomas H. Lee, EUROPEAN MICRO and NANO SYSTEMS 2004 米国特許公開第2006/0083047号明細書

上記不揮発性ラッチ回路を２段つなげてフリップフロップとする場合、クロックの周期ごとに記憶素子にデータが書き込まれるため、動作周波数１ＧＨｚで動かそうとした場合、記憶素子には１日で８．６４ｘ１０^１３回という膨大な書き換え耐性が要求される。このような膨大な書き換え耐性を満たすことが可能な不揮発性ラッチ回路は知られていない。

本発明は、上記事情を考慮してなされたものであって、微細化してもスケーラビリティーに優れ、膨大な書き換え耐性が不要となる不揮発性ラッチ回路および不揮発性フリップフロップ回路を提供することを目的とする。

本発明の第１の態様による不揮発性ラッチ回路は、入力信号を受ける入力ノードと、ゲート信号に基づいて前記入力信号の取り込みまたは遮断を制御する第１ゲート部と、駆動電源および接地電源に接続され、前記第１ゲート部から前記入力信号を受ける第１入力端子および第１制御信号を受ける第２入力端子を有し、前記第１制御信号に応じてインバータかまたは一定電圧を出力するゲートとして動作する第１論理ゲートと、前記駆動電源および前記接地電源に接続され、前記第１論理ゲートの出力を受ける第１入力端子および前記第１制御信号を受ける第２入力端子を有し、前記第１制御信号に応じてインバータかまたは前記一定電圧を出力するゲートとして動作する第２論理ゲートと、前記ゲート信号の反転信号に基づいて前記第２論理ゲートの出力の取り込みまたは遮断を制御し、前記第２論理ゲートの出力を前記第１論理ゲートの前記第１入力端子に送出する第２ゲート部と、前記駆動電源または前記接地電源の一方と、前記第１および第２論理ゲートとの間に設けられ、電流の流れる方向によって抵抗が変化する第１および第２抵抗素子と、前記第１および第２抵抗素子と、前記第１および第２論理ゲートとの間に設けられた第１および第２データ書き込み信号線と、前記第２論理回路の出力を出力信号として出力する第１出力ノードと、前記第１論理回路の出力を前記出力信号の反転信号として出力する第２出力ノードと、を備えていることを特徴とする。

また、本発明の第２の態様による不揮発性フリップフロップ回路は、上記記載の不揮発性ラッチ回路を備えていることを特徴とする。

本発明によれば、微細化してもスケーラビリティーに優れ、膨大な書き換え耐性が不要となる。

本発明の実施形態を以下に図面を参照して詳細に説明する。

（第１実施形態）
本発明の第１実施形態による不揮発性ラッチ回路を図１に示す。本実施形態の不揮発性ラッチ回路は、論理回路１０、２０と、スピン注入型ＭＴＪ(Magnetic Tunnel Junction)素子Ｒ１、Ｒ２と、ｐチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３と、トランスミッションゲートＴＭＧ１、ＴＭＧ２、ＴＭＧ３、ＴＭＧ４と、を備えている。

論理回路１０，２０は、制御信号ＮＶ＿ＲＷに応じて、一定の論理値（本実施形態においては「０」）を出力するか、またはインバータとして動作するように構成されている。

論理回路１０の一具体例としては、直列に接続されたｐチャネルトランジスタ１１、１２からなる直列回路と、並列に接続されたｎチャネルトランジスタ１３、１４からなる並列回路と、が直列に接続された構成となっている。ｐチャネルトランジスタ１２およびｎチャネルトランジスタ１３はゲートが共通に接続されて制御信号ＮＶ＿ＲＷを受ける。ｐチャネルトランジスタ１１およびｎチャネルトランジスタ１４はゲートが共通に接続されて論理回路１０の入力端子となり、共通に接続されたｐチャネルトランジスタ１２のドレインとｎチャネルトランジスタ１３のドレインとが論理回路１０の出力端子となる。ｎチャネルトランジスタ１３、１４のソースは接地電源ＧＮＤに接続される。

同様に、論理回路２０の一具体例としては、直列に接続されたｐチャネルトランジスタ２１，２２からなる直列回路と、並列に接続されたｎチャネルトランジスタ２３，２４からなる並列回路と、が直列に接続された構成となっている。ｐチャネルトランジスタ２２およびｎチャネルトランジスタ２３はゲートが共通に接続されて制御信号ＮＶ＿ＲＷを受ける。ｐチャネルトランジスタ２１およびｎチャネルトランジスタ２４はゲートが共通に接続されて論理回路２０の入力端子となり、共通に接続されたｐチャネルトランジスタ２２のドレインとｎチャネルトランジスタ２３のドレインとが論理回路２０の出力端子となる。ｎチャネルトランジスタ２３、２４のソースは接地電源ＧＮＤに接続される。

したがって、論理回路１０、２０は、制御信号ＮＶ＿ＲＷの値が「１」のとき「０」を出力し、制御信号ＮＶ＿ＲＷの値が「０」のときインバータとして動作する。制御信号ＮＶ＿ＲＷを一つの入力信号としてみれば、論理回路１０、２０は、ＮＯＲ回路として動作することになる。

本実施形態においては、論理回路１０の入力端子はトランスミッションゲートＴＭＧ１を介してデータ入力Ｄを受ける。論理回路１０の出力端子は論理回路２０の入力端子に接続され、論理回路２０の出力端子はトランスミッションゲートＴＭＧ２を介して論理回路１０の入力端子に接続される。すなわち、論理回路１０、２０はクロスカップルされている。

スピン注入型ＭＴＪ素子Ｒ１、Ｒ２は、磁化の向きが固着された強磁性層を有する磁化固着層と、磁化の向きが変化する強磁性層を有する磁化自由層と、これらの磁化固着層と磁化自由層との間に設けられたトンネル絶縁膜とを備えた構成を有し、電流の流す向きによって、磁化自由層の磁化の向きが磁化固着層の磁化の向きに対して平行（同じ向き）となるか、または反平行（逆の向き）となり、これにより抵抗値が変化する不揮発性メモリ素子である。

スピン注入型ＭＴＪ素子Ｒ１の一端は論理回路１０のｐチャネルトランジスタ１１のソースに接続され、他端はｐチャネルトランジスタＴｒ１を介して電源Ｖｄｄに接続されている。また、スピン注入型ＭＴＪ素子Ｒ２の一端は論理回路２０のｐチャネルトランジスタ２１のソースに接続され、他端はｐチャネルトランジスタＴｒ１を介して電源Ｖｄｄに接続されている。すなわち、ｐチャネルトランジスタＴｒ１はゲートに制御信号ＮＶ＿ＲＷを受け、スピン注入型ＭＴＪ素子Ｒ１、Ｒ２の上記他端と電源Ｖｄｄをショートさせる。

また、ｐチャネルトランジスタＴｒ２は、一端が電源Ｖｄｄに接続され、他端がスピン注入型ＭＴＪ素子Ｒ１の上記一端に接続されている。ｐチャネルトランジスタＴｒ３は、一端が電源Ｖｄｄに接続され、他端がスピン注入型ＭＴＪ素子Ｒ２の上記一端に接続されている。そして、ｐチャネルトランジスタＴｒ２、Ｔｒ３は、ゲートに制御信号ＮＶを受ける。したがって、ｐチャネルトランジスタＴｒ２、Ｔｒ３は第１および第２論理ゲートと前記駆動電源または接地電源の前記一方の間をショートさせる。

また、スピン注入型ＭＴＪ素子Ｒ１の一端と論理回路１０のｐチャネルトランジスタ１１のソースとの共通接続ノードにトランスミッションゲートＴＭＧ３を介してデータ入力Ｄが入力される。スピン注入型ＭＴＪ素子Ｒ２の一端と論理回路２０のｐチャネルトランジスタ２１のソースとの共通接続ノードにトランスミッションゲートＴＭＧ４を介してデータ入力Ｄの反転入力データＤＢが入力される。

このように構成された本実施形態の不揮発性ラッチ回路は、ラッチ操作がトランスミッションゲートＴＭＧ１、ＴＭＧ２へ入力する制御信号Ｇ、ＧＢによって制御され、不揮発性操作となるメモリへの読み書き操作が制御信号ＮＶ＿ＲＷ、ＮＶ、Ｗによって制御される不揮発性Ｄラッチとなる。なお、論理回路２０の出力が出力Ｑとなり、論理回路１０の出力が反転出力ＱＢとなる。

次に、本実施形態の具体的な動作について説明する。

この不揮発Ｄラッチは制御信号がそれぞれＮＶ＿ＲＷ＝０、ＮＶ＝０およびＷ＝０のとき、ｐチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、１２、２２がオンし、ｎチャネルトランジスタ１３、２３がオフし、図２に示すような状態となる。

非特許文献４に開示された不揮発Ｄラッチはラッチ動作の際にＣＬＫ信号の変化のたびにメモリ素子に書き込みまたは読み出しをするしくみのため、ラッチ動作速度がメモリ素子の書き込みまたは読み出し速度に応じて遅くなるという問題がある。

しかし、本実施形態では、ラッチ動作の際はメモリ素子Ｒ１，Ｒ２への書き込みまたは読み出しを行わない。また、ｐチャネルトランジスタＴｒ２、Ｔｒ３のオン抵抗をスピン注入型ＭＴＪ素子Ｒ１、Ｒ２の抵抗値より低くしておくことによって、電源の伝播遅延が低く抑えられることから、従来のＤラッチと同等の速度で動作させることができる。

次に、現在のデータを書き込む時、図３（ａ）に示すように制御信号をそれぞれＮＶ＿ＲＷ＝１、ＮＶ＝１およびＷ＝１とする。この状態では、図１に示すｐチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、１２、２２がオフし、ｎチャネルトランジスタ１３、２３がオンする。これにより、入力データＤの値に応じてスピン注入型ＭＴＪ素子Ｒ１、Ｒ２にそれぞれ反対方向の電流が流れ、スピン注入型ＭＴＪ素子Ｒ１、Ｒ２はそれぞれ異なった抵抗値へと変化する。この抵抗値はスピン注入ＭＴＪ素子の不揮発性により保持されるため、このラッチの電源を遮断してもデータが失われることはない。また、制御信号Ｇは「１」、「０」どちらの状態であっても書き込み操作を行うことができるが、書込み操作をＧ＝０のときに限定する場合、図３（ｂ）に示すように制御信号ＮＶ、ＧＢを用いてトランスミッションゲートＴＭＧ３、ＴＭＧ４に入力される制御信号Ｗを合成することができる。

記憶させたデータを読み出す操作は、電源を投入した後、１）プリチャージ動作、２）読み出し動作の２段階で行う。非特許文献４に開示されている不揮発Ｄラッチはプリチャージの仕組みがないため、データの読み出しを誤る可能性がある。

まず１）プリチャージする場合は、図４に示すように制御信号をそれぞれＮＶ＿ＲＷ＝１、ＮＶ＝１、Ｇ＝０およびＷ＝０とする。この状態では、ｐチャネルトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、１２、２２がオフし、ｎチャネルトランジスタ１３、２３がオンするため、論理回路１０、２０の出力は「０」となりクロスカップルされた論理回路１０、２０の両方のノードＡ、Ｂはどちらも等しく、「０」にプリチャージされる。

続いて２）読み出し動作として、図５に示すように、制御信号ＮＶ＿ＲＷだけ「１」から「０」へと状態変化させる。するとクロスカップルされた論理回路１０、２０はクロスカップルされたインバータの動作をし、スピン注入型ＭＴＪ素子Ｒ１、Ｒ２の抵抗値に応じた遅延の差によりクロスカップルされた論理回路１０、２０のノードＡ、Ｂの値が「１」かまたは「０」に決定される。このノードＡ、Ｂの値が記憶させた状態Ｑ、ＱＢに相当することになる。これにより、プリチャージ機能を備えたことによってデータの読み出しエラーを低減することができる。

以上説明したように、本実施形態によれば、スピン注入型ＭＴＪ素子を不揮発性メモリ素子として備えているので、微細化してもスケーラビリティーに優れた不揮発性ラッチ回路を得ることができ、また、データの書き換えは、クロックの周期毎に行われず、制御信号に基づいて行われるので、膨大な書き換え耐性が不要となる。

また、本実施形態においては、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３が設けられているので動作周波数の低下を抑えることができる。

（第２実施形態）
次に、本発明の第２実施形態による不揮発性ラッチ回路を図６（ａ）に示す。本実施形態の不揮発性ラッチ回路は、論理回路３０、４０と、スピン注入型ＭＴＪ(Magnetic Tunnel Junction)素子Ｒ１、Ｒ２と、ｎチャネルトランジスタＴｒ４、Ｔｒ５、Ｔｒ６と、トランスミッションゲートＴＭＧ１、ＴＭＧ２、ＴＭＧ３、ＴＭＧ４と、を備えている。

論理回路３０、４０は、制御信号ＮＶ＿ＲＷＢに応じて、一定の論理値（本実施形態においては「１」）を出力するか、またはインバータとして動作するように構成されている。

論理回路３０の一具体例としては、並列に接続されたｐチャネルトランジスタ３１、３２からなる並列回路と、直列に接続されたｎチャネルトランジスタ３３、３４からなる直列回路と、が直列に接続された構成となっている。ｐチャネルトランジスタ３２およびｎチャネルトランジスタ３３はゲートが共通に接続されて制御信号ＮＶ＿ＲＷＢを受ける。ｐチャネルトランジスタ３１およびｎチャネルトランジスタ３４はゲートが共通に接続されて論理回路３０の入力端子となり、共通に接続されたｐチャネルトランジスタ３２のドレインとｎチャネルトランジスタ３３のドレインとが論理回路３０の出力端子となる。ｐチャネルトランジスタ３１、３２のソースは電源Ｖｄｄに接続される。

同様に、論理回路４０の一具体例としては、並列に接続されたｐチャネルトランジスタ４１、４２からなる並列回路と、直列に接続されたｎチャネルトランジスタ４３、４４からなる直列回路と、が直列に接続された構成となっている。ｐチャネルトランジスタ４２およびｎチャネルトランジスタ４３はゲートが共通に接続されて制御信号ＮＶ＿ＲＷＢを受ける。ｐチャネルトランジスタ４１およびｎチャネルトランジスタ４４はゲートが共通に接続されて論理回路４０の入力端子となり、共通に接続されたｐチャネルトランジスタ４２のドレインとｎチャネルトランジスタ４３のドレインとが論理回路４０の出力端子となる。ｐチャネルトランジスタ４１、４２のソースは電源Ｖｄｄに接続される。

したがって、論理回路３０、４０は、制御信号ＮＶ＿ＲＷＢの値が「１」のときインバータとして動作、制御信号ＮＶ＿ＲＷＢの値が「０」のとき「１」を出力する。制御信号ＮＶ＿ＲＷＢを一つの入力信号としてみれば、論理回路３０、４０は、ＮＡＮＤ回路として動作することになる。

本実施形態においては、論理回路３０の入力端子はトランスミッションゲートＴＭＧ１を介してデータ入力Ｄを受ける。論理回路３０の出力端子は論理回路４０の入力端子に接続され、論理回路４０の出力端子はトランスミッションゲートＴＭＧ２を介して論理回路３０の入力端子に接続される。すなわち、論理回路３０、４０はクロスカップルされている。

スピン注入型ＭＴＪ素子Ｒ１の一端は論理回路３０のｎチャネルトランジスタ３４のソースに接続され、他端はｎチャネルトランジスタＴｒ４を介して接地電源ＧＮＤに接続されている。また、スピン注入型ＭＴＪ素子Ｒ２の一端は論理回路４０のｎチャネルトランジスタ４４のソースに接続され、他端はｎチャネルトランジスタＴｒ４を介して接地電源ＧＮＤに接続されている。すなわち、ｎチャネルトランジスタＴｒ４はゲートに制御信号ＮＶ＿ＲＷＢを受け、スピン注入型ＭＴＪ素子Ｒ１、Ｒ２の上記他端と電源Ｖｄｄをショートさせる。

また、ｎチャネルトランジスタＴｒ５は、一端が接地電源ＧＮＤに接続され、他端がスピン注入型ＭＴＪ素子Ｒ１の上記一端に接続されている。ｎチャネルトランジスタＴｒ６は、一端が接地電源ＧＮＤに接続され、他端がスピン注入型ＭＴＪ素子Ｒ２の上記一端に接続されている。そして、ｎチャネルトランジスタＴｒ５、Ｔｒ６は、ゲートに制御信号ＮＶＢを受ける。したがって、ｎチャネルトランジスタＴｒ５、Ｔｒ６は第１および第２論理ゲートと前記駆動電源または接地電源の前記一方の間をショートさせる。

また、スピン注入型ＭＴＪ素子Ｒ１の一端と論理回路３０のｎチャネルトランジスタ３４のソースとの共通接続ノードにトランスミッションゲートＴＭＧ３を介して反転データ入力ＤＢが入力される。スピン注入型ＭＴＪ素子Ｒ２の一端と論理回路４０のｎチャネルトランジスタ４４のソースとの共通接続ノードにトランスミッションゲートＴＭＧ４を介してデータ入力Ｄが入力される。

このように構成された本実施形態の不揮発性ラッチ回路は、ラッチ操作がトランスミッションゲートＴＭＧ１、ＴＭＧ２へ入力する制御信号Ｇ、ＧＢによって制御され、不揮発性操作となるメモリへの読み書き操作が制御信号ＮＶ＿ＲＷＢ、ＮＶＢ、Ｗによって制御される不揮発性Ｄラッチとなる。なお、論理回路４０の出力が出力Ｑとなり、論理回路３０の出力が反転出力ＱＢとなる。

次に、本実施形態の具体的な動作について説明する。

本実施形態の不揮発性Ｄラッチは、制御信号がそれぞれＮＶ＿ＲＷＢ＝１、ＮＶ＝０（ＮＶＢ＝１）、およびＷ＝０のとき、従来と同様のＤラッチとして機能する。

次に、現在のデータを記憶させる時、制御信号をそれぞれＮＶ＿ＲＷＢ＝０、ＮＶ＝１、Ｇ＝０およびＷ＝１とする。この状態では、入力データＤの値に応じてスピン注入型ＭＴＪ素子Ｒ１、Ｒ２にそれぞれ反対方向の電流が流れ、スピン注入型ＭＴＪ素子Ｒ１、Ｒ２はそれぞれ異なった抵抗値へと変化する。この抵抗値はスピン注入型ＭＴＪ素子Ｒ１、Ｒ２の不揮発性により保持されるため、このラッチの電源を遮断してもデータが失われることはない。また、制御信号Ｇは値が「１」、「０」どちらの状態であっても書き込み操作を行うことができるが、書込み操作をＧ＝「０」のときに限定する場合、図６（ｂ）に示すように制御信号ＮＶＢとＧＢを用いてＷを合成することができる。

記憶させたデータを読み出す操作は電源を投入した後、１）プリチャージ動作、２）読み出し動作の２段階で行う。

まず１）プリチャージ動作として制御信号をそれぞれＮＶ＿ＲＷＢ＝０、ＮＶ＝１、Ｇ＝０およびＷ＝０とする。この状態では、論理回路３０、４０の出力は「１」となりクロスカップルドＮＡＮＤの両方のノードＡ、Ｂはどちらも等しく「１」にプリチャージされる。

続いて２）読み出し動作として、制御信号ＮＶ＿ＲＷＢだけ「０」から「１」へと状態変化させる。するとクロスカップルされた論理回路３０、４０はクロスカップルされたインバータの動作をし、スピン注入型ＭＴＪ素子Ｒ１、Ｒ２の抵抗値に応じた遅延の差によりクロスカップルされた論理回路３０、４０のノードＡ、Ｂの値が「１」かまたは「０」に決定される。このＡ、Ｂの値が記憶させた状態Ｑ、ＱＢに相当することになる。

また、本実施形態においては、トランジスタＴｒ４、Ｔｒ５、Ｔｒ６が設けられているので動作周波数の低下を抑えることができる。

（第３実施形態）
次に、本発明の第３実施形態による不揮発性ラッチ回路を図７に示す。本実施形態の不揮発性ラッチ回路は、図１に示す第１実施形態の不揮発性ラッチ回路において、クロスカップルされた論理回路１０、２０の左右のノードのインピーダンスマッチングをとるために、トランスミッションゲートＴＭＧ２と同じサイズのトランスミッションゲートＴＭＧ５を論理回路１０の出力と論理回路２０の入力との間に配置した構成となっている。

このような構成にすると、スピン注入型ＭＴＪ素子Ｒ１、Ｒ２の抵抗値の違いを読み出しやすくなる。また、トランスミッションゲートＴＭＧ５は常にＯＮ状態であるよう、ゲートにそれぞれＧＮＤまたはＶｄｄを接続しておく。

以上説明したように、本実施形態も第１実施形態と同様に、微細化してもスケーラビリティーに優れた不揮発性ラッチ回路を得ることができ、膨大な書き換え耐性が不要となる。

（第４実施形態）
次に、本発明の第４施形態による不揮発性ラッチ回路を図８に示す。本実施形態の不揮発性ラッチ回路は、図６（ａ）に示す第２実施形態の不揮発性ラッチ回路において、クロスカップルされた論理回路３０、４０の左右のノードのインピーダンスマッチングをとるために、トランスミッションゲートＴＭＧ２と同じサイズのトランスミッションゲートＴＭＧ５を論理回路３０の出力と論理回路４０の入力との間に配置した構成となっている。

以上説明したように、本実施形態も第２実施形態と同様に、微細化してもスケーラビリティーに優れた不揮発性ラッチ回路を得ることができ、膨大な書き換え耐性が不要となる。

（第５実施形態）
次に、本発明の第５実施形態による不揮発性フリップフロップ回路を図９に示す。本実施形態の不揮発性フリップフロップ回路は、マスタースレーブ型Ｄフリップフロップにおいて、マスター側のＤラッチを図７に示す第３実施形態の不揮発性ラッチ回路に置き換えた構成となっている。

次に、具体的な動作について説明する。この不揮発性Ｄフリップフロップは制御信号がそれぞれＮＶ＿ＲＷ＝０、ＮＶ＝０およびＷ＝０のとき図１０に示すような状態となり、従来と同様のＤフリップフロップとして機能する。

次に、現在のデータを記憶させる時、図１１に示すように、制御信号をそれぞれＮＶ＿ＲＷ＝１、ＮＶ＝１、ＣＫ＝１およびＷ＝１とする。この状態では、出力データＱの値に応じてスピン注入型ＭＴＪ素子Ｒ１、Ｒ２にそれぞれ反対方向の電流が流れ、スピン注入型ＭＴＪ素子Ｒ１、Ｒ２はそれぞれ異なった抵抗値へと変化する。この抵抗値はスピン注入型ＭＴＪ素子の不揮発性により保持されるため、このフリップフロップの電源を遮断してもデータが失われることはない。また、書込み操作はこの場合ＣＫ＝１の時に行われるので、制御信号ＮＶとＣＫを用いてＷを合成することができる。

記憶させたデータを読み出す操作は、電源を投入した後、１）プリチャージ動作、２）読み出し動作の２段階で行う。

まず１）プリチャージ動作として図１２に示すように制御信号をそれぞれＮＶ＿ＲＷ＝１、ＮＶ＝１、ＣＫ＝０およびＷ＝０とする。この状態では、論理回路１０、２０の出力は「０」となりマスター側のクロスカップルされた論理回路１０、２０の両方のノードＡ、Ｂはどちらも等しく「０」にプリチャージされる。

続いて２）読み出し動作として、図１３に示すように、制御信号ＮＶ＿ＲＷを１から０へと状態変化させる。するとクロスカップルされた論理回路１０、２０はクロスカップルされたインバータの動作をし、スピン注入型ＭＴＪ素子Ｒ１、Ｒ２の抵抗値に応じた遅延の差によりノードＡ、Ｂの値が「１」か「０」に決定される。このＡ、Ｂの値が記憶させた状態ＱＢ、Ｑに相当することになる。読み出された値はスレーブ側でラッチされることになる。

以上説明したように、本実施形態によれば、スピン注入型ＭＴＪ素子を不揮発性メモリ素子として備えているので、微細化してもスケーラビリティーに優れた不揮発性フリップフロップ回路を得ることができ、また、データの書き換えは、クロックの周期毎に行われず、制御信号に基づいて行われるので、膨大な書き換え耐性が不要となる。

（第６実施形態）
次に、本発明の第６実施形態による不揮発性フリップフロップ回路を図１４に示す。本実施形態の不揮発性フリップフロップ回路は、マスタースレーブ型Ｄフリップフロップにおいて、スレーブ側のＤラッチを図７に示す第３実施形態の不揮発性ラッチ回路に置き換えた構成となっている。この場合、書き込み用のノードはＱ、ＱＢではなくＣ、Ｄを用いることになる。

（第７実施形態）
次に、本発明の第７実施形態による不揮発性フリップフロップ回路を図１５に示す。本実施形態の不揮発性フリップフロップ回路は、マスタースレーブ型Ｄフリップフロップにおいて、マスター側のＤラッチを図８に示す第４実施形態の不揮発性ラッチ回路に置き換えた構成となっている。

（第８実施形態）
次に、本発明の第８実施形態による不揮発性フリップフロップ回路を図１６に示す。本実施形態の不揮発性フリップフロップ回路は、マスタースレーブ型Ｄフリップフロップにおいて、スレーブ側のＤラッチを図８に示す第４実施形態の不揮発性ラッチ回路に置き換えた構成となっている。

（第９実施形態）
次に、本発明の第９実施形態による不揮発性フリップフロップ回路を図１７に示す。本実施形態の不揮発性フリップフロップ回路は、図７に示す第３実施形態の不揮発性ラッチ回路をＣｌｅａｒ端子付きフリップフロップの構成要素として用いた構成となっている。

この場合、ＮＶ＿ＲＷとＣｌｅａｒ信号を共通線Ｃ／ＮＶ＿ＲＷとすることができ、信号線の増加を抑えることができる。

（第１０実施形態）
次に、本発明の第１０実施形態による不揮発性フリップフロップ回路を図１８に示す。本実施形態の不揮発性フリップフロップ回路は、図８に示す第４実施形態の不揮発性ラッチ回路をＣｌｅａｒ端子付きフリップフロップの構成要素として用いた構成となっている。

（第１１実施形態）
次に、本発明の第１１実施形態による不揮発性フリップフロップ回路を図１９に示す。本実施形態の不揮発性フリップフロップ回路は、図７に示す第３実施形態の不揮発性ラッチ回路をＳｅｔ端子付きフリップフロップの構成要素として用いた構成となっている。

この場合、ＮＶ＿ＲＷとＳｅｔ信号を共通線Ｓ／ＮＶ＿ＲＷとすることができ、信号線の増加を抑えることができる。

（第１２実施形態）
次に、本発明の第１２実施形態による不揮発性フリップフロップ回路を図２０に示す。本実施形態の不揮発性フリップフロップ回路は、図８に示す第４実施形態の不揮発性ラッチ回路をＳｅｔ端子付きフリップフロップの構成要素として用いた構成となっている。

（第１３実施形態）
次に、本発明の第１３実施形態による不揮発性フリップフロップ回路を図２１に示す。本実施形態の不揮発性フリップフロップ回路は、図７に示す第３実施形態の不揮発性ラッチ回路をＳｅｔ／Ｃｌｅａｒ端子付きフリップフロップの構成要素として用いた構成となっている。

この場合、図２１の上側に位置するＮＶ＿ＲＷとＣｌｅａｒ信号を共通化してＣ／ＮＶ＿ＲＷ、図２１の下側に位置するＮＶ＿ＲＷとＳｅｔ信号を共通化してＳ／ＮＶ＿ＲＷとすることができ、信号線の増加を抑えることができる。また、読み出しの際Ｃ／ＮＶ＿ＲＷとＳ／ＮＶ＿ＲＷの信号を同じタイミングで変化させるため、制御信号ＮＶを利用して読み出し操作前に両方の信号線をショートさせる。こうすることにより読み出しエラーの確率を下げることができる。信号線をショートさせる方法はこれに限らない。

以上説明したように、本実施形態によれば、スピン注入型ＭＴＪ素子を不揮発性メモリとして備えているので、微細化してもスケーラビリティーに優れた不揮発性フリップフロップ回路を得ることができ、また、データの書き換えは、クロックの周期毎に行われず、制御信号に基づいて行われるので、膨大な書き換え耐性が不要となる。

（第１４実施形態）
次に、本発明の第１４実施形態による不揮発性フリップフロップ回路を図２２に示す。本実施形態の不揮発性フリップフロップ回路は、図８に示す第４実施形態の不揮発性ラッチ回路をＳｅｔ／Ｃｌｅａｒ端子付きフリップフロップの構成要素として用いた構成となっている。

この場合、図２２の上側に位置するＮＶ＿ＲＷとＣｌｅａｒ信号を共通化してＣ／ＮＶ＿ＲＷ、図２２の下側に位置するＮＶ＿ＲＷとＳｅｔ信号を共通化してＳ／ＮＶ＿ＲＷとすることができ、信号線の増加を抑えることができる。また、読み出しの際Ｃ／ＮＶ＿ＲＷとＳ／ＮＶ＿ＲＷの信号を同じタイミングで変化させるため、制御信号ＮＶを利用して読み出し操作前に両方の信号線をショートさせる。こうすることにより読み出しエラーの確率を下げることができる。信号線をショートさせる方法はこれに限らない。

なお、上記第１乃至第１４実施形態においては、不揮発性メモリ素子として、スピン注入型ＭＴＪ素子を用いたが、電流の流れる方向によって抵抗が異なる抵抗素子であれば、スピン注入型ＭＴＪ素子の代わりに用いることができる。

本発明の第１実施形態による不揮発性ラッチ回路を示す回路図。第１実施形態において、不揮発性Ｄラッチの動作をする場合の回路図。第１実施形態において、書き込み動作するときの回路図。第１実施形態において、プリチャージ動作するときの回路図。第１実施形態において、読み出し動作するときの回路図。第２実施形態による不揮発性ラッチ回路の回路図。第３実施形態による不揮発性ラッチ回路の回路図。第４実施形態による不揮発性ラッチ回路の回路図。第５実施形態による不揮発性フリップフロップ回路の回路図。第５実施形態において、不揮発性Ｄラッチの動作をする場合の回路図。第５実施形態において、書き込み動作するときの回路図。第５実施形態において、プリチャージ動作するときの回路図。第５実施形態において、読み出し動作するときの回路図。第６実施形態の不揮発性フリップフロップ回路の回路図。第７実施形態の不揮発性フリップフロップ回路の回路図。第８実施形態の不揮発性フリップフロップ回路の回路図。第９実施形態の不揮発性フリップフロップ回路の回路図。第１０実施形態の不揮発性フリップフロップ回路の回路図。第１１実施形態の不揮発性フリップフロップ回路の回路図。第１２実施形態の不揮発性フリップフロップ回路の回路図。第１３実施形態の不揮発性フリップフロップ回路の回路図。第１４実施形態の不揮発性フリップフロップ回路の回路図。

符号の説明

１０論理回路（ＮＯＲ回路）
２０論理回路（ＮＯＲ回路）
３０論理回路（ＮＡＮＤ回路）
４０論理回路（ＮＡＮＤ回路）

Claims

入力信号を受ける入力ノードと、
第１ゲート信号に基づいて前記入力信号の取り込みまたは遮断を制御する第１ゲート部と、
駆動電源に電気的に接続され、前記第１ゲート部から前記入力信号を受ける第１入力端子および第１制御信号を受ける第２入力端子を有し、前記第１制御信号に応じてインバータかまたは一定電圧を出力するゲートとして動作する第１論理ゲートと、
前記駆動電源に電気的に接続され、前記第１論理ゲートの出力を受ける第１入力端子および前記第１制御信号を受ける第２入力端子を有し、前記第１制御信号に応じてインバータかまたは前記一定電圧を出力するゲートとして動作する第２論理ゲートと、
前記第１ゲート信号の反転信号に基づいて前記第２論理ゲートの出力の取り込みまたは遮断を制御し、前記第２論理ゲートの出力を前記第１論理ゲートの前記第１入力端子に送出する第２ゲート部と、
前記駆動電源と、前記第１論理ゲートとの間に設けられ、電流の流れる方向によって抵抗が変化するスピン注入型の第１ＭＴＪ素子と、
前記駆動電源と、前記第２論理ゲートとの間に設けられ、電流の流れる方向によって抵抗が変化するスピン注入型の第２ＭＴＪ素子と、
入力端子に前記入力信号を受け、出力端子が前記第１ＭＴＪ素子と前記第１論理ゲートとの間に接続され、前記第１ゲート信号と異なる第２ゲート信号に基づいて前記入力信号の取り込みまたは遮断を制御する第３ゲート部と、
入力端子に前記入力信号の反転信号を受け、出力端子が前記第２ＭＴＪ素子と前記第２論理ゲートとの間に接続され、前記第２ゲート信号に基づいて前記入力信号の反転信号の取り込みまたは遮断を制御する第４ゲート部と、
前記第２論理ゲートの出力を出力信号として出力する第１出力ノードと、
前記第１論理ゲートの出力を前記出力信号の反転信号として出力する第２出力ノードと、
前記第１制御信号に基づいて前記第１および第２ＭＴＪ素子と、前記駆動電源との間をショートさせる第１トランジスタと、
第２制御信号に基づいて前記第１および第２論理ゲートと前記駆動電源との間をそれぞれショートさせる第２および第３トランジスタと、
を備えていることを特徴とする不揮発性ラッチ回路。
入力信号を受ける入力ノードと、
第１ゲート信号に基づいて前記入力信号の取り込みまたは遮断を制御する第１ゲート部と、
接地電源に電気的に接続され、前記第１ゲート部から前記入力信号を受ける第１入力端子および第１制御信号を受ける第２入力端子を有し、前記第１制御信号に応じてインバータかまたは一定電圧を出力するゲートとして動作する第１論理ゲートと、
前記接地電源に電気的に接続され、前記第１論理ゲートの出力を受ける第１入力端子および前記第１制御信号を受ける第２入力端子を有し、前記第１制御信号に応じてインバータかまたは前記一定電圧を出力するゲートとして動作する第２論理ゲートと、
前記第１ゲート信号の反転信号に基づいて前記第２論理ゲートの出力の取り込みまたは遮断を制御し、前記第２論理ゲートの出力を前記第１論理ゲートの前記第１入力端子に送出する第２ゲート部と、
前記接地電源と、前記第１論理ゲートとの間に設けられ、電流の流れる方向によって抵抗が変化するスピン注入型の第１ＭＴＪ素子と、
前記接地電源と、前記第２論理ゲートとの間に設けられ、電流の流れる方向によって抵抗が変化するスピン注入型の第２ＭＴＪ素子と、
入力端子に前記入力信号の反転信号を受け、出力端子が前記第１ＭＴＪ素子と前記第１論理ゲートとの間に接続され、前記第１ゲート信号と異なる第２ゲート信号に基づいて前記入力信号の反転信号の取り込みまたは遮断を制御する第３ゲート部と、
入力端子に前記入力信号を受け、出力端子が前記第２ＭＴＪ素子と前記第２論理ゲートとの間に接続され、前記第２ゲート信号に基づいて前記入力信号の取り込みまたは遮断を制御する第４ゲート部と、
前記第２論理ゲートの出力を出力信号として出力する第１出力ノードと、
前記第１論理ゲートの出力を前記出力信号の反転信号として出力する第２出力ノードと、
前記第１制御信号に基づいて前記第１および第２ＭＴＪ素子と、前記接地電源との間をショートさせる第１トランジスタと、
第２制御信号に基づいて前記第１および第２論理ゲートと前記接地電源との間をそれぞれショートさせる第２および第３トランジスタと、
を備えていることを特徴とする不揮発性ラッチ回路。
前記第１および第２論理ゲートは、ＮＯＲゲートであることを特徴とする請求項１または２記載の不揮発性ラッチ回路。
前記第１および第２論理ゲートは、直列に接続された第１および第２のｐチャネルトランジスタを有する直列回路と、並列に接続された第１および第２のｎチャネルトランジスタを有する並列回路とを備え、前記直列回路と前記並列回路が直列に接続されていることを特徴とする請求項３記載の不揮発性ラッチ回路。
前記第１および第２論理ゲートは、ＮＡＮＤゲートであることを特徴とする請求項１または２記載の不揮発性ラッチ回路。
前記第１および第２論理ゲートは、並列に接続された第１および第２のｐチャネルトランジスタを有する並列回路と、直列に接続された第１および第２のｎチャネルトランジスタを有する直列回路とを備え、前記並列回路と前記直列回路が直列に接続されていることを特徴とする請求項５記載の不揮発性ラッチ回路。
前記第１制御信号により前記第１および第２論理ゲートのそれぞれの第１入力端子を同電位にプリチャージした後、前記第１制御信号を変化させることにより前記第１および第２ＭＴＪ素子に保持されたデータを再生することを特徴とする請求項１乃至６のいずれかに記載の不揮発性ラッチ回路。
前記第１論理ゲートの出力端子と前記第２論理ゲートの第１入力端子との間に、前記第１論理ゲートの出力端子と前記第２論理ゲートの第１入力端子との間をショートさせる、前記第２ゲート部と実質的に同じサイズの第５ゲート部が設けられていることを特徴とする請求項１乃至７のいずれかに記載の不揮発性ラッチ回路。
マスター側のラッチ回路と、スレーブ側のラッチ回路とを備え、前記マスター側のラッチ回路は、前記請求項１乃至８のいずれかに記載の不揮発性ラッチ回路を備え、前記第３ゲート部の入力端子にスレーブ側の出力信号を受け、前記第４ゲート部の入力端子にスレーブ側の出力信号の反転信号を受けることを特徴とする不揮発性フリップフロップ回路。
マスター側のラッチ回路と、スレーブ側のラッチ回路とを備え、前記スレーブ側のラッチ回路は、前記請求項１乃至８のいずれかに記載の不揮発性ラッチ回路を備え、前記第３ゲート部の入力端子にマスター側の出力信号を受け、前記第４ゲート部の入力端子にマスター側の出力信号の反転信号を受けることを特徴とする不揮発性フリップフロップ回路。