JP6252934B2 - 省電力機能を備える論理回路 - Google Patents

Description

本発明は、省電力機能を備える論理回路に関する。

半導体集積回路では、微細加工技術の進展により、絶縁層も原子数個レベルと本来流れるはずがない場所に電流が漏洩するリーク電流と呼ばれる現象が定常的に発生する。リーク電流が多発すると無駄な消費電力も増える。このため、回路の高集積化及び低消費電力化を実現するためにはリーク電流を抑制する必要がある。

リーク電流を抑制する技術として、回路への給電を停止するパワーゲーティングが知られている。例えば特許文献１には半導体集積回路の各回路モジュールに設けられた電源スイッチを制御する電源管理ユニットが開示されている。この電源管理ユニットは、各回路モジュールが使用されているか否を判別し、使用されていないと判別した回路モジュールの電源スイッチをオフして給電を停止する。この電源管理ユニットによれば、使用されていると判別された回路モジュールにのみ電源が供給されるので、リーク電流の発生が抑制され、低消費電力化を図ることができる。

一方、論理動作の充放電による動的電力を抑える技術として、使用されていない回路モジュールへの動作クロックの供給を停止するゲーテッドクロック技術も実用化されている。これは、動作クロックをゲーティングするイネーブル信号により、動作しなくてよい回路モジュールへのクロック供給を停止させ、無駄な充放電電流を抑制する技術である（非特許文献１、図２等参照）。

非特許文献１の技術では、フリップフロップに電源が常に供給されている。これは、フリップフロップへの電源の供給を停止してしまうと、電源再供給時にフロップフロップの記憶状態が不定状態となってしまい、電源供給停止時の記憶内容を再現できなくなってしまうからである。

特開２０１２−１３４３２１号公報

Usami, K. ; Ohkubo, N., Computer Design, 2006. ICCD 2006. International Conference on Digital Object Identifier: 10.1109/ICCD.2006.4380809 Publication Year: 2006 , Page(s): 155 - 161 "A Design Approach for Fine-grained Run-Time Power Gating using Locally Extracted Sleep Signals"

特許文献１に開示された省電力技術では、上記電源の切り替え手法は回路モジュールが実質的な動作を行わない（機能しない）ときでも、その回路モジュールに電源が供給されることがある。このような場合、実質的な動作が行われていない回路モジュールのリーク電流によって無駄な電力を消費してしまう。

また、非特許文献１に開示されているゲーテッドクロックによる省電力の手法では、フリップフロップ（記憶素子）に電源が常時供給されているため、フリップフロップの電力の消費を抑えることができない。

本発明は、このような問題を解決するためのものであり、より効率良く、低消費電力化を図ることができる論理回路を提供することを目的とする。

本発明に係る論理回路は、
クロック信号を有効または無効に設定するクロック制御信号に基づいて、クロック信号を出力するクロック信号出力手段と、前記クロック信号出力手段の出力するクロック信号に応答して動作する不揮発性の記憶素子と、を備える回路モジュールと、
前記回路モジュールへの電源の供給と停止を指示する電源制御信号と前記クロック制御信号との論理演算を行う論理演算回路と、
電源線と前記回路モジュールとの間に設けられ、前記電源線から前記回路モジュールに電源が供給される第１の状態と前記電源線から前記回路モジュールへの電源の供給を遮断する第２の状態を、前記論理演算回路による論理演算の結果に基づいて、設定するスイッチ手段と、を備える、
ことを特徴とする。

前記スイッチ手段は、例えば、前記回路モジュールの電源供給を有効とする電源制御信号とクロック信号を有効に設定するクロック制御信号が共に入力されている場合は前記第１の状態を維持し、他の場合は前記第２の状態を維持する。

さらに、前記論理演算回路は、前記電源制御信号が電源の供給を指示し且つ前記クロック制御信号が前記回路モジュールのクロック信号を有効に設定する場合に前記スイッチ手段を前記第１の状態に設定させる、ように構成してもよい。

前記回路モジュールは、例えば、前記クロック信号に応答して、入力信号を取り込んで出力する入力用不揮発性記憶回路と、前記入力用不揮発性記憶回路に記憶されているデータに基づいて論理演算を行う組み合わせ回路と、前記クロック信号に応答して、前記組み合わせ回路の出力を記憶して出力する出力用不揮発性記憶回路と、を備える。

本発明によれば、より効率良く、低消費電力化を図ることができる。

本発明の一実施の形態に係る電源切り替え回路を備えた半導体集積回路の構成を示す図である。 論理ゲートに入力される電源制御信号及びクロック制御信号の信号レベルと、電源スイッチのオン・オフの状態との関係を示した図である。 図１に示した回路モジュールが備える基本的な構成を示す図である。 （ａ）はクロック制御信号を基に回路モジュールへの電源の供給及び遮断を切り替えた場合の消費電力量を表す模式図、（ｂ）は電源制御信号を基に回路モジュールへの電源の供給及び遮断を切り替えた場合の消費電力量を表す模式図である。 本発明の第１の変形例に係る電源切り替え回路の構成を示す図である。 本発明の第２の変形例に係る電源切り替え回路の構成を示す図である。 本発明の第３の変形例に係る電源切り替え回路の構成を示す図である。

以下、本発明を実施するための形態に係る省電力機能を備える論理回路について図面を参照して説明する。

図１に示すように、論理回路１は、電源切り替え回路１０Ａ，１０Ｂ．．．と、回路モジュール２０Ａ，２０Ｂ．．．と、電源制御回路３０と、演算処理回路４０と、クロック生成回路５０とを備える。なお、電源切り替え回路１０Ａ，１０Ｂ．．．を区別しない場合は、電源切り替え回路１０と総称する。また、回路モジュール２０Ａ，２０Ｂ．．．を区別しない場合は、回路モジュール２０と総称する。

回路モジュール２０は、電源電圧ＶＤＤが印加される電源線ＶＤＤＬと接地電源線ＶＳＳＬとから、電源供給を受けて、動作する。回路モジュール２０Ａ，２０Ｂとは、それぞれ、固有の機能を有し、クロック信号ＣＬＫに同期して動作する回路モジュールであり、協働して全体回路の機能を実現する。

回路モジュール２０は、パワーゲーティングの観点とクロックゲーティングとの観点の２つの観点から切り分けられた回路構成である。即ち、回路モジュール２０Ａ，２０Ｂ．．．は、機能的に、同時に動作する必要が無く、パワーゲーティングの考えに基づいて、分割された回路の一部を構成する。

さらに、回路モジュール２０Ａ，２０Ｂ．．．は、異なるクロック信号により動作するように切り分けられた回路モジュールである。回路モジュール２０Ａ，２０Ｂ．．．は、それぞれ、単一のクロック信号により動作し、クロック信号の供給・停止も一体で行われる。

電源切り替え回路１０は、外部から供給される制御信号に基づいて回路モジュール２０への電源の供給及び遮断を切り替える回路である。電源切り替え回路１０Ａ，１０Ｂ．．．は、電源線ＶＤＤＬから回路モジュール２０Ａ，２０Ｂ．．．に電源を供給する状態（スイッチオン）と、回路モジュール２０Ａ，２０Ｂ．．．への電源の供給を遮断する状態（スイッチオフ）とを切り替える。

電源切り替え回路１０Ａ，１０Ｂ．．．は、それぞれ、ＯＲゲート１１Ａ，１１Ｂ．．．と、電源スイッチ１２Ａ，１２Ｂ．．．とを備える。なお、以下の説明においてＯＲゲート１１Ａ，１１Ｂ．．．を区別しない場合、ＯＲゲート１１と総称する。同様に、電源スイッチ１２Ａ，１２Ｂ．．．を区別しない場合、電源スイッチ１２と総称する。

ＯＲゲート１１は、非反転入力端子と反転入力端子と反転出力端子を備える。

ＯＲゲート１１の非反転入力端子には、電源制御回路３０から、電源制御信号ＰＧ（パワーゲーティング信号）が入力される。この電源制御信号ＰＧは、回路モジュール２０への電源供給を停止する際はＨレベル（ハイレベル）となり、電源を供給する際はＬレベル（ローレベル）となる。

ＯＲゲート１１の反転入力端子には、演算処理回路４０から、クロック制御信号ＣＥＮ（クロックイネーブル信号）が入力される。クロック制御信号ＣＥＮは、回路モジュール２０に供給するクロック信号ＣＬＫを有効にするときにＨレベルとなり、クロック信号ＣＬＫを無効とする（供給しない）ときにＬレベルとなる信号である。

ＯＲゲート１１は、電源制御信号ＰＧがＨレベル又はクロック制御信号ＣＥＮがＬレベルときにＨレベルの信号を出力し、電源制御信号ＰＧがＬレベルで且つクロック制御信号ＣＥＮがＨレベルのときにＬレベルの信号を出力する。

電源スイッチ１２は、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）から構成され、電流路の一端（ソース）が電源線ＶＤＤＬに接続され、電流路の他端（ドレイン）が回路モジュール２０（図３に示す回路モジュール２０のバーチャル電源線ＶＶＤＤＬ）の電源端子に接続され、制御端（ゲート）が、ＯＲゲート１１の反転出力端子に接続されている。従って、図２に示すように、電源スイッチ１２は、ＯＲゲート１１の出力がＬレベルのとき（即ち、電源制御信号ＰＧが電源の供給を指示し且つクロック制御信号ＣＥＮがクロック信号の供給を指示する際）に、オンして、電源線ＶＤＤＬから電源を回路モジュール２０に供給する。また、電源スイッチ１２は、ＯＲゲート１１の出力がＨレベルのとき（即ち、電源制御信号ＰＧが電源の非供給を指示する際又はクロック制御信号ＣＥＮがクロック信号の非供給を指示する際）に、オフして、電源の供給を停止する。

電源制御回路３０は、例えばＰＭＵ（Power Management Unit）等から構成される。電源制御回路３０は、各回路モジュール２０の使用状況を監視し、使用されている（電源供給必要）と判別された回路モジュール２０にＬレベルの電源制御信号ＰＧを生成し、使用されていないと判別された回路モジュール２０にＨレベルの電源制御信号ＰＧを生成し、対応するＯＲゲート１１の非反転入力端子に供給する。なお、電源制御信号ＰＧは、数μｓ（マイクロ秒）〜数ｍｓ（ミリ秒）オーダの信号であり、クロック制御信号ＣＥＮと比べると粒度が粗い。

演算処理回路４０は、例えばＣＰＵ（Central Processing Unit）等から構成される。演算処理回路４０は、動作プログラムを解析する等して、クロック信号ＣＬＫを有効にするか無効にするかを回路モジュール２０毎に判別し、その判別結果に基づいて、クロック信号ＣＬＫを有効にする（クロック信号ＣＬＫを供給する）と判別した回路モジュール２０にＨレベルのクロック制御信号ＣＥＮを供給し、クロック信号ＣＬＫを無効にする（供給しない）と判別した回路モジュール２０にＬレベルのクロック制御信号ＣＥＮを供給する。演算処理回路４０は、回路モジュール２０毎に生成したクロック制御信号ＣＥＮを、回路モジュール２０毎に対応するＯＲゲート１１の反転入力端子にも供給する。

回路モジュール２０は、図３に示すように、ＡＮＤゲート２１と、不揮発性記憶回路２２，２３と、組み合わせ回路２４とを備える。ＡＮＤゲート２１、不揮発性記憶回路２２，２３、組み合わせ回路２４は、バーチャル電源線ＶＶＤＤＬと接地電源線ＶＳＳＬとに接続される。電源スイッチ１２がスイッチオンの状態の場合、ＡＮＤゲート２１、不揮発性記憶回路２２，２３、組み合わせ回路２４には、バーチャル電源線ＶＶＤＤＬからバーチャル電源ＶＶＤＤが供給される。なお、回路モジュール２０は、電源スイッチ１２がスイッチオフの状態となって電源が遮断された場合でも内部メモリ情報を記憶しておく必要がある。ＳＲＡＭ（Static Random Access Memory）またはＤＲＡＭ（Dynamic Random Access Memory）のような揮発性記憶回路は、電源が遮断されると内部メモリ情報が失われてしまう。そのため回路モジュール２０は、揮発性記憶回路を備えない。

ＡＮＤゲート２１は、クロックゲーティング回路として機能する。ＡＮＤゲート２１の一方の非反転入力端子は、信号線を介してクロック生成回路５０と接続され、クロック生成回路５０から供給されるクロック信号ＣＬＫが入力される。クロック生成回路５０は、例えばＰＬＬ（Phase Locked Loop）回路等から構成される。クロック信号ＣＬＫは、回路モジュール２０全体を動作させるための信号であり、クロック生成回路５０によって生成される。

クロック生成回路５０は、例えばデューティー比が５０％の矩形波で、一定周波数のクロック信号ＣＬＫを生成し、ＡＮＤゲート２１の一方の入力端子に供給する。また、ＡＮＤゲート２１の他方の入力端子には、演算処理回路４０によって生成されたクロック制御信号ＣＥＮが入力される。

ＡＮＤゲート２１は、クロック信号ＣＬＫとクロック制御信号ＣＥＮとの論理積を求め、その結果を表す論理信号を出力する。即ち、ＡＮＤゲート２１は、クロック信号ＣＬＫを有効にするクロック制御信号ＣＥＮ（Ｈレベルのクロック制御信号ＣＥＮ）が入力されている期間だけ、クロック信号ＣＬＫを不揮発性記憶回路２２，２３に供給する。

不揮発性記憶回路２２は、入力用であり、不揮発性のフリップフロップから構成され、回路モジュール２０の入力信号を、ＡＮＤゲート２１が出力するクロック信号の立ち上がりエッジに応答してラッチし、後段の組み合わせ回路２４に供給する。

組み合わせ回路２４は、不揮発性記憶回路２２から出力されたデータに論理演算を施し、不揮発性記憶回路２３に出力する。組み合わせ回路２４は、順序回路を含んでも良い。ただし、順序回路を構成するフリップフロップは、全て、ＡＮＤゲート２１の出力するクロック信号に応答して動作する。順序回路を構成するフリップフロップが不揮発性の場合には電源供給が止まっても電源再供給時に記憶内容を再現できる。一方、順序回路を構成するフリップフロップが揮発性の場合には電源供給が止まると電源再供給時に記憶内容を再現できない。よって、順序回路に揮発性のフリップフロップを備える場合は、当該順序回路はデータを一時的に保持する用途で使用される。

不揮発性記憶回路２３は、出力用であり、不揮発性のフリップフロップから構成され、組み合わせ回路２４の出力信号を、ＡＮＤゲート２１が出力するクロック信号の立ち上がりエッジに応答して、ラッチし、回路モジュール２０の出力信号として出力する。

不揮発性記憶回路２２，２３を構成する不揮発性記憶素子の構造は任意であるが、磁気トンネル接合素子（ＭＴＪ：Magnetic Tunneling Junction、以下、ＭＴＪ素子という）を用いた不揮発性記憶素子が好適である。この種の不揮発性半導体素子としては、限定されるものではないが、例えば、特開２０１２−２４２２８７号公報に記載されている不揮発性記憶素子等を使用できる。ＭＴＪ素子等の可変抵抗素子を含むメモリ等の可変抵抗型の不揮発性記憶素子では、駆動用のＭＯＳＦＥＴのサブスレッショルド電流（弱反転電流）がＭＴＪ素子を介して流れることにより、ＭＴＪ素子が機能していないときでもリーク電流が発生することがある。つまり、クロック制御信号ＣＥＮによってＡＮＤゲート２１を閉じただけでは（クロックを停止させただけでは）、リーク電流を抑えることができない。本実施形態では、クロック制御信号ＣＥＮによって、ＡＮＤゲート２１を閉じるとともに電源の供給自体を停止するので、リーク電流が避けられない不揮発性素子を有する回路の低消費電力化に寄与できる。なお、ＭＴＪ素子以外の不揮発性素子として、強誘電体（Ferro Electric）素子等が採用されてもよい。

次に、上記構成を有する論理回路の動作を説明する。
通常状態では、ＯＲゲート１１Ａには、Ｌレベルの電源制御信号ＰＧ＿ＡとＨレベルのクロック制御信号ＣＥＮ＿Ａが供給され、ＯＲゲート１１ＡはＬレベルの信号を出力する。このため、電源スイッチ１２Ａがオンし、回路モジュール２０Ａに電源が供給される。また、回路モジュール２０Ａ内のＡＮＤゲート２１は、クロック制御信号ＣＥＮ＿ＡがＨレベルのため、クロック信号ＣＬＫを出力する。回路モジュール２０Ａは、供給された電源を用いて、クロック信号に応答して、演算処理を行う。回路モジュール２０Ｂも同様である。

ここで、例えば、演算処理回路４０が、回路モジュール２０Ａの処理を一時的に停止すべきことを検出したとする。この場合、演算処理回路４０は、回路モジュール２０Ａに供給するクロック制御信号ＣＥＮ＿ＡをＬレベルに切り換える。これにより、回路モジュール２０Ａ内のＡＮＤゲート２１はゲートを閉じ、クロック信号ＣＬＫを出力しなくなる。このため、回路モジュール２０Ａは動作を一時停止する。同時に、ＯＲゲート１１Ａの出力がＨレベルとなり、電源スイッチ１２Ａがオフする。このため、回路モジュール２０Ａへの電源供給が停止され、消費電力が抑えられる。その後、処理が進み、演算処理回路４０が、回路モジュール２０Ａの動作が必要であると判別すると、演算処理回路４０は、クロック制御信号ＣＥＮ＿ＡをＨレベルに切り換える。これにより、ＯＲゲート１１Ａの出力がＬレベルとなり、電源スイッチ１２Ａがオンし、回路モジュール２０Ｂへの電源供給が再開される。回路モジュール２０Ａには不揮発性記憶回路２２，２３を備えているので、電源再供給時に、記憶状態が不定状態になるといった不具合は発生しない。組み合わせ回路２４の内部状態も、不揮発性記憶回路２２の出力から、電源遮断時の状態に復旧される。並行して、クロック制御信号ＣＥＮ＿ＡがＨレベルになると、回路モジュール２０Ａ内のＡＮＤゲート２１はゲートを開き、クロック信号ＣＬＫに従って、回路モジュール２０Ａは通常の動作を再開する。

また、電源制御回路３０が、回路モジュール２０Ａが動作していないと判別すると、電源制御回路３０は、電源制御信号ＰＧ＿ＡをＨレベルに切り換える。これにより、ＯＲゲート１１Ａの出力がＨレベルとなり、電源スイッチ１２Ａがオフし、回路モジュール２０Ａへの電源供給が停止する。電源制御回路３０は、その後、回路モジュール２０Ａの動作が必要であると判別すると、電源制御信号ＰＧ＿ＡをＬレベルに切り換える。これにより、ＯＲゲート１１Ａの出力がＬレベルとなり、電源スイッチ１２Ａがオンし、回路モジュール２０Ａへの電源供給が再開する。上述したように、回路モジュール２０Ａには不揮発性記憶回路２２，２３を備えているので、この電源再供給時に、記憶状態が不定状態になるといった不具合は発生しない。組み合わせ回路２４の内部状態も、不揮発性記憶回路２２の出力から、電源遮断時の状態に復旧される。以後、回路モジュール２０Ａは通常の動作を再開する。

以上説明したように、本実施の形態に係る電源切り替え回路１０によれば、回路モジュール２０毎に供給される一つのクロック制御信号ＣＥＮに基づいて、回路モジュール２０への電源の供給及び遮断を切り替える。電源切り替え回路１０は、図４（ａ）に示すように、クロック制御信号ＣＥＮがＬレベルだった場合（回路モジュール２０が実質的な動作を行わない場合）、仮に、電源制御信号ＰＧによって電源の供給が指示されていたとしても、回路モジュール２０への給電を停止する。これにより、図４（ｂ）に示すように、電源制御回路から供給される電源制御信号ＰＧのみに基づいて回路モジュール２０への給電を停止する場合よりも、効率良く、低消費電力化を図ることができる。また、電源切り替え回路１０によれば、回路モジュール２０が備える回路のサイズとは関係なく、回路モジュール２０（機能）単位で電源の切り替えができ、電源を制御するための回路構成を簡素化できる。

また、電源切り替え回路１０は、回路モジュール２０毎に供給される一つの電源制御信号ＰＧに基づいて回路モジュール２０への電源の供給及び遮断を切り替える。これにより、回路モジュール２０に供給される電源の制御を電源制御信号ＰＧによっても行うことができ、より効率良く、低消費電力化を図ることができる。

なお、電源切り替え回路１０が備える論理ゲートは、図５に示すように、非反転入力端子にクロック制御信号ＣＥＮが入力され、反転入力端子に電源制御信号ＰＧが入力されるＡＮＤゲート１３から構成されても良い。なお、このＡＮＤゲート１３の入出力論理は、ＯＲゲート１１と同一である。

また、電源切り替え回路１０は、図６に示すように、ＯＲゲート１１を備えず、クロック制御信号ＣＥＮのみに基づいてスイッチオン・オフの状態を維持する電源スイッチ１２のみを備えても良い。この場合、電源スイッチ１２のゲートに信号レベルがＬレベルであるクロック制御信号ＣＥＮが入力されている場合、電源スイッチ１２はスイッチオンを維持し、電源スイッチ１２のゲートに信号レベルがＨレベルであるクロック制御信号ＣＥＮが入力されている場合、電源スイッチ１２はスイッチオフを維持する。

また、電源切り替え回路１０は、図７に示すように、回路モジュール２０と接地電源ＶＳＳを供給する接地電源線ＶＳＳＬとの間に設けられても良い。電源切り替え回路１０は、図７に示すように、ＮチャネルのＭＯＳＦＥＴから構成される電源スイッチ１４と、ＯＲゲート１５とを備える。この場合も、上記実施の形態と同様、ＯＲゲート１５に入力されたクロック制御信号ＣＥＮがクロックの供給を指示し（クロックを有効にし）且つ電源制御信号ＰＧが電源の供給を指示した場合に、電源スイッチ１４はスイッチオンの状態を維持し、回路モジュール２０に電源が供給される。その他の場合には、電源スイッチ１４はスイッチオフの状態を維持し、回路モジュール２０への電源が遮断される。

その他、本発明は、上記実施の形態の説明および図面によって限定されるものではなく、上記実施の形態および図面に適宜変更等を加えることは可能である。

例えば、ＯＲゲート１１の入力信号として、他の信号を供給してもよい。即ち、電源スイッチ１２を制御するために、他の条件を考慮してもよい。

電源スイッチ１２として、ＭＯＳトランジスタを使用する例を示したが、論理回路の出力により制御できるスイッチ素子ならば、どのような構成のものでもよい。

回路モジュール２０の典型的構成を図３に示したが、これに限定されるものではない。ただし、入力段と出力段に不揮発性記憶回路２２，２３を配置し、その間に組み合わせ回路２４を配置した構成とすることで、パワーゲーティングによる不都合無く（例えば、電源再供給時に記憶状態が不定状態になるといった不都合は発生せず）、論理回路を動作させることができる。

なお、電源切り替え回路１０は、ＡＮＤゲート２１にクロック制御信号ＣＥＮが入力された後に、ＯＲゲート１１にクロック制御信号ＣＥＮが入力されるように構成されても良い。例えば、ＯＲゲート１１には遅延回路を介したクロック制御信号ＣＥＮが入力されても良い。これにより、不揮発性記憶回路２２，２３においてデータが記憶（ラッチ）される前に回路モジュール２０に供給されている電源が遮断されることを防ぎ、内部メモリ情報を安全に記憶できる。

上記実施の形態では、電源制御信号ＰＧがＨレベルのときに電源供給、Ｌレベルのときに電源非供給、クロック制御信号ＣＥＮがＨレベルのときにクロック信号供給、Ｌレベルのときにクロック非供給としたが、これらのロジックは任意に変更可能である。

１ 論理回路
１０（１０Ａ，１０Ｂ） 電源切り替え回路
１１（１１Ａ，１１Ｂ），１５ ＯＲゲート（ゲート手段）
１２（１２Ａ，１２Ｂ），１４ 電源スイッチ（スイッチ手段）
１３ ＡＮＤゲート（ゲート手段）
２０，２０Ａ，２０Ｂ 回路モジュール
２１ ＡＮＤゲート
２２，２３ 不揮発性記憶回路
２４ 組み合わせ回路
３０ 電源制御回路
４０ 演算処理回路
５０ クロック生成回路
ＶＤＤ 電源
ＶＳＳ 接地電源
ＶＶＤＤ バーチャル電源
ＶＤＤＬ 電源線
ＶＳＳＬ 接地電源線
ＶＶＤＤＬ バーチャル電源線
ＣＬＫ クロック信号
ＣＥＮ，ＣＥＮ＿Ａ，ＣＥＮ＿Ｂ クロック制御信号
ＰＧ，ＰＧ＿Ａ，ＥＮ＿Ｂ 電源制御信号

Claims (4)

1. クロック信号を有効または無効に設定するクロック制御信号に基づいて、クロック信号を出力するクロック信号出力手段と、前記クロック信号出力手段の出力するクロック信号に応答して動作する不揮発性の記憶素子と、を備える回路モジュールと、
   前記回路モジュールへの電源の供給と停止を指示する電源制御信号と前記クロック制御信号との論理演算を行う論理演算回路と、
   電源線と前記回路モジュールとの間に設けられ、前記電源線から前記回路モジュールに電源が供給される第１の状態と前記電源線から前記回路モジュールへの電源の供給を遮断する第２の状態を、前記論理演算回路による論理演算の結果に基づいて、設定するスイッチ手段と、を備える、
   ことを特徴とする論理回路。
2. 前記スイッチ手段は、前記回路モジュールの電源供給を有効とする電源制御信号とクロック信号を有効に設定するクロック制御信号が共に入力されている場合は前記第１の状態を維持し、他の場合は前記第２の状態を維持する、
   ことを特徴とする請求項１に記載の論理回路。
3. 前記論理演算回路は、前記電源制御信号が電源の供給を指示し且つ前記クロック制御信号が前記回路モジュールのクロック信号を有効に設定する場合に前記スイッチ手段を前記第１の状態に設定させる、
   ことを特徴とする請求項１又は２に記載の論理回路。
4. 前記回路モジュールは、前記クロック信号に応答して、入力信号を取り込んで出力する入力用不揮発性記憶回路と、前記入力用不揮発性記憶回路に記憶されているデータに基づいて論理演算を行う組み合わせ回路と、前記クロック信号に応答して、前記組み合わせ回路の出力を記憶して出力する出力用不揮発性記憶回路と、を備える、
   ことを特徴とする請求項１乃至３の何れか１項に記載の論理回路。

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