JP5234547B2

JP5234547B2 - 電子回路

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Publication number: JP5234547B2
Application number: JP2009078082A
Authority: JP
Inventors: 聡菅原; 修一郎山本; 悠介周藤
Original assignee: Tokyo Institute of Technology NUC
Current assignee: Tokyo Institute of Technology NUC
Priority date: 2009-03-27
Filing date: 2009-03-27
Publication date: 2013-07-10
Anticipated expiration: 2029-03-27
Also published as: JP2010232959A

Description

本発明は、電子回路に関し、特に電流駆動能力を設定可能な電子回路に関する。

電子機器等に用いられる揮発性の記憶回路として、ＳＲＡＭ（ＳｔａｔｉｃＲａｍｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ラッチ回路およびフロップフロップ等が知られている。また、電源を遮断してもデータが消失しない不揮発性の記憶回路として、フラッシュメモリ、ＭＲＡＭ（ＭａｇｎｅｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＦｅＲＡＭ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）およびＲｅＲＡＭ（ＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等が知られている。これらの記憶回路においては、電源を遮断してもデータが消失しないため、その後電源を復帰すれば、データを読み出すことができる。

特許文献１および２には、抵抗変化素子にデータをストアするＲｅＲＡＭが開示されている。さらに、特許文献３には、双安定回路の記憶ノードに抵抗可変素子を接続した記憶回路が開示されている。

Applied Physics Letters 93, 033506 (2008) IEEE Transaction on Electron Devices, 55, 1185 (2008) IEEE IEDM Tech. Dig., Dec.2006, pp. 1-4

揮発性のＳＲＡＭ、ラッチ回路およびフリップフロップは、高速にデータを書き込み、読み出しすることができる。一方、フラッシュメモリ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭおよびＲｅＲＡＭ等は、データを書き込み、読み出しする速度が遅い。このように、ＳＲＡＭは高速であるが、電源を遮断するとデータが消失してしまう。一方、従来の不揮発性メモリは、電源を遮断してもデータは消失しないが、高速動作は難しい。

ＳＲＡＭ、ラッチ回路およびフリップフロップはデータアクセスのなされていない記憶保持状態（待機状態）においてもリーク電流によって電力消費を生じる。不揮発性のＳＲＡＭ、ラッチ回路およびフリップフロップが実現できれば、待機時消費電力の削減と、データの書き込み、読み出しの高速動作を両立することができる。

しかしながら、非特許文献３に係る発明においては、双安定回路と低抵抗素子とが互いに影響してしまう。

本発明は、上記課題に鑑みなされたものであり、双安定回路と低抵抗素子とが互いに影響することを抑制することが可能な電子回路を提供することを目的とする。または、例えばこのような電子回路を実現するため、電流駆動能力を不揮発的に設定可能な電子回路を提供することを目的とする。

本発明は、電界効果トランジスタと、一端が前記電界効果トランジスタのソースに接続され、抵抗値を不揮発的に設定可能なノンポーラ型の抵抗変化素子と、
データを記憶する双安定回路と、を具備し、前記電界効果トランジスタのドレインは前記双安定回路内の互いに相補的なノードのうち少なくとも一方と接続し、
前記抵抗変化素子の他端は制御線に接続され、前記抵抗変化素子は、前記抵抗値に応じ前記データを不揮発的にストアし、ストアされたデータを前記双安定回路にリストアし、前記電界効果トランジスタは、前記抵抗変化素子を流れる電流が、前記双安定回路にデータをストアする際に前記抵抗変化素子にストアされているデータを消去する際より小さくなるように、前記抵抗変化素子を流れる電流を制御する電子回路である。本発明によれば、電流駆動能力を不揮発的に設定することが可能となる。また、双安定回路に記憶されたデータを、抵抗変化素子が不揮発的にストアする。よって、高速動作可能で、かつデータを不揮発的にストア可能な電子回路を提供することができる。さらに、電界効果トランジスタにより、双安定回路と抵抗変化素子とが互いに影響することを抑制することができる。さらに、電界効果トランジスタにより、ストアおよびリセットの際の抵抗変化素子を流れる電流を制御することができる。

上記構成において、前記電界効果トランジスタは、前記双安定回路から前記抵抗変化素子にデータをストアする際および前記抵抗変化素子から前記双安定回路にデータをリストアする際に導通し、前記双安定回路に入出力線からデータを入出力する際に非導通となる構成とすることができる。この構成によれば、抵抗変化素子が双安定回路へのデータの入出力に影響することを抑制することができる。

上記構成において、前記双安定回路から前記抵抗変化素子にデータをストアする際に前記制御線に前記ノードのハイレベルの電圧より高い電圧が印加され、前記抵抗変化素子から前記双安定回路にデータをリストアする際に前記制御線に前記双安定回路に印加される電源電圧より低い電圧が印加される構成とすることができる。

上記構成において、前記抵抗変化素子にストアされているデータを消去する際に前記制御線に前記ノードのローレベルの電圧より高い電圧が印加される構成とすることができる。

上記構成において、前記双安定回路から前記抵抗変化素子にデータをストアする際に前記電界効果トランジスタのゲートに印加される電圧に応じ、前記抵抗変化素子の前記抵抗値が設定される構成とすることができる。

上記構成において、前記ノードは、互いに相補な第１ノードおよび第２ノードを含み、前記抵抗変化素子は、前記第１ノードと前記制御線との間に接続された第１抵抗変化素子と、前記第２ノードと前記制御線との間に接続された第２抵抗変化素子とを含む構成とすることができる。

上記構成において、前記第１抵抗変化素子は、前記第１ノードがハイレベルのデータをストアする際、前記第２抵抗変化素子より抵抗値が高く設定され、前記第１ノードがローレベルのデータをストアする際、前記第２抵抗変化素子より抵抗値が低く設定される構成とすることができる。

上記構成において、前記双安定回路内の前記ノードとは相補な別のノードと、前記制御線と、の間に接続された固定抵抗を具備する構成とすることができる。

上記構成において、前記抵抗変化素子は、前記ノードがハイレベルのデータをストアする際、前記固定抵抗の抵抗値より高く設定され、前記ノードがローレベルのデータをストアする際、前記固定抵抗の抵抗値より低く設定される構成とすることができる。

上記構成において、前記双安定回路に前記データを書き込むための第１スイッチと、前記第１スイッチと相補的に動作し、前記双安定回路のデータを保持する第２スイッチとを具備する構成とすることができる。

上記構成において、前記双安定回路は、１以上の入力と１以上の出力とを有する第１回路群と、１以上の入力と１以上の出力とを有する第２回路群と、が接続され、前記ノードは、前記第１回路群の出力のうち１つと前記第２回路群の入力のうち１つとが接続されたノード、または、前記第２回路群の出力のうち１つと前記第１回路群の入力のうち１つとが接続されたノードである構成とすることができる。

上記構成において、前記双安定回路は、インバータである第１回路群とインバータである第２回路群とがリング状に接続されており、前記ノードは、前記第１回路群と前記第２回路群とが接続するノードである構成とすることができる。

本発明によれば、双安定回路へのデータの入出力を高速に行うことができる。また、データを不揮発的にストアすることができる。または、電界効果トランジスタの電流駆動能力を不揮発的に設定することが可能となる。

図１は、ＦＥＴのソース側に抵抗変化素子が接続された機能ＭＯＳＦＥＴの回路図である。図２（ａ）から図２（ｄ）は、抵抗変化素子の特性を説明する図である。図３（ａ）および図３（ｂ）は、図１の回路構成における電圧ＶＤに対する電流ＩＤを示す図である。図４は、実施例１に係る記憶回路のブロック図であり図５は、実施例２に係るＳＲＡＭメモリセルの回路図である。図６は、実施例２に係るＳＲＡＭメモリセルのタイミングチャート（その１）である。図７は、実施例２に係るＳＲＡＭメモリセルのタイミングチャート（その２）である。図８は、実施例３に係るＳＲＡＭメモリセルの回路図である。図９は、実施例４に係るラッチ回路の回路図である。図１０は、実施例５に係るマスタスレーブ型フリップフロップの回路図である。図１１は、実施例６に係るフリップフロップの回路図である。図１２は、実施例７に係るＳＲラッチ回路の回路図（その１）である。図１３は、実施例７に係るＳＲラッチ回路の回路図（その２）である。図１４は、実施例８に係る回路の回路図である。図１５は、実施例９に係るＪＫフリップフロップの回路図（その１）である。図１６は、実施例９に係るＪＫフリップフロップの回路図（その２）である。図１７は、実施例１０に係る電子装置のブロック図である。図１８は、パワードメインのブロック図である。

まず、本発明に用いる抵抗変化素子の特性について説明する。図１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のソース側に抵抗変化素子が接続された機能ＭＯＳＦＥＴの回路図である。図１を参照し、機能ＭＯＳＦＥＴ４５は、ＭＯＳＦＥＴ等のＦＥＴ４０と抵抗変化素子Ｒｅを有している。ＦＥＴ４０のソースＳに抵抗変化素子Ｒｅの一端が接続されている。ＦＥＴ４０のドレインＤは第３端子Ｔ３に、ゲートＧは第２端子Ｔ２に接続されている。抵抗変化素子Ｒｅの他端は第１端子Ｔ１に接続されている。

ＦＥＴ４０は、不図示のシリコン基板、ゲート酸化膜、ゲート電極、ソースおよびドレインを有している。ｎ型ＭＯＳＦＥＴの場合は、シリコン基板内のｐ型ウエル上にゲート酸化膜を介しゲート電極が設けられている。ゲート電極両側のシリコン基板内にｎ型拡散領域であるソースおよびドレインが設けられている。このように、以下ｎ型ＭＯＳＦＥＴを例に説明するが、ＭＯＳＦＥＴ２０はｐ型ＭＯＳＦＥＴでもよい。抵抗変化素子Ｒｅの特性については後述するが、抵抗変化素子Ｒｅとしては、例えば酸化ニッケル（ＮｉＯ）薄膜を用いたノンポーラ型抵抗変化素子を用いることができる。

第１端子Ｔ１に対し第３端子Ｔ３に加わる電圧を擬似ドレイン−ソース間電圧ＶＤ、第３端子Ｔ３から第１端子Ｔ１に流れる電流をドレイン電流ＩＤ、第１端子Ｔ１に対し第２端子Ｔ２に加わる電圧を擬似ゲート−ソース間電圧ＶＧとする。ＦＥＴ４０のソースＳに対し第２端子Ｔ２に加わる電圧をゲート−ソース間電圧Ｖ_ＧＳ０とする。ＦＥＴのソースＳに対し基板に加わる電圧を基板電圧Ｖ_ＢＳ０とする。

機能ＭＯＳＦＥＴ４５では、抵抗変化素子Ｒｅにより電圧降下がゲートＧに負帰還される。このため、抵抗変化素子Ｒｅの抵抗の状態（高抵抗または低抵抗）に応じて、ＦＥＴ４０のゲート−ソース電圧Ｖ_ＧＳ０および基板電圧Ｖ_ＢＳ０を変化させることができる。抵抗変化素子Ｒｅの抵抗値が低い場合、抵抗変化素子Ｒｅによる電圧降下が小さいため、ゲート−ソース電圧Ｖ_ＧＳ０は大きく基板電圧Ｖ_ＢＳ０は小さくなる。よって、機能ＭＯＳＦＥＴ４５の電流駆動能力が高くなる。一方、抵抗変化素子Ｒｅの抵抗値が高い場合、抵抗変化素子Ｒｅによる電圧降下が大きいため、ゲート−ソース電圧Ｖ_ＧＳ０は小さく基板電圧Ｖ_ＢＳ０は大きくなる。よって、機能ＭＯＳＦＥＴ４５の電流駆動能力が低くなる。このように、機能ＭＯＳＦＥＴ４５を用いると、抵抗変化素子Ｒｅの状態に応じ、抵抗変化素子Ｒｅによる負帰還効果と基板バイアス効果によりＦＥＴ４０の電流駆動能力を変化させることができる。

次に、抵抗変化素子Ｒｅの特性について説明する。図２（ａ）は、抵抗変化素子Ｒｅの特性を説明するための回路図である。図２（ａ）のように、ＦＥＴ４０のソースＳを接地し、ゲートＧにゲート電圧ＶＧ１を印加する。ドレインＤには、抵抗変化素子Ｒｅを介してドレイン電圧ＶＤ１を印加する。抵抗変化素子Ｒｅには電流ＩＤ１が流れる。ＦＥＴ４０は、抵抗変化素子Ｒｅに流れる電流ＩＤ１を制限する機能を有している。

図２（ｂ）は、抵抗変化素子Ｒｅの抵抗を変化させた場合の電圧ＶＤ１−電流ＩＤ１特性を示す図である。ここで、抵抗変化素子Ｒｅの抵抗値を低くすることをセット、抵抗値を高くすることをリセットという。抵抗変化素子Ｒｅのセットは、抵抗変化素子Ｒｅの両端に一定以上の電圧を印加することにより行なわれる。この際、抵抗変化素子Ｒｅに一定以上の電流ＩＤ１が流れないように、ＦＥＴ４０のゲート電圧ＶＧ１を印加しておく。図２（ｂ）では、ゲート電圧ＶＧ１＝０．７Ｖとし、電圧ＶＤ１を印加することにより、抵抗変化素子Ｒｅの抵抗値が低くなる。

一方、抵抗変化素子Ｒｅのリセットは、抵抗変化素子Ｒｅを一定の温度以上に保持することにより行なわれる。そこで、抵抗変化素子Ｒｅに一定以上の電流ＩＤ１を流すことにより、抵抗変化素子Ｒｅがリセットされる。この際、抵抗変化素子Ｒｅを流れる電流ＩＤ１が制限されないように、ＦＥＴ４０のゲート電圧ＶＧ１を印加しておく。図２（ｂ）では、ゲート電圧ＶＧ１＝２Ｖとし、電圧ＶＤ１を印加することにより、抵抗変化素子Ｒｅの抵抗値が高くなる。以上のように、ＦＥＴ４０のゲート電圧ＶＧ１を制御し、電圧ＶＤ１を印加することにより、抵抗変化素子Ｒｅをセットまたはリセットすることができる。

図２（ｃ）は、抵抗変化素子Ｒｅをセットする際の制限された制限電流Ｉ_ｃｏｍｐに対する、セット後の抵抗値Ｒ_ＬＲＳを示す図である。制限電流Ｉ_ｃｏｍｐは、ＦＥＴ４０のゲート電圧ＶＧ１により設定される。図２（ｃ）中、抵抗値Ｒ_ＨＲＳは、リセット後の抵抗値であり、抵抗値Ｒ_ＬＲＳ０は、最も低い抵抗値である。図２（ｃ）のように、抵抗変化素子Ｒｅは、セットする際に制限された電流ＩＤ１により、セット後の抵抗変化素子Ｒｅの抵抗値Ｒ_ＬＲＳを任意の値にすることができる。

図２（ｄ）は、制限電流Ｉ_ｃｏｍｐに対する抵抗変化素子Ｒｅがリセットされるリセット電流Ｉ_{ｒｅｓｅｔ}を示した図である。図２（ｄ）のように、制限電流Ｉ_ｃｏｍｐとリセット電流Ｉ_{ｒｅｓｅｔ}とはほぼ同じ値となる。

図３（ａ）および図３（ｂ）は、図１の回路構成における電圧ＶＤに対する電流ＩＤを示す図である。図３（ａ）において、第１象限は、図１のようにＦＥＴ４０のドレインＤ側に抵抗変化素子Ｒｅが接続された場合（つまり機能ＭＯＳＦＥＴとして機能する場合）に対応し、ゲート電圧ＶＧを変化させた場合の電圧ＶＤ−電流ＩＤ特性を示している。ゲート電圧ＶＧは０Ｖから１．５Ｖまで０．３Ｖステップで印加している。第３象限は、図２（ａ）のように、ＦＥＴのソースＳ側に抵抗変化素子Ｒｅが接続された場合に対応し、抵抗変化素子Ｒｅをセットおよびリセットする場合の電圧ＶＤ−電流ＩＤ特性を示している。図３（ａ）において、実線は、ゲート電圧ＶＧ＝１．５Ｖでセットした場合を示し、破線は、ゲート電圧＝０．７Ｖでセットした場合を示している。図３（ａ）のように、ゲート電圧ＶＧ＝１．５Ｖでセットした場合、抵抗変化素子Ｒｅの抵抗値が低いため、第１象限での相互コンダクタンスが大きくなる（つまり、電流駆動能力が大きくなる）ゲート電圧ＶＧ＝０．７Ｖでセットした場合、第１象限での相互コンダクタンスが小さくなる（つまり、電流駆動能力が小さくなる）。このように、抵抗変化素子Ｒｅをセットする際の制限電流により、電流駆動能力を変調することができる。

図３（ｂ）は、図１のようにＦＥＴ４０のドレインＤ側に抵抗変化素子Ｒｅが接続された場合の電圧ＶＤ−電流ＩＤ特性を示している。抵抗変化素子Ｒｅをセット状態とした場合を実線、抵抗変化素子Ｒｅをリセット状態とした場合を破線で示している。リセット状態の電流ＩＤは５０倍に拡大している。ゲート電圧ＶＧは０Ｖから１．５Ｖまで０．３Ｖステップで印加している。抵抗変化素子Ｒｅがリセット状態となった場合、抵抗値が非常に高くなるため、リセット状態での機能ＭＯＳＦＥＴ４５の電流駆動能力は非常に小さくなる。

機能ＭＯＳＦＥＴ４５においては、抵抗値を不揮発的に設定可能な抵抗変化素子Ｒｅの一端がＦＥＴ４０（電界効果トランジスタ）のソースに接続されている。これにより、抵抗変化素子Ｒｅの抵抗値により、図３（ａ）および図３（ｂ）のように、機能ＭＯＳＦＥＴ４５電流駆動能力が不揮発的に設定される。言い換えれば、ＦＥＴ４０は、抵抗変化素子Ｒｅを流れる電流を制御することにより抵抗値をバリアブルに調整し、抵抗値によりＦＥＴ４０の電流駆動能力を不揮発的に設定することができる。

また、ＦＥＴ４０が図３（ａ）の第１象限のように動作する場合とはソースとドレインとが反転するように、抵抗変化素子Ｒｅの他端（図１の第１端子Ｔ１）とＦＥＴ４０のドレイン（図１の第３端子）とに電圧が印加されることにより、抵抗値が不揮発的に設定される。言い換えれば、抵抗変化素子Ｒｅの抵抗値を設定する際と、ＦＥＴ４０が動作する際とは、ＦＥＴ４０のソースＳとドレインＤとの間に印加されるバイアスが逆である。このように、抵抗変化素子Ｒｅの抵抗値を不揮発的に設定する際と、機能ＭＯＳＦＥＴ４５として動作する際とで、ソースとドレインを入れ替えて用いることができる。

以上のように、機能ＭＯＳＦＥＴ４５においては、図３（ｂ）のように、抵抗変化素子Ｒｅがセット状態か、リセット状態かによりデータを抵抗変化素子Ｒｅにデータを不揮発的にストアすることができる。さらに、図３（ａ）のように、抵抗変化素子Ｒｅのセット状態の抵抗値により、データを抵抗変化素子Ｒｅに不揮発的にストアすることができる。

図４は、実施例１に係る記憶回路のブロック図である。実施例１に係る記憶回路は、第１回路群１０、第２回路群２０、ＦＥＴ４０、抵抗変化素子Ｒｅおよび入出力スイッチ３８を有している。第１回路群１０と第２回路群２０はリング状に接続され双安定回路３０を構成している。第１回路群１０および第２回路群２０は、例えばインバータである。第１回路群１０と第２回路群２０が接続されたノードがそれぞれ記憶ノードＱおよびＱＢである。ノードＱとノードＱＢとは互いに相補的なノードであり、双安定回路３０は、ノードＱおよびノードＱＢがそれぞれハイレベルおよびローレベル、または、ノードＱおよびノードＱＢがそれぞれローレベルおよびハイレベルとなることにより安定状態となる。双安定回路３０は、安定状態となることにより、データを記憶することができる。

抵抗変化素子Ｒｅは、相補的なノードＱおよびノードＱＢの少なくとも一方と制御線ＣＴＲＬとの間に接続され、前述のように、抵抗値が高いか低いか、すなわち抵抗値に応じデータを不揮発的にストアする。また、抵抗変化素子Ｒｅに不揮発的に記憶されたデータは双安定回路３０にリストア可能である。ＦＥＴ４０は、抵抗変化素子ＲｅとノードＱおよびノードＱＢの少なくとも一方との間に接続されている。ＦＥＴ４０と抵抗変化素子Ｒｅとは、図１と同じ機能ＭＯＳＦＥＴを形成している。ＦＥＴ４０が、図２（ｂ）のように動作することにより抵抗変化素子Ｒｅをセットまたはリセットすることができる。また、ＦＥＴ４０が、図３（ａ）の第３象限のように動作することにより抵抗変化素子Ｒｅの抵抗値を不揮発的に設定することができる。

入出力スイッチ６０は入出力線ＤＩＮとノードＱとを遮断または導通させる。入出力スイッチ６０が導通することにより、双安定回路３０に入出力線ＤＩＮのデータを書き込むことができる。また、双安定回路３０のデータを入出力線ＤＩＮに読み出すことができる。

実施例１によれば、双安定回路３０へのデータの書き込みおよび読み出しは抵抗変化素子Ｒｅのない回路と同様、高速に書き込みおよび読み出すことができる。双安定回路３０に記憶されたデータを、抵抗変化素子Ｒｅが不揮発的にストアする。これにより、電源が遮断しても抵抗変化素子Ｒｅのデータは消失しない。その後、不揮発的にストアされたデータを双安定回路３０にリストアすることが可能である。よって、電源を遮断した後電源を復帰しても電源遮断前に記憶されたデータを読み出し可能となる。さらに、ＦＥＴ４０により、双安定回路３０と抵抗変化素子Ｒｅとが互いに影響することを抑制することができる。なお、ＦＥＴ４０、抵抗変化素子Ｒｅおよび入出力スイッチ３８は、少なくとも１つ設けられていればよい。

実施例２は、ＳＲＡＭメモリセルに抵抗変化素子を設けた例である。図５は実施例２に係るＳＲＡＭメモリセルの回路図である。図５のように、メモリセルは、双安定回路３０ａ、抵抗変化素子Ｒｅ１およびＲｅ２、ＦＥＴ４１および４２、入出力ＦＥＴ４３および４４、を有している。双安定回路３０ａは、第１回路群１０ａおよび第２回路群２０ａがリング状に接続されている。第１回路群１０ａは、ｐ型ＭＯＳＦＥＴ１２とｎ型ＭＯＳＦＥＴ１４とを有するＣＭＯＳインバータである。ＦＥＴ１２とＦＥＴ１４において、ソースがそれぞれ電源ＶＤＤおよびグランドに、ゲートが共通にノードＱに、ドレインが共通にノードＱＢに接続されている。第２回路群２０ａは、ｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２４とを有するＣＯＳインバータである。ＦＥＴ２２とＦＥＴ２４において、ソースがそれぞれ電源ＶＤＤおよびグランドに、ゲートが共通にノードＱＢに、ドレインが共通にノードＱに接続されている。

ノードＱはｎ型ＦＥＴ４３を介しデータ入出力線ＤＩＮに接続され、ノードＱＢはｎ型ＦＥＴ４４を介しデータ入出力線ＤＩＮＢに接続されている。ＦＥＴ４３および４４のゲートはワード線ＷＬに接続されている。ノードＱと制御線ＣＴＲＬとの間にＦＥＴ４１と抵抗変化素子Ｒｅ１とが接続され、ノードＱＢと制御線ＣＴＲＬとの間にＦＥＴ４２と抵抗変化素子Ｒｅ２とが接続されている。ＦＥＴ４１および４２のゲートはスイッチ線ＳＲに接続されている。ＦＥＴ４１と抵抗変化素子Ｒｅ１とは機能ＭＯＳＦＥＴ４６を構成し、ＦＥＴ４２と抵抗変化素子Ｒｅ２とは機能ＭＯＳＦＥＴ４７を構成している。

実施例２に係るＳＲＡＭメモリセルの動作について説明する。双安定回路３０ａへのデータの書き込みおよび読み出しは、従来のＳＲＡＭと同じように行われる。すなわち、ワード線ＷＬをハイレベルとしＦＥＴ４３および４４を導通状態とすることにより、双安定回路３０ａに入出力線ＤＩＮおよびＤＩＮＢのデータが書き込まれる。また、入出力線ＤＩＮおよびＤＩＮＢを等電位の浮遊状態としワード線ＷＬをハイレベルとしＦＥＴ４３および４４を導通状態とすることにより、双安定回路３０ａのデータを入出力線ＤＩＮおよびＤＩＮＢに読み出すことができる。ＦＥＴ４３および４４を遮断状態とすることにより、双安定回路３０ａのデータが保持される。なお、双安定回路３０ａへのデータの書き込み、読み出し、保持の際、スイッチ線ＳＲはローレベルとし、ＦＥＴ４１および４２は遮断状態とすることが好ましい。これにより、ノードＱおよびＱＢと制御線ＣＴＲＬ間の電流を抑制し、消費電力を削減することができる。

次に、双安定回路３０ａに記憶されたデータを抵抗変化素子Ｒｅ１およびＲｅ２に不揮発的にストアする方法を説明する。抵抗変化素子Ｒｅ１およびＲｅ２の図２（ｂ）から図２（ｄ）のような特性をＳＰＩＣＥシミュレータのパラメータとし、図５の回路の動作を計算した。図６は、計算した電源電圧ＶＤＤ、ワード線ＷＬの電圧ＷＬ、入出力線ＤＩＮおよびＤＩＮＢの電圧ＤＩＮおよびＤＩＮＢ、スイッチ線ＳＲの電圧ＳＲ、制御線ＣＴＲＬの電圧ＣＴＲＬ、ノードＱの電圧Ｑ、ノードＱＢの電圧ＱＢ、抵抗変化素子Ｒｅ１の抵抗値Ｒｅ１および抵抗変化素子Ｒｅ２の抵抗値Ｒｅ２の時間変化を示している。

図６を参照し、初期状態において、ワード線ＷＬ、入出力線ＤＩＮおよびＤＩＮＢ、スイッチ線ＳＲ、制御線ＣＴＲＬはローレベル（０Ｖ）である。電源ＶＤＤはハイレベル（１．２Ｖ）である。ノードＱがハイレベル（１．２Ｖ）、ノードＱＢがローレベル（０Ｖ）である。抵抗値Ｒｅ１およびＲｅ２はいずれも高抵抗（１５０ｋΩ）である。ＳＲＡＭモードにおいて、入出力線ＤＩＮにハイレベル（１．２Ｖ）が印加された状態で、時間ｔ１にワード線ＷＬにハイレベル（１．２Ｖ）を印加する。これにより、ノードＱがハイレベル、ノードＱＢがローレベルとなる。このように、ＦＥＴ４１および４２が非導通状態であるＳＲＡＭモードにおいては、通常のＳＲＡＭ動作を行なう。

セット動作においては、時間ｔ２にスイッチ線ＳＲに０．４５Ｖを印加する。このときの電圧ＳＲは、図２（ｂ）において抵抗変化素子Ｒｅ１およびＲｅ２がリセットされない程度の電流が流れる電圧とする。また、図２（ｃ）において所望の抵抗値となるように電圧ＳＲを設定する。その後、制御線ＣＴＲＬに１．８Ｖを印加する。このときの電圧は、ノードＱおよびＱＢのうちローレベルの電圧と制御線ＣＴＲＬとの間の抵抗変化素子Ｒｅ１またはＲｅ２がセットされる電圧となるように設定される。その後、ノードＱおよびＱＢのうちローレベルの方のノード（図６ではノードＱＢ）に接続された抵抗変化素子Ｒｅ１またはＲｅ２（図６ではＲｅ２）がセットされる。これにより、抵抗変化素子Ｒｅ１またはＲｅ２（図６ではＲｅ２）の抵抗値が低抵抗（３２．２ｋΩ）となる。その後、スイッチ線ＳＲおよび制御線ＣＴＲＬをローレベルとする。

時間ｔ３において、電源ＶＤＤを０Ｖとしパワーオフする。ノードＱまたはノードＱＢは放電され、ＳＲＡＭメモリセルに記憶されたデータは消失する。抵抗変化素子Ｒｅ１およびＲｅ２の抵抗値は、パワーオフしても維持される。このようにして、ストア動作が行なわれる。

次に、抵抗変化素子Ｒｅ１およびＲｅ２に不揮発的にストアされたデータを双安定回路３０ａにリストアする方法を説明する。図７は、計算した電源電圧ＶＤＤ、ワード線ＷＬの電圧ＷＬ、入出力線ＤＩＮおよびＤＩＮＢの電圧ＤＩＮおよびＤＩＮＢ、スイッチ線ＳＲの電圧ＳＲ、制御線ＣＴＲＬの電圧ＣＴＲＬ、ノードＱの電圧Ｑ、ノードＱＢの電圧ＱＢ、抵抗変化素子Ｒｅ１の抵抗値Ｒｅ１および抵抗変化素子Ｒｅ２の抵抗値Ｒｅ２の時間変化を示している。

図７を参照し、図６のパワーオフの状態で、リストア動作が行なわれる。初期状態においては、ノードＱおよびＱＢともローレベルであり、抵抗変化素子Ｒｅ１は高抵抗（１５０ｋΩ）、抵抗変化素子Ｒｅ２は低抵抗（３２．２ｋΩ）である。時間ｔ４からｔ５の間において、電源ＶＤＤをハイレベル（１．２Ｖ）とする。時間ｔ４から時間ｔ５の間において、スイッチ線ＳＲをスパイク状にハイレベルとする。ノードＱおよびＱＢの電圧は、電源電圧ＶＤＤの上昇に伴い上昇しようとする。しかし、抵抗変化素子Ｒｅ２の抵抗値が小さいため、ノードＱＢの電荷がノードＱより多く制御線ＣＴＲＬに放電する。よって、ノードＱＢの電圧はノードＱより低くなる。このように、ノードＱとノードＱＢとの間の電圧にアンバランスが生じると、双安定回路３０ａは、ノードＱがハイレベル、ノードＱＢがローレベルになるように安定する。以上のように、抵抗変化素子Ｒｅ１およびＲｅ２に不揮発的に記憶されていたデータを双安定回路３０ａにリストアすることができる。なお、スイッチ線ＳＲの電圧ＳＲは、時間ｔ４からｔ５の間に所望の電圧となるようにパルス電圧と印加してもよい。

次に、抵抗変化素子Ｒｅ１およびＲｅ２のデータを消去するリセット動作について説明する。時間ｔ６において、スイッチ線ＳＲに１．２Ｖ、制御線ＣＴＲＬに１．２Ｖを印加する。スイッチ線ＳＲの電圧ＳＲは、図２（ｂ）のゲート電圧ＶＧのように、抵抗変化素子Ｒｅ１およびＲｅ２にリセットに十分な電流が流れるように設定される。また、制御線ＣＴＲＬの電圧は、図２（ｂ）のドレイン電圧ＶＤのように、抵抗変化素子Ｒｅ１およびＲｅ２にリセットに十分な電圧が印加されるように設定される。これにより、抵抗変化素子Ｒｅ１およびＲｅ２は、リセットされ、高抵抗（１５０ｋΩ）となる。時間ｔ７において、スイッチ線ＳＲおよび制御線ＣＴＲＬにローレベル（０Ｖ）を印加する。以上により、データのリストア動作が完了する。なお、リセット動作は、ストア動作の前に行なってもよい。

ＳＲＡＭモードにおいて、入出力線ＤＩＮＢにハイレベル（１．２Ｖ）が印加された状態で、時間ｔ８にワード線ＷＬにハイレベル（１．２Ｖ）を印加する。これにより、ノードＱがローレベル、ノードＱＢがハイレベルとなる。以上により、双安定回路３０ａに新しいデータを書き込むことができる。

実施例２によれば、ノードＱ（第１ノード）と制御線ＣＴＲＬとの間に抵抗変化素子Ｒｅ１（第１抵抗変化素子）が接続され、ノードＱＢ（第２ノード）と制御線ＣＴＲＬとの間に抵抗変化素子Ｒｅ２（第２抵抗変化素子）が接続されている。このように、２つの抵抗変化素子Ｒｅ１およびＲｅ２を用い、双安定回路３０ａのデータを不揮発的にストアすることができる。

また、図６のように、抵抗変化素子Ｒｅ１は、ノードＱがハイレベルのデータをストアする際、抵抗変化素子Ｒｅ２より抵抗値が高く設定される。ノードＱがローレベルのデータをストアする際、抵抗変化素子Ｒｅ２より抵抗値が低く設定される。これにより、リストアの際に、抵抗変化素子Ｒｅ１の抵抗値が抵抗変化素子Ｒｅ２より高い場合は、ノードＱをハイレベルに、抵抗変化素子Ｒｅ１の抵抗値が抵抗変化素子Ｒｅ２より低い場合は、ノードＱをローレベルにすることができる。

さらに、図６のように、ストアする際に、ノードＱまたはＱＢのレベルに応じ（例えば、ハイレベルかローレベル）、抵抗変化素子Ｒｅ１またはＲｅ２の抵抗値が異なるように（例えば、１５０ｋΩまたは３２．２ｋΩ）セットされる電圧（例えば１．８Ｖ）が制御線ＣＴＲＬに印加される。例えば、制御線ＣＴＲＬにノードＱまたはＱＢがハイレベルの電圧より高い電圧が印加される。これにより、ノードＱおよびＱＢより制御線ＣＴＲＬが高い電圧となり、図３の第３象限のように、ノードＱおよびノードＱＢのレベルに応じ、抵抗変化素子Ｒｅ１またはＲｅ２をセット状態とすることができる。よって、抵抗変化素子Ｒｅ１およびＲｅ２に双安定回路３０ａのデータをストアすることができる。

さらに、図７のように、リストアする際に、抵抗変化素子Ｒｅ１またはＲｅ２の抵抗値（例えば、１５０ｋΩまたは３２．２ｋΩ）に応じ、ノードＱまたはＱＢのレベル（例えば、ハイレベルかローレベル）が設定されるような電圧（例えば１．２Ｖ）が制御線ＣＴＲＬに印加される。例えば、制御線ＣＴＲＬに双安定回路３０ａに印加される電源電圧ＶＤＤより低い電圧が印加される。これにより、図３の第１象限のように、抵抗変化素子Ｒｅ１およびＲｅ２の抵抗値により機能ＭＯＳＦＥＴ４６および４７の電流駆動能力が異なる。この状態で、ノードＱおよびＱＢから制御線ＣＴＲＬに異なった量の電荷を放電することができる。よって、抵抗変化素子Ｒｅ１およびＲｅ２の抵抗値に応じ、双安定回路３０ａにデータをリストアすることができる。

さらに、図７のように、リセットする際に、抵抗変化素子Ｒｅ１およびＲｅ２がセットされないがリセットされる電圧（例えば、１．２Ｖ）が制御線ＣＴＲＬに印加される。例えば、制御線ＣＴＲＬにノードＱまたはＱＢのローレベルの電圧より高いが、ストア動作の際に印加される電圧より低い電圧が印加される。これにより、ノードＱおよびＱＢのうちローレベルの方より制御線ＣＴＲＬが高い電圧となり、図３の第３象限のように、抵抗変化素子Ｒｅ１またはＲｅ２をリセット状態とすることができる。よって、抵抗変化素子Ｒｅ１およびＲｅ２をリセットすることができる。

さらに、図６および図７のように、ＦＥＴ４１および４２は、それぞれノードＱおよびＱＢと抵抗変化素子Ｒｅ１およびＲｅ２との間に接続され、ストア、リストアおよびリセットする際に導通し、双安定回路３０ａにデータを入出力する際に非導通となるスイッチとして機能する。これにより、ストア、リストアおよびリセット動作の際はノードＱおよびＱＢと抵抗変化素子Ｒｅ１およびＲｅ２とが接続される。一方、双安定回路３０ａにデータを入出力する際は、抵抗変化素子Ｒｅ１およびＲｅ２が、ＳＲＡＭ動作（双安定回路３０ａへのデータの入出力動作）に影響することを抑制することができる。

さらに、ＦＥＴ４１および４２は、抵抗変化素子Ｒｅ１およびＲｅ２に流れる電流を制限する電流制限回路として機能する。ＦＥＴ４１および４２は、ストア動作の際、リセット動作の際より大きく電流を制限する。例えば図６のストア動作の際の電圧ＳＲは０．４５Ｖであり、図７のリセット動作の際の電圧ＳＲは１．２Ｖである。このように、ＦＥＴ４１および４２により、ストアおよびリセットの際の抵抗変化素子Ｒｅ１およびＲｅ２を流れる電流を制御することができる。これにより、図２（ｂ）のように、抵抗変化素子Ｒｅ１およびＲｅ２のセットおよびリセットを行なうことができる。

さらに、図３（ａ）のように抵抗変化素子Ｒｅ１およびＲｅ２にデータをストアする際にＦＥＴ４１および４２のゲートに印加される電圧ＳＲに応じ、抵抗変化素子Ｒｅ１およびＲｅ２の抵抗値が設定される。このように、電圧ＳＲをにより、抵抗変化素子Ｒｅ１およびＲｅ２がセットされる際の抵抗値を変更することができる。

実施例２では、抵抗変化素子Ｒｅ１およびＲｅ２を、セット状態とするか、リセット状態とするかで、双安定回路３０ａのデータを抵抗変化素子Ｒｅ１およびＲｅ２にストアしていたが、図３（ａ）のように、抵抗変化素子Ｒｅ１およびＲｅ２のセット状態の抵抗値の違いにより双安定回路３０ａのデータをストアしてもよい。

実施例３は、抵抗変化素子を１つ用いる例である。図８は、実施例３に係るメモリセルの回路図である。図８を参照し、ノードＱＢと制御線ＣＴＲＬとの間に、図５の抵抗変化素子Ｒｅ２の代わりに抵抗Ｒ２が接続されている。抵抗Ｒ２は固定抵抗であり、抵抗変化素子Ｒｅ１の高抵抗値と低抵抗値との間の抵抗値を有している。その他の構成は実施例２の図５と同じであり説明を省略する。ノードＱがハイレベル、ノードＱＢがローレベルの場合、ストア動作において、抵抗変化素子Ｒｅ１の抵抗は高抵抗となる。抵抗Ｒ２の抵抗値が抵抗変化素子Ｒｅ１の抵抗値より低いため、リストアの際、ノードＱはハイレベル、ノードＱＢはローレベルとなる。ノードＱがローレベル、ノードＱＢがハイレベルの場合、ストア動作において、抵抗変化素子Ｒｅ１の抵抗は低抵抗となる。抵抗Ｒ２の抵抗値が抵抗変化素子Ｒｅ１の抵抗値より高いため、リストアの際、ノードＱはローレベル、ノードＱＢはハイレベルとなる。以上のように、ノードＱおよびノードＱＢのいずれか一方と制御線ＣＴＲＬとの間に抵抗変化素子が接続され、ノードＱおよびノードＱＢのいずれか一方と制御線ＣＴＲＬとの間に固定抵抗が接続されている場合も、実施例２の図６および図７と同様の動作を行なうことができる。

実施例３のように、双安定回路３０ａ内のノードＱとは相補的な別のノードＱＢと、制御線ＣＴＲＬとの間に抵抗変化素子の代わりに固定抵抗Ｒ２を接続してもよい。このような構成においても、ノードＱがハイレベルのデータをストアする際、抵抗変化素子Ｒｅ１の抵抗値を固定抵抗Ｒ２の抵抗値より高く設定し、ノードＱがローレベルのデータをストアする際、固定抵抗Ｒ２の抵抗値より低く設定する。これにより、実施例２と同様に、抵抗変化素子Ｒｅ１にストアされたデータを双安定回路３０ａにリストアすることができる。また、ＦＥＴ４１により、双安定回路３０ａと抵抗変化素子Ｒｅ１とが互いに影響することを抑制することができる。

実施例４は、Ｄラッチ回路の例である。図９は、実施例４に係るＤラッチ回路の回路図である。実施例２の図５のワード線ＷＬおよび入出力ＦＥＴ４３および４４が設けられていない。ノードＱと入出力線ＤＩＮとの間にパスゲート５０が接続されている。また、ノードＱと第２回路群２０ａとの間にパスゲート５２が接続されている。パスゲート５０および５２は、各々ｐ型ＭＯＳＦＥＴ５３とｎ型ＭＯＳＦＥＴ５４とを有している。ＦＥＴ５３および５４のソースとドレイン同士が接続されている。パスゲート５０のＦＥＴ５３とパスゲート５２のＦＥＴ５４とのゲートにはクロック補信号ＣＬＫＢが入力する。パスゲート５０のＦＥＴ５４とパスゲート５２のＦＥＴ５３とのゲートにはクロック信号ＣＬＫが入力する。クロック信号ＣＬＫとしてハイレベルが入力すると、パスゲート５０のＦＥＴ５３と５４とは共に導通し、パスゲート５０は導通する。一方、クロック信号ＣＬＫとしてローレベルが入力すると、パスゲート５２のＦＥＴ５３と５４とは共に非導通となり、パスゲート５０は非導通となる。

このような構成により、クロック信号ＣＬＫがハイレベルのとき、パスゲート５０は導通し、パスゲート５２は遮断状態となる。これにより、入出力線ＤＩＮのデータが双安定回路３０ａに書き込まれる。クロック信号ＣＬＫがローレベルのとき、パスゲート５０は遮断状態となり、パスゲート５２は導通する。これにより、双安定回路３０ａがデータを保持する。双安定回路３０ａに記憶されたデータはノードＱまたはＱＢからデータを出力することができる。このように、パスゲート５０は、双安定回路３０ａにデータを書き込むための第１スイッチとして機能する。また、パスゲート５２は、パスゲート５０と相補的に動作し、双安定回路３０ａのデータを保持する第２スイッチとして機能する。その他の構成は、実施例２の図５と同じであり説明を省略する。実施例４においても、実施例２の図６および図７と同様の動作を行なうことにより、双安定回路３０ａのデータを不揮発的に抵抗変化素子Ｒｅ１およびＲｅ２にストアすることができる。また、抵抗変化素子Ｒｅ１およびＲｅ２にストアされたデータを双安定回路３０ａにリストアすることができる。また、ＦＥＴ４１および４２により、双安定回路３０ａと抵抗変化素子Ｒｅ１およびＲｅ２とが互いに影響することを抑制することができる。

実施例５はＤラッチ回路が複数接続されたマスタスレーブ型フリップフロップ回路の例である。図１０は実施例５に係るラッチ回路の回路図である。図５のＤラッチ回路１００にさらにＤラッチ回路１０２が接続されている。Ｄラッチ回路１０２のノードＱＢがラッチ回路１００のパスゲート５０に入力する。Ｄラッチ回路１００と１０２とでは、パスゲートに入力するクロック信号ＣＬＫおよびクロック補信号ＣＬＫＢが逆になっている。このように、マスタスレーブ型フリップフロップの後段のＤラッチ回路１０２に抵抗変化素子Ｒｅ１およびＲｅ２を設け、データを不揮発的にストアすることができる。また、データをリストアすることができる。抵抗変化素子Ｒｅ１およびＲｅ２へのデータのストア、リストア時においては、Ｄラッチ回路１００のパスゲート５０は遮断状態である。このため、Ｄラッチ回路１０２の動作はＤラッチ回路１００におけるデータのストアおよびリストアに影響を及ぼさない。

実施例６は、論理回路を用いて双安定回路を構成する例である。図１１は、実施例６に係るフリップフロップの回路図である。図１１を参照に、双安定回路３０ｂは、論理回路である第１回路群１０ｂと第２回路群２０ｂとが接続され構成されている。第１回路群１０ｂは、１以上の入力Ａ１〜Ａｎと１以上の出力（図１１では１つの出力を図示している）とを有している。第２回路群２０ｂは、１以上の入力Ｂ１〜Ｂｍと１以上の出力（図１１では１つの出力を図示している）とを有している。第１回路群１０ｂの出力と第２回路群２０ｂの入力Ｂ１はノードＱに接続されている。第２回路群２０ｂの出力と第１回路群１０ｂの入力Ａ１はノードＱＢに接続されている。ノードＱは、ＦＥＴ４１および抵抗変化素子Ｒｅ１を介し制御線ＣＴＲＬに接続され、ノードＱＢは、ＦＥＴ４２および抵抗変化素子Ｒｅ２を介し制御線ＣＴＲＬに接続されている。

双安定回路３０ｂのデータを抵抗変化素子Ｒｅ１およびＲｅ２にストアする際には記憶すべき相補的なデータがそれぞれ第１回路群１０ｂと第２回路群２０ｂからノードＱおよびノードＱＢに出力される。データを抵抗変化素子Ｒｅ１およびＲｅ２から双安定回路３０ｂにリストアする際は、第１回路群１０ｂの入力Ａ２〜Ａｎ（すなわちノードＱＢに接続された入力Ａ１以外の入力）には第１回路群１０ｂがノードＱにノードＱＢの論理反転を出力するような信号が入力される。第２回路群２０ｂの入力Ｂ２〜Ｂｍ（すなわちノードＱに接続された入力Ｂ１以外の入力）には第２回路群２０ｂがノードＱＢにノードＱ１の論理反転を出力するような信号が入力されている。

実施例６においては、双安定回路３０ｂが、１以上の入力と１以上の出力とを有する第１回路群１０ｂと、１以上の入力と１以上の出力とを有する第２回路群２０ｂと、が接続されて構成されている。この場合においても、第１回路群１０ｂの出力のうち１つと第２回路群２０ｂの入力のうち１つとが接続されたノードＱと、第２回路群２０ｂの出力のうち１つと第１回路群１０ｂの入力のうち１つとが接続されたノードＱＢと、の少なくとも一方と制御線ＣＴＲＬとの間に抵抗変化素子Ｒｅ１およびＲｅ２を接続する。そして、実施例２の図６および図７と同様の動作を行なう。これにより、双安定回路３０ｂのデータを不揮発的に抵抗変化素子Ｒｅ１およびＲｅ２にストアすることができる。また、抵抗変化素子Ｒｅ１およびＲｅ２にストアされたデータを双安定回路３０ｂにリストアすることができる。また、ＦＥＴ４１および４２により、双安定回路３０ｂと抵抗変化素子Ｒｅ１およびＲｅ２とが互いに影響することを抑制することができる。

実施例７は、実施例６の具体例としてＳＲラッチ回路の例である。図１２は、実施例７に係るＳＲラッチ回路の回路図である。実施例６の図１１における第１回路群１０ｂをＮＡＮＤ回路９０、第２回路群２０ｂをＮＡＮＤ回路９０とする。第１回路群１０ｂおよび第２回路群２０ｂは双安定回路３０ｂを構成する。第１回路群１０ｂのＮＡＮＤ回路９０にはＳ（セット）と第２回路群２０ｂの出力が入力する。第２回路群２０ｂのＮＡＮＤ回路９０にはＲ（リセット）と第１回路群１０ｂの出力が入力する。第１回路群１０ｂのＮＡＮＤ回路９０の出力がノードＱ、第２回路群２０ｂのＮＡＮＤ回路９０の出力がノードＱＢに接続されている。ノードＱは、ＦＥＴ４１および抵抗変化素子Ｒｅ１を介し制御線ＣＴＲＬに接続され、ノードＱＢは、ＦＥＴ４２および抵抗変化素子Ｒｅ２を介し制御線ＣＴＲＬに接続されている。

図１３は、実施例７に係るＳＲラッチ回路をＦＥＴで構成した回路図である。第１回路群１０ｂおよび第２回路群２０ｂをｐＭＯＳＦＥＴ７０およびｎＭＯＳＦＥＴ７２で構成することができる。実施例７においても、双安定回路３０ｂのデータを抵抗変化素子Ｒｅ１およびＲｅ２に不揮発的にストアし、抵抗変化素子Ｒｅ１およびＲｅ２のデータを双安定回路３０ｂにリストアすることができる。また、ＦＥＴ４１および４２により、双安定回路３０ｂと抵抗変化素子Ｒｅ１およびＲｅ２とが互いに影響することを抑制することができる。

実施例８は、論理回路を用いて双安定回路を構成する別の例である。図１４を参照に、双安定回路３０ｃは論理回路３１を有している。論理回路３１は、内部に第１回路群および第２回路群を有している。論理回路３１は、２以上の入力Ｃ１〜Ｃｎと２以上の出力（図１４では２つの出力を図示している）を有している。論理回路３１の２つの出力は互いに相補であり、それぞれノードＱおよびＱＢに接続されている。また、２つの出力は、論理回路３１の入力のいずれか（図１４では、Ｃ１とＣ２）に接続される。ノードＱは、ＦＥＴ４１および抵抗変化素子Ｒｅ１を介し制御線ＣＴＲＬに接続され、ノードＱＢは、ＦＥＴ４２および抵抗変化素子Ｒｅ２を介し制御線ＣＴＲＬに接続されている。

実施例８のように、より一般的な回路を用いても、実施例２の図６および図７と同様の動作を行なうことにより、双安定回路３０ｃのデータを抵抗変化素子Ｒｅ１およびＲｅ２に不揮発的にストアし、抵抗変化素子Ｒｅ１およびＲｅ２のデータを双安定回路３０ｃにリストアすることができる。また、ＦＥＴ４１および４２により、双安定回路３０ｃと抵抗変化素子Ｒｅ１およびＲｅ２とが互いに影響することを抑制することができる。

実施例９は、実施例８の具体例としてＪＫフリップフロップ路の例である。図１５は、実施例９に係るＪＫフリップフロップの回路図である。実施例８の図１４の論理回路３１を８個のＮＡＮＤ回路９０で実現している。ノードＱに出力するＮＡＮＤ回路９０が第１回路群１０ｃ、ノードＱＢに出力するＮＡＮＤ回路９０が第２回路群２０ｃに相当する。ノードＱは、ＦＥＴ４１および抵抗変化素子Ｒｅ１を介し制御線ＣＴＲＬに接続され、ノードＱＢは、ＦＥＴ４２および抵抗変化素子Ｒｅ２を介し制御線ＣＴＲＬに接続されている。

図１６は、実施例９に係るＪＫフリップフロップをＦＥＴで構成した回路図である。論理回路３１をｐＭＯＳＦＥＴ７０およびｎＭＯＳＦＥＴ７２で構成することができる。ノードＱは、ＦＥＴ４１および抵抗変化素子Ｒｅ１を介し制御線ＣＴＲＬに接続され、ノードＱＢは、ＦＥＴ４２および抵抗変化素子Ｒｅ２を介し制御線ＣＴＲＬに接続されている。実施例９においても、双安定回路３０ｃのデータを抵抗変化素子Ｒｅ１およびＲｅ２に不揮発的にストアし、抵抗変化素子Ｒｅ１およびＲｅ２のデータを双安定回路３０ｃにリストアすることができる。また、ＦＥＴ４１および４２により、双安定回路３０ｃと抵抗変化素子Ｒｅ１およびＲｅ２とが互いに影響することを抑制することができる。

非特許文献３によれば、記憶ノードに抵抗変化素子が直接接続されている。このため、ＳＲＡＭやラッチ回路動作時に記憶ノードから抵抗変化素子に流れ出る電流によりＳＲＡＭ等動作時の消費電流が増大する。一方、実施例１〜９によれば、通常のＳＲＡＭ等動作時に、ＦＥＴ４１および４２を遮断状態とすることにより、抵抗変化素子Ｒｅ１およびＲｅ２を流れる漏洩電流パスを遮断し、待機消費電力を抑制することができる。

また、非特許文献３によれば、双安定回路から抵抗変化素子に流れ込む電流により、双安定回路からデータを読み出す際にノイズマージンが劣化する。一方、実施例１〜９によれば、双安定回路３０ａと抵抗変化素子Ｒｅ１およびＲｅ２とをＦＥＴ４１および４２により切り離せるため、ノイズマージンの劣化を抑制できる。

さらに、リストア動作には、双安定回路３０ａの第１回路群１０ａと第２回路群２０ａの特性のばらつきが影響する。この影響を抑制するためには、リストア動作時のノードＱとノードＱＢとの電位差を大きくすることが好ましい。このため、抵抗変化素子Ｒｅ１およびＲｅ２の少なくともセット時の抵抗を低くすることことが好ましい。しかしながら、非特許文献３においては、抵抗変化素子のセット時の抵抗の低抵抗化と、前述の待機消費電力抑制およびノイズマージンの劣化の抑制と、のトレードオフとなる。一方、実施例１〜９によれば、通常のＳＲＡＭやラッチ回路動作時にＦＥＴ４１および４２を遮断状態とすることで、双安定回路３０ａと抵抗変化素子Ｒｅ１およびＲｅ２とを切り離せる。よって、セット時の抵抗が低抵抗な抵抗変化素子を用いることが可能となる。

実施例２から実施例９において、第１回路群および第２回路群としてＣＭＯＳＦＥＴを用いる例を示したが、抵抗負荷やＤモード負荷を用いて第１回路群および第２回路群を構成してもよい。ＦＥＴ４１および４２としてｎ型ＦＥＴの例を示したがｐ型ＦＥＴでもよい。

実施例１０は、実施例１〜９を用いた電子装置の例である。図１７は、実施例１０に係る電子装置のブロック図である。電子装置は、マイクロプロセッサ１１０、不揮発性メインメモリ１３２および外部メモリ１３４を有している。不揮発性メインメモリ１３２は、例えばＭＲＡＭで構成されている。外部メモリ１３４は例えばハードデスクドライブ（ＨＤＤ）である。マイクロプロセッサ１１０、不揮発性メインメモリ１３２および外部メモリ１３４は、バスにより接続されている。

マイクロプロセッサ１１０は、パワーマネージメントユニット１１２、不揮発性ＳＡＲＭ１１４およびパワードメイン１１６を有している。不揮発性ＳＲＡＭ１１４は例えば実施例２または３に係る不揮発性メモリである。パワードメンインは、例えば実施例４〜８の不揮発性フリップフロップ１１８を有している。不揮発性ＳＲＡＭ１１４およびパワードメイン１１６は、スリープトランジスタ１２０を有している。パワーマネージメントユニット１１２は、揮発性ＳＲＡＭ１１４およびパワードメイン１１６のスリープトランジスタ１２０を遮断することにより、揮発性ＳＲＡＭ１１４およびパワードメイン１１６に供給される電源を遮断することができる。

図１８は、パワードメイン１１６のブロック図である。図１８のように、パワードメイン１１６は、論理回路１２２、不揮発性レジスタ１２４を有している。不揮発性レジスタ１２４は、例えば実施例４の不揮発性Ｄフリップフロップ１２６およびＡＮＤ回路１２８を有している。ＡＮＤ回路１２８は、レジスタコントローラ１３１のラッチ駆動信号（ラッチＥＮ）、クロックＣＬＫおよびパワーマネージメントユニット１１２の信号のＡＮＤを不揮発性Ｄフリップフロップ１２６にクロックＣＬＫとして出力する。レジスタコントローラ１３１には、アドレスバスおよび入力信号が入力する。論理回路１２２には外部信号入力が入力する。ＯＲ回路１３０は、論理回路１２２の出力とパワーマネージメントユニット１１２の出力をＯＲし、外部出力信号として出力する。スリープトランジスタ１２０はパワードメイン１１６への電力供給をオンオフする。

図１８において、パワーマネージメントユニット１１２がパワードメイン１１６の電源を遮断する際は、パワーマネージメントユニット１１２は、ＡＮＤ回路１２８にローを出力することにより、相補性確保のため不揮発性Ｄフリップフロップ１２６へのクロック入力信号（ＡＮＤ回路１２８の出力に相当）を止めてクロックゲーティング状態にする。パワーマネージメントユニット１１２は、不揮発性Ｄフリップフロップ１２６のスイッチ線ＳＲおよび制御線ＣＴＲＬを制御し、図６のように、不揮発性Ｄフリップフロップ１２６内の双安定回路のデータを抵抗変化素子にストアする。また、ＯＲ回路１３０にハイを出力することにより、論理回路１２２からの外部出力信号の出力をハイに固定する。さらに、スリープトランジスタ１２０のゲートにハイを出力することにより、パワードメイン１１６への電源供給を停止する。

パワーマネージメントユニット１１２がパワードメイン１１６の電源を復旧する際は、パワーマネージメントユニット１１２は、不揮発性Ｄフリップフロップ１２６のスイッチ線ＳＲおよび制御線ＣＴＲＬを制御し、ストリープトランジスタ１２０のゲートにローを出力して、図７のように、不揮発性Ｄフリップフロップ１２６内の抵抗変化素子のデータを双安定回路にリストアする。さらに、ＯＲ回路１３０にローを出力する。パワーマネージメントユニット１１２は、ＡＮＤ回路１２８にハイを出力することにより、クロックゲーティングを解除する。以上のように、パワーマネージメントユニット１１２は、パワードメイン１１６の電源の遮断、復旧を行なうことができる。

実施例１０によれば、パワーマネージメントユニット１１２が、揮発性ＳＲＡＭ１１４およびパワードメイン１１６を電源から完全に切り離すことにより、スタンバイ時の消費電力を劇的に削減することができる。さらに、マイクロプロセッサ１１０内のＳＲＡＭ、ラッチ回路およびフリップフロップを、実施例１から実施例９の回路で構成することにより、電源遮断時においても、電源遮断直前のデータを不揮発的に記憶することができる。よって、マイクロプロセッサ１１０の稼動時に電源を遮断したとしても、電源再投入時は電源を遮断した直前の状態からマイクロプロセッサを稼動させることができる。

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０第１回路群
２０第２回路群
３０双安定回路
４１、４２ＦＥＴ
５０、５２パスゲート
Ｑ、ＱＢノード
Ｒｅ1、Ｒｅ２抵抗変化素子
ＣＴＲＬ制御線
ＤＩＮ、ＤＩＮＢ入出力線

Claims

電界効果トランジスタと、
一端が前記電界効果トランジスタのソースに接続され、抵抗値を不揮発的に設定可能なノンポーラ型の抵抗変化素子と、
データを記憶する双安定回路と、
を具備し、
前記電界効果トランジスタのドレインは前記双安定回路内の互いに相補的なノードのうち少なくとも一方と接続し、
前記抵抗変化素子の他端は制御線に接続され、
前記抵抗変化素子は、前記抵抗値に応じ前記データを不揮発的にストアし、ストアされたデータを前記双安定回路にリストアし、
前記電界効果トランジスタは、前記抵抗変化素子を流れる電流が、前記双安定回路にデータをストアする際に前記抵抗変化素子にストアされているデータを消去する際より小さくなるように、前記抵抗変化素子を流れる電流を制御することを特徴とする電子回路。
前記抵抗変化素子にストアされているデータを消去する際に、前記制御線に、前記ノードのローレベルの電圧より高く、かつ前記双安定回路から前記抵抗変化素子にデータをストアする際に、前記制御線に印加される電圧より低い電圧が印加されることを特徴とする請求項１記載の電子回路。
前記双安定回路から前記抵抗変化素子にデータをストアする際に前記制御線に印加される電圧は、前記ノードのハイレベルより高い電圧であることを特徴とする請求項１または２記載の電子回路。
前記電界効果トランジスタは、前記双安定回路から前記抵抗変化素子にデータをストアする際および前記抵抗変化素子から前記双安定回路にデータをリストアする際に導通し、前記双安定回路に入出力線からデータを入出力する際に非導通となることを特徴とする請求項１から３のいずれか一項記載の電子回路。
前記抵抗変化素子から前記双安定回路にデータをリストアする際に前記制御線に前記双安定回路に印加される電源電圧より低い電圧が印加されることを特徴とする請求項１から４のいずれか一項記載の電子回路。
前記双安定回路から前記抵抗変化素子にデータをストアする際に前記電界効果トランジスタのゲートに印加される電圧に応じ、前記抵抗変化素子の前記抵抗値が設定されることを特徴とする請求項１から５のいずれか一項記載の電子回路。
前記ノードは、互いに相補的な第１ノードおよび第２ノードを含み、
前記抵抗変化素子は、前記第１ノードと前記制御線との間に接続された第１抵抗変化素子と、前記第２ノードと前記制御線との間に接続された第２抵抗変化素子とを含むことを特徴とする請求項１から６のいずれか一項記載の電子回路。
前記第１抵抗変化素子は、前記第１ノードがハイレベルのデータをストアする際、前記第２抵抗変化素子より抵抗値が高く設定され、前記第１ノードがローレベルのデータをストアする際、前記第２抵抗変化素子より抵抗値が低く設定されることを特徴とする請求項７記載の電子回路。
前記双安定回路内の前記ノードとは相補的な別のノードと、前記制御線と、の間に接続された固定抵抗を具備することを特徴とする請求項１から６のいずれか一項記載記載の電子回路。
前記抵抗変化素子は、前記ノードがハイレベルのデータをストアする際、前記固定抵抗の抵抗値より高く設定され、前記ノードがローレベルのデータをストアする際、前記固定抵抗の抵抗値より低く設定されることを特徴とする請求項９記載の電子回路。
前記双安定回路に前記データを書き込むための第１スイッチと、
前記第１スイッチと相補的に動作し、前記双安定回路のデータを保持する第２スイッチとを具備することを特徴とする請求項１から１０のいずれか一項記載の電子回路。
前記双安定回路は、１以上の入力と１以上の出力とを有する第１回路群と、１以上の入力と１以上の出力とを有する第２回路群と、が接続され、
前記ノードは、前記第１回路群の出力のうち１つと前記第２回路群の入力のうち１つとが接続されたノード、または、前記第２回路群の出力のうち１つと前記第１回路群の入力のうち１つとが接続されたノードであることを特徴とする請求項１から１０のいずれか一項記載の電子回路。
前記双安定回路は、インバータである第１回路群とインバータである第２回路群とがリング状に接続されており、
前記ノードは、前記第１回路群と前記第２回路群とが接続するノードであることを特徴とする請求項１から１０のいずれか一項記載の電子回路。