JP2013114731A

JP2013114731A - 半導体記憶装置

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Publication number: JP2013114731A
Application number: JP2011262841A
Authority: JP
Inventors: Keiichi Kushida; 桂一櫛田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-11-30
Filing date: 2011-11-30
Publication date: 2013-06-10
Also published as: US8804403B2; US8537597B2; US20130135918A1; US20130336044A1

Abstract

【課題】１つの実施形態は、例えば、電源オフ時における消費電力を低減することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルは、第１の駆動トランジスタと第１の負荷トランジスタと第１の読み出し転送トランジスタと第１の書き込み転送トランジスタと第２の駆動トランジスタと第２の負荷トランジスタと第２の読み出し転送トランジスタと第２の書き込み転送トランジスタと１以上の抵抗変化素子とを有する。１以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。１以上の抵抗変化素子は、第１の記憶ノード及び第１の書き込み転送トランジスタの間と第２の記憶ノード及び第２の書き込み転送トランジスタの間との少なくとも一方に配される。
【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

ＳＲＡＭはリフレッシュ動作が要求されないため、ＤＲＡＭに比べて消費電力が低く、動作速度も速いことから、コンピュータのキャッシュメモリや携帯用電子製品に広く使われている。コンピュータがノートパソコンである場合や携帯用電子製品では、電源オフ時にＳＲＡＭに記憶されたデータを保持するためにＳＲＡＭにバックアップ電源を供給しており、このことが電源オフ時における消費電力を増大させる一因となっている。そこで、ＳＲＡＭについて、電源オフ時における消費電力を低減することが望まれる。

Pi-Feng Chiu, Meng-Fan Chang, Shyh-Shyuan Sheu, Ku-Feng Lin, Pei-Chia Chiang, Che-Wei Wu, Wen-Pin Lin, Chih-He Lin, Ching-Chih Hsu, Frederick T. Chen, Keng-Li Su, Ming-Jer Kao, and Ming-Jinn Tsai, "A Low Store Energy, Low VDDmin, Nonvolatile 8T2R SRAM with 3D Stacked RRAM（登録商標） Devices for Low Power Mobile Applications", 2010 Symposium on VLSI Circuits/Technical Digest of Technical Papers Koji Nii, Yasumasa Tsukamoto, Tomoaki Yoshizawa, Susumu Imaoka, Hiroshi Makino, "A 90nm Dual-Port SRAM with 2.04μm2 8T-Thin Cell Using Dynamically-Controlled Column Bias Scheme, 2004 IEEE International Solid-State Circuits Conference

１つの実施形態は、例えば、電源オフ時における消費電力を低減できる半導体記憶装置を提供することを目的とする。

１つの実施形態によれば、メモリセルを有する半導体記憶装置が提供される。メモリセルは、第１の駆動トランジスタと第１の負荷トランジスタと第１の読み出し転送トランジスタと第１の書き込み転送トランジスタと第２の駆動トランジスタと第２の負荷トランジスタと第２の読み出し転送トランジスタと第２の書き込み転送トランジスタと１以上の抵抗変化素子とを有する。第１の駆動トランジスタは、第１の記憶ノードに接続されている。第１の負荷トランジスタは、第１の記憶ノードに接続されている。第１の読み出し転送トランジスタは、第１の記憶ノードと第１の読み出しノードとの間に配されている。第１の書き込み転送トランジスタは、第１の記憶ノードと第１の書き込みノードとの間に配されている。第２の駆動トランジスタは、第２の記憶ノードに接続されている。第２の負荷トランジスタは、第２の記憶ノードに接続されている。第２の読み出し転送トランジスタは、第２の記憶ノードと第２の読み出しノードとの間に配されている。第２の書き込み転送トランジスタは、第２の記憶ノードと第２の書き込みノードとの間に配されている。１以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。１以上の抵抗変化素子は、第１の記憶ノード及び第１の書き込み転送トランジスタの間と第２の記憶ノード及び第２の書き込み転送トランジスタの間との少なくとも一方に配される。

第１の実施形態にかかる半導体記憶装置の構成を示す図。第１の実施形態におけるメモリセルの構成を示す図。第１の実施形態におけるメモリセルの動作を示す図。第１の実施形態におけるメモリセルの動作を示す図。第１の実施形態におけるメモリセルの動作を示す図。第２の実施形態にかかる半導体記憶装置の構成を示す図。第２の実施形態におけるメモリセルの構成を示す図。第２の実施形態におけるメモリセルの動作を示す図。第３の実施形態にかかる半導体記憶装置の構成を示す図。第３の実施形態におけるメモリセルの構成を示す図。第３の実施形態におけるメモリセルの動作を示す図。第４の実施形態におけるメモリセルの構成を示す図。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる半導体記憶装置１について図１を用いて説明する。図１は、半導体記憶装置１の構成を示す図である。

半導体記憶装置１は、例えばＳＲＡＭである。図１に示す半導体記憶装置１は、メモリセルアレイＭＡ、複数の書き込みワード線ＷＷＬ−１〜ＷＷＬ−ｐ、複数の読み出しワード線ＲＷＬ−１〜ＲＷＬ−ｐ、複数の書き込みビット線ＷＢＬ−１〜ＷＢＬ−ｑ、複数の書き込み反転ビット線ＷＢＬＢ−１〜ＷＢＬＢ−ｑ、複数の読み出しビット線ＲＢＬ−１〜ＲＢＬ−ｑ、複数の読み出し反転ビット線ＲＢＬＢ−１〜ＲＢＬＢ−ｑ、書き込み制御部１０、ライトドライバ３０、読み出し制御部２０、及びセンスアンプ４０を備える。

メモリセルアレイＭＡでは、複数のメモリセルＭＣが行方向及び列方向に配列されている。複数のメモリセルＭＣは、例えばｐ行及びｑ列を構成するように配列されている。ｐ、ｑはそれぞれ、１より大きな正の整数である。

複数の書き込みワード線ＷＷＬは、行方向にそれぞれ延び、行単位で複数のメモリセルＭＣに接続されている。複数の読み出しワード線ＲＷＬは、行方向にそれぞれ延び、行単位で複数のメモリセルＭＣに接続されている。書き込みワード線ＷＷＬと読み出しワード線ＲＷＬとは、例えば、対応する行のメモリセルＭＣに対して列方向における互いに反対側で接続されている。

複数の書き込みビット線ＷＢＬは、列方向にそれぞれ延び、列単位で複数のメモリセルＭＣに接続されている。複数の書き込み反転ビット線ＷＢＬＢは、列方向にそれぞれ延び、列単位で複数のメモリセルＭＣに接続されている。書き込みビット線ＷＢＬと書き込み反転ビット線ＷＢＬＢとは、例えば、対応する列のメモリセルＭＣに対して行方向における両側で接続されている。

複数の読み出しビット線ＲＢＬは、列方向にそれぞれ延び、列単位で複数のメモリセルＭＣに接続されている。複数の読み出し反転ビット線ＲＢＬＢは、列方向にそれぞれ延び、列単位で複数のメモリセルＭＣに接続されている。読み出しビット線ＲＢＬと読み出し反転ビット線ＲＢＬＢとは、例えば、対応する列のメモリセルＭＣに対して行方向における両側で接続されている。

書き込み制御部１０は、複数のメモリセルＭＣへのデータの書き込みを制御する。書き込み制御部１０は、書き込みコントローラ１１、書き込み行デコーダ１２、書き込み列デコーダ１３を有する。

書き込みコントローラ１１は、書き込みアドレス信号ＡＤＤＲＷ、書き込みイネーブル信号ＷＥ、書き込みチップイネーブル信号ＣＥＷ、書き込みクロックＣＬＫＷを受け、それらの信号を用いて、所定行及び所定列のメモリセルＭＣが選択されるように、書き込み行デコーダ１２及び書き込み列デコーダ１３を制御する。書き込み行デコーダ１２は、所定行の書き込みワード線ＷＷＬを選択してアクティブレベルの制御信号を供給する。書き込み列デコーダ１３は、所定列の書き込みビット線ＷＢＬ、書き込み反転ビット線ＷＢＬＢを選択しライトドライバ３０と電気的に接続する。

ライトドライバ３０は、書き込むべきデータＤＩを受け、データＤＩに応じた信号を生成し選択列の書き込みビット線ＷＢＬ、書き込み反転ビット線ＷＢＬＢへ供給する。これにより、選択されたメモリセルＭＣにデータＤＩに応じた信号が書き込まれる。

読み出し制御部２０は、複数のメモリセルＭＣからのデータの読み出しを制御する。読み出し制御部２０は、読み出しコントローラ２１、読み出し行デコーダ２２、及び読み出し列デコーダ２３を有する。

読み出しコントローラ２１は、読み出しアドレス信号ＡＤＤＲＲ、読み出しイネーブル信号ＲＥ、読み出しチップイネーブル信号ＣＥＲ、読み出しクロックＣＬＫＲを受け、それらの信号を用いて、所定行及び所定列のメモリセルＭＣが選択されるように、読み出し行デコーダ２２及び読み出し列デコーダ２３を制御する。読み出し行デコーダ２２は、所定行の読み出しワード線ＲＷＬを選択してアクティブレベルの制御信号を供給する。読み出し列デコーダ２３は、所定列の読み出しビット線ＲＢＬ、読み出し反転ビット線ＲＢＬＢを選択しセンスアンプ４０と電気的に接続する。

センスアンプ４０は、選択されたメモリセルＭＣに書き込まれた信号を読み出しビット線ＲＢＬ、読み出し反転ビット線ＲＢＬＢ経由で読み出し、読み出された信号に応じたデータＤＯを生成して出力する。

図１に示す半導体記憶装置１は、例えば、デュアルポート型のＳＲＡＭであり、各メモリセルＭＣに対して書き込みポート及び読み出しポートから独立にアクセスできる。すなわち、各メモリセルＭＣに対して、書き込みビット線ＷＢＬと書き込み反転ビット線ＷＢＬＢとを書き込みポートとして使用し、読み出しビット線ＲＢＬと読み出し反転ビット線ＲＢＬＢとを読み出しポートとして使用する。それに対応して、書き込み制御部１０と読み出し制御部２０とは、別系統で設けられ、互いに独立して動作可能になっている。

次に、メモリセルＭＣの構成について図２（ａ）を用いて説明する。図２（ａ）は、メモリセルＭＣの構成を示す図である。

メモリセルＭＣは、駆動トランジスタＴＤ１、負荷トランジスタＴＬ１、書き込み転送トランジスタＴＷ１、読み出し転送トランジスタＴＲ１、駆動トランジスタＴＤ２、負荷トランジスタＴＬ２、書き込み転送トランジスタＴＷ２、読み出し転送トランジスタＴＲ２、抵抗変化素子Ｒ１、及び抵抗変化素子Ｒ２を有する。

駆動トランジスタＴＤ１、負荷トランジスタＴＬ１、書き込み転送トランジスタＴＷ１、読み出し転送トランジスタＴＲ１、駆動トランジスタＴＤ２、負荷トランジスタＴＬ２、書き込み転送トランジスタＴＷ２、読み出し転送トランジスタＴＲ２は、８トランジスタ型のＳＲＡＭセルを構成している。すなわち、負荷トランジスタＴＬ１と駆動トランジスタＴＤ１とはインバータＩＮＶ１を構成し、負荷トランジスタＴＬ２と駆動トランジスタＴＤ２とはインバータＩＮＶ２を構成する。インバータＩＮＶ１の出力端子はインバータＩＮＶ２の入力端子に接続され、インバータＩＮＶ２の出力端子はインバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１とインバータＩＮＶ２は、フリップフロップを構成する。

フリップフロップの記憶ノードＱには、セル電源ノードＣＶＤＤとの間に駆動トランジスタＴＤ１が接続され、グランドノードＧＮＤとの間に負荷トランジスタＴＬ１が接続され、読み出しノードＲＮ１との間に読み出し転送トランジスタＴＲ１が接続されている。また、記憶ノードＱには、書き込みノードＷＮ１との間に、抵抗変化素子Ｒ１、書き込み転送トランジスタＴＷ１が順に接続されている。すなわち、抵抗変化素子Ｒ１は、記憶ノードＱと書き込み転送トランジスタＴＷ１との間に接続されている。

抵抗変化素子Ｒ１は、図２（ｂ）、（ｃ）に示すように、両端に印加されるバイアスの方向に依存して抵抗が変化する。抵抗変化素子Ｒ１には、例えば、ＲｅＲＡＭの記憶素子、ＭＲＡＭの記憶素子、ＦｅＲＡＭの記憶素子などを用いることができる。以下では、抵抗変化素子Ｒ１にＲｅＲＡＭの記憶素子を用いた場合について例示的に説明する。

抵抗変化素子Ｒ１は、フォーミング動作時に高電圧が印加された方の端子を一端ＲＴａとし、反対側の端子をＲＴｂとすると、一端ＲＴａにＬレベルが印加され他端ＲＴｂにＨレベルが印加された際にセット動作を行い、低抵抗化してオン状態になる（図２（ｂ）参照）。抵抗変化素子Ｒ１は、一端ＲＴａにＨレベルが印加され他端ＲＴｂにＬレベルが印加された際にリセット動作を行い、高抵抗化してオフ状態になる（図２（ｃ）参照）。抵抗変化素子Ｒ１は、例えば、オン状態（低抵抗状態）において数Ω程度の抵抗値を有し、オフ状態（高抵抗状態）において数ｋΩ程度の抵抗値を有する。

図２（ａ）に示す抵抗変化素子Ｒ１は、その一端ＲＴａが記憶ノードＱに接続され、その他端ＲＴｂが書き込み転送トランジスタＴＷ１に接続されている。

フリップフロップの記憶ノードＱＢには、セル電源ノードＣＶＤＤとの間に駆動トランジスタＴＤ２が接続され、グランドノードＧＮＤとの間に負荷トランジスタＴＬ２が接続され、読み出しノードＲＮ２との間に読み出し転送トランジスタＴＲ２が接続されている。また、記憶ノードＱＢには、書き込みノードＷＮ２との間に、抵抗変化素子Ｒ２、書き込み転送トランジスタＴＷ２が順に接続されている。すなわち、抵抗変化素子Ｒ２は、記憶ノードＱＢと書き込み転送トランジスタＴＷ２との間に接続されている。

抵抗変化素子Ｒ２は、図２（ｂ）、（ｃ）に示すように、両端に印加されるバイアスの方向に依存して抵抗が変化する。抵抗変化素子Ｒ２には、例えば、ＲｅＲＡＭの記憶素子、ＭＲＡＭの記憶素子、ＦｅＲＡＭの記憶素子などを用いることができる。以下では、抵抗変化素子Ｒ２にＲｅＲＡＭの記憶素子を用いた場合について例示的に説明する。

抵抗変化素子Ｒ２は、フォーミング動作時に高電圧が印加された方の端子を一端ＲＴａとし、反対側の端子をＲＴｂとすると、一端ＲＴａにＬレベルが印加され他端ＲＴｂにＨレベルが印加された際にセット動作を行い、低抵抗化してオン状態になる（図２（ｂ）参照）。抵抗変化素子Ｒ２は、一端ＲＴａにＨレベルが印加され他端ＲＴｂにＬレベルが印加された際にリセット動作を行い、高抵抗化してオフ状態になる（図２（ｃ）参照）。抵抗変化素子Ｒ２は、例えば、オン状態（低抵抗状態）において数Ω程度の抵抗値を有し、オフ状態（高抵抗状態）において数ｋΩ程度の抵抗値を有する。

図２（ａ）に示す抵抗変化素子Ｒ２は、その一端ＲＴａが記憶ノードＱＢに接続され、その他端ＲＴｂが書き込み転送トランジスタＴＷ２に接続されている。

次に、メモリセルＭＣの動作について図３〜図５を用いて説明する。図３〜図５は、メモリセルＭＣの動作を示す波形図である。

図３に示すように、メモリセルＭＣへのデータの書き込み動作では、書き込みワード線ＷＷＬにＨレベルを印加した状態で、例えば、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、それぞれＨレベル及びＬレベルを印加する。これにより、メモリセルＭＣの記憶ノードＱ及び記憶ノードＱＢにデータに応じた信号（例えば、Ｈレベル、Ｌレベル）を書き込む。あるいは、例えば、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、それぞれＬレベル及びＨレベルを印加する。これにより、メモリセルＭＣの記憶ノードＱ及び記憶ノードＱＢへデータに応じた信号（例えば、Ｌレベル、Ｈレベル）を書き込む。

また、メモリセルＭＣからデータの読み出し動作では、読み出しワード線ＲＷＬにＨレベルを印加した状態で、読み出しビット線ＲＢＬ及び読み出し反転ビット線ＲＢＬＢの電位をセンスアンプする。これにより、メモリセルＭＣの記憶ノードＱ及び記憶ノードＱＢから信号に応じたデータを読み出す。

図４に示すように、本実施形態では、電源がオフされる前にメモリセルＭＣの記憶ノードＱ及び記憶ノードＱＢに書き込まれたデータを抵抗変化素子Ｒ１、Ｒ２へバックアップさせるストア動作を行う。このストア動作では、抵抗変化素子Ｒ１、Ｒ２のセット動作とリセット動作とを順次に行う。

セット動作では、セル電源ノードＣＶＤＤの電位を書き込み動作時や読み出し動作時のＶＤＤと異なるＶｓｅｔに設定する。そして、書き込みワード線ＷＷＬにＨレベルを印加した状態で、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、ともにＨレベル（Ｖｓｅｔ）を印加する。

このとき、例えば、記憶ノードＱ及び記憶ノードＱＢでそれぞれＨレベル及びＬレベルが保持されている場合、抵抗変化素子Ｒ１の両端には実質的にバイアスが印加されないが、抵抗変化素子Ｒ２の両端には図２（ｂ）に示すバイアスが印加される。これにより、抵抗変化素子Ｒ２が選択的にセット動作を行ってオン状態（低抵抗状態）に変化し、記憶ノードＱＢのＬレベルがオン状態（低抵抗状態）として抵抗変化素子Ｒ２へバックアップされる。

あるいは、例えば、記憶ノードＱ及び記憶ノードＱＢでそれぞれＬレベル及びＨレベルが保持されている場合、抵抗変化素子Ｒ２の両端には実質的にバイアスが印加されないが、抵抗変化素子Ｒ１の両端には図２（ｂ）に示すバイアスが印加される。これにより、抵抗変化素子Ｒ１が選択的にセット動作を行ってオン状態（低抵抗状態）に変化し、記憶ノードＱのＬレベルがオン状態（低抵抗状態）として抵抗変化素子Ｒ１へバックアップされる。

次に、リセット動作では、セル電源ノードＣＶＤＤの電位をＶＤＤ及びＶｓｅｔと異なるＶｒｅｓｅｔに設定する。そして、書き込みワード線ＷＷＬにＨレベルを印加した状態で、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、ともにＬレベルを印加する。

このとき、例えば、記憶ノードＱ及び記憶ノードＱＢでそれぞれＨレベル及びＬレベルが保持されている場合、抵抗変化素子Ｒ２の両端には実質的にバイアスが印加されないが、抵抗変化素子Ｒ１の両端には図２（ｃ）に示すバイアスが印加される。これにより、抵抗変化素子Ｒ１が選択的にリセット動作を行ってオフ状態（高抵抗状態）に変化し、記憶ノードＱのＨレベルがオフ状態（高抵抗状態）として抵抗変化素子Ｒ１へバックアップされる。

あるいは、例えば、記憶ノードＱ及び記憶ノードＱＢでそれぞれＬレベル及びＨレベルが保持されている場合、抵抗変化素子Ｒ１の両端には実質的にバイアスが印加されないが、抵抗変化素子Ｒ２の両端には図２（ｃ）に示すバイアスが印加される。これにより、抵抗変化素子Ｒ２が選択的にリセット動作を行ってオフ状態（高抵抗状態）に変化し、記憶ノードＱＢのＨレベルがオフ状態（高抵抗状態）として抵抗変化素子Ｒ２へバックアップされる。

このようにして、記憶ノードＱ及び記憶ノードＱＢで保持された信号が抵抗変化素子Ｒ１、Ｒ２へバックアップされ、抵抗変化素子Ｒ１、Ｒ２は、バックアップされた信号を不揮発に記憶する。これにより、図５に示すように電源がオフされても、メモリセルＭＣは、不揮発にデータを保持している。

図５に示すように、本実施形態では、電源が再びオンされた後に、メモリセルＭＣの記憶ノードＱ及び記憶ノードＱＢに書き込まれていたデータを抵抗変化素子Ｒ１、Ｒ２から記憶ノードＱ及び記憶ノードＱＢへ戻すリストア動作を行う。

リストア動作では、書き込みワード線ＷＷＬにＨレベルを印加した状態で、セル電源ノードＣＶＤＤの電位を電源オフ時の電位（Ｌレベル）からＶＤＤまで上昇させる。このとき、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢの電位は、電源オフ時の電位（Ｌレベル）のままである。

このとき、例えば、抵抗変化素子Ｒ１及び抵抗変化素子Ｒ２がそれぞれオフ状態（高抵抗状態）及びオン状態（低抵抗状態）である場合、記憶ノードＱＢが記憶ノードＱよりＬレベルに強く引かれるので、記憶ノードＱ及び記憶ノードＱＢがそれぞれＨレベル及びＬレベルに充電される。これにより、もともと記憶ノードＱ及び記憶ノードＱＢにそれぞれ書き込まれていたＨレベル及びＬレベルを再び記憶ノードＱ及び記憶ノードＱＢに戻すことができる。

あるいは、例えば、抵抗変化素子Ｒ１及び抵抗変化素子Ｒ２がそれぞれオン状態（低抵抗状態）及びオフ状態（高抵抗状態）である場合、記憶ノードＱが記憶ノードＱＢよりＬレベルに強く引かれるので、記憶ノードＱ及び記憶ノードＱＢがそれぞれＬレベル及びＨレベルに充電される。これにより、もともと記憶ノードＱ及び記憶ノードＱＢにそれぞれ書き込まれていたＬレベル及びＨレベルを再び記憶ノードＱ及び記憶ノードＱＢに戻すことができる。

なお、図４に示すストア動作や図５に示すリストア動作は、図１に示す書き込みコントローラ１１や読み出しコントローラ２１が、メモリセルアレイＭＡにおける全てのメモリセルＭＣについて一括して行ってもよい。あるいは、書き込みコントローラ１１や読み出しコントローラ２１は、メモリセルアレイＭＡ内を複数のブロックに分割してブロックごとに書き込みや読み出しを行ったかどうかを管理テーブル等を用いて管理し、書き込みや読み出しが行われたブロックについて選択的にストア動作やリストア動作を行ってもよい。

以上のように、第１の実施形態では、メモリセルＭＣにおいて、抵抗変化素子Ｒ１が記憶ノードＱと書き込み転送トランジスタＴＷ１との間に接続されており、抵抗変化素子Ｒ２が記憶ノードＱＢと書き込み転送トランジスタＴＷ２との間に接続されている。この構成により、電源オフ時にバックアップ電源を供給しなくても、メモリセルＭＣが不揮発にデータを保持できるので、電源オフ時における消費電力を低減できる。

また、第１の実施形態では、半導体記憶装置１が、例えば、デュアルポート型のＳＲＡＭであり、メモリセルＭＣに対して書き込みポート及び読み出しポートから独立にアクセスできる。これにより、複数のメモリセルＭＣに対して書き込み処理と読み出し処理とを並行して行うことができるので、シングルポート型のＳＲＡＭに比べて、データの処理速度を全体として向上できる。

また、第１の実施形態では、書き込み転送トランジスタＴＷ１、ＴＷ２が、メモリセルＭＣへの書き込み動作における転送ゲートとしての機能と、メモリセルＭＣのストア動作及びリストア動作における制御ゲートとしての機能とを兼用している。これにより、メモリセルＭＣのストア動作及びリストア動作における制御ゲートを新たに追加することなく、メモリセルＭＣの不揮発化を実現できる。すなわち、回路規模の増大を抑制しながら、ＳＲＡＭの各メモリセルＭＣの不揮発化を実現できる。

（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置１００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、メモリセルＭＣへのデータの書き込み動作においてセル電源ノードＣＶＤＤの電位をＶＤＤ（Ｈレベル）にしている。それに対して、第２の実施形態では、メモリセルＭＣへのデータの書き込み動作においてセル電源ノードＣＶＤＤの電位を一時的にＬレベルに下げる。

具体的には、半導体記憶装置１００は、図６に示すように、複数のセル電源線ＣＶＤＤＬ−１〜ＣＶＤＤＬ−ｐ、及び書き込み制御部１１０を備える。複数のセル電源線ＣＶＤＤＬは、行方向にそれぞれ延び、行単位で複数のメモリセルＭＣに接続されている。セル電源線ＣＶＤＤＬと書き込みワード線ＷＷＬとは、例えば、対応する行のメモリセルＭＣに対して列方向における同じ側で接続されている。セル電源線ＣＶＤＤＬは、例えば、対応する行のメモリセルＭＣのセル電源ノードＣＶＤＤに共通して接続されている（図７参照）。

書き込み制御部１１０の書き込みコントローラ１１１は、選択行のセル電源線ＣＶＤＤＬの電位が選択的に一時的にＬレベルに下がるように、書き込み行デコーダ１１２を制御する。書き込み行デコーダ１１２は、非選択行のセル電源線ＣＶＤＤＬの電位をＶＤＤ（Ｈレベル）に維持しながら、選択行のセル電源線ＣＶＤＤＬの電位を選択的に一時的にＬレベルに下げる。

具体的には、図８に示すように、メモリセルＭＣへのデータの書き込み動作では、セル電源線ＣＶＤＤＬの電位をＶＤＤ（Ｈレベル）からＬレベルに下げる。そして、記憶ノードＱ、ＱＢの電位がＬレベルになるのに十分な時間が経過した後、書き込みワード線ＷＷＬにＨレベルを印加した状態で、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、それぞれ所定レベルを印加する。これにより、抵抗変化素子Ｒ１、Ｒ２へデータに応じた信号を書き込む。

例えば、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、それぞれＨレベル及びＬレベルを印加している場合、抵抗変化素子Ｒ２の両端には実質的にバイアスが印加されないが、抵抗変化素子Ｒ１の両端には図２（ｂ）に示すバイアスが印加される。これにより、抵抗変化素子Ｒ１が選択的にセット動作を行ってオン状態（低抵抗状態）に変化する。

あるいは、例えば、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、それぞれＬレベル及びＨレベルを印加している場合、抵抗変化素子Ｒ１の両端には実質的にバイアスが印加されないが、抵抗変化素子Ｒ２の両端には図２（ｂ）に示すバイアスが印加される。これにより、抵抗変化素子Ｒ１が選択的にセット動作を行ってオン状態（低抵抗状態）に変化する。

その後、セル電源線ＣＶＤＤＬの電位をＬレベルからＶＤＤ（Ｈレベル）に上げる。これにより、メモリセルＭＣの記憶ノードＱ及び記憶ノードＱＢへデータに応じた信号を書き込む。

例えば、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、それぞれＨレベル及びＬレベルを印加している場合、セル電源線ＣＶＤＤＬの電位をＶＤＤ（Ｈレベル）に上げていくと、抵抗変化素子Ｒ２の両端には図２（ｃ）に示すバイアスが印加される。これにより、抵抗変化素子Ｒ２が選択的にリセット動作を行ってオフ状態（高抵抗状態）に変化する。すなわち、抵抗変化素子Ｒ１及び抵抗変化素子Ｒ２がそれぞれオン状態（低抵抗状態）及びオフ状態（高抵抗状態）であり、記憶ノードＱが記憶ノードＱＢよりＨレベルに強く引かれるので、記憶ノードＱ及び記憶ノードＱＢがそれぞれＨレベル及びＬレベルに充電される。これにより、記憶ノードＱ及び記憶ノードＱＢにそれぞれＨレベル及びＬレベルを書き込むことができる。

あるいは、例えば、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、それぞれＬレベル及びＨレベルを印加している場合、セル電源線ＣＶＤＤＬの電位をＶＤＤ（Ｈレベル）に上げていくと、抵抗変化素子Ｒ１の両端には図２（ｃ）に示すバイアスが印加される。これにより、抵抗変化素子Ｒ１が選択的にリセット動作を行ってオフ状態（高抵抗状態）に変化する。すなわち、抵抗変化素子Ｒ１及び抵抗変化素子Ｒ２がオフ状態（高抵抗状態）及びオン状態（低抵抗状態）であり、記憶ノードＱＢが記憶ノードＱよりＨレベルに強く引かれるので、記憶ノードＱ及び記憶ノードＱＢがそれぞれＬレベル及びＨレベルに充電される。これにより、記憶ノードＱ及び記憶ノードＱＢにそれぞれＬレベル及びＨレベルを書き込むことができる。

このように、第２の実施形態では、メモリセルＭＣにおいて、セル電源ノードＣＶＤＤの電位が、記憶ノードＱ、ＱＢへのデータの書き込み動作において、ＨレベルからＬレベルに下げ、Ｌレベルに保持し、ＬレベルからＨレベルに戻すように制御される。これにより、抵抗変化素子Ｒ１、Ｒ２のオフ状態の抵抗が十分高い場合でも、高抵抗側の抵抗変化素子Ｒ１、Ｒ２が接続されているビット線のＬレベルの書き込みを容易に行うことができる。

例えば、メモリセルＭＣのセルサイズを小さくするために、抵抗変化素子Ｒ１、Ｒ２の電流路に垂直な方向の幅を小さくした場合、抵抗変化素子Ｒ１、Ｒ２の抵抗が高くなる傾向にある。このように、第２の実施形態によれば、メモリセルＭＣの面積を低減できるとともに、記憶ノードＱ及び記憶ノードＱＢにそれぞれ適正なレベルの信号を書き込むことができる。

（第３の実施形態）
次に、第３の実施形態にかかる半導体記憶装置２００について説明する。以下では、第２の実施形態と異なる部分を中心に説明する。

第２の実施形態では、メモリセルＭＣへのデータの書き込み動作においてセル電源ノードＣＶＤＤの電位を一時的にＬレベルに下げる。それに対して、第３の実施形態では、セル電源ノードＣＶＤＤの電位がＬレベルに下がった際に、記憶ノードＱ、ＱＢの電位を等しくＬレベルにさせるような制御を行う。

具体的には、半導体記憶装置２００は、図９に示すように、複数のイコライズ制御線ＥＱＬ−１〜ＥＱＬ−ｐ、及び書き込み制御部２１０を備える。複数のイコライズ制御線ＥＱＬは、行方向にそれぞれ延び、行単位で複数のメモリセルＭＣに接続されている。イコライズ制御線ＥＱＬとセル電源線ＣＶＤＤＬとは、例えば、対応する行のメモリセルＭＣに対して列方向における互いに反対側で接続されている。イコライズ制御線ＥＱＬは、例えば、対応する行のメモリセルＭＣのイコライズトランジスタＴＥのゲートに共通して接続されている（図１０参照）。

メモリセルＭＣは、図１０に示すように、イコライズトランジスタＴＥをさらに有する。イコライズトランジスタＴＥは、ゲートにイコライズ制御線ＥＱＬが接続されている。また、イコライズトランジスタＴＥは、ソース及びドレインの一方が負荷トランジスタＴＬ１のゲートに接続され、他方が負荷トランジスタＴＬ２のゲートに接続されている。

書き込み制御部２１０の書き込みコントローラ２１１は、選択行のセル電源線ＣＶＤＤＬの電位が選択的に一時的にＬレベルに下がっている期間の前半において、イコライズ制御線ＥＱＬの電位が一時的にＨレベルになるように、書き込み行デコーダ２１２を制御する。書き込み行デコーダ２１２は、非選択行のセル電源線ＣＶＤＤＬの電位をＶＤＤ（Ｈレベル）に維持し、非選択行のイコライズ制御線ＥＱＬの電位をＬレベルに維持しながら、選択行のセル電源線ＣＶＤＤＬの電位を選択的に一時的にＬレベルに下げている期間に前半において、選択行のイコライズ制御線ＥＱＬの電位を一時的にＨレベルに上げる。

例えば、書き込み行デコーダ２１２は、イコライズ制御線ＥＱＬごとにロジック回路２１２ａを有する。ロジック回路２１２ａは、書き込みワードライン用の制御信号φＷＷＬとその制御信号φＷＷＬをインバータ２１２ａ１で遅延させるとともに論理反転させた信号φＤＳとの論理積をＡＮＤゲート２１２ａ２が演算しその演算結果をイコライズ制御線ＥＱＬの制御信号φＥＱとして出力する。

具体的には、図１１に示すように、メモリセルＭＣへのデータの書き込み動作では、セル電源線ＣＶＤＤＬの電位をＶＤＤ（Ｈレベル）からＬレベルに下げる。そして、イコライズ制御線ＥＱＬの電位をＬレベルからＨレベルに上げる。これにより、イコライズトランジスタＴＥがオンして、負荷トランジスタＴＬ１のゲートの電位と負荷トランジスタＴＬ２のゲートの電位とが等しくなるので、記憶ノードＱ、ＱＢの電位を等しくＬレベルにすることができる。

その後、イコライズ制御線ＥＱＬの電位をＨレベルからＬレベルに下げる。これにより、イコライズトランジスタＴＥがオフする。そして、書き込みワード線ＷＷＬにＨレベルを印加した状態で、書き込みビット線ＷＢＬ及び書き込み反転ビット線ＷＢＬＢに、それぞれ所定レベルを印加する。これにより、抵抗変化素子Ｒ１、Ｒ２へデータに応じた信号を書き込む。

このように、第３の実施形態では、メモリセルＭＣにおいて、セル電源線ＣＶＤＤＬの電位をＬレベルに下げている期間に前半において、イコライズ制御線ＥＱＬの電位を一時的にＨレベルに上げる。これにより、イコライズトランジスタＴＥをオンさせて、記憶ノードＱ、ＱＢの電位を等しくＬレベルにすることができる。その後、イコライズ制御線ＥＱＬの電位をＬレベルに戻してから、セル電源ノードＣＶＤＤの電位をＬレベルからＨレベルに戻すように制御される。これにより、抵抗変化素子Ｒ１、Ｒ２のオフ状態の抵抗が十分高い場合に、高抵抗側の抵抗変化素子Ｒ１、Ｒ２が接続されているビット線のＬレベルの書き込みをさらに容易に行うことができる。すなわち、高抵抗側の抵抗変化素子Ｒ１、Ｒ２が接続されているビット線のＬレベルの書き込みの成功確率をさらに高めることが可能になり、書き込み動作における歩留まりを改善できる。

なお、第１の実施形態〜第３の実施形態において、各メモリセルＭＣは、抵抗変化素子Ｒ１及び抵抗変化素子Ｒ２の一方が省略された構成であってもよい。例えば、図１２には、第２の実施形態のメモリセルＭＣに対して抵抗変化素子Ｒ２が省略された構成を例示している。この場合、各メモリセルＭＣにおける抵抗変化素子Ｒ１、Ｒ２の数を低減できるので、各メモリセルＭＣの面積を容易に低減できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１００、２００半導体記憶装置、１０、１１０、２１０書き込み制御部、１１、１１１、２１１書き込みコントローラ、１２、１１２、２１２書き込み行デコーダ、１３書き込み列デコーダ、２０読み出し制御部、２１読み出しコントローラ、２２読み出し行デコーダ、２３読み出し列デコーダ、３０ライトドライバ、４０センスアンプ、２１２ａロジック回路、２１２ａ１インバータ、２１２ａ２ＡＮＤゲート、ＲＮ１、ＲＮ２読み出しノード、ＴＤ１、ＴＤ２駆動トランジスタ、ＴＬ１、ＴＬ２負荷トランジスタ、ＴＲ１、ＴＲ２読み出し転送トランジスタ、ＴＷ１、ＴＷ２書き込み転送トランジスタ、Ｒ１、Ｒ２抵抗変化素子、ＷＮ１、ＷＮ２書き込みノード。

Claims

メモリセルを備え、
前記メモリセルは、
第１の記憶ノードに接続された第１の駆動トランジスタと、
前記第１の記憶ノードに接続された第１の負荷トランジスタと、
前記第１の記憶ノードと第１の読み出しノードとの間に配された第１の読み出し転送トランジスタと、
前記第１の記憶ノードと第１の書き込みノードとの間に配された第１の書き込み転送トランジスタと、
第２の記憶ノードに接続された第２の駆動トランジスタと、
前記第２の記憶ノードに接続された第２の負荷トランジスタと、
前記第２の記憶ノードと第２の読み出しノードとの間に配された第２の読み出し転送トランジスタと、
前記第２の記憶ノードと第２の書き込みノードとの間に配された第２の書き込み転送トランジスタと、
両端に印加されるバイアスの方向に依存して抵抗が変化する１以上の抵抗変化素子と、
を有し、
前記１以上の抵抗変化素子は、前記第１の記憶ノード及び前記第１の書き込み転送トランジスタの間と前記第２の記憶ノード及び前記第２の書き込み転送トランジスタの間との少なくとも一方に配される
ことを特徴とする半導体記憶装置。
前記第１の駆動トランジスタは、前記第１の記憶ノードとセル電源ノードとの間に接続され、
前記第２の駆動トランジスタは、前記第２の記憶ノードと前記セル電源ノードとの間に接続され、
前記セル電源ノードの電位は、前記第１の記憶ノード及び前記第２の記憶ノードへのデータの書き込み動作において、第１の電位から前記第１の電位より低い第２の電位に下げ、前記第２の電位に保持し、前記第２の電位から前記第１の電位に戻すように制御される
ことを特徴とする請求項１に記載の半導体記憶装置。
前記半導体記憶装置は、
行方向及び列方向に配列された複数の前記メモリセルと、
行方向に配列された複数の前記メモリセルの前記セル電源ノードに共通して接続されるように、行方向にそれぞれ延びた複数のセル電源線と、
を備えた
ことを特徴とする請求項２に記載の半導体記憶装置。
前記メモリセルは、ソース及びドレインの一方が前記第１の負荷トランジスタのゲートに接続され他方が前記第２の負荷トランジスタのゲートに接続されたイコライズトランジスタをさらに有する
ことを特徴とする請求項２又は３に記載の半導体記憶装置。
前記１以上の抵抗変化素子は、前記第１の記憶ノード及び前記第１の書き込み転送トランジスタの間と前記第２の記憶ノード及び前記第２の書き込み転送トランジスタの間との一方に配されており他方に配されていない
ことを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。