WO2016080146A1 - 半導体装置 - Google Patents

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WO2016080146A1
WO2016080146A1 PCT/JP2015/079945 JP2015079945W WO2016080146A1 WO 2016080146 A1 WO2016080146 A1 WO 2016080146A1 JP 2015079945 W JP2015079945 W JP 2015079945W WO 2016080146 A1 WO2016080146 A1 WO 2016080146A1
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layer
type transistor
semiconductor device
node
control line
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孝司 横山
時任　俊作
長谷川　宏
肇 山岸
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ソニー株式会社
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Definitions

  • the present disclosure relates to a semiconductor device including a nonvolatile memory element and a flip-flop circuit.
  • CMOS Complementary Metal Oxide Semiconductor
  • SRAM Static Random Access Memory
  • Patent Document 1 an SRAM circuit including two P-type FETs and four N-type FETs is further combined with two N-type FETs and two magnetic tunnel junction elements.
  • the occupied area becomes large, which hinders downsizing.
  • a semiconductor device includes a first inverter circuit, a first connection line including a first node, a second inverter circuit, and a second connection line including a second node.
  • a flip-flop circuit having a ring structure in which are connected in sequence, a control line, a first P-type transistor provided between the first node and the control line, and a first node and the control line
  • a first nonvolatile memory element connected in series with the first P-type transistor, a second first conductivity-type transistor provided between the second node and the control line, And a second nonvolatile memory element provided between the second node and the control line and connected in series with the second P-type transistor.
  • the first nonvolatile memory element includes a first magnetic tunnel junction element or a control line including a first pinned layer, a first tunnel barrier layer, and a first free layer arranged in order from a position close to the control line.
  • the first variable resistance element includes a first electrode layer, a first insulating layer, and a first ion layer arranged in order from a close position, and the second nonvolatile memory element has a first order from a position close to the control line.
  • a second magnetic tunnel junction element including a second pinned layer, a second tunnel barrier layer, and a second free layer, or a second electrode layer and a second insulating layer arranged in order from a position close to the control line And a second ionic layer.
  • each nonvolatile memory element is a magnetic tunnel junction element or a resistance change element including a plurality of layers arranged in a predetermined order, data stored in the nonvolatile memory element from the flip-flop circuit is flip-flopped from the nonvolatile memory element. Data is prevented from being inverted when restoring to the circuit.
  • Another semiconductor device includes: a first connection line including a first inverter circuit and a first node; a second connection line including a second inverter circuit and a second node; , A flip-flop circuit having an annular structure connected in order, a control line, a first first conductivity type transistor provided between the first node and the control line, a first node and a control line, A first non-volatile memory element connected in series with the first first conductivity type transistor, and a second first conductivity type transistor provided between the second node and the control line, , A second non-volatile memory element provided between the second node and the control line and connected in series with the second first conductivity type transistor, the first bit line, the first bit line, and the second A first second conductivity type transistor provided between the first connection line and the first connection line; Comprising a second bit line, and a second transistor of the second conductivity type provided between the second bit line and the second connecting line.
  • the first inverter circuit includes a third first conductivity type transistor and a third second conductivity type transistor connected in parallel to each other, and the second inverter circuit includes a fourth first conductivity type connected in parallel to each other.
  • Type transistor and a fourth second conductivity type transistor are examples of transistors
  • the number of first conductivity type transistors and the number of second conductivity type transistors are balanced, which is advantageous for making the entire configuration compact.
  • the semiconductor device as an embodiment of the present disclosure, high integration can be achieved.
  • the effect of this indication is not limited to this, Any effect of the following description may be sufficient.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. FIG. 2 is a plan view illustrating a configuration example of the semiconductor device illustrated in FIG. 1.
  • FIG. 2 is a cross-sectional view illustrating a configuration example of a main part of the semiconductor device illustrated in FIG. 1.
  • FIG. 3 is a plan view illustrating one process in the method for manufacturing the semiconductor device illustrated in FIG. 1. It is sectional drawing showing the 1 process following FIG. 4A.
  • FIG. 4B is a cross-sectional view illustrating a process following FIG. 4B.
  • FIG. 4D is a cross-sectional view illustrating a process following FIG. 4C. It is sectional drawing showing the 1 process following FIG. 4D.
  • FIG. 4E is sectional drawing showing the 1 process following FIG. 4E. It is sectional drawing showing the 1 process following FIG. 4F. It is sectional drawing showing the 1 process following FIG. 4G. It is sectional drawing showing the 1 process following FIG. 4H.
  • FIG. 4D is a cross-sectional view illustrating a process following FIG. 4J.
  • FIG. 3 is an explanatory diagram for explaining a method of storing data in a nonvolatile memory element in the semiconductor device shown in FIG. 1.
  • FIG. 6 is another explanatory diagram for explaining a method of storing data in the nonvolatile memory element in the semiconductor device shown in FIG. 1.
  • FIG. 3 is an explanatory diagram for describing a method of reading data stored in a nonvolatile memory element in the semiconductor device illustrated in FIG. 1.
  • FIG. 11 is an explanatory diagram for explaining a method of storing data in a nonvolatile memory element in a semiconductor device as a reference example;
  • FIG. 11 is another explanatory diagram for explaining a method of storing data in a nonvolatile memory element in a semiconductor device as a reference example.
  • FIG. 11 is an explanatory diagram for describing a method of reading data stored in a nonvolatile memory element in a semiconductor device as a reference example; It is a circuit diagram showing the 1st modification of the semiconductor device concerning a 1st embodiment of this indication.
  • FIG. 9B is a plan view illustrating a configuration example of the semiconductor device illustrated in FIG. 9A.
  • FIG. 9B is a plan view illustrating a configuration example of the semiconductor device illustrated in FIG. 9A.
  • FIG. 9B is a cross-sectional view illustrating a configuration example of a main part of the semiconductor device illustrated in FIG. 9A.
  • 6 is a circuit diagram illustrating a configuration example of a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. FIG. 10B is a cross-sectional view illustrating a configuration example of a main part of the semiconductor device illustrated in FIG. 10A.
  • FIG. 11 is an explanatory diagram for describing a method of storing data in a nonvolatile memory element in the semiconductor device illustrated in FIG. 10.
  • FIG. 11 is another explanatory diagram for explaining a method of storing data in the nonvolatile memory element in the semiconductor device shown in FIG. 10.
  • FIG. 10 is an explanatory diagram for describing a method of storing data in a nonvolatile memory element in the semiconductor device illustrated in FIG. 10.
  • FIG. 11 is another explanatory diagram for explaining a method of storing data in the nonvolatile memory element in the semiconductor device shown in FIG. 10.
  • FIG. 10 is a circuit diagram illustrating a modification of the semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 12B is a cross-sectional view illustrating a configuration example of a main part of the semiconductor device illustrated in FIG. 12A. It is sectional drawing showing the structural example of the semiconductor device which concerns on 3rd Embodiment of this indication.
  • FIG. 14 is a plan view illustrating one process in a method for manufacturing the semiconductor device illustrated in FIG. 13. It is sectional drawing showing the 1 process following FIG. 14A. It is sectional drawing showing the 1 process following FIG. 14B. It is sectional drawing showing the principal part structural example of the semiconductor device which concerns on 4th Embodiment of this indication.
  • FIG. 12B is a cross-sectional view illustrating a configuration example of a main part of the semiconductor device illustrated in FIG. 12A. It is sectional drawing showing the structural example of the semiconductor device which concerns on 3rd Embodiment of this indication.
  • FIG. 14 is a plan view illustrating one process in
  • FIG. 15B is a plan view illustrating a configuration example of a main part of the semiconductor device illustrated in FIG. 15A. It is sectional drawing showing the principal part structural example of the semiconductor device which concerns on 5th Embodiment of this indication. It is a circuit diagram showing the structural example of the semiconductor device as another modification.
  • First embodiment semiconductor device having an MTJ element having a top pin structure
  • First modified example of the first embodiment modified example in which the arrangement of the MTJ elements is changed
  • Second Modification of First Embodiment Example in which writing to MTJ elements is performed collectively at an intermediate potential
  • Second embodiment semiconductor device having a ReRAM element
  • Modified example of the second embodiment modified example in which the arrangement of the ReRAM elements is changed
  • Third embodiment semiconductor device adopting a bonding structure
  • Fourth Embodiment semiconductor Device Employing Fin-FET
  • Fifth embodiment semiconductor device adopting nanowire FET
  • FIG. 1 shows a circuit configuration of the semiconductor device 1.
  • FIG. 2 illustrates a planar configuration of the semiconductor device 1.
  • FIG. 3 corresponds to a cross-sectional view in the direction of the arrow along the line III-III shown in FIG.
  • the semiconductor device 1 includes a flip-flop circuit 10 having an inverter circuit 11 and an inverter circuit 12, a magnetic tunnel junction element (MTJ: Magnetic Tunnel Junctions) 21, and an MTJ 22 as a specific example of a second nonvolatile memory element.
  • the MTJ 21 is a specific example of the “first nonvolatile memory element” of the present disclosure
  • the MTJ 22 is a specific example of the “second nonvolatile memory element” of the present disclosure.
  • the semiconductor device 1 further includes a word line WL, bit lines BL1 and BL2, a selection line SL, and a control line CTRL.
  • the flip-flop circuit 10 has an annular structure in which an inverter circuit 11, a connection line CL1 including a node Q1, an inverter circuit 12, and a connection line CL2 including a node Q2 are sequentially connected.
  • the inverter circuit 11 includes a P-type transistor PTr3 and an N-type transistor NTr1 connected in parallel to each other
  • the inverter circuit 12 includes a P-type transistor PTr4 and an N-type transistor NTr2 connected in parallel to each other.
  • the transistor here is, for example, a MOS (Metal Oxide Semiconductor) field effect transistor (FET).
  • the gate electrode of the P-type transistor PTr3 and the gate electrode of the N-type transistor NTr1 are connected at the node Q3, and one of the source electrode or the drain electrode of the P-type transistor PTr3 is connected to the N-type transistor.
  • One of the source electrode and the drain electrode of the transistor NTr1 is connected at the node Q4.
  • the other of the source electrode and the drain electrode of the P-type transistor PTr3 is connected to an external power supply Vdd via the power supply terminal T1, and the other of the source electrode and the drain electrode of the N-type transistor NTr1 is grounded.
  • the gate electrode of the P-type transistor PTr4 and the gate electrode of the N-type transistor NTr2 are connected at the node Q5, and one of the source electrode or drain electrode of the P-type transistor PTr4 and the N-type transistor NTr2 One of the source electrode and the drain electrode is connected at node Q6.
  • the other of the source electrode and the drain electrode of the P-type transistor PTr4 is connected to the power supply Vdd via the power supply terminal T2, and the other of the source electrode and the drain electrode of the N-type transistor NTr2 is grounded.
  • the nonvolatile memory unit 20 further includes a P-type transistor PTr1 provided between the node Q1 and the control line CTRL and connected in series with the MTJ21.
  • the nonvolatile memory unit 20 further includes a P-type transistor PTr2 connected in series with the MTJ 22 between the node Q2 and the control line CTRL.
  • the other end of the selection line SL1 whose one end is connected to the control unit 30 is connected to the gate electrode 422 (described later) of the P-type transistor PTr1.
  • the other end of the selection line SL2 having one end connected to the control unit 30 is connected to the gate electrode 422 of the P-type transistor PTr2.
  • Each of the MTJs 21 and 22 includes a pinned layer P, a tunnel barrier layer I, and a free layer F that are arranged in order from a position close to the control line CTRL.
  • FIG. 3 shows a cross-sectional configuration in the vicinity of the nonvolatile memory unit 20 in the semiconductor device 1.
  • the semiconductor device 1 has a stacked structure in which, for example, the layers LV1 to LV11 are sequentially stacked.
  • an element isolation layer 411 for example, an element isolation layer 411, a channel region constituting a part of the P-type transistor PTr1 and a pair of diffusion layers 412A and 412B are formed on a substrate 41 made of a semiconductor material such as single crystal silicon. It is.
  • the element isolation layer 411 is formed in the element isolation region, and the channel region and the pair of diffusion layers 412A and 412B are formed in the active region surrounded by the element isolation region.
  • the element isolation layer 411 is an insulating film made of, for example, a silicon oxide film (SiO 2 ), and is formed by, for example, STI (Shallow Trench Isolation).
  • the pair of diffusion layers 412A and 412B are formed by diffusing impurities in, for example, silicon.
  • the hierarchy LV1 and the hierarchy LV2 may further include a flip-flop circuit 30.
  • a gate insulating film 421 and a gate electrode 422 are sequentially stacked on the channel region, and a source electrode 423 and a drain electrode 424 are formed on the pair of diffusion layers 412A and 412B.
  • the gate insulating film 421, the gate electrode 422, the source electrode 423, and the drain electrode 424 are embedded with the insulating layer Z2. However, the surface of the source electrode 423 and the surface of the drain electrode 424 are both exposed at the interface between the hierarchy LV2 and the hierarchy LV3.
  • a metal layer M1E in contact with the surface of the source electrode 423 and a metal layer M1L in contact with the surface of the drain electrode 424 are formed.
  • the periphery of the metal layers M1E and M1L is filled with an insulating layer Z3.
  • a via V2 in contact with the surface of the metal layer M1L is formed.
  • the periphery of the via V2 is filled with an insulating layer Z4.
  • a metal layer M2 in contact with the upper surface of the via V2 is formed.
  • the periphery of the metal layer M2 is filled with an insulating layer Z5.
  • a via V3 in contact with the surface of the metal layer M2 is formed.
  • the periphery of the via V3 is filled with an insulating layer Z6.
  • a metal layer M3 in contact with the upper surface of the via V3 is formed.
  • the periphery of the metal layer M3 is filled with an insulating layer Z7.
  • a via V4 in contact with the surface of the metal layer M3 is formed.
  • the periphery of the via V4 is filled with an insulating layer Z8.
  • a metal layer M4 in contact with the upper surface of the via V4 is formed.
  • the periphery of the metal layer M4 is filled with an insulating layer Z9.
  • the MTJ 21 in contact with the surface of the metal layer M4 is formed in the layer LV10.
  • the periphery of the MTJ 21 is filled with an insulating layer Z10.
  • a metal layer M5 in contact with the upper surface of the MTJ 21 is formed.
  • the periphery of the metal layer M5 is filled with an insulating layer Z11. However, the upper surface of the metal layer M5 is exposed.
  • the gate insulating film 421 is made of, for example, a silicon oxide film.
  • the gate electrode 422, the source electrode 423, the drain electrode 424, and the other metal layers M1 to M5 and the vias V2 to V4 are, for example, Cu (copper), Al (aluminum), Au (gold), Pt (platinum), It has a single-layer structure or a multi-layer structure made of a highly conductive nonmagnetic material such as Ti (titanium), Mo (molybdenum), Ta (tantalum), W (tungsten), TiN, TiW, WN, or silicide.
  • the PVD method is used.
  • the MTJs 21 and 22 store information by reversing the direction of magnetization of a free layer F as a storage layer to be described later by spin injection, for example, a spin injection magnetization reversal type storage element (STT-MTJ; Spin Transfer Torque-Magnetic Tunnel). Junctions).
  • spin injection for example, a spin injection magnetization reversal type storage element (STT-MTJ; Spin Transfer Torque-Magnetic Tunnel). Junctions).
  • STT-MTJ spin injection magnetization reversal type storage element
  • Each of the MTJs 21 and 22 has a so-called top pin structure in which a pinned layer P, a tunnel barrier layer I, and a free layer F are stacked in order from the top, that is, from the top.
  • a base layer and a protective layer may be further included so as to cover the surface of the free layer F and the surface of the pinned layer P.
  • information is stored by changing the direction of the magnetization FJ of the free layer F having uniaxial anisotropy.
  • information “0” or “1” is defined by the relative angle (parallel or antiparallel) between the magnetization FJ of the free layer F and the magnetization PJ of the pinned layer P.
  • a low resistance state in which the magnetization FJ of the free layer F and the magnetization PJ of the pinned layer P are parallel is associated with information “0”, and the magnetization FJ of the free layer F and the magnetization PJ of the pinned layer P are antiparallel.
  • the high resistance state can be associated with information “1”.
  • the pinned layer P is a reference layer used as a reference for the storage information (the direction of the magnetization FJ) of the free layer F, and is composed of a ferromagnetic material having a magnetic moment in which the direction of the magnetization PJ is fixed in a direction perpendicular to the film surface, for example.
  • the free layer F is a ferromagnetic layer having a magnetization FJ that freely changes in the direction perpendicular to the film surface in accordance with the inflowing spin-polarized current.
  • the tunnel barrier layer I is an intermediate layer that functions to cut the magnetic coupling between the pinned layer P and the free layer F and to flow a tunnel current.
  • recording information is stored by, for example, a perpendicular magnetization method. That is, by causing a spin-polarized current to flow from the free layer F to the pinned layer P, spin-polarized electrons are injected from the pinned layer P to the free layer F, and the direction of the magnetization PJ of the pinned layer P and the magnetization FJ of the free layer F The direction of is a parallel arrangement. On the other hand, by passing a spin-polarized current from the pinned layer P to the free layer F, spin-polarized electrons flow from the free layer F to the pinned layer P, and electrons having a spin parallel to the magnetization PJ of the pinned layer P are transmitted.
  • a perpendicular magnetization method That is, by causing a spin-polarized current to flow from the free layer F to the pinned layer P, spin-polarized electrons are injected from the pinned layer P to the free layer F, and the direction of the magnetization PJ of the pinned layer P and the magnetization FJ of the free layer
  • Electrons having spins antiparallel to the magnetization PJ of the pinned layer P are reflected.
  • the direction of the magnetization PJ of the pinned layer P and the direction of the magnetization FJ of the free layer F are antiparallel.
  • Constituent materials of the free layer F and the pinned layer P include simple elements of ferromagnetic elements such as Ni (nickel), Fe (iron), and Co (cobalt), and alloys containing these ferromagnetic elements (for example, Co—Fe, Co—Fe—Ni, Fe—Pt, Ni—Fe, etc.), and compounds obtained by adding nonmagnetic elements (eg, tantalum, boron, chromium, platinum, silicon, carbon, nitrogen, etc.) to these alloys (eg, Co— Fe-B etc.), oxides containing one or more of Co, Fe and Ni (eg ferrite such as Fe-MnO), a group of intermetallic compounds called half-metallic ferromagnetic materials (eg NiMnSb, Co 2 MnGe) , Co 2 MnSi, Heusler alloys such as Co 2 CrAl), and other oxides (e.g.
  • ferromagnetic elements such as Ni (nickel), Fe (iron), and Co (co
  • the free layer F and the pinned layer P may have a single layer structure, or may have a multilayer structure in which a plurality of layers made of the same material or different materials are stacked.
  • the constituent material of the free layer F and the pinned layer P may be polycrystalline, single crystal, or amorphous.
  • the pinned layer may have a laminated ferri structure (a laminated structure having antiferromagnetic coupling, which is also called synthetic antiferromagnetic coupling (SAF)), or a magnetostatic coupling structure. The structure which has this may be sufficient.
  • An antiferromagnetic material layer may be disposed adjacent to the pinned layer. This is because by arranging an antiferromagnetic material layer adjacent to the pinned layer P, a strong unidirectional magnetic anisotropy can be obtained by exchange interaction between these two layers.
  • the laminated ferri structure is, for example, a three-layer structure of magnetic layer / ruthenium (Ru) layer / magnetic layer (specifically, for example, three-layer structure of CoFe / Ru / CoFe, three layers of CoFeB / Ru / CoFeB) And the interlayer exchange coupling between the two magnetic layers is antiferromagnetic or ferromagnetic depending on the thickness of the ruthenium layer.
  • a magnetostatic coupling structure a structure in which antiferromagnetic coupling is obtained by the leakage magnetic field from the end face of the magnetic layer in the two magnetic layers.
  • Examples of the material constituting the antiferromagnetic material layer include iron-manganese alloys, nickel-manganese alloys, platinum-manganese alloys, iridium-manganese alloys, rhodium-manganese alloys, cobalt oxides, and nickel oxides.
  • a base film made of Ta, Cr, Ru, Ti or the like is formed between the first wiring (or the second wiring) and the antiferromagnetic material layer in order to improve the crystallinity of the antiferromagnetic material layer. May be.
  • the material constituting the tunnel barrier layer I includes AlOx (aluminum oxide), AlN (aluminum nitride), MgO (magnesium oxide), magnesium nitride, silicon oxide, silicon nitride, TiO 2 , Cr 2 O. 3 , insulating materials such as Ge, NiO, CdOx, HfO 2 , Ta 2 O 5 , BN or ZnS.
  • the tunnel barrier layer I is obtained, for example, by oxidizing or nitriding a metal film formed by a sputtering method.
  • a method of oxidizing aluminum or magnesium formed by sputtering in the atmosphere, or aluminum or magnesium formed by sputtering is plasma.
  • Such as the method of forming a film may be mentioned a lOx or MgO by a sputtering method.
  • These layers are formed by, for example, a chemical vapor deposition method typified by a physical vapor deposition method (PVD method) exemplified by a sputtering method, an ion beam deposition method, a vacuum evaporation method, or an ALD (Atomic Layer Deposition) method. (CVD method).
  • PVD method physical vapor deposition method
  • ion beam deposition method e.g., a vacuum evaporation method
  • ALD Atomic Layer Deposition
  • the semiconductor device 1 further includes an N-type transistor NTr3 provided between the bit line BL1 and the connection line SL1, and an N-type transistor NTr4 provided between the bit line BL2 and the connection line SL2.
  • the gate electrode of the N-type transistor NTr3 and the gate electrode of the N-type transistor NTr4 are both connected to the common word line WL.
  • the four P-type transistors PTr1 to PTr4 have gate electrodes 422A to 422D, respectively, and the four N-type transistors NTr1 to NTr4 have gate electrodes 422E to 422H, respectively.
  • These eight gate electrodes 422A to 422H all extend along the same direction (Y-axis direction).
  • the gate electrodes 422A to 422D are arranged in the same N-type well region NWEL so as to be aligned in the X-axis direction orthogonal to the extending direction (Y-axis direction).
  • the gate electrode 422B, the gate electrode 422C, the gate electrode 422D, and the gate electrode 422A are arranged in this order from the left side to the right side in FIG.
  • the gate electrodes 422E to 422H are arranged so as to be aligned in the X-axis direction in the same P-type well region PWEL.
  • the gate electrode 422H, the gate electrode 422E, the gate electrode 422F, and the gate electrode 422G are arranged in this order from the left side to the right side in FIG.
  • N-type well region NWEL and P-type well region PWEL are arranged adjacent to each other in the Y-axis direction.
  • the gate electrode 422H is disposed on the extension of the gate electrode 422B
  • the gate electrode 422E is disposed on the extension of the gate electrode 422C
  • the gate electrode 422F is disposed on the extension of the gate electrode 422D
  • the extension of the gate electrode 422A A gate electrode 422G is disposed on the substrate.
  • the power supply terminals T1 and T2 connected to the external power supply Vdd are provided at positions sandwiched between four gate electrodes 422A to 422D aligned in the X-axis direction.
  • FIG. 2 illustrates an example in which the gate electrode 422C and the gate electrode 422D disposed in the center are provided in a region sandwiched between them.
  • the ground terminal GND is provided at a position sandwiched between four gate electrodes 422E to 422H aligned in the X-axis direction.
  • FIG. 2 shows an example in which the gate electrode 422E and the gate electrode 422F arranged in the center are provided in a region.
  • MTJs 21 and 22 are provided outside the region where the eight gate electrodes 422A to 422H are formed. That is, the gate electrodes 422A to 422H are arranged between the MTJ21 and the MTJ22 in the X-axis direction.
  • a common selection line SL may be provided instead of providing the selection line SL1 and the selection line SL2 separately.
  • the selection line SL extends along the X-axis direction as shown in FIG. 2, and is connected to both the gate electrode 422A and the gate electrode 422B.
  • the word line WL extends along the X-axis direction and is connected to both the gate electrode 422G and the gate electrode 422H.
  • the control line CTRL is provided so as to include a portion CTRL1 extending along the Y-axis direction so as to overlap with MTJ21 and a portion CTRL2 extending along the Y-axis direction so as to overlap MTJ22. ing.
  • two bit lines BL1 and BL2 extending along the Y-axis direction are provided between the portion CTRL1 and the portion CTRL2 of the control line CTRL.
  • FIGS. 4A to 4K are plan views showing one process in the method for manufacturing the semiconductor device 1.
  • FIG. 4A to 4K are plan views showing one process in the method for manufacturing the semiconductor device 1.
  • P-type transistors PTr1-PTr4 and N-type transistors NTr1-NTr4 are formed on a substrate 41.
  • a substrate 41 on which an element isolation layer 411 is formed so as to surround the N-type well region NWEL and the P-type well region PWEL is prepared.
  • diffusion layers 412 are formed in part of the N-type well region NWEL and part of the P-type well region PWEL, respectively.
  • source electrodes 423A to 423D and drain electrodes 424A to 424D in the P-type transistors PTr1 to PTr4 and source electrodes 423E to 423H and drain electrodes 424E to 424H in the N-type transistors NTr1 to NTr4 are formed on the diffusion layer 412.
  • gate electrodes 422 (422A to 422H) are formed on the substrate 41 in the channel region between the source electrode 423 and the drain electrode 424 with the gate insulating film 421 interposed therebetween. Note that, as illustrated in FIG. 4A, some of the source electrodes 423 and the drain electrodes 424 may be shared.
  • a via V1A is formed so as to be in contact with both the upper surface of the gate electrode 422C and the upper surface of the gate electrode 422E
  • a via V1B is formed so as to be in contact with both the upper surface of the gate electrode 422D and the upper surface of the gate electrode 422F.
  • a via V1C is formed on one end of the gate electrode 422A
  • a via V1D is formed on one end of the gate electrode 422B
  • a via V1E is formed on one end of the gate electrode 422G
  • a via V1F is formed on one end of the gate electrode 422H.
  • metal layers M1A to M1P are formed at predetermined positions. Specifically, the metal layer M1A is formed over the source electrode 423C (423D), the metal layer M1B is formed over the drain electrode 424E (424F), the metal layer M1C is formed over the via V1B, and the metal layer M1D is formed.
  • a metal layer M1E is formed on the via V1A so as to connect the source electrode 423A (drain electrode 424D) and the source electrode 423F (drain electrode 424G), and the metal layer M1F is formed on the source electrode 423B (drain electrode 424C) and the source.
  • the electrode 423E (source electrode 423H) is formed so as to be connected, the metal layer M1G is formed on the via V1C, the metal layer M1H is formed on the via V1E, and the metal layer M1J is formed on the via V1D.
  • M1K is formed on via V1F, metal layer M1L is formed on drain electrode 424A, and metal layer M1M is formed on source electrode 423G.
  • the metal layer M1N is formed on the drain electrode 424B, to form the metal layer M1P on the drain electrode 424h.
  • vias V2A to V2P are formed on the metal layers M1A to M1P, respectively.
  • the metal layer M2A is formed on the via V2A
  • the metal layer M2B is formed on the via V2B
  • the metal layer M2C is formed so as to connect the via V2C and the via V2F.
  • the metal layer M2D is formed so as to connect the via V2D and the via V2E
  • the metal layer M2E is formed on the via V2G
  • the metal layer M2F is formed on the via V2H
  • the metal layer M2G is formed on the via V2J.
  • the metal layer M2H is formed on the via V2L
  • the metal layer M2J is formed on the via V2L
  • the metal layer M2K is formed on the via V2M
  • the metal layer M2L is formed on the via V2N.
  • a metal layer M2M is formed on the via V2P.
  • the via V3A is formed on the metal layer M2A
  • the via V3B is formed on the metal layer M2B
  • the via V3E is formed on the metal layer M2E
  • the via V3F is formed.
  • the via V3G is formed on the metal layer M2G
  • the via V3H is formed on the metal layer M2H
  • the via V3J is formed on the metal layer M2J
  • the via V3K is formed on the metal layer
  • a via V3L is formed on the metal layer M2L
  • a via V3M is formed on the metal layer M2M.
  • a metal layer M3A extending in the Y-axis direction is formed so as to be in contact with the upper surface of the via V3A.
  • This metal layer M3A constitutes a part of a power supply line connected to an external power supply Vdd.
  • a metal layer M3B extending in the Y-axis direction is formed so as to be in contact with the upper surface of the via V3B.
  • This metal layer M3B constitutes a part of the ground wire to be grounded.
  • metal layers M3E to M3M are formed so as to be in contact with the upper surfaces of the vias V3E to V3M, respectively.
  • vias V4E to V4M are formed on the metal layers M3E to M1M, respectively.
  • the metal layer M4A is formed so as to connect the via V4E and the via V4G
  • the metal layer M4B is formed so as to connect the via V4F and the via V4H
  • metal layers M4J to M4M are formed so as to be in contact with the upper surfaces of the vias V4J to V4M, respectively.
  • the metal layer M4A corresponds to the selection lines SL1 and SL2
  • the metal layer M4B corresponds to the word line WL.
  • MTJ21 is formed on metal layer M4J
  • MTJ22 is formed on metal layer M4L
  • via V5K is formed on metal layer M4K
  • via V5M is formed on the metal layer. Form on M4M.
  • a metal layer M5A is formed on MTJ22, a metal layer M5B is formed on via V5M, a metal layer M5C is formed on via V5K, and MTJ21 is formed.
  • a metal layer M5D is formed.
  • the metal layer M5B corresponds to the bit line BL2
  • the metal layer M5C corresponds to the bit line BL1
  • the metal layer M5A and the metal layer M5D correspond to the control line CTRL.
  • the semiconductor device 1 is completed.
  • the potential of the bit line BL1 and the potential of the bit line BL2 are made equal to be in a floating state (floating state), while the word line WL is set to a high level and the N-type transistor NTr3 and the N-type transistor NTr4 are made conductive.
  • the data written in the flip-flop circuit 10 can be read out to the bit line BL1 and the bit line BL2. However, if the power is cut off, the data written in the flip-flop circuit 10 is lost. Therefore, the data written in the flip-flop circuit 10 is permanently held in the nonvolatile storage unit 20.
  • L L
  • the components in the conductive state are drawn with solid lines, and the components in the cut-off state are drawn with broken lines.
  • the potential is L ′′.
  • a current I1 flows from the node Q7 to the control line CTRL via the P-type transistors PTr1 and MTJ21 sequentially.
  • the MTJ 21 can be brought into a low resistance state indicating the resistance value R L.
  • the data written in the flip-flop circuit 10 can be stored in the nonvolatile storage unit 20 in a nonvolatile manner. That is, after that, even when the voltage application from the power supply Vdd is cut off and the data written in the flip-flop circuit 10 is lost, the low resistance state of the MTJ 21 and the high resistance state of the MTJ 22 are maintained.
  • the data is stored in the MTJ 22 after the data is stored in the MTJ 21 first. However, the order may be changed. Further, although MTJ21 is set to a low resistance state and MTJ22 is set to a high resistance state, MTJ21 may be set to a high resistance state and MTJ22 may be set to a low resistance state.
  • the MTJ 21 in the low resistance state rises before the MTJ 22 in the high resistance state. That is, as shown in FIG. 6, after the power is turned on, current I4 and current I3 flow from the power supply to nodes Q7 and Q8, respectively.
  • the nonvolatile memory unit 20 is provided between the flip-flop circuit 10 and the control line CTRL.
  • the nonvolatile memory unit 20 includes P-type transistors PTr1 and MTJ21 connected in series with each other and P-type transistors PTr2 and MTJ22 connected in series with each other. Therefore, the number of P-type transistors and N-type transistors in the semiconductor device 1 is the same, and the plurality of P-type transistors and N-type transistors can be regularly arranged in a narrower region. Therefore, the overall configuration can be reduced in size.
  • Each of MTJ21 and MTJ22 has a so-called top pin structure in which a pinned layer P, a tunnel barrier layer I, and a free layer F are stacked (arranged) in a position close to the control line CTRL, that is, from the top. Yes. Therefore, the current characteristics of the P-type transistors PTr1 and PTr2 and the current characteristics of the MTJs 21 and 22 coincide with each other, and the problem of the asymmetry of the write current with respect to the MTJs 21 and 22 is solved.
  • the P-type transistors PTr1 and PTr2 have characteristics that a larger current flows in the direction from the control line CTRL to the nodes Q1 and Q2, and that a large current does not flow in the direction from the nodes Q1 and Q2 to the control line CTRL. .
  • a relatively small write current is sufficient when switching from the high resistance state to the low resistance state, but a relatively large write current is required when switching from the low resistance state to the high resistance state.
  • the direction in which a larger current flows in the P-type transistors PTr1 and PTr2 coincides with the direction in which a relatively large write current is required in the MTJs 21 and 22.
  • the MTJ 21 and 22 have a structure in which the pinned layer P, the tunnel barrier layer I, and the free layer F are stacked in order from a position close to the control line CTRL. Also play. In other words, when data stored in the MTJ 21 and MTJ 22 from the flip-flop circuit 10 is read again from the MTJ 21 and MTJ 22 to the flip-flop circuit 10, data inversion is prevented. This will be described in detail with reference to FIGS. 7A and 7B and a reference example of FIG.
  • a current I1 flows from the node Q7 to the control line CTRL through the P-type transistor PTr1 and the MTJ 121 sequentially.
  • the MTJ 121 can be brought into a high resistance state indicating the resistance value R H.
  • a current I2 flows from the control line CTRL to the node Q8 via the MTJ 122 and the P-type transistor PTr2 sequentially.
  • the MTJ 122 can be brought into a low resistance state indicating the resistance value R L.
  • Data stored in the nonvolatile storage unit 20 in a nonvolatile manner can be read back (restored) into the flip-flop circuit 10 as follows.
  • a method for reading data stored in the MTJ 121 and the MTJ 122 to the flip-flop circuit 10 will be described with reference to FIG.
  • MTJ 121 is in a high resistance state indicating resistance value R H
  • MTJ 122 is in a low resistance state indicating resistance value R L.
  • the MTJ 122 in the low resistance state rises before the MTJ 121 in the high resistance state. That is, as shown in FIG. 8, after the power is turned on, current I4 and current I3 flow from the power supply to nodes Q7 and Q8, respectively.
  • the current I5 flowing from the node Q7 to the control line CTRL is smaller than the current I6 flowing from the node Q8 to the control line CTRL (I5 ⁇ I6).
  • the MTJs 21 and 22 having the predetermined stacking order are provided as described above, the data stored in the nonvolatile storage unit 20 from the flip-flop circuit 10 is stored in the nonvolatile storage unit.
  • data inversion is prevented and accurate data reproduction is possible.
  • FIG. 9A is a circuit diagram of a semiconductor device 1A that is a first modification of the semiconductor device 1 described above
  • FIG. 9B is a plan view of the semiconductor device 1A
  • FIG. 9C is a cross-sectional view of the main part of the semiconductor device 1A.
  • FIG. 9B shows a hierarchy including the gate electrode 422 and the like, and wirings in the other hierarchy are not shown by broken lines or thick solid lines.
  • FIG. 9C shows a cross section in the direction of the arrow along the IXC-IXC cutting line shown in FIG. 9B.
  • the MTJ21 is provided between the P-type transistor PTr1 and the control line CTRL, and the MTJ22 is provided between the P-type transistor PTr2 and the control line CTRL.
  • MTJ21 is provided between P-type transistor PTr1 and node Q1
  • MTJ22 is provided between P-type transistor PTr2 and node Q2.
  • the MTJ 21 and the MTJ 22 have the pinned layer P, the tunnel barrier layer I, and the free layer F stacked (in a line) in order from a position close to the control line CTRL. For this reason, the semiconductor device 1 ⁇ / b> A can obtain the same effects as the semiconductor device 1.
  • the MTJ 21 and MTJ 22 in the semiconductor device 1A have a cross-sectional structure in which a tunnel barrier layer I as an intermediate layer and a free layer F as an upper layer are sequentially formed on a pinned layer P as a lower layer as shown in FIG. 9C. It is preferable to have a stacked so-called bottom pin structure. This is because the length of the wiring connecting the MTJ 21 and 22 and the nodes Q1 and Q2 and the wiring connecting the MTJ 21 and 22 and the P-type transistors PTr1 and PTr2 is shortened, which is advantageous for downsizing the entire configuration.
  • the MTJ 21 when data is stored in the nonvolatile storage unit 20, the MTJ 21 can be in a low resistance state and the MTJ 22 can be in a high resistance state. That is, writing to the MTJ 21 and the MTJ 22 can be performed collectively.
  • data inversion when data is read from the nonvolatile storage unit 20, data inversion is prevented, and the state before the power is shut off is accurately reproduced.
  • FIG. 10A shows a circuit configuration of the semiconductor device 2.
  • FIG. 10B illustrates a cross-sectional configuration of the main part of the semiconductor device 2.
  • the MTJs 21 and 22 are used as the nonvolatile memory elements.
  • the variable resistance elements 61 and 62 having a laminated structure of an ion layer, an insulating layer, and an electrode layer are used instead of the MTJs 21 and 22. Except for this point, the semiconductor device 2 has the same configuration as that of the semiconductor device 1. In the following description, components corresponding to those of the semiconductor device 1 of the first embodiment will be described with the same reference numerals.
  • each of the resistance change elements 61 and 62 includes an electrode layer 65, an insulating layer 64, and an ion layer 63 that are sequentially stacked from a position close to the control line CTRL.
  • the variable resistance elements 61 and 62 in the semiconductor device 2 have a cross-sectional structure in which an insulating layer 64 and an electrode layer 65 are sequentially laminated on an ion layer 63 as a lower layer as shown in FIG. 10B. It is good to have.
  • the ion layer 63 is a layer made of, for example, CuTe and supplies ions (for example, Cu 2+) that move to the electrode layer 65 through the insulating layer 64.
  • the resistance change elements 61 and 62 show a resistance change due to the movement amount of the ions.
  • FIGS. 11A and 11B A method of storing data written in the flip-flop circuit 10 in the resistance change element 61 and the resistance change element 62 in the nonvolatile storage unit 20 will be described with reference to FIGS. 11A and 11B.
  • the control unit 30 performs writing to the nonvolatile storage unit 20 by performing the following operation before cutting off the voltage application from the power supply Vdd.
  • the components in the conductive state are drawn with solid lines, and the components in the cut-off state are drawn with broken lines.
  • the potential is L ′′.
  • a current I1 flows from the node Q7 to the control line CTRL via the P-type transistor PTr1 and the resistance change element 61 sequentially.
  • the resistance change element 61 can be brought into a low resistance state indicating the resistance value R L.
  • current I2 flows from control line CTRL to node Q8 via resistance change element 62 and P-type transistor PTr2 sequentially.
  • the resistance change element 62 can be brought into a high resistance state indicating a resistance value R H (> R L ).
  • the current I2 flows in the order of the electrode layer 65, the insulating layer 64, and the ion layer 63, that is, copper ions Cu 2+ move away from the electrode layer 65 toward the ion layer 63. .
  • the data written in the flip-flop circuit 10 can be stored in the nonvolatile storage unit 20 in the nonvolatile manner also in the semiconductor device 2. Similarly to the semiconductor device 1, in the semiconductor device 2, data stored in the nonvolatile storage unit 20 in a nonvolatile manner can be read (restored) again into the flip-flop circuit 10.
  • each of the resistance change element 61 and the resistance change element 62 has a structure in which the electrode layer 65, the insulating layer 64, and the ion layer 63 are stacked (arranged) in order from a position close to the control line CTRL. For this reason, when data stored in the MTJ 21 and MTJ 22 from the flip-flop circuit 10 is read again from the MTJ 21 and MTJ 22 to the flip-flop circuit 10, data inversion is prevented. Therefore, high operational reliability is ensured.
  • FIG. 12A is a circuit diagram of a semiconductor device 2A which is a modification of the semiconductor device 2 described above.
  • FIG. 12B shows a cross-sectional configuration of the main part of the semiconductor device 2A.
  • the resistance change element 61 is provided between the P-type transistor PTr1 and the control line CTRL
  • the resistance change element 62 is provided between the P-type transistor PTr2 and the control line CTRL.
  • the resistance change element 61 is provided between the P-type transistor PTr1 and the node Q1
  • the resistance change element 62 is provided between the P-type transistor PTr2 and the node Q2.
  • the resistance change element 61 and the resistance change element 62 have the electrode layer 65, the insulating layer 64, and the ion layer 63 stacked (arranged) in order from a position close to the control line CTRL. It has a structure.
  • the semiconductor device 2 ⁇ / b> A can obtain the same effects as the semiconductor device 2.
  • the variable resistance elements 61 and 62 in the semiconductor device 2A have a cross-sectional structure in which an insulating layer 64 and an ion layer 63 are sequentially stacked on an electrode layer 65 as a lower layer as shown in FIG. 12B. It is good to have.
  • FIG. 13 illustrates a cross-sectional configuration of a main part of the semiconductor device 3 and illustrates a portion corresponding to FIG. 3 that represents the semiconductor device 1 of the first embodiment.
  • the semiconductor device 3 has a bonded structure in which, for example, a substrate unit U1 including a P-type transistor PTr1 and a P-type transistor PTr2 and a substrate unit U2 including MTJ21 and MTJ22 are bonded.
  • a substrate unit U1 including a P-type transistor PTr1 and a P-type transistor PTr2 and a substrate unit U2 including MTJ21 and MTJ22 are bonded.
  • the bonding surface BS1 in the substrate unit U1 and the bonding surface BS2 in the substrate unit U2 are bonded to face each other.
  • the bonding surface BS1 and the bonding surface BS2 are bonded via an insulating thin film ZZ formed by, for example, an atomic layer deposition method (hereinafter referred to as ALD method).
  • ALD method atomic layer deposition method
  • the bonding surface BS1 and the bonding surface BS2 may be in direct contact without interposing the insulating thin film ZZ.
  • the P-type transistors PTr2 and MTJ22 are omitted, and the cross section including the P-type transistors PTr1 and MTJ21 is illustrated, but the configuration of the cross section including the P-type transistors PTr2 and MTJ22 is the same as this. Accordingly, a cross section including the P-type transistors PTr1 and MTJ21 will be described below.
  • the substrate unit U1 is obtained by sequentially forming an element formation layer 42 including a P-type transistor PTr1 and a wiring layer 43 on a substrate 41 made of a semiconductor material such as single crystal silicon.
  • the surface of the wiring layer 43 constitutes the bonding surface BS1.
  • the element formation layer 42 may further include a flip-flop circuit 30 in addition to the selection lines SL1 and SL2.
  • a channel region and a pair of diffusion layers 412A and 412B constituting a part of the P-type transistor PTr1 are formed in an element region surrounded by the element isolation layer 411.
  • the element isolation layer 411 is an insulating film made of, for example, a silicon oxide film (SiO 2 ), and is formed by, for example, STI (Shallow Trench Isolation).
  • the pair of diffusion layers 412A and 412B are formed by diffusing impurities in, for example, silicon.
  • a gate insulating film 421 and a gate electrode 422 are sequentially stacked on the channel region, and a source electrode 423 and a drain electrode 424 are formed on the pair of diffusion layers 412A and 412B.
  • the gate insulating film 421, the gate electrode 422, the source electrode 423, and the drain electrode 424 are embedded with an insulating layer 425. However, the surface of the source electrode 423 and the surface of the drain electrode 424 are both exposed at the interface between the element formation layer 42 and the wiring layer 43.
  • the wiring layer 43 includes a wiring 431 in contact with the surface of the source electrode 423, a wiring 432 in contact with the surface of the drain electrode 424, a pad 433, and a connection portion 434 that connects the wiring 432 and the pad 433.
  • the wiring 431, the wiring 432, the pad 433, and the connection portion 434 are embedded with insulating layers 435 and 436. However, the pad 433 has a surface exposed to the joint surface BS1.
  • the gate insulating film 421 is made of, for example, a silicon oxide film.
  • the gate electrode 422, the source electrode 423, the drain electrode 424, the wirings 431 and 432, the pad 433, and the connection portion 434 are, for example, Cu (copper), Al (aluminum), Au (gold), Pt (platinum), Ti ( Titanium), Mo (molybdenum), Ta (tantalum), W (tungsten), TiN, TiW, WN, or a single layer structure or a multilayer structure made of a highly conductive nonmagnetic material such as silicide.
  • PVD such as sputtering Formed by law.
  • the substrate unit U2 is formed by sequentially forming a wiring layer 52 including a control line CTRL, an element formation layer 53 including MTJ21, and a wiring layer 54 on a substrate 51 made of, for example, an insulating material.
  • the surface of the wiring layer 54 constitutes the bonding surface BS2.
  • the wiring layer 52 is configured such that a wiring 521 such as a control line CTRL and a connection portion 522 including a back surface connected to the wiring 521 are embedded in the insulating layers 523A to 523C.
  • the surface of the connection portion 522 is exposed at the interface between the wiring layer 52 and the element formation layer 53.
  • the element formation layer 53 includes a wiring 531 including a back surface in contact with the surface of the connection portion 522 and an MTJ 21 including a back surface in contact with the surface of the wiring 531.
  • the wiring 531 and the MTJ 21 are embedded with an insulating layer 532.
  • the wiring layer 54 includes a pad 541 having a surface exposed to the bonding surface BS2, and a connection portion 542 that connects the MTJ 21 and the pad 541.
  • the back surface of the connection part 542 is in contact with the surface of the MTJ 21.
  • the pad 541 and the connection portion 542 are embedded with an insulating layer 543.
  • the pad 541 has a surface exposed to the joint surface BS2.
  • Cu copper
  • Al aluminum
  • Au gold
  • Pt platinum
  • Ti titanium
  • Mo mobdenum
  • It has a single layer structure or a multilayer structure made of a highly conductive nonmagnetic material such as (tantalum), W (tungsten), TiN, TiW, WN, or silicide, and is formed by, for example, a PVD method such as a sputtering method.
  • a highly conductive nonmagnetic material such as (tantalum), W (tungsten), TiN, TiW, WN, or silicide
  • FIGS. 14A to 14C are plan views showing one process in the method for manufacturing the semiconductor device 3, respectively.
  • an element formation layer 42 including P-type transistors PTr1 to PTr4 and N-type transistors NTr1 to NTr4 and a wiring layer 43 are sequentially formed on a substrate 41 to obtain a substrate unit U1.
  • an insulating thin film ZZ1 is formed so as to cover the bonding surface BS1 using, for example, an ALD method.
  • a first reactant and a second reactant containing constituent elements of a thin film to be formed are prepared.
  • the film forming process there are a first process in which a gas containing a first reactant is supplied and subjected to an adsorption reaction on the substrate, and a second process in which a gas containing a second reactant is supplied and subjected to an adsorption reaction.
  • an inert gas is allowed to flow to purge unadsorbed reactants.
  • one atomic layer is deposited and repeated to form a film with a desired film thickness. Note that either the first step or the second step may be performed first.
  • the insulating thin film ZZ1 is made of an oxide film (SiO 2 , HfO 2, etc.)
  • the first reactant is an Si-containing reactant or an Hf-containing reactant
  • the second reactant is an O-containing reactant.
  • the insulating thin film ZZ1 made of SiO 2 or HfO 2 is formed by alternately repeating the process of supplying these reactants and causing an adsorption reaction.
  • the Si-containing reactant a substance that can be supplied in a gaseous state, such as silane (SiH 4 ) or dichlorosilane (H 2 SiCl 2 ), is used. Tetrakisdimethylaminohafnium (Hf [N (CH 3 ) 2 ] 4 etc. is used as the Hf-containing reactant, and water vapor gas, ozone gas, etc. are used as the O-containing reactant.
  • silane SiH 4
  • dichlorosilane H 2 SiCl 2
  • Tetrakisdimethylaminohafnium (Hf [N (CH 3 ) 2 ] 4 etc. is used as the Hf-containing reactant
  • water vapor gas, ozone gas, etc. are used as the O-containing reactant.
  • the first reactant is an Si-containing reactant and the second reactant is an N-containing reactant.
  • the insulating thin film ZZ1 made of a nitride film (SiN) is formed.
  • nitrogen gas or ammonia gas is used as the N-containing reactant.
  • steam gas, ozone gas, or the like is used as the O-containing reactant.
  • an extremely thin and homogeneous insulating thin film ZZ1 can be formed so as to cover the bonding surface BS1.
  • the substrate unit U2 is formed on the substrate 51 by sequentially forming the wiring layer 52 including the control line CTRL, the element forming layer 53 including the MTJ 21, and the wiring layer 54. obtain.
  • the insulating thin film ZZ2 is formed so as to cover the bonding surface BS2 using, for example, the above-described ALD method.
  • the substrate unit U1 and the substrate unit U2 are bonded together.
  • the substrate unit U2 is turned upside down so that the insulating thin film ZZ1 of the substrate unit U1 and the insulating thin film ZZ2 of the substrate unit U2 face each other.
  • alignment in the in-plane direction is performed so that the pad 433 and the pad 541 face each other.
  • the insulating thin film ZZ1 and the insulating thin film ZZ2 are brought into contact with each other, and heat treatment is performed while keeping the contact.
  • the heat treatment is held at 200 ° C. to 600 ° C. for about 1 to 5 hours. Such heat treatment may be performed in a pressurized atmosphere. Alternatively, the pad 433 and the pad 541 may be urged so as to press each other. Thereby, the insulating thin film ZZ1 and the insulating thin film ZZ2 are joined to form an integrated insulating thin film ZZ. As a result, the bonding of the substrate unit U1 and the substrate unit U2 is completed.
  • the insulating thin film ZZ1 and the insulating thin film ZZ2 may be made of the same material or different materials.
  • Such a semiconductor device 3 can also exhibit the same function as the semiconductor device 1 of the first embodiment.
  • the semiconductor device 3 when the MTJs 21 and 22 are formed on the substrate 51 in the substrate unit U2, the pinned layer P, the tunnel barrier layer I, and the free layer F can be stacked in this order. Therefore, compared with the case where the free layer F, the pinned layer P, and the tunnel barrier layer I are laminated in this order, the MTJs 21 and 22 having excellent responsiveness and operational stability can be obtained relatively easily.
  • FIG. 15A illustrates a cross-sectional configuration of the main part of the semiconductor device 4
  • FIG. 15B illustrates a plan configuration of the main part of the semiconductor device 4.
  • FIG. 15A corresponds to a cross-sectional view in the arrow direction along the XVA-XVA cutting line shown in FIG. 15B.
  • Fin-FET fin field effect transistor
  • Semiconductor device 4 uses Fin-FET 80 as P-type transistors PTr1-PTr4 and N-type transistors NTr1-NTr4. Except for this point, the semiconductor device 4 has the same configuration as that of the semiconductor device 1.
  • the Fin-FET 80 is provided in the first layer LV21 on the substrate 41 including the element isolation layer 411, for example.
  • the Fin-FET 80 includes, for example, a fin 81 made of Si (silicon), a gate electrode 82G, a source electrode 82S, and a drain electrode 82D, and is embedded in the insulating film Z11.
  • the fins 81 have a flat plate shape, and a plurality of the fins 81 are erected so that the back surface thereof is in contact with the substrate 41 made of a semiconductor material.
  • the plurality of fins 81 extend in the X-axis direction and are arranged in the Y-axis direction.
  • the gate electrode 82G, the source electrode 82S, and the drain electrode 82D are all extended so as to straddle the fin 81 in the Y-axis direction intersecting with the extending direction of the fin 81.
  • the gate electrode 82G, the source electrode 82S, and the drain electrode 82D all cover a surface other than the back surface of the fin 81, that is, a surface other than the surface where the fin 81 contacts the substrate 41.
  • the second hierarchy LV22 is formed on the second hierarchy LV21.
  • contact layers 83G, 83S, and 83D connected to the gate electrode 82G, the source electrode 82S, and the drain electrode 82D, respectively, are provided.
  • the insulating layer Z12 occupies the periphery of the contact layers 83G, 83S, 83D.
  • the Fin-FET 80 By using such a Fin-FET 80, it is possible to suppress short channel characteristics as compared with a planar transistor on a bulk substrate.
  • the gate electrode 82G, the source electrode 82S, and the drain electrode 82D are regularly arranged. Therefore, the P-type transistors PTr1-PTr4 and the N-type transistors NTr1-NTr4 can be formed in a narrower region, and a highly integrated semiconductor device 4 can be obtained.
  • FIG. 16 illustrates a cross-sectional configuration of the semiconductor device 5 according to the fifth embodiment of the present disclosure.
  • the semiconductor device 5 differs from the semiconductor device 4 of the fourth embodiment in that it includes a transistor 80A that is a nano-wire FET instead of the Fin-FET 80.
  • the insulating film Z ⁇ b> 10 is provided between the back surface 81 ⁇ / b> B of the fin 81 and the substrate 41.
  • an electrode 84 is embedded in a part of the substrate 41.
  • the gate electrode 84 is buried at a position facing the gate electrode 82G across the insulating film Z10.
  • Other aspects are the same as those of the semiconductor device 4.
  • Such a semiconductor device 5 can also be highly integrated.
  • the flip-flop circuit of the present disclosure is not limited to the one described in the above embodiment and the like.
  • a master-slave flip-flop circuit 70 having D latch circuits 71 and 72 can be employed as in the semiconductor device 6 shown in FIG.
  • the positions of the MTJ 21 and the P-type transistor PTr1 may be interchanged, or the positions of the MTJ 22 and the P-type transistor PTr2 may be interchanged.
  • the resistance change elements 61 and 62 described in the second embodiment may be employed.
  • the present disclosure does not need to include all of the components described in the above embodiment, and may further include other components.
  • each component described in the above embodiment is not limited, and other materials, thickness, and forming method may be used.
  • a flip-flop having a ring structure in which a first inverter circuit, a first connection line including a first node, a second inverter circuit, and a second connection line including a second node are sequentially connected.
  • Circuit, Control lines A first P-type transistor provided between the first node and the control line;
  • a first nonvolatile memory element provided between the first node and the control line and connected in series with the first P-type transistor;
  • a second P-type transistor provided between the second node and the control line;
  • a second non-volatile memory element provided between the second node and the control line and connected in series with the second P-type transistor;
  • the first nonvolatile memory element includes a first magnetic tunnel junction element including a first pinned layer, a first tunnel barrier layer, and a first free layer arranged in order from a position close to the control line, or
  • a first variable resistance element including a first electrode layer, a first insulating layer, and a first ion layer arranged in order from
  • the first nonvolatile memory element is located between the first P-type transistor and the control line, and is in a second level above the first level including the first P-type transistor.
  • the first magnetic tunnel junction element including the first free layer, the first tunnel barrier layer, and the first pinned layer, which are provided and sequentially stacked from a position close to the first layer, Or the first variable resistance element including the first ion layer, the first insulating layer, and the first electrode layer stacked in order from a position close to the first layer
  • the second nonvolatile memory element is located between the second P-type transistor and the control line, and the second nonvolatile memory element is located above the first layer including the second P-type transistor.
  • the second magnetic tunnel junction including the second free layer, the second tunnel barrier layer, and the second pinned layer which are provided in a hierarchy and are sequentially stacked from a position close to the first hierarchy
  • the second variable resistance element including the element or the second ion layer, the second insulating layer, and the second electrode layer stacked in order from a position close to the first layer.
  • the first nonvolatile memory element is located between the first P-type transistor and the first node, and a second level higher than a first level including the first P-type transistor.
  • the first magnetic tunnel junction including the first pinned layer, the first tunnel barrier layer, and the first free layer that are provided in a hierarchy and are sequentially stacked from a position close to the first hierarchy
  • the first variable resistance element including the element, or the first electrode layer, the first insulating layer, and the first ion layer stacked in order from a position close to the first layer;
  • the second nonvolatile memory element is located between the second P-type transistor and the second node, and the second nonvolatile memory element is located above the first hierarchy including the second P-type transistor.
  • the second magnetic layer including the second pinned layer, the second tunnel barrier layer, and the second free layer, which are provided in two layers and are sequentially stacked from a position close to the first layer.
  • the first P-type transistor has a pair of first diffusion regions connected to the control line and the first nonvolatile memory element, respectively.
  • the semiconductor device according to (4), wherein the second P-type transistor has a pair of second diffusion regions connected to the control line and the second nonvolatile memory element, respectively.
  • the first inverter circuit includes a third P-type transistor and a first N-type transistor connected in parallel to each other, The semiconductor device according to any one of (1) to (5), wherein the second inverter circuit includes a fourth P-type transistor and a second N-type transistor connected in parallel to each other.
  • a power supply terminal connected to a power supply for applying a voltage to the first inverter circuit and the second inverter circuit; A control unit, and Before the control unit shuts off the power supply, By turning on the first P-type transistor and setting the control line to a first potential and allowing a first current to flow from the first node to the control line, the first non-volatile property
  • the storage element is set to a first resistance state indicating a first resistance value
  • the second P-type transistor is turned on, and the control line is set to a second potential equal to or higher than the first potential, and a second current flows from the control line to the second node.
  • the semiconductor device according to (7), wherein the second nonvolatile memory element is set to a second resistance state having a second resistance value higher than the first resistance value.
  • the control unit turns on the first P-type transistor and the second P-type transistor and sets the control line to the second potential, and then turns on the power and turns on the first P-type transistor.
  • the semiconductor device according to (8), wherein the potential of the first node and the potential of the second node are set by applying a voltage to the inverter circuit and the second inverter circuit.
  • the first to fourth P-type transistors have first to fourth gate electrodes, respectively.
  • the first to fourth N-type transistors have fifth to eighth gate electrodes, respectively.
  • the first to eighth gate electrodes all extend along the first direction.
  • the semiconductor device according to (7) above (11) A P-type well region; and an N-type well region adjacent to the P-type well region in the first direction; The first to fourth P-type transistors are disposed in the N-type well region, The first to fourth N-type transistors are disposed in the P-type well region, The first to fourth gate electrodes are arranged in a second direction orthogonal to the first direction, The semiconductor device according to (10), wherein the fifth to eighth gate electrodes are arranged so as to be aligned in the second direction.
  • a power supply terminal connected to a power supply for applying a voltage to the first inverter circuit and the second inverter circuit; A ground terminal, and The power supply terminal is provided between any one of the first to fourth gate electrodes and the other one of the first to fourth gate electrodes in the second direction. And The ground terminal is provided between any one of the fifth to eighth gate electrodes and the other one of the fifth to eighth gate electrodes in the second direction.
  • a selection line connected to both the first gate electrode and the second gate electrode and extending along the second direction; A word line connected to both the seventh gate electrode and the eighth gate electrode and extending along the second direction; A first bit line connected to the third N-type transistor and extending along the first direction;
  • a power supply terminal connected to a power supply for applying a voltage to the first inverter circuit and the second inverter circuit; The semiconductor device according to (9), wherein the control unit sets the control line as a ground potential as the first potential, and sets the potential of the power source as the second potential.
  • a power supply terminal connected to a power supply for applying a voltage to the first inverter circuit and the second inverter circuit;
  • the first substrate unit includes a first substrate, the first P-type transistor and the second P-type transistor formed on the first substrate,
  • the second substrate unit includes a second substrate, the first nonvolatile memory element formed on the second substrate, and the second nonvolatile memory element.
  • the first substrate unit has a first pad exposed on a first bonding surface facing the second substrate unit;
  • a flip-flop having a ring structure in which a first inverter circuit, a first connection line including a first node, a second inverter circuit, and a second connection line including a second node are sequentially connected.
  • a first first conductivity type transistor provided between the first node and the control line; A first nonvolatile memory element provided between the first node and the control line and connected in series with the first first conductivity type transistor; A second first-conductivity-type transistor provided between the second node and the control line; A second nonvolatile memory element provided between the second node and the control line and connected in series with the second first conductivity type transistor; A first bit line; A first second conductivity type transistor provided between the first bit line and the first connection line; A second bit line; A second second conductivity type transistor provided between the second bit line and the second connection line;
  • the first inverter circuit includes a third first conductivity type transistor and a third second conductivity type transistor connected in parallel to each other,
  • the second inverter circuit includes a fourth first conductivity type transistor and a fourth second conductivity type transistor connected in parallel to each other.
  • a semiconductor substrate The first to fourth P-type transistors and the first to fourth N-type transistors are each extended with a gate electrode, a source electrode and a drain electrode extending in a first direction, and with a second direction.
  • the back surfaces of the fin, gate electrode, source electrode and drain electrode are in contact with the semiconductor substrate,
  • the gate device, the source electrode, and the drain electrode all cover a surface other than the back surface of the fin.
  • the semiconductor device according to any one of (10) to (14).

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Abstract

　この半導体装置は、第１のインバータ回路、第１のノードを含む第１の接続線、第２のインバータ回路、第２のノードを含む第２の接続線が順に接続された環状構造を有するフリップフロップ回路と、制御線と、第１のノードと制御線との間において直列接続された第１のＰ型トランジスタおよび第１の不揮発性記憶素子と、第２のノードと制御線との間において直列接続された第２のＰ型トランジスタおよび第２の不揮発性記憶素子とを備える。不揮発性記憶素子は、制御線と近い位置から順に並ぶピンド層とトンネルバリア層とフリー層とを含む磁気トンネル接合素子である。

Description

半導体装置
　本開示は、不揮発性記憶素子とフリップフロップ回路とを備えた半導体装置に関する。
　従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを含む半導体集積回路において、その高集積化や動作速度の高速化が検討されている。近年では、低消費電力の観点から揮発性メモリから不揮発性メモリへの転換が検討されており、例えば揮発性メモリであるＳＲＡＭ（Static Random Access Memory）と不揮発性メモリである磁気トンネル接合素子とを組み合わせた半導体装置の開発が進められている（例えば特許文献１参照）。
国際公開第２００９／０２８２９８号明細書
　しかしながら、特許文献１では、２つのＰ型ＦＥＴと４つのＮ型ＦＥＴとを含むＳＲＡＭ回路にさらに２つのＮ型ＦＥＴと２つの磁気トンネル接合素子とを組み合わせるようにしているので、半導体装置全体の占有面積が大きなものとなってしまい、小型化の妨げとなる。
　したがって、高集積化に適した構造を有する半導体装置を提供することが望ましい。
　本開示の一実施形態としての半導体装置は、第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、制御線と、第１のノードと制御線との間に設けられた第１のＰ型トランジスタと、第１のノードと制御線との間に設けられ、第１のＰ型トランジスタと直列接続される第１の不揮発性記憶素子と、第２のノードと制御線との間に設けられた第２の第１導電型トランジスタと、第２のノードと制御線との間に設けられ、第２のＰ型トランジスタと直列接続される第２の不揮発性記憶素子とを備える。第１の不揮発性記憶素子は、制御線と近い位置から順に並ぶ第１のピンド層と第１のトンネルバリア層と第１のフリー層とを含む第１の磁気トンネル接合素子、または制御線と近い位置から順に並ぶ第１の電極層と第１の絶縁層と第１のイオン層とを含む第１の抵抗変化素子であり、第２の不揮発性記憶素子は、制御線と近い位置から順に並ぶ第２のピンド層と第２のトンネルバリア層と第２のフリー層とを含む第２の磁気トンネル接合素子、または制御線と近い位置から順に並ぶ第２の電極層と第２の絶縁層と第２のイオン層とを含む第２の抵抗変化素子である。
　本開示の一実施形態としての半導体装置では、フリップフロップ回路と制御線との間に、互いに直列接続されたＰ型トランジスタおよび不揮発性記憶素子のユニットが２組設けられている。このため、全体構成のコンパクト化が図られている。また、各不揮発性記憶素子が所定の順序で並ぶ複数の層を含む磁気トンネル接合素子もしくは抵抗変化素子であるので、フリップフロップ回路から不揮発性記憶素子にストアされたデータを不揮発性記憶素子からフリップフロップ回路へリストアする際、データの反転が防止される。
　本開示の一実施形態としての他の半導体装置は、第１のインバータ回路と第１のノードを含む第１の接続線と第２のインバータ回路と第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、制御線と、第１のノードと制御線との間に設けられた第１の第１導電型トランジスタと、第１のノードと制御線との間に設けられ第１の第１導電型トランジスタと直列接続される第１の不揮発性記憶素子と、第２のノードと制御線との間に設けられた第２の第１導電型トランジスタと、第２のノードと制御線との間に設けられ第２の第１導電型トランジスタと直列接続される第２の不揮発性記憶素子と、第１のビット線と、第１のビット線と第１の接続線との間に設けられた第１の第２導電型トランジスタと、第２のビット線と、第２のビット線と第２の接続線との間に設けられた第２の第２導電型トランジスタとを備える。第１のインバータ回路は、互いに並列接続された第３の第１導電型トランジスタおよび第３の第２導電型トランジスタを含み、第２のインバータ回路は、互いに並列接続された第４の第１導電型トランジスタおよび第４の第２導電型トランジスタを含む。
　本開示の一実施形態としての他の半導体装置では、第１導電型トランジスタの数と第２導電型トランジスタの数とのバランスが図られているので、全体構成のコンパクト化に有利である。
　本開示の一実施形態としての半導体装置によれば、高集積化を図ることができる。なお、本開示の効果はこれに限定されるものではなく、以下の記載のいずれの効果であってもよい。
本開示の第１の実施の形態に係る半導体装置の構成例を表す回路図である。 図１に示した半導体装置の構成例を表す平面図である。 図１に示した半導体装置の要部の構成例を表す断面図である。 図１に示した半導体装置の製造方法における一工程を表す平面図である。 図４Ａに続く一工程を表す断面図である。 図４Ｂに続く一工程を表す断面図である。 図４Ｃに続く一工程を表す断面図である。 図４Ｄに続く一工程を表す断面図である。 図４Ｅに続く一工程を表す断面図である。 図４Ｆに続く一工程を表す断面図である。 図４Ｇに続く一工程を表す断面図である。 図４Ｈに続く一工程を表す断面図である。 図４Ｊに続く一工程を表す断面図である。 図１に示した半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための説明図である。 図１に示した半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための他の説明図である。 図１に示した半導体装置において、不揮発性記憶素子に記憶されたデータを読み出す方法を説明するための説明図である。 参考例としての半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための説明図である。 参考例としての半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための他の説明図である。 参考例としての半導体装置において、不揮発性記憶素子に記憶されたデータを読み出す方法を説明するための説明図である。 本開示の第１の実施の形態に係る半導体装置の第１の変形例を表す回路図である。 図９Ａに示した半導体装置の構成例を表す平面図である。 図９Ａに示した半導体装置の要部の構成例を表す断面図である。 本開示の第２の実施の形態に係る半導体装置の構成例を表す回路図である。 図１０Ａに示した半導体装置の要部の構成例を表す断面図である。 図１０に示した半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための説明図である。 図１０に示した半導体装置において、不揮発性記憶素子にデータを記憶させる方法を説明するための他の説明図である。 本開示の第２の実施の形態に係る半導体装置の変形例を表す回路図である。 図１２Ａに示した半導体装置の要部の構成例を表す断面図である。 本開示の第３の実施の形態に係る半導体装置の構成例を表す断面図である。 図１３に示した半導体装置の製造方法における一工程を表す平面図である。 図１４Ａに続く一工程を表す断面図である。 図１４Ｂに続く一工程を表す断面図である。 本開示の第４の実施の形態に係る半導体装置の要部構成例を表す断面図である。 図１５Ａに示した半導体装置の要部構成例を表す平面図である。 本開示の第５の実施の形態に係る半導体装置の要部構成例を表す断面図である。 その他の変形例としての半導体装置の構成例を表す回路図である。
　以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（トップピン構造のＭＴＪ素子を有する半導体装置）
２．第１の実施の形態の第１の変形例（ＭＴＪ素子の配置を変更した変形例）
３．第１の実施の形態の第２の変形例（中間電位でＭＴＪ素子への書き込みを一括して行うようにした例）
４．第２の実施の形態（ＲｅＲＡＭ素子を有する半導体装置）
５．第２の実施の形態の変形例（ＲｅＲＡＭ素子の配置を変更した変形例）
６．第３の実施の形態（貼り合わせ構造を採用した半導体装置）
７．第４の実施の形態（Ｆｉｎ－ＦＥＴを採用した半導体装置）
８．第５の実施の形態（ナノワイヤＦＥＴを採用した半導体装置）
９．その他の変形例（フリップフロップ回路の変形例）
＜１．第１の実施の形態＞
［半導体装置１の構成］
　図１から図３を参照して、本開示の第１の実施の形態としての半導体装置１の構成について説明する。図１は、半導体装置１の回路構成を表したものである。図２は、半導体装置１の平面構成を表したものである。さらに、図３は、図２に示したIII－III切断線に沿った矢視方向の断面図に相当する。
　半導体装置１は、インバータ回路１１およびインバータ回路１２を有するフリップフロップ回路１０と、磁気トンネル接合素子（ＭＴＪ：Magnetic Tunnel Junctions）２１および第２の不揮発性記憶素子の一具体例としてのＭＴＪ２２を有する不揮発性記憶部２０と、制御部３０とを備える。ここで、ＭＴＪ２１は本開示の「第１の不揮発性記憶素子」の一具体例であり、ＭＴＪ２２は本開示の「第２の不揮発性記憶素子」の一具体例である。
　半導体装置１は、ワード線ＷＬ、ビット線ＢＬ１，ＢＬ２、選択線ＳＬおよび制御線ＣＴＲＬをさらに備える。
（フリップフロップ回路１０の構成）
　フリップフロップ回路１０は、インバータ回路１１と、ノードＱ１を含む接続線ＣＬ１と、インバータ回路１２と、ノードＱ２を含む接続線ＣＬ２とが順に接続された環状構造を有する。インバータ回路１１は、互いに並列接続されたＰ型トランジスタＰＴｒ３およびＮ型トランジスタＮＴｒ１を含み、インバータ回路１２は、互いに並列接続されたＰ型トランジスタＰＴｒ４およびＮ型トランジスタＮＴｒ２を含むものである。ここでいうトランジスタは、例えばＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。より具体的には、インバータ回路１１では、Ｐ型トランジスタＰＴｒ３のゲート電極とＮ型トランジスタＮＴｒ１のゲート電極とがノードＱ３において接続され、Ｐ型トランジスタＰＴｒ３のソース電極またはドレイン電極の一方と、Ｎ型トランジスタＮＴｒ１のソース電極またはドレイン電極の一方とがノードＱ４において接続されている。Ｐ型トランジスタＰＴｒ３のソース電極またはドレイン電極の他方は電源端子Ｔ１を介して外部の電源Ｖｄｄと接続され、Ｎ型トランジスタＮＴｒ１のソース電極またはドレイン電極の他方は接地されている。同様に、インバータ回路１２では、Ｐ型トランジスタＰＴｒ４のゲート電極とＮ型トランジスタＮＴｒ２のゲート電極とがノードＱ５において接続され、Ｐ型トランジスタＰＴｒ４のソース電極またはドレイン電極の一方と、Ｎ型トランジスタＮＴｒ２のソース電極またはドレイン電極の一方とがノードＱ６において接続されている。Ｐ型トランジスタＰＴｒ４のソース電極またはドレイン電極の他方は電源端子Ｔ２を介して電源Ｖｄｄと接続され、Ｎ型トランジスタＮＴｒ２のソース電極またはドレイン電極の他方は接地されている。
（不揮発性記憶部２０の構成）
　不揮発性記憶部２０は、ノードＱ１と制御線ＣＴＲＬとの間に設けられ、ＭＴＪ２１と直列接続されるＰ型トランジスタＰＴｒ１をさらに有している。また、不揮発性記憶部２０は、ノードＱ２と制御線ＣＴＲＬとの間に、ＭＴＪ２２と直列接続されるＰ型トランジスタＰＴｒ２をさらに有している。Ｐ型トランジスタＰＴｒ１のゲート電極４２２（後出）には、一端が制御部３０と接続された選択線ＳＬ１の他端が接続されている。同様に、Ｐ型トランジスタＰＴｒ２のゲート電極４２２には、一端が制御部３０と接続された選択線ＳＬ２の他端が接続されている。ＭＴＪ２１，２２は、それぞれ、制御線ＣＴＲＬと近い位置から順に並ぶ、ピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとを含んでいる。
　図３は、半導体装置１のうち、不揮発性記憶部２０の近傍における断面構成を示している。図３に示したように、この半導体装置１は、例えば、階層ＬＶ１～ＬＶ１１が順に積層された積層構造を有する。
　階層ＬＶ１は、例えば単結晶シリコンなどの半導体材料からなる基板４１に、素子分離層４１１と、Ｐ型トランジスタＰＴｒ１の一部を構成するチャネル領域および一対の拡散層４１２Ａ，４１２Ｂとが形成されたものである。素子分離層４１１は素子分離領域に形成され、チャネル領域および一対の拡散層４１２Ａ，４１２Ｂはその素子分離領域に囲まれたアクティブ領域に形成されている。素子分離層４１１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜であり、例えばＳＴＩ（Shallow Trench Isolation）により形成されるものである。また、一対の拡散層４１２Ａ，４１２Ｂは、例えばシリコンに不純物が拡散してなるものである。階層ＬＶ１および階層ＬＶ２にはフリップフロップ回路３０がさらに含まれていてもよい。
　階層ＬＶ２には、チャネル領域の上にゲート絶縁膜４２１とゲート電極４２２とが順に積層され、一対の拡散層４１２Ａ，４１２Ｂの上にソース電極４２３およびドレイン電極４２４が形成されている。ゲート絶縁膜４２１、ゲート電極４２２、ソース電極４２３およびドレイン電極４２４は、絶縁層Ｚ２によって埋設されている。但し、ソース電極４２３の表面およびドレイン電極４２４の表面は、いずれも、階層ＬＶ２と階層ＬＶ３との界面に露出している。
　階層ＬＶ３には、ソース電極４２３の表面と接する金属層Ｍ１Ｅと、ドレイン電極４２４の表面と接する金属層Ｍ１Ｌとが形成されている。金属層Ｍ１Ｅ，Ｍ１Ｌの周囲は絶縁層Ｚ３により埋められている。
　階層ＬＶ４には、金属層Ｍ１Ｌの表面と接するビアＶ２が形成されている。ビアＶ２の周囲は絶縁層Ｚ４により埋められている。
　階層ＬＶ５には、ビアＶ２の上面と接する金属層Ｍ２が形成されている。金属層Ｍ２の周囲は絶縁層Ｚ５により埋められている。
　階層ＬＶ６には、金属層Ｍ２の表面と接するビアＶ３が形成されている。ビアＶ３の周囲は絶縁層Ｚ６により埋められている。
　階層ＬＶ７には、ビアＶ３の上面と接する金属層Ｍ３が形成されている。金属層Ｍ３の周囲は絶縁層Ｚ７により埋められている。
　階層ＬＶ８には、金属層Ｍ３の表面と接するビアＶ４が形成されている。ビアＶ４の周囲は絶縁層Ｚ８により埋められている。
　階層ＬＶ９には、ビアＶ４の上面と接する金属層Ｍ４が形成されている。金属層Ｍ４の周囲は絶縁層Ｚ９により埋められている。
　階層ＬＶ１０には、金属層Ｍ４の表面と接するＭＴＪ２１が形成されている。ＭＴＪ２１の周囲は絶縁層Ｚ１０により埋められている。
　階層ＬＶ１１には、ＭＴＪ２１の上面と接する金属層Ｍ５が形成されている。金属層Ｍ５の周囲は絶縁層Ｚ１１により埋められている。但し、金属層Ｍ５の上面は露出している。
　ゲート絶縁膜４２１は、例えば酸化シリコン膜などよりなる。また、ゲート電極４２２、ソース電極４２３、ドレイン電極４２４、ならびにその他の金属層Ｍ１～Ｍ５およびビアＶ２～Ｖ４は、例えばＣｕ（銅），Ａｌ（アルミニウム），Ａｕ（金），Ｐｔ（白金），Ｔｉ（チタン），Ｍｏ（モリブデン），Ｔａ（タンタル），Ｗ（タングステン），ＴｉＮ，ＴｉＷ，ＷＮもしくはシリサイド等の高導電性非磁性材料からなる単層構造もしくは多層構造からなり、例えばスパッタリング法などのＰＶＤ法により形成される。
　ＭＴＪ２１，２２は、例えばスピン注入により後述する記憶層としてのフリー層Ｆの磁化の向きを反転させて情報の記憶を行う、スピン注入磁化反転型記憶素子（ＳＴＴ－ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）である。ＭＴＪ２１，２２は、それぞれ、制御線ＣＴＲＬと近い位置、すなわち、上から順にピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとが積層された、いわゆるトップピン構造を有している。なお、フリー層Ｆの表面やピンド層Ｐの表面を覆うように下地層や保護層をさらに含むようにしてもよい。ＭＴＪ２１，２２では、一軸異方性を有するフリー層Ｆの磁化ＦＪの向きを変化させることにより情報の記憶が行われる。具体的には、フリー層Ｆの磁化ＦＪとピンド層Ｐの磁化ＰＪとの相対的な角度（平行または逆平行）によって情報の「０」または「１」が規定される。例えばフリー層Ｆの磁化ＦＪとピンド層Ｐの磁化ＰＪとが平行である低抵抗状態を情報「０」と対応付け、フリー層Ｆの磁化ＦＪとピンド層Ｐの磁化ＰＪとが逆平行である高抵抗状態を情報「１」と対応付けることができる。
　ピンド層Ｐは、フリー層Ｆの記憶情報（磁化ＦＪの方向）の基準とされるリファレンス層であり、磁化ＰＪの方向が例えば膜面垂直方向に固定された磁気モーメントを有する強磁性体により構成されている。フリー層Ｆは、流入するスピン偏極電流に応じて膜面垂直方向において自由に変化する磁化ＦＪを有する強磁性層である。また、トンネルバリア層Ｉは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切ると共に、トンネル電流を流すように機能する中間層である。
　ＭＴＪ２１，２２では、例えば垂直磁化方式により記録情報が格納されるようになっている。すなわち、スピン偏極電流をフリー層Ｆからピンド層Ｐへ流すことにより、スピン偏極電子がピンド層Ｐからフリー層Ｆへ注入され、ピンド層Ｐの磁化ＰＪの方向とフリー層Ｆの磁化ＦＪの方向とが平行配列となる。一方、スピン偏極電流をピンド層Ｐからフリー層Ｆへ流すことにより、スピン偏極電子がフリー層Ｆからピンド層Ｐへ流れ、ピンド層Ｐの磁化ＰＪと平行なスピンを持つ電子は透過し、ピンド層Ｐの磁化ＰＪと逆反平行のスピンを持つ電子が反射される。その結果、ピンド層Ｐの磁化ＰＪの方向とフリー層Ｆの磁化ＦＪの方向とが逆平行配列となる。
　フリー層Ｆおよびピンド層Ｐの構成材料としては、Ｎｉ（ニッケル），Ｆｅ（鉄）およびＣｏ（コバルト）などの強磁性元素の単体、これらの強磁性元素を含む合金（例えば、Ｃｏ－Ｆｅ，Ｃｏ－Ｆｅ－Ｎｉ，Ｆｅ－Ｐｔ，Ｎｉ－Ｆｅ等）、これらの合金に非磁性元素（例えば、タンタル，ホウ素，クロム，白金，シリコン，炭素，窒素等）を添加した化合物（例えば、Ｃｏ－Ｆｅ－Ｂ等）、Ｃｏ，ＦｅおよびＮｉのうちの１種以上を含む酸化物（例えばＦｅ－ＭｎＯ等のフェライト）、ハーフメタリック強磁性材料と呼ばれる一群の金属間化合物（例えばＮｉＭｎＳｂ，Ｃｏ2 ＭｎＧｅ，Ｃｏ2 ＭｎＳｉ，Ｃｏ2 ＣｒＡｌ等のホイスラー合金）、ならびにその他の酸化物（例えば（Ｌａ，Ｓｒ）ＭｎＯ3，ＣｒＯ2 ，Ｆｅ3 Ｏ4 等）が挙げられる。あるいは、上記材料にガドリニウム（Ｇｄ）がさらに添加されたものであってもよい。さらに、垂直磁気異方性を一層増加させるために、上記材料にＴｂ（テルビウム），Ｄｙ（ジスプロシウム）もしくはＨｏ（ホルミウム）等の重希土類を添加してもよい。また、フリー層Ｆおよびピンド層Ｐは単層構造であってもよいし、同種の材料または異種の材料からなる層を複数積層した多層構造であってもよい。また、フリー層Ｆおよびピンド層Ｐの構成材料は多結晶であってもよいし、単結晶であってもよいし、非晶質であってもよい。また、ピンド層の構成材料としては、上述した材料以外にも、例えば、Ｃｏ－Ｔｂ、Ｃｏ－Ｐｔを挙げることができる。さらに、ピンド層は、積層フェリ構造［反強磁性的結合を有する積層構造であり、合成反強磁性結合（ＳＡＦ：Synthetic Antiferromagnet）とも呼ばれる］を有する構成であってもよいし、静磁結合構造を有する構成であってもよい。ピンド層に隣接するように反強磁性体層を配置してもよい。ピンド層Ｐに隣接して反強磁性体層を配置することにより、これらの２層の間に働く交換相互作用によって強い一方向の磁気的異方性を得ることができるからである。積層フェリ構造は、例えば、磁性体層／ルテニウム（Ｒｕ）層／磁性体層の３層構造（具体的には、例えば、ＣｏＦｅ／Ｒｕ／ＣｏＦｅの３層構造、ＣｏＦｅＢ／Ｒｕ／ＣｏＦｅＢの３層構造）を有し、ルテニウム層の厚さによって、２つの磁性体層の層間交換結合が、反強磁性的あるいは強磁性的になる構造である。また、２つの磁性体層において、磁性体層の端面からの漏洩磁界によって反強磁性的結合が得られる構造を、静磁結合構造と呼ぶ。反強磁性体層を構成する材料として、鉄－マンガン合金、ニッケル－マンガン合金、白金－マンガン合金、イリジウム－マンガン合金、ロジウム－マンガン合金、コバルト酸化物、ニッケル酸化物を挙げることができる。第１の配線（あるいは第２の配線）と反強磁性体層との間には、反強磁性体層の結晶性向上のために、Ｔａ、Ｃｒ、Ｒｕ、Ｔｉ等から成る下地膜を形成してもよい。
　トンネルバリア層Ｉを構成する材料としては、ＡｌＯｘ（アルミニウム酸化物），ＡｌＮ（アルミニウム窒化物），ＭｇＯ（マグネシウム酸化物），マグネシウム窒化物，シリコン酸化物，シリコン窒化物，ＴｉＯ2，Ｃｒ2 Ｏ3 ，Ｇｅ，ＮｉＯ，ＣｄＯｘ，ＨｆＯ2 ，Ｔａ2 Ｏ5 ，ＢＮまたはＺｎＳ等の絶縁材料を挙げられる。トンネルバリア層Ｉは、例えば、スパッタリング法にて形成された金属膜を酸化もしくは窒化することにより得られる。より具体的には、絶層ＩをＡｌＯｘまたはＭｇＯにより構成する場合、例えば、スパッタリング法にて形成されたアルミニウムやマグネシウムを大気中で酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをプラズマ酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムをＩＣＰプラズマで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素ラジカルで酸化する方法、スパッタリング法にて形成されたアルミニウムやマグネシウムを酸素中で自然酸化させるときに紫外線を照射する方法、アルミニウムやマグネシウムを反応性スパッタリング法にて成膜する方法、ＡｌＯｘやＭｇＯをスパッタリング法にて成膜する方法などが挙げられる。
　これらの層は、例えば、スパッタリング法、イオンビーム堆積法、真空蒸着法に例示される物理的気相成長法（ＰＶＤ法）、ＡＬＤ（Atomic Layer Deposition）法に代表される化学的気相成長法（ＣＶＤ法）にて形成することができる。
（その他の部分の構成）
　半導体装置１は、ビット線ＢＬ１と接続線ＳＬ１との間に設けられたＮ型トランジスタＮＴｒ３と、ビット線ＢＬ２と接続線ＳＬ２との間に設けられたＮ型トランジスタＮＴｒ４とをさらに備えている。Ｎ型トランジスタＮＴｒ３のゲート電極およびＮ型トランジスタＮＴｒ４のゲート電極は、いずれも、共通のワード線ＷＬと接続されている。
（半導体装置１のレイアウト）
　再び図２を参照して、半導体装置１の面内方向におけるレイアウトについて説明する。半導体装置１において、４つのＰ型トランジスタＰＴｒ１～ＰＴｒ４はそれぞれゲート電極４２２Ａ～４２２Ｄを有し、４つのＮ型トランジスタＮＴｒ１～ＮＴｒ４はそれぞれゲート電極４２２Ｅ～４２２Ｈを有している。これら８つのゲート電極４２２Ａ～４２２Ｈは、いずれも同じ方向（Ｙ軸方向）に沿って延在している。また、ゲート電極４２２Ａ～４２２Ｄは、同一のＮ型ウェル領域ＮＷＥＬにおいて、各々の延在方向（Ｙ軸方向）と直交するＸ軸方向に並ぶように配置されている。本実施の形態では、図２の紙面左側から右側へ向かうように、ゲート電極４２２Ｂ、ゲート電極４２２Ｃ、ゲート電極４２２Ｄ、ゲート電極４２２Ａの順に配置されている。またゲート電極４２２Ｅ～４２２Ｈは、同一のＰ型ウェル領域ＰＷＥＬにおいてＸ軸方向に並ぶように配置されている。本実施の形態では、図２の紙面左側から右側へ向かうように、ゲート電極４２２Ｈ、ゲート電極４２２Ｅ、ゲート電極４２２Ｆ、ゲート電極４２２Ｇの順に配置されている。Ｎ型ウェル領域ＮＷＥＬとＰ型ウェル領域ＰＷＥＬとは、Ｙ軸方向において隣り合うように配置されている。したがって、ゲート電極４２２Ｂの延長上にゲート電極４２２Ｈが配置され、ゲート電極４２２Ｃの延長上にゲート電極４２２Ｅが配置され、ゲート電極４２２Ｄの延長上にゲート電極４２２Ｆが配置され、ゲート電極４２２Ａの延長上にゲート電極４２２Ｇが配置されている。
　外部の電源Ｖｄｄと接続される電源端子Ｔ１，Ｔ２は、Ｘ軸方向にならぶ４つのゲート電極４２２Ａ～４２２Ｄの間に挟まれた位置に設けられている。図２では、中央に配置されたゲート電極４２２Ｃとゲート電極４２２Ｄとの間に挟まれた領域に設けられた例を示している。また、接地端子ＧＮＤは、Ｘ軸方向にならぶ４つのゲート電極４２２Ｅ～４２２Ｈの間に挟まれた位置に設けられている。図２では、中央に配置されたゲート電極４２２Ｅとゲート電極４２２Ｆとの間の領域に設けられた例を示している。さらに、８つのゲート電極４２２Ａ～４２２Ｈが形成された領域の外側に、ＭＴＪ２１，２２が設けられている。すなわちゲート電極４２２Ａ～４２２Ｈは、Ｘ軸方向においてＭＴＪ２１とＭＴＪ２２との間に配置されている。
　なお、選択線ＳＬ１と選択線ＳＬ２とを個別に設けるかわりに、共通化された選択線ＳＬを設けるようにしてもよい。その場合、選択線ＳＬは、図２に示したようにＸ軸方向に沿って延在し、ゲート電極４２２Ａおよびゲート電極４２２Ｂの双方と接続される。また、ワード線ＷＬは、選択線ＳＬと同様、Ｘ軸方向に沿って延在しており、ゲート電極４２２Ｇおよびゲート電極４２２Ｈの双方と接続されている。また、制御線ＣＴＲＬは、ＭＴＪ２１と重複するようにＹ軸方向に沿って延在する部分ＣＴＲＬ１と、ＭＴＪ２２と重複するようにＹ軸方向に沿って延在する部分ＣＴＲＬ２とを含むように設けられている。さらに、制御線ＣＴＲＬのうちの、部分ＣＴＲＬ１と部分ＣＴＲＬ２との間に、Ｙ軸方向に沿って延在する２つのビット線ＢＬ１，ＢＬ２が設けられている。
［半導体装置１の製造方法］
　次に、図４Ａ～図４Ｋを参照して、半導体装置１の製造方法について説明する。図４Ａ～図４Ｋは、それぞれ、半導体装置１の製造方法における一工程を表す平面図である。
　まず、図４Ａに示したように、基板４１の上に、Ｐ型トランジスタＰＴｒ１～ＰＴｒ４およびＮ型トランジスタＮＴｒ１～ＮＴｒ４を形成する。具体的には、Ｎ型ウェル領域ＮＷＥＬおよびＰ型ウェル領域ＰＷＥＬを取り囲むように素子分離層４１１が形成された基板４１を用意する。そののち、Ｎ型ウェル領域ＮＷＥＬの一部およびＰ型ウェル領域ＰＷＥＬの一部に、それぞれ拡散層４１２を形成する。次いで、拡散層４１２の上に、Ｐ型トランジスタＰＴｒ１～ＰＴｒ４におけるソース電極４２３Ａ～４２３Ｄおよびドレイン電極４２４Ａ～４２４Ｄと、Ｎ型トランジスタＮＴｒ１～ＮＴｒ４におけるソース電極４２３Ｅ～４２３Ｈおよびドレイン電極４２４Ｅ～４２４Ｈとを形成する。さらに、ソース電極４２３とドレイン電極４２４との間のチャネル領域における基板４１の上に、ゲート絶縁膜４２１を介してゲート電極４２２（４２２Ａ～４２２Ｈ）を形成する。なお、図４Ａに示したように、一部のソース電極４２３とドレイン電極４２４とを共通化してもよい。さらに、ゲート電極４２２Ｃの上面およびゲート電極４２２Ｅの上面の双方と接するようにビアＶ１Ａを形成し、ゲート電極４２２Ｄの上面およびゲート電極４２２Ｆの上面の双方と接するようにビアＶ１Ｂを形成する。また、ゲート電極４２２Ａの一端上にビアＶ１Ｃを形成し、ゲート電極４２２Ｂの一端上にビアＶ１Ｄを形成し、ゲート電極４２２Ｇの一端上にビアＶ１Ｅを形成し、ゲート電極４２２Ｈの一端上にビアＶ１Ｆを形成する。
　続いて、図４Ｂに示したように、金属層Ｍ１Ａ～Ｍ１Ｐを所定の位置に形成する。具体的には、金属層Ｍ１Ａをソース電極４２３Ｃ（４２３Ｄ）上に形成し、金属層Ｍ１Ｂをドレイン電極４２４Ｅ（４２４Ｆ）上に形成し、金属層Ｍ１ＣをビアＶ１Ｂ上に形成し、金属層Ｍ１ＤをビアＶ１Ａ上に形成し、金属層Ｍ１Ｅをソース電極４２３Ａ（ドレイン電極４２４Ｄ）とソース電極４２３Ｆ（ドレイン電極４２４Ｇ）とを繋ぐように形成し、金属層Ｍ１Ｆをソース電極４２３Ｂ（ドレイン電極４２４Ｃ）とソース電極４２３Ｅ（ソース電極４２３Ｈ）とを繋ぐように形成し、金属層Ｍ１ＧをビアＶ１Ｃ上に形成し、金属層Ｍ１ＨをビアＶ１Ｅ上に形成し、金属層Ｍ１ＪをビアＶ１Ｄ上に形成し、金属層Ｍ１ＫをビアＶ１Ｆ上に形成し、金属層Ｍ１Ｌをドレイン電極４２４Ａ上に形成し、金属層Ｍ１Ｍをソース電極４２３Ｇ上に形成し、金属層Ｍ１Ｎをドレイン電極４２４Ｂ上に形成し、金属層Ｍ１Ｐをドレイン電極４２４Ｈ上に形成する。
　続いて図４Ｃに示したように、ビアＶ２Ａ～Ｖ２Ｐを、それぞれ金属層Ｍ１Ａ～Ｍ１Ｐの上に形成する。
　そののち、図４Ｄに示したように、金属層Ｍ２ＡをビアＶ２Ａの上に形成し、金属層Ｍ２ＢをビアＶ２Ｂの上に形成し、金属層Ｍ２ＣをビアＶ２ＣとビアＶ２Ｆとを繋ぐように形成し、金属層Ｍ２ＤをビアＶ２ＤとビアＶ２Ｅとを繋ぐように形成し、金属層Ｍ２ＥをビアＶ２Ｇの上に形成し、金属層Ｍ２ＦをビアＶ２Ｈの上に形成し、金属層Ｍ２ＧをビアＶ２Ｊの上に形成し、金属層Ｍ２ＨをビアＶ２Ｋの上に形成し、金属層Ｍ２ＪをビアＶ２Ｌの上に形成し、金属層Ｍ２ＫをビアＶ２Ｍの上に形成し、金属層Ｍ２ＬをビアＶ２Ｎの上に形成し、金属層Ｍ２ＭをビアＶ２Ｐの上に形成する。
　次に、図４Ｅに示したように、ビアＶ３Ａを金属層Ｍ２Ａの上に形成し、ビアＶ３Ｂを金属層Ｍ２Ｂの上に形成し、ビアＶ３Ｅを金属層Ｍ２Ｅの上に形成し、ビアＶ３Ｆを金属層Ｍ２Ｆの上に形成し、ビアＶ３Ｇを金属層Ｍ２Ｇの上に形成し、ビアＶ３Ｈを金属層Ｍ２Ｈの上に形成し、ビアＶ３Ｊを金属層Ｍ２Ｊの上に形成し、ビアＶ３Ｋを金属層Ｍ２Ｋの上に形成し、ビアＶ３Ｌを金属層Ｍ２Ｌの上に形成し、ビアＶ３Ｍを金属層Ｍ２Ｍの上に形成する。
　次に、図４Ｆに示したように、ビアＶ３Ａの上面と接するようにＹ軸方向に伸びる金属層Ｍ３Ａを形成する。この金属層Ｍ３Ａは、外部の電源Ｖｄｄと接続される電源線の一部を構成するものである。また、ビアＶ３Ｂの上面と接するようにＹ軸方向に伸びる金属層Ｍ３Ｂを形成する。この金属層Ｍ３Ｂは、接地されるアース線の一部を構成するものである。さらに、ビアＶ３Ｅ～Ｖ３Ｍの上面とそれぞれ接するように、金属層Ｍ３Ｅ～Ｍ３Ｍを形成する。
　次に、図４Ｇに示したように、ビアＶ４Ｅ～Ｖ４Ｍを、それぞれ金属層Ｍ３Ｅ～Ｍ１Ｍの上に形成する。
　次に、図４Ｈに示したように、ビアＶ４ＥとビアＶ４Ｇとを繋ぐように金属層Ｍ４Ａを形成し、ビアＶ４ＦとビアＶ４Ｈとを繋ぐように金属層Ｍ４Ｂを形成する。併せて、ビアＶ４Ｊ～Ｖ４Ｍの上面とそれぞれ接するように、金属層Ｍ４Ｊ～Ｍ４Ｍを形成する。ここで、金属層Ｍ４Ａは選択線ＳＬ１，ＳＬ２に相当し、金属層Ｍ４Ｂはワード線ＷＬに相当する。
　次に、図４Ｊに示したように、ＭＴＪ２１を金属層Ｍ４Ｊの上に形成し、ＭＴＪ２２を金属層Ｍ４Ｌの上に形成し、ビアＶ５Ｋを金属層Ｍ４Ｋの上に形成し、ビアＶ５Ｍを金属層Ｍ４Ｍの上に形成する。
　最後に、図４Ｋに示したように、ＭＴＪ２２の上に金属層Ｍ５Ａを形成し、ビアＶ５Ｍの上に金属層Ｍ５Ｂを形成し、ビアＶ５Ｋの上に金属層Ｍ５Ｃを形成し、ＭＴＪ２１の上に金属層Ｍ５Ｄを形成する。ここで、金属層Ｍ５Ｂはビット線ＢＬ２に相当し、金属層Ｍ５Ｃはビット線ＢＬ１に相当し、金属層Ｍ５Ａおよび金属層Ｍ５Ｄは制御線ＣＴＲＬに相当する。
　以上により、半導体装置１が完成する。
［半導体装置１の動作］
（基本動作）
　半導体装置１における動作は制御部３０からの指令により行われる。この半導体装置１では、電源を投入した状態であれば、フリップフロップ回路１０にデータを書き込み、保持し、または読み出すことができる。ノードＱ７とノードＱ８とは互いに相補し合う相補ノードである。ノードＱ７およびノードＱ８のうちのいずれか一方がハイレベルとなりたほうがローレベルとなることで、フリップフロップ回路１０は安定状態となり、データを記憶することができる。ワード線ＷＬをハイレベルとしＮ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４を導通状態とすることで、ビッド線ＢＬ１およびビット線ＢＬ２のデータがフリップフロップ回路１０に書き込まれる。また、ビッド線ＢＬ１の電位とビット線ＢＬ２の電位とを等しくして浮遊状態（フローティング状態）としつつ、ワード線ＷＬをハイレベルとしＮ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４を導通状態とすることで、フリップフロップ回路１０に書き込まれたデータをビッド線ＢＬ１およびビット線ＢＬ２に読み出すことができる。しかしながら電源を遮断してしまうと、フリップフロップ回路１０に書き込まれたデータは消失してしまう。そこで、フリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０において恒久的に保持するようにしている。
（不揮発性記憶部２０にデータを記憶させる方法）
　次に、図５Ａおよび図５Ｂを参照して、フリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０におけるＭＴＪ２１およびＭＴＪ２２に記憶させる方法について説明する。ここでは、ノードＱ７にハイレベル“Ｌｖ＝Ｈ”のデータが保持される一方、ノードＱ８にローレベル“Ｌｖ＝Ｌ”のデータが保持されている場合を説明する。制御部３０は、電源Ｖｄｄからの電圧印加を遮断する前に以下の動作を行うことにより、不揮発性記憶部２０への書き込みを行う。なお、ワード線ＷＬはローレベル“Ｌｖ＝Ｌ”の電位に設定されており、Ｎ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４が遮断状態とされている。また、図５Ａおよび図５Ｂでは、導通状態の構成要素を実線で描き、遮断状態の構成要素を破線で描いている。なお、ローレベル“Ｌｖ＝Ｌ”の電位とは例えば接地電位であり、ハイレベル“Ｌｖ＝Ｈ”の電位とは例えば電源Ｖｄｄの電位である。
　まず、図５Ａに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”の電位に設定してＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態とすると共に制御線ＣＴＲＬをローレベル“Ｌｖ＝Ｌ”の電位とする。これにより、ノードＱ７からＰ型トランジスタＰＴｒ１とＭＴＪ２１とを順次経由して制御線ＣＴＲＬへ電流Ｉ１が流れる。この結果、ＭＴＪ２１を、抵抗値ＲLを示す低抵抗状態とすることができる。これは、ＭＴＪ２１の内部をフリー層Ｆ、トンネルバリア層Ｉ、ピンド層Ｐの順に電流Ｉ１が流れ、すなわちピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に電子ｅ－が流れるので、ピンド層Ｐの磁化ＰＪとフリー層Ｆの磁化ＦＪとが実質的に平行になるからである。なお、この際、ＭＴＪ２２には電流は流れない。ノードＱ８がローレベル“Ｌｖ＝Ｌ”の電位だからである。
　次に、図５Ｂに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”としてＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態としたまま、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。これにより、制御線ＣＴＲＬからＭＴＪ２２とＰ型トランジスタＰＴｒ２とを順次経由してノードＱ８へ電流Ｉ２が流れる。この結果、ＭＴＪ２２を、抵抗値ＲH（＞ＲL ）を示す高抵抗状態とすることができる。これは、ＭＴＪ２２の内部をピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に電流Ｉ２が流れ、すなわちフリー層Ｆ、トンネルバリア層Ｉ、ピンド層Ｐの順に電子ｅ－が流れるので、ピンド層Ｐの磁化ＰＪとフリー層Ｆの磁化ＦＪとが実質的に逆平行になるからである。なお、この際、ＭＴＪ２１には電流は流れない。ノードＱ７がハイレベル“Ｌｖ＝Ｈ”の電位だからである。
　以上の操作により、フリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０に不揮発的に記憶させることができる。すなわち、こののち、電源Ｖｄｄからの電圧印加を遮断し、フリップフロップ回路１０に書き込まれたデータが消失しても、ＭＴＪ２１の低抵抗状態およびＭＴＪ２２の高抵抗状態は維持される。なお、上記の説明では、ＭＴＪ２１へのデータの記憶を先に行ったのちＭＴＪ２２へのデータの記憶を行うようにしたが、その順序を入れ替えてもよい。また、ＭＴＪ２１を低抵抗状態とすると共にＭＴＪ２２を高抵抗状態とするようにしたが、ＭＴＪ２１を高抵抗状態とすると共にＭＴＪ２２を低抵抗状態とするようにしてもよい。
（フリップフロップ回路１０にデータを読み出す方法）
　不揮発性記憶部２０に不揮発的に記憶されたデータは、以下のようにしてフリップフロップ回路１０に再度読み出す（リストア）ことができる。以下、図６を参照して、ＭＴＪ２１およびＭＴＪ２２に記憶されたデータをフリップフロップ回路１０に読み出す方法について説明する。ここでは、ＭＴＪ２１が抵抗値ＲLを示す低抵抗状態にあり、ＭＴＪ２２が抵抗値ＲH を示す高抵抗状態にある場合を説明する。また、ワード線ＷＬはローレベル“Ｌｖ＝Ｌ”の電位に設定されており、Ｎ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４が遮断状態とされている。
　まず、制御部３０により、Ｐ型トランジスタＰＴｒ１およびＰ型トランジスタＰＴｒ２をオン状態とすると共に、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。そののち、電源を投入してインバータ回路１１およびインバータ回路１２にローレベル“Ｌｖ＝Ｌ”の電位からハイレベル“Ｌｖ＝Ｈ”の電位に至るまで電圧を印加する。その際、低抵抗状態のＭＴＪ２１のほうが、高抵抗状態のＭＴＪ２２よりも先に立ち上がる。すなわち、図６に示したように、電源投入後、電源からノードＱ７およびノードＱ８へそれぞれ電流Ｉ４および電流Ｉ３が流れる。ＭＴＪ２１は低抵抗状態であり、ＭＴＪ２２は高抵抗状態であるので、ノードＱ７から制御線ＣＴＲＬへ流れる電流Ｉ５のほうがノードＱ８から制御線ＣＴＲＬへ流れる電流Ｉ６よりも大きい（Ｉ５＞Ｉ６）。これにより、ノードＱ７の電位が制御線ＣＴＲＬと同じハイレベル“Ｌｖ＝Ｈ”の電位に先に設定され、ノードＱ８の電位は、それに応じてローレベル“Ｌｖ＝Ｌ”の電位に設定される。このようにして、電源遮断前の状態、すなわち、ノードＱ７にハイレベル“Ｌｖ＝Ｈ”のデータが保持され、ノードＱ８にローレベル“Ｌｖ＝Ｌ”のデータが保持された状態が正確に再現される。
［半導体装置１の作用および効果］
　半導体装置１およびその製造方法では、フリップフロップ回路１０と制御線ＣＴＲＬとの間に不揮発性記憶部２０を設けるようにした。ここで、不揮発性記憶部２０は、互いに直列接続されたＰ型トランジスタＰＴｒ１およびＭＴＪ２１と、互いに直列接続されたＰ型トランジスタＰＴｒ２およびＭＴＪ２２とを有する。このため、半導体装置１におけるＰ型トランジスタとＮ型トランジスタとが同数となり、それら複数のＰ型トランジスタおよびＮ型トランジスタを規則的に、かつ、より狭い領域に配置することができる。よって、全体構成の小型化を図ることができる。
　また、ＭＴＪ２１およびＭＴＪ２２は、それぞれ、制御線ＣＴＲＬと近い位置、すなわち、上から順にピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとが積層された（並ぶ）、いわゆるトップピン構造を有している。このため、Ｐ型トランジスタＰＴｒ１，ＰＴｒ２の電流特性とＭＴＪ２１，２２の電流特性とが一致し、ＭＴＪ２１，２２に対する書き込み電流の非対称性の問題が解消される。すなわち、Ｐ型トランジスタＰＴｒ１，ＰＴｒ２は、制御線ＣＴＲＬからノードＱ１，Ｑ２へ向かう方向においてより大きな電流が流れ、ノードＱ１，Ｑ２から制御線ＣＴＲＬへ向かう方向にはあまり大きな電流が流れない特性を有する。一方、ＭＴＪ２１，２２では、高抵抗状態から低抵抗状態へ切り替わる際には比較的小さな書き込み電流で足りるが、低抵抗状態から高抵抗状態へ切り替わる際には比較的大きな書き込み電流が必要となる。本実施の形態では、Ｐ型トランジスタＰＴｒ１，ＰＴｒ２においてより大きな電流が流れる方向と、ＭＴＪ２１，２２において比較的大きな書き込み電流が必要となる方向とが一致する。このため、Ｐ型トランジスタＰＴｒ１，ＰＴｒ２の性能を効率的に利用することができ、結果として半導体装置１全体のコンパクト化に有利となる。さらに、本実施の形態では、ＭＴＪ２１，２２が、制御線ＣＴＲＬと近い位置から順にピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとが積層された構造を有していることにより、以下の効果をも奏する。すなわち、フリップフロップ回路１０からＭＴＪ２１およびＭＴＪ２２に記憶されたデータを、ＭＴＪ２１およびＭＴＪ２２からフリップフロップ回路１０へ再度読み出す際、データの反転が防止される。これについて、図７Ａ，７Ｂおよび図８の参考例を参照して詳細に説明する。
　図７Ａ，７Ｂおよび図８の参考例では、ノードＱ７にハイレベル“Ｌｖ＝Ｈ”のデータが保持される一方、ノードＱ８にローレベル“Ｌｖ＝Ｌ”のデータが保持されている場合を説明する。また、この参考例では、半導体装置１とは異なり、制御線ＣＴＲＬと近い位置から順にフリー層Ｆとトンネルバリア層Ｉとピンド層Ｐとが積層された構造を有するＭＴＪ１２１およびＭＴＪ１２２が設けられている。
　このような参考例においてＭＴＪ１２１およびＭＴＪ１２２にデータを記憶させる際には、まず、図７Ａに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”の電位に設定してＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態とすると共に制御線ＣＴＲＬをローレベル“Ｌｖ＝Ｌ”の電位とする。これにより、ノードＱ７からＰ型トランジスタＰＴｒ１とＭＴＪ１２１とを順次経由して制御線ＣＴＲＬへ電流Ｉ１が流れる。この結果、ＭＴＪ１２１を、抵抗値ＲH を示す高抵抗状態とすることができる。これは、ＭＴＪ１２１の内部をピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に電流Ｉ１が流れ、すなわちフリー層Ｆ、トンネルバリア層Ｉ、ピンド層Ｐの順に電子ｅ－が流れるので、ピンド層Ｐの磁化ＰＪとフリー層Ｆの磁化ＦＪとが実質的に逆平行になるからである。なお、この際、ＭＴＪ１２２には電流は流れない。ノードＱ８がローレベル“Ｌｖ＝Ｌ”の電位だからである。
　次に、図７Ｂに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”としてＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態としたまま、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。これにより、制御線ＣＴＲＬからＭＴＪ１２２とＰ型トランジスタＰＴｒ２とを順次経由してノードＱ８へ電流Ｉ２が流れる。この結果、ＭＴＪ１２２を、抵抗値ＲLを示す低抵抗状態とすることができる。これは、ＭＴＪ１２２の内部をフリー層Ｆ、トンネルバリア層Ｉ、ピンド層Ｐの順に電流Ｉ１が流れ、すなわちピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に電子ｅ－が流れるので、ピンド層Ｐの磁化ＰＪとフリー層Ｆの磁化ＦＪとが実質的に平行になるからである。なお、この際、ＭＴＪ１２１には電流は流れない。ノードＱ７がハイレベル“Ｌｖ＝Ｈ”の電位だからである。
　不揮発性記憶部２０に不揮発的に記憶されたデータは、以下のようにしてフリップフロップ回路１０に再度読み出す（リストア）ことができる。以下、図８を参照して、ＭＴＪ１２１およびＭＴＪ１２２に記憶されたデータをフリップフロップ回路１０に読み出す方法について説明する。ここでは、ＭＴＪ１２１が抵抗値ＲH を示す高抵抗状態にあり、ＭＴＪ１２２が抵抗値ＲLを示す低抵抗状態にある場合を説明する。
　まず、制御部３０により、Ｐ型トランジスタＰＴｒ１およびＰ型トランジスタＰＴｒ２をオン状態とすると共に、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。そののち、電源を投入してインバータ回路１１およびインバータ回路１２にローレベル“Ｌｖ＝Ｌ”の電位からハイレベル“Ｌｖ＝Ｈ”の電位に至るまで電圧を印加する。その際、低抵抗状態のＭＴＪ１２２のほうが、高抵抗状態のＭＴＪ１２１よりも先に立ち上がる。すなわち、図８に示したように、電源投入後、電源からノードＱ７およびノードＱ８へそれぞれ電流Ｉ４および電流Ｉ３が流れる。ＭＴＪ１２１は高抵抗状態であり、ＭＴＪ１２２は低抵抗状態であるので、ノードＱ７から制御線ＣＴＲＬへ流れる電流Ｉ５のほうがノードＱ８から制御線ＣＴＲＬへ流れる電流Ｉ６よりも小さい（Ｉ５＜Ｉ６）。これにより、ノードＱ８の電位が制御線ＣＴＲＬと同じハイレベル“Ｌｖ＝Ｈ”の電位に先に設定され、ノードＱ７の電位は、それに応じてローレベル“Ｌｖ＝Ｌ”の電位に設定される。この結果、電源遮断前の状態とは逆の状態、すなわち、ノードＱ８にハイレベル“Ｌｖ＝Ｈ”のデータが保持され、ノードＱ７にローレベル“Ｌｖ＝Ｌ”のデータが保持された状態となってしまう。
　これに対し、本実施の形態では、上述したように所定の積層順序を有するＭＴＪ２１，２２を備えるようにしたので、フリップフロップ回路１０から不揮発性記憶部２０にストアされたデータを不揮発性記憶部２０からフリップフロップ回路１０へリストアする際、データの反転を防止し、正確なデータの再現が可能となっている。
＜２．変形例１＞
　図９Ａは上記した半導体装置１の第１の変形例である半導体装置１Ａの回路図であり、図９Ｂは半導体装置１Ａの平面図であり、図９Ｃは半導体装置１Ａの要部断面図である。なお、図９Ｂでは、ゲート電極４２２などを含む階層を表し、他の階層における配線は破線または太い実線により省略して記載している。また、図９Ｃは、図９Ｂに示したIXC－IXC切断線に沿った矢視方向の断面を表している。上記半導体装置１では、ＭＴＪ２１をＰ型トランジスタＰＴｒ１と制御線ＣＴＲＬとの間に設け、ＭＴＪ２２をＰ型トランジスタＰＴｒ２と制御線ＣＴＲＬとの間に設けるようにした。これに対し、本変形例では、ＭＴＪ２１をＰ型トランジスタＰＴｒ１とノードＱ１との間に設け、ＭＴＪ２２をＰ型トランジスタＰＴｒ２とノードＱ２との間に設けるようにした。本変形例においても半導体装置１と同様に、ＭＴＪ２１およびＭＴＪ２２は、制御線ＣＴＲＬと近い位置から順にピンド層Ｐとトンネルバリア層Ｉとフリー層Ｆとが積層されて（並んで）いる。このため、半導体装置１Ａは、半導体装置１と同様の作用効果が得られる。但し、半導体装置１ＡにおけるＭＴＪ２１およびＭＴＪ２２は、その断面構造において、図９Ｃに示したように下層としてのピンド層Ｐの上に中間層としてのトンネルバリア層Ｉと上層としてのフリー層Ｆとが順に積層されたいわゆるボトムピン構造を有するとよい。ＭＴＪ２１，２２とノードＱ１，Ｑ２とを繋ぐ配線やＭＴＪ２１，２２とＰ型トランジスタＰＴｒ１，ＰＴｒ２とを繋ぐ配線の長さが短縮され、全体構成のコンパクト化に有利となるからである。
＜３．変形例２＞
　次に、上記した半導体装置１の第２の変形例について説明する。半導体装置１では、不揮発性記憶部２０へのデータの記憶を行う際、制御線ＣＴＲＬの電位を、ローレベル“Ｌｖ＝Ｌ”の電位（接地電位）としたのちハイレベル“Ｌｖ＝Ｈ”の電位（電源Ｖｄｄの電位）とし、あるいはその逆の操作を行うようにした。また、不揮発性記憶部２０からのデータの読み出しを行う際、制御線ＣＴＲＬの電位をハイレベル“Ｌｖ＝Ｈ”の電位とした。これに対し、本変形例は、制御線ＣＴＲＬの電位を、ローレベル“Ｌｖ＝Ｌ”の電位（接地電位）とハイレベル“Ｌｖ＝Ｈ”の電位（電源Ｖｄｄの電位）との間の電位（以下、中間電位という。）に設定して、不揮発性記憶部２０へのデータの記憶および不揮発性記憶部２０からのデータの読み出しを行うものである。
　本変形例では、不揮発性記憶部２０へのデータの記憶を行う際、ＭＴＪ２１を低抵抗状態とすると同時にＭＴＪ２２を高抵抗状態とすることができる。すなわち、一括してＭＴＪ２１およびＭＴＪ２２への書き込みを行うことができる。一方、不揮発性記憶部２０からのデータの読み出しを行う場合、データの反転を防止し、電源遮断前の状態が正確に再現される。
＜４．第２の実施の形態＞
［半導体装置２の構成］
　図１０Ａ，１０Ｂを参照して、本開示の第２の実施の形態としての半導体装置２の構成について説明する。図１０Ａは、半導体装置２の回路構成を表したものである。図１０Ｂは、半導体装置２の要部断面構成を表したものである。
　上記第１の実施の形態における半導体装置１は、不揮発性記憶素子としてＭＴＪ２１，２２を用いるようにした。これに対し、本実施の形態の半導体装置２では、ＭＴＪ２１，２２の替わりに、イオン層と絶縁層と電極層との積層構造を有する抵抗変化素子６１，６２を用いるようにした。半導体装置２はこの点を除き、他は半導体装置１と同様の構成を有する。以下の説明において、上記第１の実施の形態の半導体装置１に対応する構成要素には同一の符号を付して説明する。
　図１０Ａに示したように、抵抗変化素子６１，６２は、それぞれ、制御線ＣＴＲＬと近い位置から順に積層された電極層６５と絶縁層６４とイオン層６３とを含んでいる。ここで半導体装置２における抵抗変化素子６１，６２は、その断面構造において、図１０Ｂに示したように下層としてのイオン層６３の上に絶縁層６４と電極層６５とが順に積層された構造を有するとよい。イオン層６３は、例えばＣｕＴｅなどからなる層であり、絶縁層６４を介して電極層６５へ移動するイオン（例えばＣｕ２＋）を供給するものである。このイオンの移動量により抵抗変化素子６１，６２は抵抗変化を示す。
［半導体装置２の動作］
　半導体装置２における基本動作は上記第１の実施の形態の半導体装置１と同様である。
　図１１Ａおよび図１１Ｂを参照して、フリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０における抵抗変化素子６１および抵抗変化素子６２に記憶させる方法について説明する。ここでは、ノードＱ７にハイレベル“Ｌｖ＝Ｈ”のデータが保持される一方、ノードＱ８にローレベル“Ｌｖ＝Ｌ”のデータが保持されている場合を説明する。制御部３０は、電源Ｖｄｄからの電圧印加を遮断する前に以下の動作を行うことにより、不揮発性記憶部２０への書き込みを行う。なお、ワード線ＷＬはローレベル“Ｌｖ＝Ｌ”の電位に設定されており、Ｎ型トランジスタＮＴｒ３およびＮ型トランジスタＮＴｒ４が遮断状態とされている。また、図１０Ａおよび図１０Ｂでは、導通状態の構成要素を実線で描き、遮断状態の構成要素を破線で描いている。なお、ローレベル“Ｌｖ＝Ｌ”の電位とは例えば接地電位であり、ハイレベル“Ｌｖ＝Ｈ”の電位とは例えば電源Ｖｄｄの電位である。
　まず、図１１Ａに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”の電位に設定してＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態とすると共に制御線ＣＴＲＬをローレベル“Ｌｖ＝Ｌ”の電位とする。これにより、ノードＱ７からＰ型トランジスタＰＴｒ１と抵抗変化素子６１とを順次経由して制御線ＣＴＲＬへ電流Ｉ１が流れる。この結果、抵抗変化素子６１を、抵抗値ＲLを示す低抵抗状態とすることができる。これは、抵抗変化素子６１の内部をイオン層６３、絶縁層６４、電極層６５の順に電流Ｉ１が流れ、すなわちイオン層６３から電極層６５へ向かうようにより多くの銅イオンＣｕ2+が流れるからである。なお、この際、抵抗変化素子６２には電流は流れない。ノードＱ８がローレベル“Ｌｖ＝Ｌ”の電位だからである。
　次に、図１１Ｂに示したように、選択線ＳＬ１，ＳＬ２をハイレベル“Ｌｖ＝Ｈ”としてＰ型トランジスタＰＴｒ１，ＰＴｒ２をオン状態としたまま、制御線ＣＴＲＬをハイレベル“Ｌｖ＝Ｈ”の電位とする。これにより、制御線ＣＴＲＬから抵抗変化素子６２とＰ型トランジスタＰＴｒ２とを順次経由してノードＱ８へ電流Ｉ２が流れる。この結果、抵抗変化素子６２を、抵抗値ＲH（＞ＲL ）を示す高抵抗状態とすることができる。これは、抵抗変化素子６２において電極層６５、絶縁層６４、イオン層６３の順に電流Ｉ２が流れ、すなわち銅イオンＣｕ2+が電極層６５から離れてイオン層６３へ向けて移動するからである。なお、この際、抵抗変化素子６１には電流は流れない。ノードＱ７がハイレベル“Ｌｖ＝Ｈ”の電位だからである。
　以上の操作により、半導体装置２においてもフリップフロップ回路１０に書き込まれたデータを、不揮発性記憶部２０に不揮発的に記憶させることができる。また、半導体装置１と同様にして、半導体装置２においても不揮発性記憶部２０に不揮発的に記憶されたデータをフリップフロップ回路１０に再度読み出す（リストア）ことができる。
　このように、半導体装置２は、半導体装置１と同様の作用効果を奏する。すなわち、抵抗変化素子６１および抵抗変化素子６２は、それぞれ、制御線ＣＴＲＬと近い位置から順に電極層６５と絶縁層６４とイオン層６３とが積層された（並ぶ）構造を有する。このため、フリップフロップ回路１０からＭＴＪ２１およびＭＴＪ２２に記憶されたデータを、ＭＴＪ２１およびＭＴＪ２２からフリップフロップ回路１０へ再度読み出す際、データの反転が防止される。よって、高い動作信頼性が確保される。
＜５．変形例３＞
　図１２Ａは、上記した半導体装置２の変形例である半導体装置２Ａの回路図である。また、図１２Ｂは、半導体装置２Ａの要部断面構成を表したものである。上記半導体装置２では、抵抗変化素子６１をＰ型トランジスタＰＴｒ１と制御線ＣＴＲＬとの間に設け、抵抗変化素子６２をＰ型トランジスタＰＴｒ２と制御線ＣＴＲＬとの間に設けるようにした。これに対し、本変形例では、抵抗変化素子６１をＰ型トランジスタＰＴｒ１とノードＱ１との間に設け、抵抗変化素子６２をＰ型トランジスタＰＴｒ２とノードＱ２との間に設けるようにした。本変形例においても半導体装置２と同様に、抵抗変化素子６１および抵抗変化素子６２は、制御線ＣＴＲＬと近い位置から順に電極層６５と絶縁層６４とイオン層６３とが積層された（並ぶ）構造を有する。このため、半導体装置２Ａは、半導体装置２と同様の作用効果が得られる。なお、半導体装置２Ａにおける抵抗変化素子６１，６２は、その断面構造において、図１２Ｂに示したように下層としての電極層６５の上に絶縁層６４とイオン層６３とが順に積層された構造を有するとよい。
＜６．第３の実施の形態＞
［半導体装置３の構成］
　図１３を参照して、本開示の第３の実施の形態としての半導体装置３の構成について説明する。図１３は、半導体装置３の要部断面構成を表したものであり、第１の実施の形態の半導体装置１を表す図３に相当する箇所を示している。
　図１３に示したように、この半導体装置３は、例えば、Ｐ型トランジスタＰＴｒ１およびＰ型トランジスタＰＴｒ２を含む基板ユニットＵ１と、ＭＴＪ２１およびＭＴＪ２２を含む基板ユニットＵ２とが貼り合わされた、貼り合わせ構造を有する。ここでは、基板ユニットＵ１における接合面ＢＳ１と基板ユニットＵ２における接合面ＢＳ２とが対向して接合されている。接合面ＢＳ１と接合面ＢＳ２とは、例えば原子層堆積法（Atomic Layer Deposition：以下ＡＬＤ法）によって形成された絶縁性薄膜ＺＺを介して接合されている。但し、絶縁性薄膜ＺＺを介在させず、接合面ＢＳ１と接合面ＢＳ２とが直接的に接するようにしてもよい。なお、図１３では、Ｐ型トランジスタＰＴｒ２およびＭＴＪ２２を省略し、Ｐ型トランジスタＰＴｒ１およびＭＴＪ２１を含む断面を例示しているが、Ｐ型トランジスタＰＴｒ２およびＭＴＪ２２を含む断面の構成もこれと同様である。したがって、以下では、Ｐ型トランジスタＰＴｒ１およびＭＴＪ２１を含む断面について説明する。
　基板ユニットＵ１は、例えば単結晶シリコンなどの半導体材料からなる基板４１に、Ｐ型トランジスタＰＴｒ１を含む素子形成層４２と、配線層４３とが順に形成されたものである。配線層４３の表面は接合面ＢＳ１を構成する。また、基板ユニットＵ１では、素子形成層４２が選択線ＳＬ１，ＳＬ２のほか、フリップフロップ回路３０をさらに含んでいてもよい。
　基板４１には、素子分離層４１１に囲まれた素子領域に、Ｐ型トランジスタＰＴｒ１の一部を構成するチャネル領域および一対の拡散層４１２Ａ，４１２Ｂが形成されている。素子分離層４１１は、例えば酸化シリコン膜（ＳｉＯ2）よりなる絶縁膜であり、例えばＳＴＩ（Shallow Trench Isolation）により形成されるものである。また、一対の拡散層４１２Ａ，４１２Ｂは、例えばシリコンに不純物が拡散してなるものである。素子形成層４２において、チャネル領域の上にゲート絶縁膜４２１とゲート電極４２２とが順に積層され、一対の拡散層４１２Ａ，４１２Ｂの上にソース電極４２３およびドレイン電極４２４が形成されている。ゲート絶縁膜４２１、ゲート電極４２２、ソース電極４２３およびドレイン電極４２４は、絶縁層４２５によって埋設されている。但し、ソース電極４２３の表面およびドレイン電極４２４の表面は、いずれも、素子形成層４２と配線層４３との界面に露出している。配線層４３は、ソース電極４２３の表面と接する配線４３１と、ドレイン電極４２４の表面と接する配線４３２と、パッド４３３と、配線４３２とパッド４３３とを繋ぐ接続部４３４とを有する。これら配線４３１、配線４３２、パッド４３３および接続部４３４は、絶縁層４３５，４３６によって埋設されている。但し、パッド４３３は、接合面ＢＳ１に露出した表面を有する。ゲート絶縁膜４２１は、例えば酸化シリコン膜などよりなる。また、ゲート電極４２２、ソース電極４２３、ドレイン電極４２４、配線４３１，４３２、パッド４３３、接続部４３４は、例えばＣｕ（銅），Ａｌ（アルミニウム），Ａｕ（金），Ｐｔ（白金），Ｔｉ（チタン），Ｍｏ（モリブデン），Ｔａ（タンタル），Ｗ（タングステン），ＴｉＮ，ＴｉＷ，ＷＮもしくはシリサイド等の高導電性非磁性材料からなる単層構造もしくは多層構造からなり、例えばスパッタリング法などのＰＶＤ法により形成される。
　一方、基板ユニットＵ２は、例えば絶縁材料からなる基板５１に、制御線ＣＴＲＬを含む配線層５２と、ＭＴＪ２１を含む素子形成層５３と、配線層５４とが順に形成されたものである。配線層５４の表面は接合面ＢＳ２を構成する。
　配線層５２は、制御線ＣＴＲＬなどの配線５２１と、この配線５２１と接続された裏面を含む接続部５２２とが絶縁層５２３Ａ～５２３Ｃに埋設されたものである。接続部５２２の表面は、配線層５２と素子形成層５３との界面に露出している。素子形成層５３は、接続部５２２の表面と接する裏面を含む配線５３１と、配線５３１の表面と接する裏面を含むＭＴＪ２１とを有する。配線５３１およびＭＴＪ２１は、絶縁層５３２によって埋設されている。さらに配線層５４は、接合面ＢＳ２に露出した表面を有するパッド５４１と、ＭＴＪ２１とパッド５４１とを繋ぐ接続部５４２とを有する。接続部５４２の裏面は、ＭＴＪ２１の表面と接している。パッド５４１および接続部５４２は、絶縁層５４３によって埋設されている。但し、パッド５４１は、接合面ＢＳ２に露出した表面を有する。配線５２１、接続部５２２、配線５３１、パッド５４１および接続部５４２は、例えばＣｕ（銅），Ａｌ（アルミニウム），Ａｕ（金），Ｐｔ（白金），Ｔｉ（チタン），Ｍｏ（モリブデン），Ｔａ（タンタル），Ｗ（タングステン），ＴｉＮ，ＴｉＷ，ＷＮもしくはシリサイド等の高導電性非磁性材料からなる単層構造もしくは多層構造からなり、例えばスパッタリング法などのＰＶＤ法により形成される。
［半導体装置３の製造方法］
　次に、図１４Ａ～図１４Ｃを参照して、半導体装置３の製造方法について説明する。図１４Ａ～図１４Ｃは、それぞれ、半導体装置３の製造方法における一工程を表す平面図である。
　まず、図１４Ａに示したように、基板４１の上にＰ型トランジスタＰＴｒ１～ＰＴｒ４およびＮ型トランジスタＮＴｒ１～ＮＴｒ４を含む素子形成層４２と、配線層４３とを順に形成し、基板ユニットＵ１を得る。次に、例えばＡＬＤ法を使用して接合面ＢＳ１を覆うように絶縁性薄膜ＺＺ１を成膜する。
　ここで、ＡＬＤ法の手順について、概略を説明する。まず、成膜される薄膜の構成元素を含有する第１反応物と第２反応物とを準備する。成膜工程として、基板上に、第１反応物を含むガスを供給して吸着反応させる第１工程と、第２反応物を含むガス供給して吸着反応させる第２工程とがあり、この工程の間には不活性ガスを流して、未吸着の反応物をパージする。この成膜工程を１サイクル行なうことで原子層１層を堆積させ、繰り返すことにより所望膜厚の成膜をする。なお、第１工程と第２工程は、どちらを先に行なってもよい。このようなＡＬＤ法の適用により、極めて薄い絶縁性薄膜ＺＺ１を均質に、再現性よく成膜できる。
　以下に、一例として、酸化膜または窒化膜からなる絶縁性薄膜ＺＺ１のＡＬＤ法による成膜条件について、具体的に説明する。絶縁性薄膜ＺＺ１が酸化膜（ＳｉＯ2、ＨｆＯ2等）からなる場合、上述のＡＬＤ法において、第１反応物をＳｉ含有反応物またはＨｆ含有反応物とし、第２反応物をＯ含有反応物とする。これらの反応物を供給して吸着反応させる工程を交互に繰り返すことによって、ＳｉＯ2またはＨｆＯ2からなる絶縁性薄膜ＺＺ１を成膜する。ここで、Ｓｉ含有反応物は、例えば、シラン（ＳｉＨ4）、ジクロロシラン（Ｈ2ＳｉＣｌ2）等のガス状で供給可能な物質を用いる。Ｈｆ含有反応物は、テトラキスジメチルアミノハフニウム（Ｈｆ［Ｎ（ＣＨ3）2］4等を用いる。Ｏ含有反応物は、水蒸気ガス、オゾンガス等を用いる。
　一方、窒化膜（ＳｉＮ等）からなる絶縁性薄膜ＺＺ１を成膜する場合、上述のＡＬＤ法において、第１反応物をＳｉ含有反応物とし、第２反応物をＮ含有反応物とする。これらの反応物を供給して吸着反応させる工程を交互に繰り返すことによって、窒化膜（ＳｉＮ）からなる絶縁性薄膜ＺＺ１に成膜する。ここで、Ｎ含有反応物は、例えば、窒素ガスやアンモニアガス等を用いる。Ｏ含有反応物は、水蒸気ガス、オゾンガス等を用いる。
　このようなＡＬＤ法により、接合面ＢＳ１を覆うように極めて薄く均質な絶縁性薄膜ＺＺ１を成膜することができる。
　続いて、図１４Ｂに示したように、基板５１上に、制御線ＣＴＲＬを含む配線層５２と、ＭＴＪ２１を含む素子形成層５３と、配線層５４とを順に形成することにより、基板ユニットＵ２を得る。そののち、例えば上述したＡＬＤ法を使用して接合面ＢＳ２を覆うように絶縁性薄膜ＺＺ２を成膜する。
　こののち、基板ユニットＵ１と基板ユニットＵ２との貼り合わせを行う。ここでは、例えば図１４Ｃに示したように、基板ユニットＵ２を上下反転させ、基板ユニットＵ１の絶縁性薄膜ＺＺ１と基板ユニットＵ２の絶縁性薄膜ＺＺ２とを対向させる。その際、パッド４３３とパッド５４１とが対向するように、面内方向における位置合わせを行う。
　基板ユニットＵ１と基板ユニットＵ２との位置合わせの後、絶縁性薄膜ＺＺ１と絶縁性薄膜ＺＺ２とを当接させ、当接させた状態のまま熱処理を行う。熱処理は、例えばパッド４３３およびパッド５４１がＣｕを主体とする材料で構成される場合、２００℃～６００℃で１～５時間程度保持する。このような熱処理は、加圧雰囲気下で行ってもよい。また、パッド４３３とパッド５４１とを互いに押し付けあうように付勢した状態で行ってもよい。これにより、絶縁性薄膜ＺＺ１と絶縁性薄膜ＺＺ２とが接合され、一体となった絶縁性薄膜ＺＺとなる。この結果、基板ユニットＵ１と基板ユニットＵ２との貼り合わせが完了する。なお、絶縁性薄膜ＺＺ１と絶縁性薄膜ＺＺ２とは互いに同種の材料からなるものでもよいし、異種材料からなるものでもよい。
［半導体装置３の作用効果］
　このような半導体装置３においても、上記第１の実施の形態の半導体装置１と同様の機能を発揮することができる。また、半導体装置３では、基板ユニットＵ２において、基板５１上にＭＴＪ２１，２２を形成する際、ピンド層Ｐ、トンネルバリア層Ｉ、フリー層Ｆの順に積層することができる。このため、フリー層Ｆ、ピンド層Ｐ、トンネルバリア層Ｉの順に積層する場合と比較して、応答性および動作安定性に優れたＭＴＪ２１，２２が比較的容易に得られる。
＜７．第４の実施の形態＞
［半導体装置４の構成］
　図１５Ａ，１５Ｂを参照して、本開示の第４の実施の形態としての半導体装置４の構成について説明する。図１５Ａは半導体装置４の要部断面構成を表したものであり、図１５Ｂは半導体装置４の要部平面構成を表す。図１５Ａは、図１５Ｂに示したＸＶＡ－ＸＶＡ切断線に沿った矢視方向の断面図に相当する。なお、図１５Ａおよび図１５Ｂでは、半導体装置４の要部であるフィン電界効果トランジスタ（Ｆｉｎ－ＦＥＴ）８０の近傍のみを記載し、他は省略している。
　半導体装置４は、Ｐ型トランジスタＰＴｒ１～ＰＴｒ４およびＮ型トランジスタＮＴｒ１～ＮＴｒ４としてＦｉｎ－ＦＥＴ８０を用いる。半導体装置４は、この点を除き、他は半導体装置１と同様の構成を有する。Ｆｉｎ－ＦＥＴ８０は、例えば素子分離層４１１を含む基板４１上の第１の階層ＬＶ２１に設けられている。Ｆｉｎ－ＦＥＴ８０は、例えば、Ｓｉ（シリコン）よりなるフィン８１と、ゲート電極８２Ｇ，ソース電極８２Ｓおよびドレイン電極８２Ｄとを有し、絶縁膜Ｚ１１に埋設されている。
　フィン８１は、平板状をなし、その裏面が半導体材料からなる基板４１と接するように複数立設している。複数のフィン８１は、例えばＸ軸方向にそれぞれ延在すると共にＹ軸方向に並んでいる。ゲート電極８２Ｇ、ソース電極８２Ｓおよびドレイン電極８２Ｄは、いずれも、フィン８１の延伸方向と交差するＹ軸方向にフィン８１を跨ぐように延伸されている。ゲート電極８２Ｇ、ソース電極８２Ｓおよびドレイン電極８２Ｄは、いずれも、フィン８１の裏面以外の面、すなわちフィン８１が基板４１と接する面以外の面を覆っている。
　第２の階層ＬＶ２１の上には、第２の階層ＬＶ２２が形成されている。第２の階層ＬＶ２２には、ゲート電極８２Ｇ、ソース電極８２Ｓおよびドレイン電極８２Ｄとそれぞれ接続されたコンタクト層８３Ｇ，８３Ｓ，８３Ｄが設けられている。コンタクト層８３Ｇ，８３Ｓ，８３Ｄの周囲は絶縁層Ｚ１２が占めている。
　このようなＦｉｎ－ＦＥＴ８０を用いることにより、バルク基板上のプレーナー型トランジスタに比べて、ショートチャネル特性を抑制することが可能となる。また、Ｆｉｎ－ＦＥＴ８０ではゲート電極８２Ｇ，ソース電極８２Ｓおよびドレイン電極８２Ｄが規則正しく配列されている。したがって、Ｐ型トランジスタＰＴｒ１～ＰＴｒ４およびＮ型トランジスタＮＴｒ１～ＮＴｒ４をより狭小な領域に形成することができ、高集積化された半導体装置４が得られる。
＜８．第５の実施の形態＞
　図１６は、本開示の第５の実施の形態としての半導体装置５の断面構成を表したものである。半導体装置５は、Ｆｉｎ－ＦＥＴ８０の代わりにナノワイヤ（Nano-wire）ＦＥＴであるトランジスタ８０Ａを備える点において、上記第４の実施の形態の半導体装置４と異なる。具体的には、半導体装置５では、絶縁膜Ｚ１０がフィン８１の裏面８１Ｂと基板４１との間に設けられている。さらに、基板４１の一部に電極８４が埋設されている。ゲート電極８４は、絶縁膜Ｚ１０を挟んでゲート電極８２Ｇと対向する位置に埋設されている。その他の点については、半導体装置４と同様の構成である。
　このような半導体装置５においても、高集積化を図ることができる。
　以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
　例えば、本開示のフリップフロップ回路は上記実施の形態等において説明したものに限定されるものではない。例えば、図１７に示した半導体装置６のように、Ｄラッチ回路７１，７２を有するマスタースレーブ型フリップフロップ回路７０を採用することもできる。なお、図１７に示した半導体装置６では、ＭＴＪ２１とＰ型トランジスタＰＴｒ１との位置を入れ替えてもよいし、ＭＴＪ２２とＰ型トランジスタＰＴｒ２との位置を入れ替えてもよい。また、ＭＴＪ２１，２２の替わりに、上記第２の実施の形態で説明した抵抗変化素子６１，６２を採用してもよい。
　本開示は、上記実施の形態で説明した構成要素の全てを備える必要はなく、また、他の構成要素をさらに備えていてもよい。
　加えて、例えば、上記実施の形態において説明した各構成要素の材料、厚みおよび形成方法などは限定されるものではなく、他の材料、厚みおよび形成方法としてもよい。
　なお、本明細書中に記載された効果はあくまで例示であってその記載に限定されるものではなく、他の効果があってもよい。また、本技術は以下のような構成を取り得るものである。
（１）
　第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、
　制御線と、
　前記第１のノードと前記制御線との間に設けられた第１のＰ型トランジスタと、
　前記第１のノードと前記制御線との間に設けられ、前記第１のＰ型トランジスタと直列接続される第１の不揮発性記憶素子と、
　前記第２のノードと前記制御線との間に設けられた第２のＰ型トランジスタと、
　前記第２のノードと前記制御線との間に設けられ、前記第２のＰ型トランジスタと直列接続される第２の不揮発性記憶素子と
　を備え、
　前記第１の不揮発性記憶素子は、前記制御線と近い位置から順に並ぶ第１のピンド層と第１のトンネルバリア層と第１のフリー層とを含む第１の磁気トンネル接合素子、または前記制御線と近い位置から順に並ぶ第１の電極層と第１の絶縁層と第１のイオン層とを含む第１の抵抗変化素子であり、
　前記第２の不揮発性記憶素子は、前記制御線と近い位置から順に並ぶ第２のピンド層と第２のトンネルバリア層と第２のフリー層とを含む第２の磁気トンネル接合素子、または前記制御線と近い位置から順に並ぶ第２の電極層と第２の絶縁層と第２のイオン層とを含む第２の抵抗変化素子である
　半導体装置。
（２）
　前記第１の不揮発性記憶素子は、前記第１のＰ型トランジスタと前記制御線との間に位置し、前記第１のＰ型トランジスタを含む第１の階層よりも上の第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第１のフリー層と前記第１のトンネルバリア層と前記第１のピンド層とを含む前記第１の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第１のイオン層と前記第１の絶縁層と前記第１の電極層とを含む前記第１の抵抗変化素子であり、
　前記第２の不揮発性記憶素子は、前記第２のＰ型トランジスタと前記制御線との間に位置し、前記第２のＰ型トランジスタを含む前記第１の階層よりも上の前記第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第２のフリー層と前記第２のトンネルバリア層と前記第２のピンド層とを含む前記第２の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第２のイオン層と前記第２の絶縁層と前記第２の電極層とを含む前記第２の抵抗変化素子である
　上記（１）記載の半導体装置。
（３）
　前記第１のＰ型トランジスタは、前記第１のノードおよび前記第１の不揮発性記憶素子とそれぞれ接続された一対の第１の拡散領域を有し、
　前記第２のＰ型トランジスタは、前記第２のノードおよび前記第２の不揮発性記憶素子とそれぞれ接続された一対の第２の拡散領域を有する
　上記（２）記載の半導体装置。
（４）
　前記第１の不揮発性記憶素子は、前記第１のＰ型トランジスタと前記第１のノードとの間に位置し、前記第１のＰ型トランジスタを含む第１の階層よりも上の第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第１のピンド層と前記第１のトンネルバリア層と前記第１のフリー層とを含む前記第１の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第１の電極層と前記第１の絶縁層と前記第１のイオン層とを含む前記第１の抵抗変化素子であり、
　前記第２の不揮発性記憶素子は、前記第２のＰ型トランジスタと前記第２のノードとの間に位置し、前記第２のＰ型トランジスタを含む前記第１の階層よりも上の前記第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第２のピンド層と前記第２のトンネルバリア層と前記第２のフリー層とを含む前記第２の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第２の電極層と前記第２の絶縁層と前記第２のイオン層とを含む前記第２の抵抗変化素子である
　上記（１）記載の半導体装置。
（５）
　前記第１のＰ型トランジスタは、前記制御線および前記第１の不揮発性記憶素子とそれぞれ接続された一対の第１の拡散領域を有し、
　前記第２のＰ型トランジスタは、前記制御線および前記第２の不揮発性記憶素子とそれぞれ接続された一対の第２の拡散領域を有する
　上記（４）記載の半導体装置。
（６）
　前記第１のインバータ回路は、互いに並列接続された第３のＰ型トランジスタおよび第１のＮ型トランジスタを含み、
　前記第２のインバータ回路は、互いに並列接続された第４のＰ型トランジスタおよび第２のＮ型トランジスタを含む
　上記（１）から（５）のいずれか１つに記載の半導体装置。
（７）
　第１のビット線と、
　前記第１のビット線と前記第１の接続線との間に設けられた第３のＮ型トランジスタと、
　第２のビット線と、
　前記第２のビット線と前記第２の接続線との間に設けられた第４のＮ型トランジスタと
　をさらに備えた
　上記（６）記載の半導体装置。
（８）
　前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子と、
　制御部と
　をさらに備え、
　前記制御部は、前記電源を遮断する前に、
　前記第１のＰ型トランジスタをオン状態とすると共に前記制御線を第１の電位に設定して前記第１のノードから前記制御線へ第１の電流を流すことにより、前記第１の不揮発性記憶素子を第１の抵抗値を示す第１の抵抗状態とし、
　前記第２のＰ型トランジスタをオン状態とすると共に前記制御線を前記第１の電位と同等以上の第２の電位に設定して前記制御線から前記第２のノードへ第２の電流を流すことにより、前記第２の不揮発性記憶素子を前記第１の抵抗値よりも高い第２の抵抗値を示す第２の抵抗状態とする
　上記（７）記載の半導体装置。
（９）
　前記制御部は、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタをオン状態とすると共に前記制御線を前記第２の電位に設定したのち、前記電源を投入して前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加することにより、前記第１のノードの電位および前記第２のノードの電位を設定する
　上記（８）記載の半導体装置。
（１０）
　前記第１から第４のＰ型トランジスタは、それぞれ、第１から第４のゲート電極を有し、
　前記第１から第４のＮ型トランジスタは、それぞれ、第５から第８のゲート電極を有し、
　第１から第８のゲート電極は、いずれも、第１の方向に沿って延在している
　上記（７）記載の半導体装置。
（１１）
　Ｐ型ウェル領域と、前記第１の方向において前記Ｐ型ウェル領域と隣り合うＮ型ウェル領域とをさらに備え、
　前記第１から第４のＰ型トランジスタは、前記Ｎ型ウェル領域に配置され、
　前記第１から第４のＮ型トランジスタは、前記Ｐ型ウェル領域に配置され、
　前記第１から第４のゲート電極は、前記第１の方向と直交する第２の方向に並ぶように配置され、
　前記第５から第８のゲート電極は、前記第２の方向に並ぶように配置されている
　上記（１０）記載の半導体装置。
（１２）
　前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子と、
　接地端子と
　をさらに備え、
　前記電源端子は、前記第２の方向において、前記第１から第４のゲート電極のうちのいずれか１つと、前記第１から第４のゲート電極のうちの他の１つとの間に設けられており、
　前記接地端子は、前記第２の方向において、前記第５から第８のゲート電極のうちのいずれか１つと、前記第５から第８のゲート電極のうちの他の１つとの間に設けられている
　上記（１１）記載の半導体装置。
（１３）
　前記第１から第４のゲート電極は、前記第２の方向において、前記第１の不揮発性記憶素子と前記第２の不揮発性記憶素子との間に配置されている
　上記（１１）または（１２）に記載の半導体装置。
（１４）
　前記第１のゲート電極および前記第２のゲート電極の双方と接続され、前記第２の方向に沿って延在する一の選択線と、
　前記第７のゲート電極および前記第８のゲート電極の双方と接続され、前記第２の方向に沿って延在する一のワード線と、
　前記第３のＮ型トランジスタと接続され、前記第１の方向に沿って延在する第１のビット線と、
　前記第４のＮ型トランジスタと接続され、前記第１の方向に沿って延在する第２のビット線と
　をさらに備えた
　上記（１１）から（１３）のいずれか１つに記載の半導体装置。
（１５）
　前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子をさらに備え、
　前記制御部は、前記制御線を、前記第１の電位として接地電位に設定し、前記第２の電位として前記電源の電位に設定する
　上記（９）記載の半導体装置。
（１６）
　前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子をさらに備え、
　前記制御部は、前記制御線を、前記１の電位および前記第２の電位として接地電位と前記電源の電位との間の中間電位に設定する
　上記（９）記載の半導体装置。
（１７）
　第１の基板ユニットと第２の基板ユニットとの貼り合わせ構造を有し、
　前記第１の基板ユニットは、第１の基板と、前記第１の基板の上に形成された前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタとを含み、
　前記第２の基板ユニットは、第２の基板と、前記第２の基板の上に形成された前記第１の不揮発性記憶素子および前記第２の不揮発性記憶素子を含む
　上記（１）から（１６）のいずれか１つに記載の半導体装置。
（１８）
　前記第１の基板ユニットは、前記第２の基板ユニットと対向する第１の接合面に露出した第１のパッドを有し、
　前記第２の基板ユニットは、前記第１の基板ユニットと対向する第２の接合面に露出した第２のパッドを有する
　上記（１７）記載の半導体装置。
（１９）
　第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、
　制御線と、
　前記第１のノードと前記制御線との間に設けられた第１の第１導電型トランジスタと、
　前記第１のノードと前記制御線との間に設けられ、前記第１の第１導電型トランジスタと直列接続される第１の不揮発性記憶素子と、
　前記第２のノードと前記制御線との間に設けられた第２の第１導電型トランジスタと、
　前記第２のノードと前記制御線との間に設けられ、前記第２の第１導電型トランジスタと直列接続される第２の不揮発性記憶素子と、
　第１のビット線と、
　前記第１のビット線と前記第１の接続線との間に設けられた第１の第２導電型トランジスタと、
　第２のビット線と、
　前記第２のビット線と前記第２の接続線との間に設けられた第２の第２導電型トランジスタと
　を備え、
　前記第１のインバータ回路は、互いに並列接続された第３の第１導電型トランジスタおよび第３の第２導電型トランジスタを含み、
　前記第２のインバータ回路は、互いに並列接続された第４の第１導電型トランジスタおよび第４の第２導電型トランジスタを含む
　半導体装置。
（２０）
　半導体基板をさらに備え、
　前記第１から第４のＰ型トランジスタおよび前記第１から第４のＮ型トランジスタは、それぞれ、第１の方向に延伸されたゲート電極、ソース電極およびドレイン電極と、第２の方向に延伸されたフィンとを有し、
　前記フィン、ゲート電極、ソース電極およびドレイン電極の各々の裏面は前記半導体基板と接し、
　前記ゲート電極、前記ソース電極および前記ドレイン電極は、いずれも、前記フィンの裏面以外の面を覆っている
　上記（１０）から（１４）のいずれか１つに記載の半導体装置。
　本出願は、日本国特許庁において２０１４年１１月２０日に出願された日本特許出願番号２０１４－２３５３０９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、
    　制御線と、
    　前記第１のノードと前記制御線との間に設けられた第１のＰ型トランジスタと、
    　前記第１のノードと前記制御線との間に設けられ、前記第１のＰ型トランジスタと直列接続される第１の不揮発性記憶素子と、
    　前記第２のノードと前記制御線との間に設けられた第２のＰ型トランジスタと、
    　前記第２のノードと前記制御線との間に設けられ、前記第２のＰ型トランジスタと直列接続される第２の不揮発性記憶素子と
    　を備え、
    　前記第１の不揮発性記憶素子は、前記制御線と近い位置から順に並ぶ第１のピンド層と第１のトンネルバリア層と第１のフリー層とを含む第１の磁気トンネル接合素子、または前記制御線と近い位置から順に並ぶ第１の電極層と第１の絶縁層と第１のイオン層とを含む第１の抵抗変化素子であり、
    　前記第２の不揮発性記憶素子は、前記制御線と近い位置から順に並ぶ第２のピンド層と第２のトンネルバリア層と第２のフリー層とを含む第２の磁気トンネル接合素子、または前記制御線と近い位置から順に並ぶ第２の電極層と第２の絶縁層と第２のイオン層とを含む第２の抵抗変化素子である
    　半導体装置。
  2. 　前記第１の不揮発性記憶素子は、前記第１のＰ型トランジスタと前記制御線との間に位置し、前記第１のＰ型トランジスタを含む第１の階層よりも上の第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第１のフリー層と前記第１のトンネルバリア層と前記第１のピンド層とを含む前記第１の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第１のイオン層と前記第１の絶縁層と前記第１の電極層とを含む前記第１の抵抗変化素子であり、
    　前記第２の不揮発性記憶素子は、前記第２のＰ型トランジスタと前記制御線との間に位置し、前記第２のＰ型トランジスタを含む前記第１の階層よりも上の前記第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第２のフリー層と前記第２のトンネルバリア層と前記第２のピンド層とを含む前記第２の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第２のイオン層と前記第２の絶縁層と前記第２の電極層とを含む前記第２の抵抗変化素子である
    　請求項１記載の半導体装置。
  3. 　前記第１のＰ型トランジスタは、前記第１のノードおよび前記第１の不揮発性記憶素子とそれぞれ接続された一対の第１の拡散領域を有し、
    　前記第２のＰ型トランジスタは、前記第２のノードおよび前記第２の不揮発性記憶素子とそれぞれ接続された一対の第２の拡散領域を有する
    　請求項２記載の半導体装置。
  4. 　前記第１の不揮発性記憶素子は、前記第１のＰ型トランジスタと前記第１のノードとの間に位置し、前記第１のＰ型トランジスタを含む第１の階層よりも上の第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第１のピンド層と前記第１のトンネルバリア層と前記第１のフリー層とを含む前記第１の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第１の電極層と前記第１の絶縁層と前記第１のイオン層とを含む前記第１の抵抗変化素子であり、
    　前記第２の不揮発性記憶素子は、前記第２のＰ型トランジスタと前記第２のノードとの間に位置し、前記第２のＰ型トランジスタを含む前記第１の階層よりも上の前記第２の階層に設けられると共に、前記第１の階層に近い位置から順に積層された前記第２のピンド層と前記第２のトンネルバリア層と前記第２のフリー層とを含む前記第２の磁気トンネル接合素子、または前記第１の階層に近い位置から順に積層された前記第２の電極層と前記第２の絶縁層と前記第２のイオン層とを含む前記第２の抵抗変化素子である
    　請求項１記載の半導体装置。
  5. 　前記第１のＰ型トランジスタは、前記制御線および前記第１の不揮発性記憶素子とそれぞれ接続された一対の第１の拡散領域を有し、
    　前記第２のＰ型トランジスタは、前記制御線および前記第２の不揮発性記憶素子とそれぞれ接続された一対の第２の拡散領域を有する
    　請求項４記載の半導体装置。
  6. 　前記第１のインバータ回路は、互いに並列接続された第３のＰ型トランジスタおよび第１のＮ型トランジスタを含み、
    　前記第２のインバータ回路は、互いに並列接続された第４のＰ型トランジスタおよび第２のＮ型トランジスタを含む
    　請求項１記載の半導体装置。
  7. 　第１のビット線と、
    　前記第１のビット線と前記第１の接続線との間に設けられた第３のＮ型トランジスタと、
    　第２のビット線と、
    　前記第２のビット線と前記第２の接続線との間に設けられた第４のＮ型トランジスタと
    　をさらに備えた
    　請求項６記載の半導体装置。
  8. 　前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子と、
    　制御部と
    　をさらに備え、
    　前記制御部は、前記電源を遮断する前に、
    　前記第１のＰ型トランジスタをオン状態とすると共に前記制御線を第１の電位に設定して前記第１のノードから前記制御線へ第１の電流を流すことにより、前記第１の不揮発性記憶素子を第１の抵抗値を示す第１の抵抗状態とし、
    　前記第２のＰ型トランジスタをオン状態とすると共に前記制御線を前記第１の電位と同等以上の第２の電位に設定して前記制御線から前記第２のノードへ第２の電流を流すことにより、前記第２の不揮発性記憶素子を前記第１の抵抗値よりも高い第２の抵抗値を示す第２の抵抗状態とする
    　請求項７記載の半導体装置。
  9. 　前記制御部は、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタをオン状態とすると共に前記制御線を前記第２の電位に設定したのち、前記電源を投入して前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加することにより、前記第１のノードの電位および前記第２のノードの電位を設定する
    　請求項８記載の半導体装置。
  10. 　前記第１から第４のＰ型トランジスタは、それぞれ、第１から第４のゲート電極を有し、
    　前記第１から第４のＮ型トランジスタは、それぞれ、第５から第８のゲート電極を有し、
    　第１から第８のゲート電極は、いずれも、第１の方向に沿って延在している
    　請求項７記載の半導体装置。
  11. 　Ｐ型ウェル領域と、前記第１の方向において前記Ｐ型ウェル領域と隣り合うＮ型ウェル領域とをさらに備え、
    　前記第１から第４のＰ型トランジスタは、前記Ｎ型ウェル領域に配置され、
    　前記第１から第４のＮ型トランジスタは、前記Ｐ型ウェル領域に配置され、
    　前記第１から第４のゲート電極は、前記第１の方向と直交する第２の方向に並ぶように配置され、
    　前記第５から第８のゲート電極は、前記第２の方向に並ぶように配置されている
    　請求項１０記載の半導体装置。
  12. 　前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子と、
    　接地端子と
    　をさらに備え、
    　前記電源端子は、前記第２の方向において、前記第１から第４のゲート電極のうちのいずれか１つと、前記第１から第４のゲート電極のうちの他の１つとの間に設けられており、
    　前記接地端子は、前記第２の方向において、前記第５から第８のゲート電極のうちのいずれか１つと、前記第５から第８のゲート電極のうちの他の１つとの間に設けられている
    　請求項１１記載の半導体装置。
  13. 　前記第１から第４のゲート電極は、前記第２の方向において、前記第１の不揮発性記憶素子と前記第２の不揮発性記憶素子との間に配置されている
    　請求項１１記載の半導体装置。
  14. 　前記第１のゲート電極および前記第２のゲート電極の双方と接続され、前記第２の方向に沿って延在する一の選択線と、
    　前記第７のゲート電極および前記第８のゲート電極の双方と接続され、前記第２の方向に沿って延在する一のワード線と、
    　前記第３のＮ型トランジスタと接続され、前記第１の方向に沿って延在する第１のビット線と、
    　前記第４のＮ型トランジスタと接続され、前記第１の方向に沿って延在する第２のビット線と
    　をさらに備えた
    　請求項１１記載の半導体装置。
  15. 　前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子をさらに備え、
    　前記制御部は、前記制御線を、前記第１の電位として接地電位に設定し、前記第２の電位として前記電源の電位に設定する
    　請求項９記載の半導体装置。
  16. 　前記第１のインバータ回路および前記第２のインバータ回路に電圧を印加する電源が接続される電源端子をさらに備え、
    　前記制御部は、前記制御線を、前記１の電位および前記第２の電位として接地電位と前記電源の電位との間の中間電位に設定する
    　請求項９記載の半導体装置。
  17. 　第１の基板ユニットと第２の基板ユニットとの貼り合わせ構造を有し、
    　前記第１の基板ユニットは、第１の基板と、前記第１の基板の上に形成された前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタとを含み、
    　前記第２の基板ユニットは、第２の基板と、前記第２の基板の上に形成された前記第１の不揮発性記憶素子および前記第２の不揮発性記憶素子を含む
    　請求項１記載の半導体装置。
  18. 　前記第１の基板ユニットは、前記第２の基板ユニットと対向する第１の接合面に露出した第１のパッドを有し、
    　前記第２の基板ユニットは、前記第１の基板ユニットと対向する第２の接合面に露出した第２のパッドを有する
    　請求項１７記載の半導体装置。
  19. 　第１のインバータ回路と、第１のノードを含む第１の接続線と、第２のインバータ回路と、第２のノードを含む第２の接続線とが順に接続された環状構造を有するフリップフロップ回路と、
    　制御線と、
    　前記第１のノードと前記制御線との間に設けられた第１の第１導電型トランジスタと、
    　前記第１のノードと前記制御線との間に設けられ、前記第１の第１導電型トランジスタと直列接続される第１の不揮発性記憶素子と、
    　前記第２のノードと前記制御線との間に設けられた第２の第１導電型トランジスタと、
    　前記第２のノードと前記制御線との間に設けられ、前記第２の第１導電型トランジスタと直列接続される第２の不揮発性記憶素子と、
    　第１のビット線と、
    　前記第１のビット線と前記第１の接続線との間に設けられた第１の第２導電型トランジスタと、
    　第２のビット線と、
    　前記第２のビット線と前記第２の接続線との間に設けられた第２の第２導電型トランジスタと
    　を備え、
    　前記第１のインバータ回路は、互いに並列接続された第３の第１導電型トランジスタおよび第３の第２導電型トランジスタを含み、
    　前記第２のインバータ回路は、互いに並列接続された第４の第１導電型トランジスタおよび第４の第２導電型トランジスタを含む
    　半導体装置。
  20. 　半導体基板をさらに備え、
    　前記第１から第４のＰ型トランジスタおよび前記第１から第４のＮ型トランジスタは、それぞれ、第１の方向に延伸されたゲート電極、ソース電極およびドレイン電極と、第２の方向に延伸されたフィンとを有し、
    　前記フィン、ゲート電極、ソース電極およびドレイン電極の各々の裏面は前記半導体基板と接し、
    　前記ゲート電極、前記ソース電極および前記ドレイン電極は、いずれも、前記フィンの裏面以外の面を覆っている
    　請求項１０記載の半導体装置。
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