TW201631708A - 半導體裝置 - Google Patents

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TW201631708A
TW201631708A TW104133921A TW104133921A TW201631708A TW 201631708 A TW201631708 A TW 201631708A TW 104133921 A TW104133921 A TW 104133921A TW 104133921 A TW104133921 A TW 104133921A TW 201631708 A TW201631708 A TW 201631708A
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Takashi Yokoyama
Shunsaku Tokito
Hiroshi Hasegawa
Hajime Yamagishi
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Abstract

本發明之半導體裝置具備：正反器電路，其具有將第1反相器電路、包含第1節點之第1連接線、第2反相器電路、及包含第2節點之第2連接線依序連接之環狀構造；控制線；第1P型電晶體及第1非揮發性記憶元件，其等於第1節點與控制線之間串聯連接；及第2P型電晶體及第2非揮發性記憶元件，其等於第2節點與控制線之間串聯連接。非揮發性記憶元件係包含自接近控制線之位置起依序排列之固定層、穿隧障壁層、及自由層之磁性穿隧接合元件。

Description

半導體裝置
本揭示係關於一種具備非揮發性記憶元件與正反器電路之半導體裝置。
先前，於包含CMOS(Complementary Metal Oxide Semiconductor：互補型金屬氧化半導體)電晶體之半導體積體電路，研究其高積體化及動作速度之高速化。於近年，自低消耗電力之觀點出發而研究自揮發性記憶體向非揮發性記憶體之轉換，例如組合作為揮發性記憶體之SRAM(Static Random Access Memory：靜態隨機存取記憶體)與作為非揮發性記憶體之磁性穿隧接合元件之半導體裝置之開發不斷進展(例如參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]國際公開第2009/028298號說明書
然而，於專利文獻1中，因設為於包含2個P型FET(Field Effect Transistor，場效電晶體)與4個N型FET之SRAM電路進而組合2個N型FET與2個磁性穿隧接合元件，故半導體裝置整體之佔有面積較大，而阻礙小型化。
因此，期望提供一種具有適於高積體化之構造之半導體裝置。
作為本揭示之一實施形態之半導體裝置具備：正反器電路，其 具有將第1反相器電路、包含第1節點之第1連接線、第2反相器電路、及包含第2節點之第2連接線依序連接之環狀構造；控制線；第1P型電晶體，其設置於第1節點與控制線之間；第1非揮發性記憶元件，其設置於第1節點與控制線之間，且與第1P型電晶體串聯連接；第2第1導電型電晶體，其設置於第2節點與控制線之間；及第2非揮發性記憶元件，其設置於第2節點與控制線之間，且與第2P型電晶體串聯連接。第1非揮發性記憶元件係包含自接近控制線之位置起依序排列之第1固定層、第1穿隧障壁層、及第1自由層之第1磁性穿隧接合元件，或包含自接近控制線之位置起依序排列之第1電極層、第1絕緣層、及第1離子層之第1變阻元件；第2非揮發性記憶元件係包含自接近控制線之位置起依序排列之第2固定層、第2穿隧障壁層、及第2自由層之第2磁性穿隧接合元件，或包含自接近控制線之位置起依序排列之第2電極層、第2絕緣層、及第2離子層之第2變阻元件。
於作為本揭示之一實施形態之半導體裝置中，於正反器電路與控制線之間，設置有2組相互串聯連接之P型電晶體及非揮發性記憶元件之單元。因此，已謀求整體構成之小型化。又，因各非揮發性記憶元件係包含以特定之順序排列之複數個層之磁性穿隧接合元件或變阻元件，故可防止於將自正反器電路儲存至非揮發性記憶元件之資料自非揮發性元件再儲存至正反器電路時，資料之反轉。
作為本揭示之一實施形態之另一半導體裝置具備：正反器電路，其具有將第1反相器電路、包含第1節點之第1連接線、第2反相器電路、及包含第2節點之第2連接線依序連接之環狀構造；控制線；第1第1導電型電晶體，其設置於第1節點與控制線之間；第1非揮發性記憶元件，其設置於第1節點與控制線之間，且與第1第1導電型電晶體串聯連接；第2第1導電型電晶體，其設置於第2節點與控制線之間；第2非揮發性記憶元件，其設置於第2節點與控制線之間，且與第2第1 導電型電晶體串聯連接；第1位元線；第1第2導電型電晶體，其設置於第1位元線與第1連接線之間；第2位元線；及第2第2導電型電晶體，其設置於第2位元線與第2連接線之間。第1反相器電路包含相互並聯連接之第3第1導電型電晶體及第3第2導電型電晶體，第2反相器電路包含相互並聯連接第4第1導電型電晶體及第4第2導電型電晶體。
於作為本揭示之一實施形態之另一半導體裝置中，因已謀求第1導電型電晶體之數量與第2導電型電晶體之數量之平衡，故有利於整體構成之小型化。
根據作為本揭示之一實施形態之半導體裝置，可謀求高積體化。再者，本揭示之效果並不限定於此，亦可為以下記述之任一效果。
1‧‧‧半導體裝置
1A‧‧‧半導體裝置
2‧‧‧半導體裝置
2A‧‧‧半導體裝置
3‧‧‧半導體裝置
4‧‧‧半導體裝置
5‧‧‧半導體裝置
6‧‧‧半導體裝置
10‧‧‧正反器電路
11‧‧‧反相器電路
12‧‧‧反相器電路
20‧‧‧非揮發性記憶部
21‧‧‧MTJ
22‧‧‧MTJ
30‧‧‧控制部
30‧‧‧正反器電路
41‧‧‧基板
42‧‧‧元件形成層
43‧‧‧配線層
51‧‧‧基板
52‧‧‧配線層
53‧‧‧元件形成層
54‧‧‧配線層
61‧‧‧變阻元件
62‧‧‧變阻元件
63‧‧‧離子層
64‧‧‧絕緣層
65‧‧‧電極層
70‧‧‧主從型正反器電路
71‧‧‧D閂鎖電路
72‧‧‧D閂鎖電路
80‧‧‧Fin-FET(鰭式場效電晶體)
80A‧‧‧奈米線FET
81‧‧‧鰭片
81B‧‧‧背面
82D‧‧‧汲極電極
82G‧‧‧閘極電極
82S‧‧‧源極電極
83D‧‧‧連接層
83G‧‧‧連接層
83S‧‧‧連接層
84‧‧‧電極
411‧‧‧元件分離層
412‧‧‧擴散層
412A‧‧‧擴散層
412B‧‧‧擴散層
421‧‧‧閘極絕緣膜
422‧‧‧閘極電極
422A~422H‧‧‧閘極電極
423‧‧‧源極電極
423A~423H‧‧‧源極電極
424‧‧‧汲極電極
424A~424H‧‧‧閘極電極
425‧‧‧絕緣層
431‧‧‧配線
432‧‧‧配線
433‧‧‧焊墊
434‧‧‧連接部
435‧‧‧絕緣層
436‧‧‧絕緣層
521‧‧‧配線
522‧‧‧連接部
523A~523C‧‧‧絕緣層
531‧‧‧配線
532‧‧‧絕緣層
541‧‧‧焊墊
542‧‧‧連接部
543‧‧‧絕緣層
BL1‧‧‧位元線
BL2‧‧‧位元線
BS1‧‧‧接合面
BS2‧‧‧接合面
CL1‧‧‧連接線
CL2‧‧‧連接線
CTRL‧‧‧控制線
CTRL1‧‧‧部分
CTRL2‧‧‧部分
e-‧‧‧電子
F‧‧‧自由層
FJ‧‧‧磁化
GND‧‧‧接地端子
H‧‧‧高
I‧‧‧穿隧障壁層
I1~I6‧‧‧電流
IXC-IXC‧‧‧切斷線
L‧‧‧低
LV1~LV11‧‧‧階層
LV21‧‧‧階層
LV22‧‧‧階層
M1~M5‧‧‧金屬層
M1A~M1P‧‧‧金屬層
M2A~M1M‧‧‧金屬層
M3A‧‧‧金屬層
M3B‧‧‧金屬層
M3E~M3M‧‧‧金屬層
M4A‧‧‧金屬層
M4B‧‧‧金屬層
M4J~M3M‧‧‧金屬層
M5A~M5D‧‧‧金屬層
NTr1~NTr4‧‧‧N型電晶體
NWEL‧‧‧N型井區域
P‧‧‧固定層
PJ‧‧‧磁化
PTr1~PTr4‧‧‧P型電晶體
PWEL‧‧‧P型井區域
Q1~Q8‧‧‧節點
RH‧‧‧電阻值
RL‧‧‧電阻值
SL‧‧‧選擇線
SL1‧‧‧選擇線
SL2‧‧‧選擇線
STI‧‧‧淺溝隔離
T1‧‧‧電源端子
T2‧‧‧電源端子
U1‧‧‧基板單元
U2‧‧‧基板單元
V2~V4‧‧‧通孔
V1A~V1F‧‧‧通孔
V2A~V2P‧‧‧通孔
V3A~V3M‧‧‧通孔
V4E~V4M‧‧‧通孔
V5K‧‧‧通孔
V5M‧‧‧通孔
Vdd‧‧‧電源
WL‧‧‧字元線
X‧‧‧方向
XVA-XVA‧‧‧切斷線
Y‧‧‧方向
Z‧‧‧方向
Z2~Z11‧‧‧絕緣層
Z10‧‧‧絕緣膜
Z11‧‧‧絕緣膜
Z12‧‧‧絕緣層
ZZ‧‧‧絕緣性薄膜
ZZ1‧‧‧絕緣性薄膜
ZZ2‧‧‧絕緣性薄膜
III-III‧‧‧切斷線
圖1係表示本揭示之第1實施形態之半導體裝置之構成例之電路圖。
圖2係表示圖1所示之半導體裝置之構成例之俯視圖。
圖3係表示圖1所示之半導體裝置之要部之構成例之剖視圖。
圖4A係表示圖1所示之半導體裝置之製造方法之一步驟之俯視圖。
圖4B係表示繼圖4A之一步驟之剖視圖。
圖4C係表示繼圖4B之一步驟之剖視圖。
圖4D係表示繼圖4C之一步驟之剖視圖。
圖4E係表示繼圖4D之一步驟之剖視圖。
圖4F係表示繼圖4E之一步驟之剖視圖。
圖4G係表示繼圖4F之一步驟之剖視圖。
圖4H係表示繼圖4G之一步驟之剖視圖。
圖4J係表示繼圖4H之一步驟之剖視圖。
圖4K係表示繼圖4J之一步驟之剖視圖。
圖5A係用以說明於圖1所示之半導體裝置中，於非揮發性記憶元件記憶資料之方法之說明圖。
圖5B係用以說明於圖1所示之半導體裝置中，於非揮發性記憶元件記憶資料之方法之另一說明圖。
圖6係用以說明於圖1所示之半導體裝置中，讀出記憶於非揮發性記憶元件之資料之方法之說明圖。
圖7A係用以說明於作為參考例之半導體裝置中，於非揮發性記憶元件記憶資料之方法之說明圖。
圖7B係用以說明於作為參考例之半導體裝置中，於非揮發性記憶元件記憶資料之方法之另一說明圖。
圖8係用以說明於作為參考例之半導體裝置中，讀出記憶於非揮發性記憶元件之資料之方法之說明圖。
圖9A係表示本揭示之第1實施形態之半導體裝置之第1變化例之電路圖。
圖9B係表示圖9A所示之半導體裝置之構成例之俯視圖。
圖9C係表示圖9A所示之半導體裝置之要部之構成例之剖視圖。
圖10A係表示本揭示之第2實施形態之半導體裝置之構成例之電路圖。
圖10B係表示圖10A所示之半導體裝置之要部之構成例之剖視圖。
圖11A係用以說明於圖10所示之半導體裝置中，於非揮發性記憶元件記憶資料之方法之說明圖。
圖11B係用以說明於圖10所示之半導體裝置中，於非揮發性記憶元件記憶資料之方法之另一說明圖。
圖12A係表示本揭示之第2實施形態之半導體裝置之變化例之電 路圖。
圖12B係表示圖12A所示之半導體裝置之要部之構成例之剖視圖。
圖13係表示本揭示之第3實施形態之半導體裝置之構成例之剖視圖。
圖14A係表示圖13所示之半導體裝置之製造方法之一步驟之俯視圖。
圖14B係表示繼圖14A之一步驟之剖視圖。
圖14C係表示繼圖14B之一步驟之剖視圖。
圖15A係表示本揭示之第4實施形態之半導體裝置之要部構成例之剖視圖。
圖15B係表示圖15A所示之半導體裝置之要部構成例之俯視圖。
圖16係表示本揭示之第5實施形態之半導體裝置之要部構成例之剖視圖。
圖17係表示作為其他變化例之半導體裝置之構成例之電路圖。
以下，對本揭示之實施形態，參照圖式進行詳細說明。再者，說明按以下之順序進行。
1.第1實施形態(具有頂部固定構造之MTJ(Magnetic Tunnel Junctions，磁性穿隧接合元件)元件之半導體裝置)
2.第1實施形態之第1變化例(變更MTJ元件之配置之變化例)
3.第1實施形態之第2變化例(設為以中間電位統一進行對MTJ元件之寫入之例)
4.第2實施形態(具有ReRAM元件之半導體裝置)
5.第2實施形態之變化例(變更ReRAM元件之配置之變化例)
6.第3實施形態(採用貼合構造之半導體裝置)
7.第4實施形態(採用Fin-FET之半導體裝置)
8.第5實施形態(採用奈米線FET之半導體裝置)
9.其他變化例(正反器電路之變化例)
<1.第1實施形態> [半導體裝置1之構成]
參照圖1至圖3，對作為本揭示之第1實施形態之半導體裝置1之構成進行說明。圖1係表示半導體裝置1之電路構成者。圖2係表示半導體裝置1之平面構成者。進而，圖3相當於沿圖2所示之III-III切斷線之箭視方向之剖視圖。
半導體裝置1具備：正反器電路10，其具有反相器電路11及反相器電路12；非揮發性記憶部20，其具有磁性穿隧接合元件(MTJ：Magnetic Tunnel Junctions)21及作為第2非揮發性記憶元件之一具體例之MTJ22；及控制部30。此處，MTJ21係本揭示之「第1非揮發性記憶元件」之一具體例，MTJ22係本揭示之「第2非揮發性記憶元件」之一具體例。
半導體裝置1進而具備字元線WL、位元線BL1、BL2、選擇線SL及控制線CTRL。
(正反器電路10之構成)
正反器電路10具有將反相器電路11、包含節點Q1之連接線CL1、反相器電路12、及包含節點Q2之連接線CL2依序連接之環狀構造。反相器電路11包含相互並聯連接之P型電晶體PTr3及N型電晶體NTr1，反相器電路12包含相互並聯連接之P型電晶體PTr4及N型電晶體NTr2。此處所述之電晶體例如係MOS((Metal Oxide Semiconductor：金屬氧化物半導體)場效電晶體(FET：Field Effect Transistor)。更具體而言，於反相器電路11中，P型電晶體PTr3之閘極電極與N型電晶體NTr1之閘極電極於節點Q3連接，且P型電晶體PTr3之源極電極或汲極 電極之一者與N型電晶體NTr1之源極電極或汲極電極之一者於節點Q4連接。P型電晶體PTr3之源極電極或汲極電極之另一者經由電源端子T1與外部之電源Vdd連接，N型電晶體NTr1之源極電極或汲極電極之另一者接地。同樣地，於反相器電路12中，P型電晶體PTr4之閘極電極與N型電晶體NTr2之閘極電極於節點Q5連接，且P型電晶體PTr4之源極電極或汲極電極之一者與N型電晶體NTr2之源極電極或汲極電極之一者於節點Q6連接。P型電晶體PTr4之源極電極或汲極電極之另一者經由電源端子T2與電源Vdd連接，N型電晶體NTr2之源極電極或汲極電極之另一者接地。
(非揮發性記憶部20之構成)
非揮發性記憶部20進而具有P型電晶體PTr1，該P型電晶體PTr1設置於節點Q1與控制線CTRL之間，且與MTJ21串聯連接。又，非揮發性記憶部20進而具有P型電晶體PTr2，該P型電晶體PTr2設置於節點Q2與控制線CTRL之間，且與MTJ22串聯連接。於P型電晶體PTr1之閘極電極422(後述)，連接有一端與控制部30連接之選擇線SL1之另一端。同樣地，於P型電晶體PTr2之閘極電極422，連接有一端與控制部30連接之選擇線SL2之另一端。MTJ21、22分別包含自接近控制線CTRL之位置起依序排列之固定層P、穿隧障壁層I、及自由層F。
圖3表示半導體裝置1中非揮發性記憶部20附近之剖面構成。如圖3所示，該半導體裝置1具有例如將階層LV1~LV11依序積層之積層構造。
階層LV1係例如於包含單晶矽等半導體材料之基板41上，形成元件分離層411、構成P型電晶體PTr1之一部分之通道區域、及一對擴散層412A、412B者。元件分離層411形成於元件分離區域，通道區域及一對擴散層412A、412B形成於被該元件分離區域所包圍之主動區域。元件分離層411係例如包含氧化矽膜(SiO2)之絕緣膜，且係藉由例 如STI(Shallow Trench Isolation：淺溝隔離)形成者。又，一對擴散層412A、412B係例如於矽中擴散雜質而成者。於階層LV1及階層LV2亦可進而包含正反器電路30。
於階層LV2，於通道區域上依序積層有閘極絕緣膜421與閘極電極422，於一對擴散層412A、412B上形成有源極電極423及汲極電極424。閘極絕緣膜421、閘極電極422、源極電極423、及汲極電極424被絕緣層Z2埋設。但是，源極電極423之表面及汲極電極424之表面均露出於階層LV2與階層LV3之界面。
於階層LV3，形成有與源極電極423之表面相接之金屬層M1E、及與汲極電極424之表面相接之金屬層M1L。金屬層M1E、M1L之周圍藉由絕緣層Z3填埋。
於階層LV4，形成有與金屬層M1L之表面相接之通孔V2。通孔V2之周圍藉由絕緣層Z4填埋。
於階層LV5，形成有與通孔V2之上表面相接之金屬層M2。金屬層M2之周圍藉由絕緣層Z5填埋。
於階層LV6，形成有與金屬層M2之表面相接之通孔V3。通孔V3之周圍藉由絕緣層Z6填埋。
於階層LV7，形成有與通孔V3之上表面相接之金屬層M3。金屬層M3之周圍藉由絕緣層Z7填埋。
於階層LV8，形成有與金屬層M3之表面相接之通孔V4。通孔V4之周圍藉由絕緣層Z8填埋。
於階層LV9，形成有與通孔V4之上表面相接之金屬層M4。金屬層M4之周圍藉由絕緣層Z9填埋。
於階層LV10，形成有與金屬層M4之表面相接之MTJ21。MTJ21之周圍藉由絕緣層Z10填埋。
於階層LV11，形成有與MTJ21之上表面相接之金屬層M5。金屬 層M5之周圍藉由絕緣層Z11填埋。但是，金屬層M5之上表面露出。
閘極絕緣膜421包含例如氧化矽膜等。又，閘極電極422、源極電極423、汲極電極424、以及此外之金屬層M1~M5及通孔V2~V4係包含例如含Cu(銅)、Al(鋁)、Au(金)、Pt(鉑)、Ti(鈦)、Mo(鉬)、Ta(鉭)、W(鎢)、TiN、TiW、WN或矽化物等高導電性非磁性材料之單層構造或多層構造，且藉由例如濺鍍法等PVD(Physical Vapor Deposition，物理氣相沈積)法形成。
MTJ21、22係藉由例如自旋注入使作為下述之記憶層之自由層F之磁化之方向反轉而進行資訊之記憶之自旋注入磁化反轉型記憶元件(STT-MTJ；Spin Transfer Torque-Magnetic Tunnel Junctions)。MTJ21、22分別具有自接近控制線CTRL之位置、即自上依序積層固定層P、穿隧障壁層I及自由層F之所謂之頂部固定構造。再者，亦可設為以覆蓋自由層F之表面或固定層P之表面之方式進而包含基底層或保護層。於MTJ21、22中，藉由使具有單軸各向異性之自由層F之磁化FJ之方向變化而進行資訊之記憶。具體而言，藉由自由層F之磁化FJ與固定層P之磁化PJ之相對角度(平行或反向平行)而規定資訊之「0」或「1」。例如可將自由層F之磁化FJ與固定層P之磁化PJ平行之低電阻狀態與資訊「0」相關聯，並將自由層F之磁化FJ與固定層P之磁化PJ反向平行之高電阻狀態與資訊「1」相關聯。
固定層P係被設為自由層F之記憶資訊(磁化FJ之方向)之基準之參考層，藉由具有將磁化PJ之方向固定為例如膜面垂直方向之磁性轉矩之鐵磁性體構成。自由層F係具有對應於流入之自旋偏極電流而於膜面垂直方向上自由變化之磁化FJ之鐵磁性層。又，穿隧障壁層I係以切斷固定層P與自由層F之間之磁性耦合、且流通穿隧電流之方式發揮功能之中間層。
於MTJ21、22中，藉由例如垂直磁化方式儲存記錄資訊。即，藉 由將自旋偏極電流從自由層F流向固定層P，而將自旋偏極電子自固定層P向自由層F注入，從而固定層P之磁化PJ之方向與自由層F之磁化FJ之方向成為平行排列。另一方面，藉由將自旋偏極電流自固定層P流向自由層F，而將自旋偏極電子從自由層F流向固定層P，從而具有與固定層P之磁化PJ平行之自旋之電子透過，具有與固定層P之磁化PJ反向平行之自旋之電子被反射。其結果，固定層P之磁化PJ之方向與自由層F之磁化FJ之方向成為反向平行排列。
作為自由層F及固定層P之構成材料，可列舉Ni(鎳)、Fe(鐵)、及Co(鈷)等鐵磁性元素之單體、包含該等鐵磁性元素之合金(例如Co-Fe、Co-Fe-Ni、Fe-Pt、Ni-Fe等)、於該等合金中添加非磁性元素(例如鉭、硼、鉻、鉑、矽、碳、氮等)之化合物(例如Co-Fe-B等)、包含Co、Fe、及Ni中之1種以上之氧化物(例如Fe-MnO等鐵氧體)、被稱為半金屬鐵磁性材料之一群金屬間化合物(例如NiMnSb、Co2MnGe、Co2MnSi、Co2CrAl等豪斯勒(Heusler)合金)、以及其他氧化物(例如(La、Sr)MnO3、CrO2、Fe3O4等)。或者，亦可為於上述材料中進而添加釓(Gd)者。此外，亦可為了使垂直磁性各向異性進一步增加，而於上述材料中添加Tb(鋱)、Dy(鏑)或Ho(鈥)等重稀土類。又，自由層F及固定層P既可為單層構造，亦可為複數層積層包含同種材料或不同種材料之層之多層構造。又，自由層F及固定層P之構成材料可為多晶，亦可為單晶，還可為非晶質。又，作為固定層之構成材料，除上述材料之外，亦可列舉例如Co-Tb、Co-Pt。此外，固定層既可為具有積層亞鐵構造[具有反鐵磁性耦合之積層構造，亦稱為合成反鐵磁性耦合(SAF：Synthetic Antiferromagnet)]之構成，亦可為具有靜磁耦合構造之構成。亦可以鄰接於固定層之方式配置反鐵磁性體層。原因在於，藉由鄰接於固定層P而配置反鐵磁性體層，可藉由於該等2層之間作用之交換相互作用而獲得較強之單方向之磁性各向異性。積層亞鐵 構造具有例如磁性體層/釕(Ru)層/磁性體層之3層構造(具體而言，例如CoFe/Ru/CoFe之3層構造、CoFeB/Ru/CoFeB之3層構造)，且係根據釕層之厚度，而2層磁性體層之層間交換耦合成為反鐵磁性或鐵磁性之構造。又，於2層磁性體層中，將藉由來自磁性體層之端面洩漏磁場獲得反鐵磁性耦合之構造稱為靜磁耦合構造。作為構成反鐵磁性體層之材料，可列舉鐵-錳合金、鎳-錳合金、鉑-錳合金、銥-錳合金、銠-錳合金、鈷氧化物、鎳氧化物。於第1配線(或第2配線)與反鐵磁性體層之間，亦可為了提高反鐵磁性體層之結晶性而形成包含Ta、Cr、Ru、Ti等之基底膜。
作為構成穿隧障壁層I之材料，可列舉AlOx(鋁氧化物)、AlN(鋁氮化物)、MgO(鎂氧化物)、鎂氮化物、矽氧化物、矽氮化物、TiO2、Cr2O3、Ge、NiO、CdOx、HfO2、Ta2O5、BN或ZnS等絕緣材料。穿隧障壁層I藉由例如將以濺鍍法形成之金屬膜氧化或氮化而獲得。更具體而言，於藉由AlOx或MgO構成絕層I之情形時，可列舉例如將以濺鍍法形成之鋁或鎂於大氣中氧化之方法、將以濺鍍法形成之鋁或鎂電漿氧化之方法、將以濺鍍法形成之鋁或鎂利用ICP(Inductively Coupled Plasma，感應耦合電漿)電漿氧化之方法、將以濺鍍法形成之鋁或鎂於氧氣中自然氧化之方法、將以濺鍍法形成之鋁或鎂利用氧自由基氧化之方法、於使以濺鍍法形成之鋁或鎂於氧氣中自然氧化時照射紫外線之方法、將鋁或鎂利用反應性濺鍍法成膜之方法、將AlOx或MgO利用濺鍍法成膜之方法等。
該等層可利用例如以濺鍍法、離子束堆積法、真空蒸鍍法為例示之物理氣相沈積法(PVD法)，以ALD(Atomic Layer Deposition：原子層沈積)法為代表之化學氣相沈積法(CVD)法形成。
(其他部分之構成)
半導體裝置1進而具備：N型電晶體NTr3，其設置於位元線BL1 與連接線SL1之間；及N型電晶體NTr4，其設置於位元線BL2與連接線SL2之間。N型電晶體NTr3之閘極電極及N型電晶體NTr4之閘極電極均與共通之字元線WL連接。
(半導體裝置1之佈局)
再次參照圖2，對半導體裝置1之面內方向之佈局進行說明。於半導體裝置1中，4個P型電晶體PTr1~PTr4分別具有閘極電極422A~422D，4個N型電晶體NTr1~NTr4分別具有閘極電極422E~422H。該等8個閘極電極422A~422H均沿相同方向(Y軸方向)延伸。又，閘極電極422A~422D於同一N型井區域NWEL中，以沿與各自之延伸方向(Y軸方向)正交之X軸方向排列之方式配置。於本實施形態中，自圖2之紙面左側朝向右側，按閘極電極422B、閘極電極422C、閘極電極422D、閘極電極422A之順序配置。又，閘極電極422E~422H於同一P型井區域PWEL中以沿X軸方向排列之方式配置。於本實施形態中，自圖2之紙面左側朝向右側，按閘極電極422H、閘極電極422E、閘極電極422F、閘極電極422G之順序配置。N型井區域NWEL與P型井區域PWEL係以於Y軸方向上相鄰之方式配置。因此，於閘極電極422B之延長上配置有閘極電極422H，於閘極電極422C之延長上配置有閘極電極422E，於閘極電極422D之延長上配置有閘極電極422F，於閘極電極422A之延長上配置有閘極電極422G。
與外部之電源Vdd連接之電源端子T1、T2設置於夾在沿X軸方向排列之4個閘極電極422A~422D之間之位置。於圖2中，示出有設置於夾在配置於中央之閘極電極422C與閘極電極422D之間之區域之例。又，接地端子GND設置於夾在沿X軸方向排列之4個閘極電極422E~422H之間之位置。於圖2中，示出有設置於夾在配置於中央之閘極電極422E與閘極電極422F之間之區域之例。進而，於形成有8個閘極電極422A~422H之區域之外側，設置有MTJ21、22。即，閘極 電極422A~422H於X軸方向上配置於MTJ21與MTJ22之間。
再者，亦可取代個別設置選擇線SL1與選擇線SL2，而設置共通化之選擇線SL。於該情形時，選擇線SL如圖2所示般沿X軸方向延伸，且與閘極電極422A及閘極電極422B之兩者連接。又，字元線WL與選擇線SL同樣地沿X軸方向延伸，且與閘極電極422G及閘極電極422H之兩者連接。又，控制線CTRL以包含部分CTRL1及部分CTRL2之方式設置，該部分CTRL1以與MTJ21重疊之方式沿Y軸方向延伸，該部分CTRL2以與MTJ22重疊之方式沿Y軸方向延伸。進而，於控制線CTRL中之部分CTRL1與部分CTRL2之間，設置有沿Y軸方向延伸之2條位元線BL1、BL2。
[半導體裝置1之製造方法]
其次，參照圖4A~圖4K，對半導體裝置1之製造方法進行說明。圖4A~圖4K係分別表示半導體裝置1之製造方法之一步驟之俯視圖。
首先，如圖4A所示，於基板41上，形成P型電晶體PTr1~PTr4及N型電晶體NTr1~NTr4。具體而言，準備以包圍N型井區域NWEL及P型井區域PWEL之方式形成有元件分離層411之基板41。其後，於N型井區域NWEL之一部分及P型井區域PWEL之一部分，分別形成擴散層412。其次，於擴散層412上，形成P型電晶體PTr1~PTr4中之源極電極423A~423D及汲極電極424A~424D、與N型電晶體NTr1~NTr4中之源極電極423E~423H及汲極電極424E~424H。進而，於源極電極423與汲極電極424之間之通道區域之基板41上，介隔閘極絕緣膜421而形成閘極電極422(422A~422H)。再者，亦可如圖4A所示，將一部分源極電極423與汲極電極424共通化。進而，以與閘極電極422C之上表面及閘極電極422E之上表面之兩者相接之方式形成通孔V1A，以與閘極電極422D之上表面及閘極電極422F之上表面之兩者相接之方式形成通孔V1B。又，於閘極電極422A之一端上形成通孔V1C，於閘 極電極422B之一端上形成通孔V1D，於閘極電極422G之一端上形成通孔V1E，於閘極電極422H之一端上形成通孔V1F。
繼而，如圖4B所示，於特定之位置形成金屬層M1A~M1P。具體而言，於源極電極423C(423D)上形成金屬層M1A，於汲極電極424E(424F)上形成金屬層M1B，於通孔V1B上形成金屬層M1C，於通孔V1A上形成金屬層M1D，以連接源極電極423A(汲極電極424D)與源極電極423F(汲極電極424G)之方式形成金屬層M1E，以連接源極電極423B(汲極電極424C)與源極電極423E(源極電極423H)之方式形成金屬層M1F，於通孔V1C上形成金屬層M1G，於通孔V1E上形成金屬層M1H，於通孔V1D上形成金屬層M1J，於通孔V1F上形成金屬層M1K，於汲極電極424A上形成金屬層M1L，於源極電極423G上形成金屬層M1M，於汲極電極424B上形成金屬層M1N，於汲極電極424H上形成金屬層M1P。
繼而，如圖4C所示，分別於金屬層M1A~M1P之上形成通孔V2A~V2P。
其後，如圖4D所示，於通孔V2A之上形成金屬層M2A，於通孔V2B之上形成金屬層M2B，以連接通孔V2C與通孔V2F之方式形成金屬層M2C，以連接通孔V2D與通孔V2E之方式形成金屬層M2D，於通孔V2G之上形成金屬層M2E，於通孔V2H之上形成金屬層M2F，於通孔V2J之上形成金屬層M2G，於通孔V2K之上形成金屬層M2H，於通孔V2L之上形成金屬層M2J，於通孔V2M之上形成金屬層M2K，於通孔V2N之上形成金屬層M2L，於通孔V2P之上形成金屬層M2M。
其次，如圖4E所示，於金屬層M2A之上形成通孔V3A，於金屬層M2B之上形成通孔V3B，於金屬層M2E之上形成通孔V3E，於金屬層M2F之上形成通孔V3F，於金屬層M2G之上形成通孔V3G，於金屬層M2H之上形成通孔V3H，於金屬層M2J之上形成通孔V3J，於金屬 層M2K之上形成通孔V3K，於金屬層M2L之上形成通孔V3L，於金屬層M2M之上形成通孔V3M。
其次，如圖4F所示，以與通孔V3A之上表面相接之方式形成沿Y軸方向延伸之金屬層M3A。該金屬層M3A係構成與外部之電源Vdd連接之電源線之一部分者。又，以與通孔V3B之上表面相接之方式形成沿Y軸方向延伸之金屬層M3B。該金屬層M3B係構成接地之地線之一部分者。進而，以分別與通孔V3E~V3M之上表面相接之方式，形成金屬層M3E~M3M。
其次，如圖4G所示，分別於金屬層M3E~M1M之上形成通孔V4E~V4M。
其次，如圖4H所示，以連接通孔V4E與通孔V4G之方式形成金屬層M4A，以連接通孔V4F與通孔V4H之方式形成金屬層M4B。同時，以分別與通孔V4J~V4M之上表面相接之方式，形成金屬層M4J~M4M。此處，金屬層M4A相當於選擇線SL1、SL2，金屬層M4B相當於字元線WL。
其次，如圖4J所示，於金屬層M4J之上形成MTJ21，於金屬層M4L之上形成MTJ22，於金屬層M4K之上形成通孔V5K，於金屬層M4M之上形成通孔V5M。
最後，如圖4K所示，於MTJ22之上形成金屬層M5A，於通孔V5M之上形成金屬層M5B，於通孔V5K之上形成金屬層M5C，於MTJ21之上形成金屬層M5D。此處，金屬層M5B相當於位元線BL2，金屬層M5C相當於位元線BL1，金屬層M5A及金屬層M5D相當於控制線CTRL。
藉由以上操作而完成半導體裝置1。
[半導體裝置1之動作]
(基本動作)
半導體裝置1之動作係根據來自控制部30之指令進行。於該半導體裝置1中，只要為已接入電源之狀態，即可於正反器電路10寫入、保持、或讀出資料。節點Q7與節點Q8係彼此互補之互補節點。藉由節點Q7及節點Q8中任一者成為高位準且另一者成為低位準，而正反器電路10成為穩定狀態，從而可記憶資料。藉由將字元線WL設為高位準且將N型電晶體NTr3及N型電晶體NTr4設為導通狀態，而將位元線BL1及位元線BL2之資料寫入至正反器電路10。又，藉由一面將位元線BL1之電位與位元線BL2之電位設為相等而設為浮動狀態(floating狀態)，一面將字元線WL設為高位準且將N型電晶體NTr3及N型電晶體NTr4設為導通狀態，可於位元線BL1及位元線BL2讀出寫入至正反器電路10之資料。然而若切斷電源，則寫入至正反器電路10之資料消失。因此，將寫入至正反器電路10之資料於非揮發性記憶部20中永久保持。
(於非揮發性記憶部20記憶資料之方法)
其次，參照圖5A及圖5B，對將寫入至正反器電路10之資料記憶於非揮發性記憶部20之MTJ21及MTJ22之方法進行說明。此處，說明於節點Q7保持高位準“Lv=H”之資料、另一方面於節點Q8保持低位準“Lv=L”之資料之情形。控制部30藉由於切斷來自電源Vdd之電壓施加之前進行以下之動作，而進行向非揮發性記憶部20之寫入。再者，字元線WL設定為低位準“Lv=L”之電位，且N型電晶體NTr3及N型電晶體NTr4設為切斷狀態。又，於圖5A及圖5B中，以實線描繪導通狀態之構成要件，以虛線描繪切斷狀態之構成要件。再者，所謂低位準“Lv=L”之電位係例如接地電位，所謂高位準“Lv=H”之電位係例如電源Vdd之電位。
首先，如圖5A所示，將選擇線SL1、SL2設定為高位準“Lv=H”之電位且將P型電晶體PTr1、PTr2設為接通狀態，並將控制線CTRL設 為低位準“Lv=L”之電位。藉此，可自節點Q7依序經由P型電晶體PTr1與MTJ21而向控制線CTRL流通電流I1。其結果，可將MTJ21設為表示電阻值RL之低電阻狀態。其原因在於，因於MTJ21之內部按自由層F、穿隧障壁層I、固定層P之順序流通電流I1，即按固定層P、穿隧障壁層I、自由層F之順序流通電子e-，因此固定層P之磁化PJ與自由層F之磁化FJ實質上平行。再者，此時，於MTJ22不會流通電流。原因在於，節點Q8為低位準“Lv=L”之電位。
其次，如圖5B所示，於保持將選擇線SL1、SL2設為高位準“Lv=H”且將P型電晶體PTr1、PTr2設為接通狀態之狀態下，將控制線CTRL設為高位準“Lv=H”之電位。藉此，自控制線CTRL依序經由MTJ22與P型電晶體PTr2而向節點Q8流通電流I2。其結果，可將MTJ21設為表示電阻值RH(>RL)之高電阻狀態。其原因在於，因於MTJ22之內部按固定層P、穿隧障壁層I、自由層F之順序流通電流I2，即按自由層F、穿隧障壁層I、固定層P之順序流通電子e-，因此固定層P之磁化PJ與自由層F之磁化FJ實質上反向平行。再者，此時，於MTJ21不會流通電流。原因在於，節點Q7為高位準“Lv=H”之電位。
藉由以上之操作，可將寫入至正反器電路10之資料非揮發性地記憶至非揮發性記憶部20。即，其後，即便切斷來自電源Vdd之電壓施加，而寫入至正反器電路10之資料消失，亦可維持MTJ21之低電阻狀態及MTJ22之高電阻狀態。再者，於上述說明中，於先進行向MTJ21記憶資料之後進行向MTJ22記憶資料，但亦可調換其順序。又，將MTJ21設為低電阻狀態且將MTJ22設為高電阻狀態，但亦可將MTJ21設為高電阻狀態且將MTJ22設為低電阻狀態。
(將資料讀出至正反器電路10之方法)
非揮發性地記憶於非揮發性記憶部20之資料可如以下般再次讀 出(再儲存)至正反器電路10。以下，參照圖6，對將記憶於MTJ21及MTJ22之資料讀出至正反器電路10之方法進行說明。此處，說明MTJ21處於表示電阻值RL之低電阻狀態，MTJ22處於表示電阻值RH之高電阻狀態之情形。又，字元線WL設定為低位準“Lv=L”之電位，且N型電晶體NTr3及N型電晶體NTr4設為切斷狀態。
首先，藉由控制部30，將P型電晶體PTr1及P型電晶體PTr2設為接通狀態，且將控制線CTRL設為高位準“Lv=H”之電位。其後，接入電源而對反相器電路11及反相器電路12施加電壓直至自低位準“Lv=L”之電位達到高位準“Lv=H”之電位。此時，低電阻狀態之MTJ21較高電阻狀態之MTJ22先上升。即，如圖6所示，於電源接入後，自電源向節點Q7及節點Q8分別流通電流I4及電流I3。因MTJ21為低電阻狀態，MTJ22為高電阻狀態，故自節點Q7流向控制線CTRL之電流I5大於自節點Q8流向控制線CTRL之電流I6(I5>I6)。藉此，節點Q7之電位先設定為與控制線CTRL相同之高位準“Lv=H”之電位，而節點Q8之電位對應於此而設定為低位準“Lv=L”之電位。如此，可準確地再現電源切斷前之狀態、即於節點Q7保持高位準“Lv=H”之資料、且於節點Q8保持低位準“Lv=L”之資料之狀態。
[半導體裝置1之作用及效果]
於半導體裝置1及其製造方法中，於正反器電路10與控制線CTRL之間設置非揮發性記憶部20。此處，非揮發性記憶部20具有相互串聯連接之P型電晶體PTr1及MTJ21、以及相互串聯連接之P型電晶體PTr2及MTJ22。因此，半導體裝置1之P型電晶體與N型電晶體成為相同數量，而可有規律地、且於更窄之區域配置該等複數個P型電晶體及N型電晶體。因此，可謀求整體構成之小型化。
又，MTJ21及MTJ22分別具有自接近控制線CTRL之位置、即自上依序積層(排列)固定層P、穿隧障壁層I及自由層F之所謂頂部固定 構造。因此，P型電晶體PTr1、PTr2之電流特性與MTJ21、22之電流特性一致，而可解決對MTJ21、22之寫入電流之非對稱性之問題。即，P型電晶體PTr1、PTr2具有於自控制線CTRL朝向節點Q1、Q2之方向上流通更大之電流、於自節點Q1、Q2朝向控制線CTRL之方向上流通不那麼大之電流之特性。另一方面，於MTJ21、22中，雖於自高電阻狀態向低電阻狀態切換時使用相對較小之寫入電流即足夠，但於自低電阻狀態向高電阻狀態切換時必須較大之寫入電流。於本實施形態中，於P型電晶體PTr1、PTr2中流通較大之電流之方向、與於MTJ21、22中必須流通相對較大之寫入電流之方向一致。因此，可有效地利用P型電晶體PTr1、PTr2之性能，其結果有利於半導體裝置1整體之小型化。進而，於本實施形態中，因MTJ21、22具有自接近控制線CTRL之位置起依序積層固定層P、穿隧障壁層I、及自由層F之構造，亦發揮以下效果。即，可防止於將自正反器電路10記憶於MTJ21及MTJ22之資料自MTJ21及MTJ22再次讀出至自正反器電路10時，資料之反轉。針對此點，參照圖7A、7B及圖8之參考例進行詳細說明。
於圖7A、7B及圖8之參考例中，說明於節點Q7保持高位準“Lv=H”之資料、且於節點Q8保持低位準“Lv=L”之資料之情形。又，於該參考例中，與半導體裝置1不同，設置有具有自接近控制線CTRL之位置起依序積層自由層F、穿隧障壁層I、及固定層P之構造之MTJ121及MTJ122。
於此種參考例中在將資料記憶至MTJ121及MTJ122時，首先，如圖7A所示，將選擇線SL1、SL2設定為高位準“Lv=H”之電位且將P型電晶體PTr1、PTr2設為接通狀態，並將控制線CTRL設為低位準“Lv=L”之電位。藉此，可自節點Q7依序經由P型電晶體PTr1與MTJ121而向控制線CTRL流通電流I1。其結果，可將MTJ121設為表示電阻值RH之高電阻狀態。其原因在於，因於MTJ121之內部按固定層 P、穿隧障壁層I、自由層F之順序流通電流I1，即按自由層F、穿隧障壁層I、固定層P之順序流通電子e-，因此固定層P之磁化PJ與自由層F之磁化FJ實質上反向平行。再者，此時，於MTJ122不會流通電流。原因在於，節點Q8為低位準“Lv=L”之電位。
其次，如圖7B所示，於保持將選擇線SL1、SL2設為高位準“Lv=H”且將P型電晶體PTr1、PTr2設為接通狀態之狀態下，將控制線CTRL設為高位準“Lv=H”之電位。藉此，自控制線CTRL依序經由MTJ122與P型電晶體PTr2而向節點Q8流通電流I2。其結果，可將MTJ122設為表示電阻值RL之低電阻狀態。其原因在於，因於MTJ122之內部按自由層F、穿隧障壁層I、固定層P之順序流通電流I1，即按固定層P、穿隧障壁層I、自由層F之順序流通電子e-，因此固定層P之磁化PJ與自由層F之磁化FJ實質上平行。再者，此時，於MTJ121不會流通電流。原因在於，節點Q7為高位準“Lv=H”之電位。
非揮發性地記憶至非揮發性記憶部20之資料可如以下般再次讀出(再儲存)至正反器電路10。以下，參照圖8，對將記憶至MTJ21及MTJ22之資料讀出至正反器電路10之方法進行說明。此處，MTJ121處於表示電阻值RH之高電阻狀態，MTJ122處於表示電阻值RL之低電阻狀態。
首先，藉由控制部30，將P型電晶體PTr1及P型電晶體PTr2設為接通狀態，且將控制線CTRL設為高位準“Lv=H”之電位。其後，接入電源而對反相器電路11及反相器電路12施加電壓直至自低位準“Lv=L”之電位達到高位準“Lv=H”之電位。此時，低電阻狀態之MTJ122較高電阻狀態之MTJ121先上升。即，如圖8所示，於電源接入後，自電源向節點Q7及節點Q8分別流通電流I4及電流I3。因MTJ121為高電阻狀態，MTJ122為低電阻狀態，故自節點Q7流向控制線CTRL之電流I5小於自節點Q8流向控制線CTRL之電流I6(I5<I6)。 藉此，節點Q8之電位先設定為與控制線CTRL相同之高位準“Lv=H”之電位，而節點Q7之電位對應於此而設定為低位準“Lv=L”之電位。其結果，成為與電源切斷前之狀態相反之狀態、即於節點Q8保持高位準“Lv=H”之資料、且於節點Q7保持低位準“Lv=L”之資料之狀態。
相對於此，於本實施形態中，因具備如上述般具有特定之積層順序之MTJ21、22，故可防止於將自正反器電路10儲存至非揮發性記憶部20之資料自非揮發性記憶部20再儲存至正反器電路10時，資料之反轉，而實現準確之資料之再現。
<2.變化例1>
圖9A係作為上述半導體裝置1之第1變化例之半導體裝置1A之電路圖，圖9B係半導體裝置1A之俯視圖，圖9C係半導體裝置1A之要部剖視圖。再者，於圖9B中，表示包含閘極電極422等之階層，其他階層之配線藉由虛線或粗實線省略而記述。又，圖9C表示沿圖9B所示之IXC-IXC切斷線之箭視方向之剖面。於上述半導體裝置1中，設為將MTJ21設置於P型電晶體PTr1與控制線CTRL之間，且將MTJ22設置於P型電晶體PTr2與控制線CTRL之間。相對於此，於本變化例中，設為將MTJ21設置於P型電晶體PTr1與節點Q1之間，且將MTJ22設置於P型電晶體PTr2與節點Q2之間。於本變化例中亦與半導體裝置1同樣地，MTJ21及MTJ22係自接近控制線CTRL之位置起依序積層(排列)固定層P、穿隧障壁層I、及自由層F。因此，半導體裝置1A可獲得與半導體裝置1相同之作用效果。但是，半導體裝置1A之MTJ21及MTJ22於其剖面構造上可具有如圖9C所示般於作為下層之固定層P上依序積層作為中間層之穿隧障壁層I與作為上層之自由層F之所謂底部固定構造。原因在於，連接MTJ21、22與節點Q1、Q2之配線或連接MTJ21、22與P型電晶體PTr1、PTr2之配線之長度被縮短，而有利於整體構成 之小型化。
<3.變化例2>
其次，對上述之半導體裝置之第2變形例進行說明。於半導體裝置1中，於進行向非揮發性記憶部20記憶資料時，將控制線CTRL之電位於設為低位準“Lv=L”之電位(接地電位)後設為高位準“Lv=H”之電位(電源Vdd之電位)，或進行其相反操作。又，於進行自非揮發性記憶部20讀出資料時，將控制線CTRL之電位設為高位準“Lv=H”之電位。相對於此，本變化例係將控制線CTRL之電位設定為低位準“Lv=L”之電位(接地電位)與高位準“Lv=H”之電位(電源Vdd之電位)之間之電位(以下稱為中間電位)，而進行向非揮發性記憶部20記憶資料及自非揮發性記憶部20讀出資料。
於本變化例中，於進行向非揮發性記憶部20記憶資料時，可將MTJ21設為低電阻狀態且同時將MTJ22設為高電阻狀態。即，可統一進行向MTJ21及MTJ22之寫入。另一方面，於進行自非揮發性記憶部20讀出資料之情形時，防止資料之反轉，而準確地再現電源切斷前之狀態。
<4.第2實施形態> [半導體裝置2之構成]
參照圖10A、10B，對作為本揭示之第2實施形態之半導體裝置2之構成進行說明。圖10A係表示半導體裝置2之電路構成者。圖10B係表示半導體裝置2之要部剖面構成者。
上述第1實施形態之半導體裝置1中使用MTJ21、22作為非揮發性記憶元件。相對於此，於本實施形態之半導體裝置2中，取代MTJ21、22，而使用具有離子層、絕緣層、及電極層之積層構造之變阻元件61、62。半導體裝置2具有除該點以外其他與半導體裝置1相同之構成。另外，在以下說明中，對與上述第1實施形態之半導體裝置1 相對應之構成要件標註相同之符號而進行說明。
如圖10A所示，變阻元件61、62分別包含自接近控制線CTRL之位置起依序積層之電極層65、絕緣層64、及離子層63。此處，半導體裝置2之變阻元件61、62於其剖面構造上可具有如圖10B所示般於作為下層之離子層63之上依序積層絕緣層64與電極層65之構造。離子層63係例如包含CuTe等之層，且係供給經由絕緣層64向電極層65移動之離子(例如Cu2+)者。變阻元件61、62根據該離子之移動量而顯示電阻變化。
[半導體裝置2之動作]
半導體裝置2之基本動作與上述第1實施形態之半導體裝置1相同。
參照圖11A及圖11B，對將寫入至正反器電路10之資料記憶至非揮發性記憶部20之變阻元件61及變阻元件62之方法進行說明。此處，說明於節點Q7保持高位準“Lv=H”之資料、且另一方面於節點Q8保持低位準“Lv=L”之資料之情形。控制部30藉由於切斷來自電源Vdd之電壓施加前進行以下之動作，而進行向非揮發性記憶部20之寫入。再者，字元線WL設定為低位準“Lv=L”之電位，且N型電晶體NTr3及N型電晶體NTr4設為切斷狀態。又，於圖10A及圖10B中，以實線描繪導通狀態之構成要件，以虛線描繪切斷狀態之構成要件。再者，所謂低位準“Lv=L”之電位係例如接地電位，所謂高位準“Lv=H”之電位係例如電源Vdd之電位。
首先，如圖11A所示，將選擇線SL1、SL2設定為高位準“Lv=H”之電位且將P型電晶體PTr1、PTr2設為接通狀態，並將控制線CTRL設為低位準“Lv=L”之電位。藉此，自節點Q7依序經由P型電晶體PTr1與變阻元件61而向控制線CTRL流通電流I1。其結果，可將變阻元件61設為表示電阻值RL之低電阻狀態。其原因在於，於變阻 元件61之內部按離子層63、絕緣層64、電極層65之順序流通電流I1，即自離子層63朝向電極層65流通更多之銅離子Cu2+。再者，此時，於變阻元件62不會流通電流。原因在於，節點Q8為低位準“Lv=L”之電位。
其次，如圖11B所示，於保持將選擇線SL1、SL2設為高位準“Lv=H”且將P型電晶體PTr1、PTr2設為接通狀態之狀態下將控制線CTRL設為高位準“Lv=H”之電位。藉此，自控制線CTRL依序經由變阻元件62與P型電晶體PTr2而向節點Q8流通電流I2。其結果，可將變阻元件62設為表示電阻值RH(>RL)之高電阻狀態。其原因在於，於變阻元件62之內部按電極層65、絕緣層64、離子層63之順序流通電流I2，即銅離子Cu2+自電極層65離開並朝向離子層63移動。再者，此時，於變阻元件61不會流通電流。原因在於，節點Q7為高位準“Lv=H”之電位。
藉由以上之操作，於半導體裝置2中亦可將寫入至正反器電路10之資料非揮發性地記憶至非揮發性記憶部20。又，亦可以與半導體裝置1同樣之方式，於半導體裝置2中將非揮發性地記憶至非揮發性記憶部20之資料再次讀出(再儲存)至正反器電路10。
如此，半導體裝置2可發揮與半導體裝置1相同之作用效果。即，變阻元件61及變阻元件62分別具有自接近控制線CTRL之位置起依序積層(排列)電極層65、絕緣層64、及離子層63之構造。因此，防止於將自正反器電路10記憶至MTJ21及MTJ22之資料自MTJ21及MTJ22再次讀出至正反器電路10時，資料之反轉。因而，可確保較高之動作可靠性。
<5.變化例3>
圖12A係作為上述半導體裝置2之變化例之半導體裝置2A之電路圖。又，圖12B係表示半導體裝置2A之要部剖面構成者。於上述半導 體裝置2中，設為將變阻元件61設置於P型電晶體PTr1與控制線CTRL之間，且將變阻元件62設置於P型電晶體PTr2與控制線CTRL之間。相對於此，於本變化例中，設為將變阻元件61設置於P型電晶體PTr1與節點Q1之間，且將變阻元件62設置於P型電晶體PTr2與節點Q2之間。於本變化例中亦與半導體裝置2同樣地，變阻元件61及變阻元件62具有自接近控制線CTRL之位置起依序積層(排列)電極層65、絕緣層64、及離子層63之構造。因此，半導體裝置2A可獲得與半導體裝置2相同之作用效果。再者，半導體裝置2A之變阻元件61、62於其剖面構造上可具有如圖12B所示般於作為下層之電極層65上依序積層絕緣層64與離子層63之構造。
<6.第3實施形態> [半導體裝置3之構成]
參照圖13，對作為本揭示之第3實施形態之半導體裝置3之構成進行說明。圖13係表示半導體裝置3之要部剖面構成者，其示出相當於表示第1實施形態之半導體裝置1之圖3之部位。
如圖13所示，該半導體裝置3具有例如貼合包含P型電晶體PTr1及P型電晶體PTr2之基板單元U1、與包含MTJ21及MTJ22之基板單元U2之貼合構造。此處，基板單元U1之接合面BS1與基板單元U2之接合面BS2對向而接合。接合面BS1與接合面BS2介隔例如藉由原子層沈積法(Atomic Layer Deposition；以下稱為ALD法)形成之絕緣性薄膜ZZ而接合。惟亦可設為接合面BS1與接合面BS2不介隔絕緣性薄膜ZZ而直接相接。再者，於圖13中，省略P型電晶體PTr2及MTJ22而例示包含P型電晶體PTr1及MTJ21之剖面，但包含P型電晶體PTr2及MTJ22之剖面之構成亦與此相同。因此，於以下，針對包含P型電晶體PTr1及MTJ21之剖面進行說明。
基板單元U1係例如於包含單晶矽等半導體材料之基板41，依序 形成包含P型電晶體PTr1之元件形成層42、及配線層43者。配線層43之表面構成接合面BS1。又，於基板單元U1中，元件形成層42除選擇線SL1、SL2之外，亦可進而包含正反器電路30。
於基板41，於被元件分離層411所包圍之元件區域，形成有構成P型電晶體PTr1之一部分之通道區域、及一對擴散層412A、412B。元件分離層411係例如包含氧化矽膜(SiO2)之絕緣膜，且係藉由例如STI(Shallow Trench Isolation)形成者。又，一對擴散層412A、412B係例如於矽中擴散雜質而成者。於元件形成層42中，於通道區域上依序積層有閘極絕緣膜421與閘極電極422，於一對擴散層412A、412B之上形成有源極電極423及汲極電極424。閘極絕緣膜421、閘極電極422、源極電極423、及汲極電極424藉由絕緣層425而埋設。惟源極電極423之表面及汲極電極424之表面均於元件形成層42及配線層43之界面露出。配線層43具有與源極電極423之表面相接之配線431、與汲極電極424之表面相接之配線432、焊墊433、及連接配線432與焊墊433之連接部434。該等配線431、配線432、焊墊433、及連接部434藉由絕緣層435、436而埋設。但是，焊墊433具有露出於接合面BS1之表面。閘極絕緣膜421包含例如氧化矽膜等。又，閘極電極422、源極電極423、汲極電極424、配線431、432、焊墊433、及連接部434係包含例如含Cu(銅)、Al(鋁)、Au(金)、Pt(鉑)、Ti(鈦)、Mo(鉬)、Ta(鉭)、W(鎢)、TiN、TiW、WN或矽化物等高導電性非磁性材料之單層構造或多層構造，且藉由例如濺鍍法等PVD法形成。
另一方面，基板單元U2係例如於包含絕緣材料之基板51上依序形成包含控制線CTRL之配線層52、包含MTJ21之元件形成層53、及配線層54者。配線層54之表面構成接合面BS2。
配線層52係將控制線CTRL等配線521、及包含與該配線521連接之背面之連接部522埋設於絕緣層523A~523C而成者。連接部522之 表面於配線層52與元件形成層53之界面露出。元件形成層53具有包含與連接部522之表面相接之背面之配線531、及包含與配線531之表面相接之背面之MTJ21。配線531及MTJ21藉由絕緣層532而埋設。進而，配線層54包含具有露出於接合面BS2之表面之焊墊541、及連接MTJ21與焊墊541之連接部542。連接部542之背面與MTJ21之表面相接。焊墊541及連接部542藉由絕緣層543而埋設。但是，焊墊541具有露出於接合面BS2之表面。配線521、連接部522、配線531、焊墊541、及連接部542係包含例如含Cu(銅)、Al(鋁)、Au(金)、Pt(鉑)、Ti(鈦)、Mo(鉬)、Ta(鉭)、W(鎢)、TiN、TiW、WN或矽化物等高導電性非磁性材料之單層構造或多層構造，且藉由例如濺鍍法等PVD法形成。
[半導體裝置3之製造方法]
其次，參照圖14A~圖14C，對半導體裝置3之製造方法進行說明。圖14A~圖14C係分別表示半導體裝置3之製造方法之一步驟之俯視圖。
首先，如圖14A所示，於基板41上依序形成包含P型電晶體PTr1~PTr4及N型電晶體NTr1~NTr4之元件形成層42、及配線層43，而獲得基板單元U1。其次，使用例如ALD法以覆蓋接合面BS1之方式成膜絕緣性薄膜ZZ1。
此處，對ALD法之順序之概略進行說明。首先，準備包含要成膜之薄膜之構成元素之第1反應物與第2反應物。作為成膜步驟，有於基板上供給包含第1反應物之氣體並使其吸附反應之第1步驟、及供給包含第2反應物之氣體並使其吸附反應之第2步驟，且於該等步驟之間流通惰性氣體，而清除未吸附之反應物。藉由進行1週期之該成膜步驟而沈積1層原子層，且藉由反覆進行而進行所期望膜厚之成膜。再者，第1步驟與第2步驟之任一者先進行均可。藉由應用此種ALD法， 可均質、且再現性良好地成膜極薄之絕緣性薄膜ZZ1。
以下，作為一例，對包含氧化膜或氮化膜之絕緣性薄膜ZZ1之藉由ALD法進行之成膜條件，進行具體說明。於絕緣性薄膜ZZ1包含氧化膜(SiO2、HfO2等)之情形時，於上述之ALD法中，將第1反應物設為含Si反應物或含Hf反應物，將第2反應物設為含O反應物。藉由交替地重複進行供給該等反應物並使該等吸附反應之步驟，而成膜包含SiO2或HfO2之絕緣性薄膜ZZ1。此處，含Si反應物使用例如矽烷(SiH4)、二氯矽烷(H2SiCl2)等能以氣體狀供給之物質。含Hf反應物使用四二甲胺基鉿(Hf[N(CH3)2]4)等。含O反應物使用水蒸氣、臭氧氣體等。
另一方面，於成膜包含氮化膜(SiN等)之絕緣性薄膜ZZ1之情形時，於上述之ALD法中，將第1反應物設為含Si反應物，將第2反應物設為含N反應物。藉由交替地重複進行供給該等反應物並使該等吸附反應之步驟，而成膜為包含氮化膜(SiN)之絕緣性薄膜ZZ1。此處，含N反應物使用例如氮氣或氨氣等。含O反應物使用水蒸氣、臭氧氣體等。
藉由此種ALD法，能以覆蓋接合面BS1之方式成膜極薄且均質之絕緣性薄膜ZZ1。
進而，如圖14B所示，藉由於基板51上依序形成包含控制線CTRL之配線層52、包含MTJ21之元件形成層53、及配線層54，而獲得基板單元U2。其後，使用例如上述之ALD法以覆蓋接合面BS2之方式成膜絕緣性薄膜ZZ2。
其後，進行基板單元U1與基板單元U2之貼合。此處，例如，如圖14C所示，使基板單元U2上下反轉，而使基板單元U1之絕緣性薄膜ZZ1與基板單元U2之絕緣性薄膜ZZ2對向。此時，以焊墊433與焊墊541對向之方式，進行面內方向之對準。
於基板單元U1與基板單元U2之對準之後，使絕緣性薄膜ZZ1與絕緣性薄膜ZZ2抵接，且維持抵接狀態而進行熱處理。熱處理於例如焊墊433及焊墊541係藉由以Cu為主體之材料構成之情形時，以200℃~600℃持續1~5小時左右。此種熱處理亦可於加壓環境下進行。又，亦可以對焊墊433與焊墊541以相互按壓之方式賦能之狀態進行。藉此，將絕緣性薄膜ZZ1與絕緣性薄膜ZZ2接合，而形成成為一體之絕緣性薄膜ZZ。其結果，基板單元U1與基板單元U2之貼合完成。再者，絕緣性薄膜ZZ1與絕緣性薄膜ZZ2既可為包含相互同種之材料者，亦可為包含不同種材料者。
[半導體裝置3之作用效果]
於此種半導體裝置3中，亦可發揮與上述第1實施形態之半導體裝置1相同之功能。又，於半導體裝置3中，於基板單元U2，於在基板51上形成MTJ21、22時，可按固定層P、穿隧障壁層I、自由層F之順序積層。因此，與按自由層F、穿隧障壁層I、固定層P之順序積層之情形相比，相對容易地獲得應答性及動作穩定性優異之MTJ21、22。
<7.第4實施形態> [半導體裝置4之構成]
參照圖15A、15B，對作為本揭示之第4實施形態之半導體裝置4之構成進行說明。圖15係表示半導體裝置4之要部剖面構成者，圖15B表示半導體裝置4之要部平面構成。圖15A相當於沿圖15B所示之XVA-XVA切斷線之箭視方向之剖視圖。再者，於圖15A及圖15B中，僅記述作為半導體裝置4之要部之鰭式場效電晶體(Fin-FET)80之附近，其他省略。
於半導體裝置4中，使用Fin-FET80作為P型電晶體PTr1~PTr4及N型電晶體NTr1~NTr4。半導體裝置4具有除該點以外，其他與半導 體裝置1相同之構成。Fin-FET80設置於例如包含元件分離層411之基板41上之第1階層LV21。Fin-FET80具有例如包含Si(矽)之鰭片81、閘極電極82G、源極電極82S、及汲極電極82D，且埋設於絕緣膜Z11。
鰭片81呈平板狀，且以其背面與包含半導體材料之基板41相接之方式立設有複數片。複數片鰭片81例如分別於X軸方向上延伸且於Y軸方向上排列。閘極電極82G、源極電極82S、及汲極電極82D均於與鰭片81之延伸方向交叉之Y軸方向上以跨及鰭片81之方式延伸。閘極電極82G、源極電極82S、及汲極電極82D均覆蓋除鰭片81之背面以外之面、即除鰭片81與基板41相接之面以外之面。
於第2階層LV21上，形成有第2階層LV22。於第2階層LV22，設置有分別與閘極電極82G、源極電極82S、及汲極電極82D連接之連接層83G、83S、83D。連接層83G、83S、83D之周圍被絕緣層Z12佔據。
藉由使用此種Fin-FET80，與塊狀基板上之平面型電晶體相比，可抑制短通道特性。又，於Fin-FET80中閘極電極82G、源極電極82S、及汲極電極82D有規律地排列。因此，可將P型電晶體PTr1~PTr4及N型電晶體NTr1~NTr4形成於更狹窄之區域內，而可獲得高積體化之半導體裝置4。
<8.第5實施形態>
圖16係表示作為本揭示之第5實施形態之半導體裝置5之剖面構成者。半導體裝置5於取代Fin-FET80而具備作為奈米線(Nano-wire)FET之電晶體80A之點，與上述第4實施形態之半導體裝置4不同。具體而言，於半導體裝置5中，絕緣膜Z10設置於鰭片81之背面81B與基板41之間。進而，於基板41之一部分埋設有電極84。電極84埋設於夾隔絕緣膜Z10與閘極電極82G對向之位置。關於其他點，與半導體裝置4為相同之構成。
於此種構成之半導體裝置5中，亦可謀求高積體化。
以上，雖已列舉實施形態說明了本揭示，但本揭示並非限定於上述實施形態，可進行各種變化。
例如，本揭示之正反器電路並非限定於上述實施形態等中所說明者。例如，亦可如圖17所示之半導體裝置6般，採用具有D閂鎖電路71、72之主從型正反器電路70。再者，於圖17所示之半導體裝置6中，既可調換MTJ21與P型電晶體PTr1之位置，亦可調換MTJ22與P型電晶體PTr2之位置。又，亦可取代MTJ21、22，而採用於上述第2實施形態說明之變阻元件61、62。
本揭示無須具備於上述實施形態說明之構成要件之全部，又，亦可進而具備其他構成要件。
除此之外，例如，於上述實施形態中說明之各構成要件之材料、厚度及形成方法等並不受限定，亦可設為其他材料、厚度及形成方法。
再者，本說明書中記述之效果僅為例示，並非限定於該記述，亦可有其他效果。又，例如本技術可採用如以下之構成。
(1)
一種半導體裝置，其具備：正反器電路，其具有將第1反相器電路、包含第1節點之第1連接線、第2反相器電路、及包含第2節點之第2連接線依序連接之環狀構造；控制線；第1P型電晶體，其設置於上述第1節點與上述控制線之間；第1非揮發性記憶元件，其設置於上述第1節點與上述控制線之間，且與上述第1P型電晶體串聯連接；第2P型電晶體，其設置於上述第2節點與上述控制線之間；及 第2非揮發性記憶元件，其設置於上述第2節點與上述控制線之間，且與上述第2P型電晶體串聯連接；且上述第1非揮發性記憶元件係包含自接近上述控制線之位置起依序排列之第1固定層、第1穿隧障壁層、及第1自由層之第1磁性穿隧接合元件，或包含自接近上述控制線之位置起依序排列之第1電極層、第1絕緣層、及第1離子層之第1變阻元件；上述第2非揮發性記憶元件係包含自接近上述控制線之位置起依序排列之第2固定層、第2穿隧障壁層、及第2自由層之第2磁性穿隧接合元件，或包含自接近上述控制線之位置起依序排列之第2電極層、第2絕緣層、及第2離子層之第2變阻元件。
(2)
如上述(1)之半導體裝置，其中上述第1非揮發性記憶元件係位於上述第1P型電晶體與上述控制線之間，且設置於較包含上述第1P型電晶體之第1階層更上階層之第2階層，且包含自接近上述第1階層之位置起依序積層之上述第1自由層、上述第1穿隧障壁層、及上述第1固定層之上述第1磁性穿隧接合元件，或包含自接近上述第1階層之位置起依序積層之上述第1離子層、上述第1絕緣層、及上述第1電極層之上述第1變阻元件；上述第2非揮發性記憶元件係位於上述第2P型電晶體與上述控制線之間，且設置於較包含上述第2P型電晶體之上述第1階層更上階層之上述第2階層，且包含自接近上述第1階層之位置起依序積層之上述第2自由層、上述第2穿隧障壁層、及上述第2固定層之上述第2磁性穿隧接合元件，或包含自接近上述第1階層之位置起依序積層之上述第2離子層、上述第2絕緣層、及上述第2電極層之上述第2變阻元件。
(3)
如上述(2)之半導體裝置，其中 上述第1P型電晶體具有與上述第1節點及上述第1非揮發性記憶元件分別連接之一對第1擴散區域；上述第2P型電晶體具有與上述第2節點及上述第2非揮發性記憶元件分別連接之一對第2擴散區域。
(4)
如上述(1)之半導體裝置，其中上述第1非揮發性記憶元件係位於上述第1P型電晶體與上述第1節點之間，且設置於較包含上述第1P型電晶體之第1階層更上階層之第2階層，且包含自接近上述第1階層之位置起依序積層之上述第1固定層、上述第1穿隧障壁層、及上述第1自由層之上述第1磁性穿隧接合元件，或包含自接近上述第1階層之位置起依序積層之上述第1電極層、上述第1絕緣層、及上述第1離子層之上述第1變阻元件；上述第2非揮發性記憶元件係位於上述第2P型電晶體與上述第2節點之間，且設置於較包含上述第2P型電晶體之上述第1階層更上階層之上述第2階層，且包含自接近上述第1階層之位置起依序積層之上述第2固定層、上述第2穿隧障壁層、及上述第2自由層之上述第2磁性穿隧接合元件，或包含自接近上述第1階層之位置起依序積層之上述第2電極層、上述第2絕緣層、及上述第2離子層之上述第2變阻元件。
(5)
如上述(4)之半導體裝置，其中上述第1P型電晶體具有與上述控制線及上述第1非揮發性記憶元件分別連接之一對第1擴散區域；上述第2P型電晶體具有與上述控制線及上述第2非揮發性記憶元件分別連接之一對第2擴散區域。
(6)
如上述(1)至(5)中任一項之半導體裝置，其中 上述第1反相器電路包含相互並聯連接之第3P型電晶體及第1N型電晶體；上述第2反相器電路包含相互並聯連接之第4P型電晶體及第2N型電晶體。
(7)
如上述(6)之半導體裝置，其進而具備：第1位元線；第3N型電晶體，其設置於上述第1位元線與上述第1連接線之間；第2位元線；第4N型電晶體，其設置於上述第2位元線與上述第2連接線之間。
(8)
如上述(7)之半導體裝置，其進而具備：電源端子，其連接對上述第1反相器電路及上述第2反相器電路施加電壓之電源；及控制部；且上述控制部係於切斷上述電源之前，藉由將上述第1P型電晶體設為接通狀態且將上述控制線設定為第1電位並自上述第1節點向上述控制線流通第1電流，而將上述第1非揮發性半導體記憶元件設為表示第1電阻值之第1電阻狀態；藉由將上述第2P型電晶體設為接通狀態且將上述控制線設定為與上述第1電位為同等以上之第2電位而自上述控制線向上述第2節點流通第2電流，而將上述第2非揮發性半導體記憶元件設為表示高於上述第1電阻值之第2電阻值之第2電阻狀態。
(9)
如上述(8)之半導體裝置，其中上述控制部係於將上述第1P型電晶體及上述第2P型電晶體設為接通狀態且將上述控制線設定為第2電位之後，藉由接入上述電源而對上述第1反相器電路及上述第2反相器電路施加電壓，而設定上述第1節點之電位及上述第2節點之電位。
(10)
如上述(7)之半導體裝置，其中上述第1至第4P型電晶體分別具有第1至第4閘極電極；上述第1至第4N型電晶體分別具有第5至第8閘極電極；且上述第1至第8閘極電極均沿第1方向延伸。
(11)
如上述(10)之半導體裝置，其進而具備P型井區域、及於上述第1方向上與上述P型井區域相鄰之N型井區域；且上述第1至第4P型電晶體配置於上述N型井區域；上述第1至第4N型電晶體配置於上述P型井區域；上述第1至第4閘極電極以沿與上述第1方向正交之第2方向排列之方式配置；上述第5至第8閘極電極以沿上述第2方向排列之方式配置。
(12)
如上述(11)之半導體裝置，其進而具備：電源端子，其連接有對上述第1反相器電路及上述第2反相器電路施加電壓之電源；及接地端子；且上述電源端子係於上述第2方向上，設置於上述第1至第4閘極電極中之任1者、與上述第1至第4閘極電極中之另1者之間；上述接地端子係於上述第2方向上，設置於上述第5至第8閘極電 極中之任1者、與上述第5至第8閘極電極中之另1者之間。
(13)
如上述(11)或(12)之半導體裝置，其中上述第1至第4閘極電極係於上述第2方向上，配置於上述第1非揮發性記憶元件與上述第2非揮發性記憶元件之間。
(14)
如上述(11)至(13)中任一項之半導體裝置，其進而具備：一選擇線，其與上述第1閘極電極及上述第2閘極電極之兩者連接，且沿上述第2方向延伸；一字元線，其與上述第7閘極電極及上述第8閘極電極之兩者連接，且沿上述第2方向延伸；第1位元線，其與上述第3N型電晶體連接，且沿上述第1方向延伸；及第2位元線，其與上述第4N型電晶體連接，且沿上述第1方向延伸。
(15)
如上述(9)之半導體裝置，其進而具備電源端子，該電源端子連接對上述第1反相器電路及上述第2反相器電路施加電壓之電源；且上述控制部係將上述控制線設定為接地電位作為上述第1電位，且設定為上述電源電位作為上述第2電位。
(16)
如上述(9)之半導體裝置，其進而具備電源端子，該電源端子連接對上述第1反相器電路及上述第2反相器電路施加電壓之電源；且上述控制部將上述控制線設定為接地電位與上述電源電位之間之中間電位，作為上述第1電位及上述第2電位。
(17)
如上述(1)至(16)中任一項之半導體裝置，其具有第1基板單元與第2基板單元之貼合構造；且上述第1基板單元包含第1基板、及形成於上述第1基板上之上述第1P型電晶體及上述第2P型電晶體；上述第2基板單元包含第2基板、及形成於上述第2基板上之上述第1非揮發性記憶元件及上述第2非揮發性記憶元件。
(18)
如上述(17)之半導體裝置，其中上述第1基板單元具有於與上述第2基板單元對向之第1接合面露出之第1焊墊；上述第2基板單元具有於與上述第1基板單元對向之第2接合面露出之第2焊墊。
(19)
一種半導體裝置，其具備：正反器電路，其具有將第1反相器電路、包含第1節點之第1連接線、第2反相器電路、及包含第2節點之第2連接線依序連接之環狀構造；控制線；第1第1導電型電晶體，其設置於上述第1節點與上述控制線之間；第1非揮發性記憶元件，其設置於上述第1節點與上述控制線之間，且與上述第1第1導電型電晶體串聯連接；第2第1導電型電晶體，其設置於上述第2節點與上述控制線之間；第2非揮發性記憶元件，其設置於上述第2節點與上述控制線之間，且與上述第2第1導電型電晶體串聯連接； 第1位元線；第1第2導電型電晶體，其設置於上述第1位元線與上述第1連接線之間；第2位元線；及第2第2導電型電晶體，其設置於上述第2位元線與上述第2連接線之間；且上述第1反相器電路包含相互並聯連接之第3第1導電型電晶體及第3第2導電型電晶體；上述第2反相器電路包含相互並聯連接之第4第1導電型電晶體及第4第2導電型電晶體。
(20)
如上述(10)至(14)中任一項之半導體裝置，其進而具備半導體基板；且上述第1至第4P型電晶體及上述第1至第4N型電晶體分別具有沿第1方向延伸之閘極電極、源極電極及汲極電極、以及沿第2方向延伸之鰭片；且上述鰭片、閘極電極、源極電極、及汲極電極之各自之背面與上述半導體基板相接；上述閘極電極、上述源極電極、及上述汲極電極均覆蓋除上述鰭片之背面以外之面。
本申請案係基於在日本專利局於2014年11月20日申請之日本專利申請案第2014-235309號而主張優先權，該申請案之全部內容以參照之方式併入本申請案中。
若為本領域技術人員，則可根據設計上之要件或其他要因而想到各種修正、組合、次組合及變更，但應理解為該等亦包含於隨附之申請專利範圍及其均等物之範圍內。
1‧‧‧半導體裝置
10‧‧‧正反器電路
11‧‧‧反相器電路
12‧‧‧反相器電路
20‧‧‧非揮發性記憶部
21‧‧‧MTJ
22‧‧‧MTJ
30‧‧‧控制部
BL1‧‧‧位元線
BL2‧‧‧位元線
CL1‧‧‧連接線
CL2‧‧‧連接線
CTRL‧‧‧控制線
F‧‧‧自由層
FJ‧‧‧磁化
I‧‧‧穿隧障壁層
NTr1~NTr4‧‧‧N型電晶體
P‧‧‧固定層
PJ‧‧‧磁化
PTr1~PTr4‧‧‧P型電晶體
Q1~Q8‧‧‧節點
SL1‧‧‧選擇線
SL2‧‧‧選擇線
T1‧‧‧電源端子
T2‧‧‧電源端子
Vdd‧‧‧電源
WL‧‧‧字元線

Claims (20)

  1. 一種半導體裝置，其具備：正反器電路，其具有將第1反相器電路、包含第1節點之第1連接線、第2反相器電路、及包含第2節點之第2連接線依序連接之環狀構造；控制線；第1P型電晶體，其設置於上述第1節點與上述控制線之間；第1非揮發性記憶元件，其設置於上述第1節點與上述控制線之間，且與上述第1P型電晶體串聯連接；第2P型電晶體，其設置於上述第2節點與上述控制線之間；及第2非揮發性記憶元件，其設置於上述第2節點與上述控制線之間，且與上述第2P型電晶體串聯連接；且上述第1非揮發性記憶元件係包含自接近上述控制線之位置起依序排列之第1固定層、第1穿隧障壁層、及第1自由層之第1磁性穿隧接合元件，或包含自接近上述控制線之位置起依序排列之第1電極層、第1絕緣層、及第1離子層之第1變阻元件；上述第2非揮發性記憶元件係包含自接近上述控制線之位置起依序排列之第2固定層、第2穿隧障壁層、及第2自由層之第2磁性穿隧接合元件，或包含自接近上述控制線之位置起依序排列之第2電極層、第2絕緣層、及第2離子層之第2變阻元件。
  2. 如請求項1之半導體裝置，其中上述第1非揮發性記憶元件係位於上述第1P型電晶體與上述控制線之間，且設置於較包含上述第1P型電晶體之第1階層更上階層之第2階層，且包含自接近上述第1階層之位置起依序積層之上述第1自由層、上述第1穿隧障壁層、及上述第1固定層之上述 第1磁性穿隧接合元件，或包含自接近上述第1階層之位置起依序積層之上述第1離子層、上述第1絕緣層、及上述第1電極層之上述第1變阻元件；上述第2非揮發性記憶元件係位於上述第2P型電晶體與上述控制線之間，且設置於較包含上述第2P型電晶體之上述第1階層更上階層之上述第2階層，且包含自接近上述第1階層之位置起依序積層之上述第2自由層、上述第2穿隧障壁層、及上述第2固定層之上述第2磁性穿隧接合元件，或包含自接近上述第1階層之位置起依序積層之上述第2離子層、上述第2絕緣層、及上述第2電極層之上述第2變阻元件。
  3. 如請求項2之半導體裝置，其中上述第1P型電晶體具有與上述第1節點及上述第1非揮發性記憶元件分別連接之一對第1擴散區域；上述第2P型電晶體具有與上述第2節點及上述第2非揮發性記憶元件分別連接之一對第2擴散區域。
  4. 如請求項1之半導體裝置，其中上述第1非揮發性記憶元件係位於上述第1P型電晶體與上述第1節點之間，且設置於較包含上述第1P型電晶體之第1階層更上階層之第2階層，且包含自接近上述第1階層之位置起依序積層之上述第1固定層、上述第1穿隧障壁層、及上述第1自由層之上述第1磁性穿隧接合元件，或包含自接近上述第1階層之位置起依序積層之上述第1電極層、上述第1絕緣層、及上述第1離子層之上述第1變阻元件；上述第2非揮發性記憶元件係位於上述第2P型電晶體與上述第2節點之間，且設置於較包含上述第2P型電晶體之上述第1階層更上階層之上述第2階層，且包含自接近上述第1階層之位置起 依序積層之上述第2固定層、上述第2穿隧障壁層、及上述第2自由層之上述第2磁性穿隧接合元件，或包含自接近上述第1階層之位置起依序積層之上述第2電極層、上述第2絕緣層、及上述第2離子層之上述第2變阻元件。
  5. 如請求項4之半導體裝置，其中上述第1P型電晶體具有與上述控制線及上述第1非揮發性記憶元件分別連接之一對第1擴散區域；上述第2P型電晶體具有與上述控制線及上述第2非揮發性記憶元件分別連接之一對第2擴散區域。
  6. 如請求項1之半導體裝置，其中上述第1反相器電路包含相互並聯連接之第3P型電晶體及第1N型電晶體；上述第2反相器電路包含相互並聯連接之第4P型電晶體及第2N型電晶體。
  7. 如請求項6之半導體裝置，其進而具備：第1位元線；第3N型電晶體，其設置於上述第1位元線與上述第1連接線之間；第2位元線；及第4N型電晶體，其設置於上述第2位元線與上述第2連接線之間。
  8. 如請求項7之半導體裝置，其進而具備：電源端子，其連接對上述第1反相器電路及上述第2反相器電路施加電壓之電源；及控制部；且上述控制部係於切斷上述電源之前， 藉由將上述第1P型電晶體設為接通狀態且將上述控制線設定為第1電位而自上述第1節點向上述控制線流通第1電流，而將上述第1非揮發性半導體記憶元件設為表示第1電阻值之第1電阻狀態；藉由將上述第2P型電晶體設為接通狀態且將上述控制線設定為與上述第1電位為同等以上之第2電位而自上述控制線向上述第2節點流通第2電流，而將上述第2非揮發性半導體記憶元件設為表示高於上述第1電阻值之第2電阻值之第2電阻狀態。
  9. 如請求項8之半導體裝置，其中上述控制部係於將上述第1P型電晶體及上述第2P型電晶體設為接通狀態且將上述控制線設定為第2電位之後，藉由接入上述電源而對上述第1反相器電路及上述第2反相器電路施加電壓，而設定上述第1節點之電位及上述第2節點之電位。
  10. 如請求項7之半導體裝置，其中上述第1至第4P型電晶體分別具有第1至第4閘極電極；上述第1至第4N型電晶體分別具有第5至第8閘極電極；且上述第1至第8閘極電極均沿第1方向延伸。
  11. 如請求項10之半導體裝置，其進而具備P型井區域，及於上述第1方向上與上述P型井區域相鄰之N型井區域；且上述第1至第4P型電晶體配置於上述N型井區域；上述第1至第4N型電晶體配置於上述P型井區域；上述第1至第4閘極電極以沿與上述第1方向正交之第2方向排列之方式配置；上述第5至第8閘極電極以沿上述第2方向排列之方式配置。
  12. 如請求項11之半導體裝置，其進而具備： 電源端子，其連接對上述第1反相器電路及上述第2反相器電路施加電壓之電源；及接地端子；且上述電源端子係於上述第2方向上，設置於上述第1至第4閘極電極中之任1者、與上述第1至第4閘極電極中之另1者之間；上述接地端子於上述第2方向上，設置於上述第5至第8閘極電極中之任1者、與上述第5至第8閘極電極中之另1者之間。
  13. 如請求項11之半導體裝置，其中上述第1至第4閘極電極係於上述第2方向上，配置於上述第1非揮發性記憶元件與上述第2非揮發性記憶元件之間。
  14. 如請求項11之半導體裝置，其進而具備：一選擇線，其與上述第1閘極電極及上述第2閘極電極之兩者連接，且沿上述第2方向延伸；一字元線，其與上述第7閘極電極及上述第8閘極電極之兩者連接，且沿上述第2方向延伸；第1位元線，其與上述第3N型電晶體連接，且沿上述第1方向延伸；及第2位元線，其與上述第4N型電晶體連接，且沿上述第1方向延伸。
  15. 如請求項9之半導體裝置，其進而具備：電源端子，其連接對上述第1反相器電路及上述第2反相器電路施加電壓之電源；且上述控制部係將上述控制線設定為接地電位作為上述第1電位，且設定為上述電源電位作為上述第2電位。
  16. 如請求項9之半導體裝置，其進而具備：電源端子，其連接對上述第1反相器電路及上述第2反相器電 路施加電壓之電源；且上述控制部將上述控制線設定為接地電位與上述電源電位之間之中間電位，作為上述第1電位及上述第2電位。
  17. 如請求項1之半導體裝置，其具有第1基板單元與第2基板單元之貼合構造；且上述第1基板單元包含第1基板、及形成於上述第1基板上之上述第1P型電晶體及上述第2P型電晶體；上述第2基板單元包含第2基板、及形成於上述第2基板上之上述第1非揮發性記憶元件及上述第2非揮發性記憶元件。
  18. 如請求項17之半導體裝置，其中上述第1基板單元具有於與上述第2基板單元對向之第1接合面露出之第1焊墊；上述第2基板單元具有於與上述第1基板單元對向之第2接合面露出之第2焊墊。
  19. 一種半導體裝置，其具備：正反器電路，其具有將第1反相器電路、包含第1節點之第1連接線、第2反相器電路、及包含第2節點之第2連接線依序連接之環狀構造；控制線；第1第1導電型電晶體，其設置於上述第1節點與上述控制線之間；第1非揮發性記憶元件，其設置於上述第1節點與上述控制線之間，且與上述第1第1導電型電晶體串聯連接；第2第1導電型電晶體，其設置於上述第2節點與上述控制線之間；第2非揮發性記憶元件，其設置於上述第2節點與上述控制線 之間，且與上述第2第1導電型電晶體串聯連接；第1位元線；第1第2導電型電晶體，其設置於上述第1位元線與上述第1連接線之間；第2位元線；及第2第2導電型電晶體，其設置於上述第2位元線與上述第2連接線之間；且上述第1反相器電路包含相互並聯連接之第3第1導電型電晶體及第3第2導電型電晶體；上述第2反相器電路包含相互並聯連接之第4第1導電型電晶體及第4第2導電型電晶體。
  20. 如請求項10之半導體裝置，其進而具備半導體基板；且上述第1至第4P型電晶體及上述第1至第4N型電晶體分別具有沿第1方向延伸之閘極電極、源極電極及汲極電極、以及沿第2方向延伸之鰭片；且上述鰭片、閘極電極、源極電極、及汲極電極各自之背面與上述半導體基板相接；上述閘極電極、上述源極電極、及上述汲極電極均覆蓋除上述鰭片之背面以外之面。
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