JP2003347518A - マグネティックラム - Google Patents
マグネティックラムInfo
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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Abstract
(57)【要約】
【課題】素子の高集積化が可能なマグネティックラムを
提供すること。 【解決手段】半導体基板51の上方に形成された一対の第
１ワードライン53と、半導体基板に形成された不純物接
合領域55-1,55-2と、不純物接合領域55-1に接続して設
けられたグランドライン61と、不純物接合領域55-2にそ
れぞれ接続して設けられた一対の接続層67と、一対の接
続層67の上部にそれぞれ接して設けられた一対のＭＴＪ
セル69と、ＭＴＪセルにそれぞれ接して設けられた一対
のビットライン73と、グランドライン61と間隔を空けて
設けられた金属配線コンタクトプラグ75と、金属配線コ
ンタクトプラグ75の下端に接して設けられた第２ワード
ライン65と、ビットライン73と直交する方向に形成され
た金属配線77とを含んで構成されている。
提供すること。 【解決手段】半導体基板51の上方に形成された一対の第
１ワードライン53と、半導体基板に形成された不純物接
合領域55-1,55-2と、不純物接合領域55-1に接続して設
けられたグランドライン61と、不純物接合領域55-2にそ
れぞれ接続して設けられた一対の接続層67と、一対の接
続層67の上部にそれぞれ接して設けられた一対のＭＴＪ
セル69と、ＭＴＪセルにそれぞれ接して設けられた一対
のビットライン73と、グランドライン61と間隔を空けて
設けられた金属配線コンタクトプラグ75と、金属配線コ
ンタクトプラグ75の下端に接して設けられた第２ワード
ライン65と、ビットライン73と直交する方向に形成され
た金属配線77とを含んで構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、マグネティックラ
ム（Magnetic ＲＡＭ；以下、「ＭＲＡＭ」と記す）に
関し、特に、ＳＲＡＭより速い速度、フラッシュメモリ
のような非揮発性メモリとしての特性を有し、ＤＲＡＭ
のような高集積化が可能なマグネティックラムに関す
る。
ム（Magnetic ＲＡＭ；以下、「ＭＲＡＭ」と記す）に
関し、特に、ＳＲＡＭより速い速度、フラッシュメモリ
のような非揮発性メモリとしての特性を有し、ＤＲＡＭ
のような高集積化が可能なマグネティックラムに関す
る。
【０００２】
【従来の技術】大部分の半導体メモリの製造会社や研究
機関は、次世代記憶素子の１つとして強磁性体物質を利
用するＭＲＡＭの開発を進めている。
機関は、次世代記憶素子の１つとして強磁性体物質を利
用するＭＲＡＭの開発を進めている。
【０００３】このＭＲＡＭは、多層の強磁性薄膜で形成
されており、各薄膜の磁化方向が相違するように構成さ
れているもので、磁化方向の相違に伴う電流変化を検知
することにより、情報を読み取ったり（リード）、書き
込んだり（ライト）することができる記憶素子である。
また、ＭＲＡＭは、磁性薄膜固有の特性により、高速
化、低消費電力化及び高集積化が可能なだけではなく、
フラッシュメモリのような不揮発性メモリとしての動作
が可能な素子でもある。
されており、各薄膜の磁化方向が相違するように構成さ
れているもので、磁化方向の相違に伴う電流変化を検知
することにより、情報を読み取ったり（リード）、書き
込んだり（ライト）することができる記憶素子である。
また、ＭＲＡＭは、磁性薄膜固有の特性により、高速
化、低消費電力化及び高集積化が可能なだけではなく、
フラッシュメモリのような不揮発性メモリとしての動作
が可能な素子でもある。
【０００４】上記のＭＲＡＭにおいては、スピンが電子
の伝導現象に大きな影響を及ぼすため、巨大磁気抵抗
（Giant Magneto-Resistance、ＧＭＲ）現象や、スピン
偏極磁気透過現象を利用することによって、ＭＲＡＭを
具体化する方法が研究開発されている。
の伝導現象に大きな影響を及ぼすため、巨大磁気抵抗
（Giant Magneto-Resistance、ＧＭＲ）現象や、スピン
偏極磁気透過現象を利用することによって、ＭＲＡＭを
具体化する方法が研究開発されている。
【０００５】上記の巨大磁気抵抗（ＧＭＲ）現象を利用
したＭＲＡＭは、非磁性層を挟んだ２つの磁性層のスピ
ン方向が同一の場合に比べて、スピン方向が異なる場合
の方が抵抗が大きく相違する現象を利用することによっ
て、ＧＭＲ磁気メモリ素子を具体化するものである。
したＭＲＡＭは、非磁性層を挟んだ２つの磁性層のスピ
ン方向が同一の場合に比べて、スピン方向が異なる場合
の方が抵抗が大きく相違する現象を利用することによっ
て、ＧＭＲ磁気メモリ素子を具体化するものである。
【０００６】一方、上記のスピン偏極磁気透過現象を利
用したＭＲＡＭは、絶縁層を挟んだ２つの磁性層でスピ
ン方向が同一の場合の方が、スピン方向が異なる場合に
比べて、電流透過が顕著に発生するという現象を利用す
ることによって、磁気透過接合メモリ素子を具体化する
ものである。
用したＭＲＡＭは、絶縁層を挟んだ２つの磁性層でスピ
ン方向が同一の場合の方が、スピン方向が異なる場合に
比べて、電流透過が顕著に発生するという現象を利用す
ることによって、磁気透過接合メモリ素子を具体化する
ものである。
【０００７】しかし、上記のＭＲＡＭに対する研究は現
在初期の段階にあり、主に多層磁性薄膜の形成の研究に
重点が置かれており、単位セル構造及び周辺検知回路等
に対する研究は、未だ不十分というのが実情である。
在初期の段階にあり、主に多層磁性薄膜の形成の研究に
重点が置かれており、単位セル構造及び周辺検知回路等
に対する研究は、未だ不十分というのが実情である。
【０００８】図１ａは、従来の技術に係るマグネティッ
クラムの構造を示す断面図、図１ｂは同じく平面図であ
る。なお、図１ａは、図１ｂに示したＡ−Ａ線に沿って
切断した断面を示す図である。
クラムの構造を示す断面図、図１ｂは同じく平面図であ
る。なお、図１ａは、図１ｂに示したＡ−Ａ線に沿って
切断した断面を示す図である。
【０００９】図１ａに示したように、従来の技術に係る
マグネティックラムは、一対の第１ワードライン１３
と、不純物接合領域１５−１、１５−２と、グランドラ
イン２３と、接続層２７と、第２ワードライン２５と、
一対のＭＴＪ(Magnetic Tunneling cell)セル２９と、
ビットライン３３とを含んで構成されている。
マグネティックラムは、一対の第１ワードライン１３
と、不純物接合領域１５−１、１５−２と、グランドラ
イン２３と、接続層２７と、第２ワードライン２５と、
一対のＭＴＪ(Magnetic Tunneling cell)セル２９と、
ビットライン３３とを含んで構成されている。
【００１０】ここで、第１ワードライン１３は、半導体
基板１１の上方に設けられた一対のゲートを構成するも
のである。また、不純物接合領域１５−１は、上記の一
対の第１ワードライン１３の間の半導体基板１１内に設
けられ、不純物接合領域１５−２は、一対の第１ワード
ライン１３の外側の半導体基板１１内に設けられてい
る。グランドライン２３は、一対の第１ワードライン１
３の間の半導体基板１１に形成された不純物接合領域１
５−１に接続されている。
基板１１の上方に設けられた一対のゲートを構成するも
のである。また、不純物接合領域１５−１は、上記の一
対の第１ワードライン１３の間の半導体基板１１内に設
けられ、不純物接合領域１５−２は、一対の第１ワード
ライン１３の外側の半導体基板１１内に設けられてい
る。グランドライン２３は、一対の第１ワードライン１
３の間の半導体基板１１に形成された不純物接合領域１
５−１に接続されている。
【００１１】接続層２７は、一対の第１ワードライン１
３の外側の半導体基板１１に形成された不純物接合領域
１５−２に接続されている。第２ワードライン２５は、
一対の第１ワードライン１３の上方で接続層２７の下方
に位置し、その大きさはＭＴＪセル２９とほぼ同じであ
る。一対のＭＴＪセル２９は、第２ワードライン２５の
上方の接続層２７の上部に接して設けられ、その幅は第
２ワードライン２５とほぼ同じである。
３の外側の半導体基板１１に形成された不純物接合領域
１５−２に接続されている。第２ワードライン２５は、
一対の第１ワードライン１３の上方で接続層２７の下方
に位置し、その大きさはＭＴＪセル２９とほぼ同じであ
る。一対のＭＴＪセル２９は、第２ワードライン２５の
上方の接続層２７の上部に接して設けられ、その幅は第
２ワードライン２５とほぼ同じである。
【００１２】ビットライン３３は、一対のＭＴＪセル２
９に接続されており、その方向は、第１ワードライン１
３、第２ワードライン２５と直交する向きである。ま
た、グランドライン２３はほぼ中央に形成されており、
このグランドライン２３の中心線を基準にして、一対の
第１ワードライン１３、一対の接続層２７、一対の第２
ワードライン２５及び一対のＭＴＪセル２９が、それぞ
れ対称となる位置に形成されている。
９に接続されており、その方向は、第１ワードライン１
３、第２ワードライン２５と直交する向きである。ま
た、グランドライン２３はほぼ中央に形成されており、
このグランドライン２３の中心線を基準にして、一対の
第１ワードライン１３、一対の接続層２７、一対の第２
ワードライン２５及び一対のＭＴＪセル２９が、それぞ
れ対称となる位置に形成されている。
【００１３】図１ｂに示したように、１つのＭＲＡＭセ
ルを形成するためには、２Ｆ×６Ｆの大きさ、すなわ
ち、１２Ｆ2ほどの面積を必要とする。なお、「Ｆ」
は、フォトリソグラフィー工程で形成することができる
ライン／スペースの最小単位の大きさを意味する。
ルを形成するためには、２Ｆ×６Ｆの大きさ、すなわ
ち、１２Ｆ2ほどの面積を必要とする。なお、「Ｆ」
は、フォトリソグラフィー工程で形成することができる
ライン／スペースの最小単位の大きさを意味する。
【００１４】上記のように、従来の技術に係るマグネテ
ィックラムは、各ＭＴＪセルに対して設けられる１つの
ビットラインとワードラインとが対をなしている。その
ため、各金属配線用のスペースを確保することが困難で
あり、セルの大きさが必然的に大きくなり、素子の高集
積化を図ることが困難であるという問題点がある。
ィックラムは、各ＭＴＪセルに対して設けられる１つの
ビットラインとワードラインとが対をなしている。その
ため、各金属配線用のスペースを確保することが困難で
あり、セルの大きさが必然的に大きくなり、素子の高集
積化を図ることが困難であるという問題点がある。
【００１５】
【発明が解決しようとする課題】本発明は、上記の課題
を解決するためになされたもので、一対のＭＲＡＭに設
けられるそれぞれ一対の２つのライトラインのうち、第
２ワードラインを１本とし、１本の第２ワードラインで
２つのＭＴＪセルに磁場を印加することができるよう
に、第２ワードラインを直交する方向に形成することに
より、素子の高集積化を可能にしたマグネティックラム
を提供することを目的としている。
を解決するためになされたもので、一対のＭＲＡＭに設
けられるそれぞれ一対の２つのライトラインのうち、第
２ワードラインを１本とし、１本の第２ワードラインで
２つのＭＴＪセルに磁場を印加することができるよう
に、第２ワードラインを直交する方向に形成することに
より、素子の高集積化を可能にしたマグネティックラム
を提供することを目的としている。
【００１６】
【課題を解決するための手段】本発明に係るマグネティ
ックラムは、半導体基板の上方に形成された一対の第１
ワードラインと、該一対の第１ワードラインの間及び外
側の半導体基板に形成された不純物接合領域と、前記一
対の第１ワードラインの間の半導体基板に形成された不
純物接合領域に接続して設けられたグランドラインと、
前記一対の第１ワードラインの外側の半導体基板に形成
された不純物接合領域にそれぞれ接続して設けられた一
対の接続層と、該一対の接続層の上部にそれぞれ接して
設けられた一対のＭＴＪ(Magnetic Tunneling Junctio
n)セルと、該一対のＭＴＪセルにそれぞれ接して設けら
れた一対のビットラインと、前記一対のＭＴＪセルの間
で、前記グランドラインより上側に位置し、前記グラン
ドラインと間隔を空けて設けられた金属配線コンタクト
プラグと、該金属配線コンタクトプラグの下端に接して
設けられた第２ワードラインと、前記金属配線コンタク
トプラグに接し、前記一対のビットラインの上方に位置
し、前記ビットラインと間隔を空けて設けられ、かつ前
記ビットラインと直交する方向に形成された金属配線を
含んで構成されていることを特徴としている。
ックラムは、半導体基板の上方に形成された一対の第１
ワードラインと、該一対の第１ワードラインの間及び外
側の半導体基板に形成された不純物接合領域と、前記一
対の第１ワードラインの間の半導体基板に形成された不
純物接合領域に接続して設けられたグランドラインと、
前記一対の第１ワードラインの外側の半導体基板に形成
された不純物接合領域にそれぞれ接続して設けられた一
対の接続層と、該一対の接続層の上部にそれぞれ接して
設けられた一対のＭＴＪ(Magnetic Tunneling Junctio
n)セルと、該一対のＭＴＪセルにそれぞれ接して設けら
れた一対のビットラインと、前記一対のＭＴＪセルの間
で、前記グランドラインより上側に位置し、前記グラン
ドラインと間隔を空けて設けられた金属配線コンタクト
プラグと、該金属配線コンタクトプラグの下端に接して
設けられた第２ワードラインと、前記金属配線コンタク
トプラグに接し、前記一対のビットラインの上方に位置
し、前記ビットラインと間隔を空けて設けられ、かつ前
記ビットラインと直交する方向に形成された金属配線を
含んで構成されていることを特徴としている。
【００１７】上記のマグネティックラムは、前記ビット
ラインの厚さが４０００〜５０００Aであること、前記
ＭＴＪセルと金属配線との間隔が１００００〜５０００
０Aであること、前記ビットラインと金属配線との間隔
が１０００〜３０００Aであること、前記第２ワードラ
インが電流の導通路として用いられること、及び前記Ｍ
ＴＪセルと金属配線コンタクトプラグの側面の間隔が
０.５Ｆ〜１.９Ｆであることのうちの少なくとも一つの
条件を有することが好ましい。
ラインの厚さが４０００〜５０００Aであること、前記
ＭＴＪセルと金属配線との間隔が１００００〜５０００
０Aであること、前記ビットラインと金属配線との間隔
が１０００〜３０００Aであること、前記第２ワードラ
インが電流の導通路として用いられること、及び前記Ｍ
ＴＪセルと金属配線コンタクトプラグの側面の間隔が
０.５Ｆ〜１.９Ｆであることのうちの少なくとも一つの
条件を有することが好ましい。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態に係るマグネティックラムを詳しく説明する。
施の形態に係るマグネティックラムを詳しく説明する。
【００１９】図２は、本発明に係るマグネティックラム
の動作原理を説明するための基本構成を示す斜視図であ
る。図２を参照して、本発明に係るマグネティックラム
の高速動作と高集積化が可能な理由を説明する。
の動作原理を説明するための基本構成を示す斜視図であ
る。図２を参照して、本発明に係るマグネティックラム
の高速動作と高集積化が可能な理由を説明する。
【００２０】ＭＴＪセル１００の上方にビットライン２
００が形成されている。このビットライン２００は、Ｍ
ＴＪセル１００と同一の線幅であり、Ｙ軸方向に電流が
流れる。ビットライン２００の下方には、ビットライン
２００と直交する方向に金属配線（図示省略）が設けら
れており、この金属配線に接続された金属配線コンタク
トプラグ３００が、Ｚ軸のマイナス方向を向くように形
成されている。この金属配線コンタクトプラグ３００
を、一対のＭＴＪセルの間を通る位置に形成することに
より、前記金属配線（図示省略）からコンタクトプラグ
３００に電流が流れるようにする。
００が形成されている。このビットライン２００は、Ｍ
ＴＪセル１００と同一の線幅であり、Ｙ軸方向に電流が
流れる。ビットライン２００の下方には、ビットライン
２００と直交する方向に金属配線（図示省略）が設けら
れており、この金属配線に接続された金属配線コンタク
トプラグ３００が、Ｚ軸のマイナス方向を向くように形
成されている。この金属配線コンタクトプラグ３００
を、一対のＭＴＪセルの間を通る位置に形成することに
より、前記金属配線（図示省略）からコンタクトプラグ
３００に電流が流れるようにする。
【００２１】さらに、ビットライン２００のＹ軸方向電
流と、金属配線コンタクトプラグ３００のＺ軸のマイナ
ス方向の電流とを利用して、ＭＴＪセル１００の磁化方
向が定まるようにする。このように構成することによ
り、ライトラインである第２ワードラインの構造を単純
化させられるので、ＭＲＡＭの高集積化が可能になる。
流と、金属配線コンタクトプラグ３００のＺ軸のマイナ
ス方向の電流とを利用して、ＭＴＪセル１００の磁化方
向が定まるようにする。このように構成することによ
り、ライトラインである第２ワードラインの構造を単純
化させられるので、ＭＲＡＭの高集積化が可能になる。
【００２２】図３ａは、本発明の実施の形態に係るマグ
ネティックラムを示す断面図であり、図３ｂは、そのマ
グネティックラムのレイアウトを示す平面図である。な
お、図３ａは、図３ｂに示したＢ−Ｂ線に沿って切断し
た面示す断面図である。
ネティックラムを示す断面図であり、図３ｂは、そのマ
グネティックラムのレイアウトを示す平面図である。な
お、図３ａは、図３ｂに示したＢ−Ｂ線に沿って切断し
た面示す断面図である。
【００２３】図３ａに示したように、実施の形態に係る
マグネティックラムは、第１ワードライン５３と、不純
物接合領域５５−１、５５−２と、グランドライン６１
と、一対の接続層６７と、一対のＭＴＪセル６９と、一
対のビットライン７３と、金属配線コンタクトプラグ７
５と、第２ワードライン６５と、金属配線７７とを含ん
で構成されている。
マグネティックラムは、第１ワードライン５３と、不純
物接合領域５５−１、５５−２と、グランドライン６１
と、一対の接続層６７と、一対のＭＴＪセル６９と、一
対のビットライン７３と、金属配線コンタクトプラグ７
５と、第２ワードライン６５と、金属配線７７とを含ん
で構成されている。
【００２４】そして、第１ワードライン５３は、半導体
基板５１の上方に設けられる一対のゲートに相当するも
のである。また、不純物接合領域５５−１は、一対の第
１ワードライン５３の間の位置で、半導体基板５１内の
表層部、不純物接合領域５５−２は、一対の第１ワード
ライン５３の外側の位置で、半導体基板５１内の表層部
に設けられている。
基板５１の上方に設けられる一対のゲートに相当するも
のである。また、不純物接合領域５５−１は、一対の第
１ワードライン５３の間の位置で、半導体基板５１内の
表層部、不純物接合領域５５−２は、一対の第１ワード
ライン５３の外側の位置で、半導体基板５１内の表層部
に設けられている。
【００２５】また、グランドライン６１は、一対の第１
ワードライン５３の間の半導体基板５１に形成された不
純物接合領域５５−１に接続されている。一対の接続層
６７は、一対の第１ワードライン５３の外側の半導体基
板５１に形成された不純物接合領域５５−２に接続され
ている。また、一対のＭＴＪセル６９は、接続層６７の
上面に接して形成されており、一対のビットライン７３
は、それぞれ対応するＭＴＪセル６９に接続されてい
る。
ワードライン５３の間の半導体基板５１に形成された不
純物接合領域５５−１に接続されている。一対の接続層
６７は、一対の第１ワードライン５３の外側の半導体基
板５１に形成された不純物接合領域５５−２に接続され
ている。また、一対のＭＴＪセル６９は、接続層６７の
上面に接して形成されており、一対のビットライン７３
は、それぞれ対応するＭＴＪセル６９に接続されてい
る。
【００２６】さらに、金属配線コンタクトプラグ７５
は、グランドライン６１の上方に位置し、一対のＭＴＪ
セル６９の間に設けられている。第２ワードライン６５
は、金属配線コンタクトプラグ７５の下端に接し、グラ
ンドライン６１の上方に位置している。また、金属配線
７７は、金属配線コンタクトプラグ７５の上端に接して
おり、一対のビットライン７３の上方に位置し、ビット
ライン７３と直交する向きに配置されている。
は、グランドライン６１の上方に位置し、一対のＭＴＪ
セル６９の間に設けられている。第２ワードライン６５
は、金属配線コンタクトプラグ７５の下端に接し、グラ
ンドライン６１の上方に位置している。また、金属配線
７７は、金属配線コンタクトプラグ７５の上端に接して
おり、一対のビットライン７３の上方に位置し、ビット
ライン７３と直交する向きに配置されている。
【００２７】上記の構成において、ビットライン７３の
厚さは、４０００〜５０００Aとするのが好ましい。ま
た、ビットライン７３と金属配線７７との間隔は、１０
００〜３０００Aであることが好ましく、ＭＴＪセル６
９と金属配線７７との間隔は、１００００〜５００００
Aであることのが好ましい。さらに、ＭＴＪセル６９と
金属配線コンタクトプラグ７５との間隔は、０.５Ｆ〜
１.９Ｆであるのが好ましく、第２ワードライン６５
は、接続層６７より低い位置であることが好ましい。
厚さは、４０００〜５０００Aとするのが好ましい。ま
た、ビットライン７３と金属配線７７との間隔は、１０
００〜３０００Aであることが好ましく、ＭＴＪセル６
９と金属配線７７との間隔は、１００００〜５００００
Aであることのが好ましい。さらに、ＭＴＪセル６９と
金属配線コンタクトプラグ７５との間隔は、０.５Ｆ〜
１.９Ｆであるのが好ましく、第２ワードライン６５
は、接続層６７より低い位置であることが好ましい。
【００２８】図３ｂに示したように、金属配線７７間の
間隔を１Ｆとし、１本のライトラインだけを利用する一
対のＭＲＡＭを形成する場合、１つのＭＲＡＭセルの大
きさは２Ｆ×４Ｆで、面積は８Ｆ2となる。したがっ
て、先に述べた従来のＭＲＡＭセルが占める面積１２Ｆ
2に比べて、面積が大幅に減少する。
間隔を１Ｆとし、１本のライトラインだけを利用する一
対のＭＲＡＭを形成する場合、１つのＭＲＡＭセルの大
きさは２Ｆ×４Ｆで、面積は８Ｆ2となる。したがっ
て、先に述べた従来のＭＲＡＭセルが占める面積１２Ｆ
2に比べて、面積が大幅に減少する。
【００２９】図４は、実施の形態に係るマグネティック
ラムの構成を示す斜視図である。
ラムの構成を示す斜視図である。
【００３０】ＭＴＪセル６９内の情報を読み出す場合に
は、まず、リードラインである第１ワードライン５３に
電圧を印加して電界効果トランジスタをオンの状態にす
る。次に、ビットライン７３に電流を流し、流れる電流
を検知することにより、ＭＴＪセル６９内の自由磁化層
（図示省略）の磁化方向を確認する。この動作によっ
て、ＭＴＪセル６９内の情報の読み出しが実行される。
は、まず、リードラインである第１ワードライン５３に
電圧を印加して電界効果トランジスタをオンの状態にす
る。次に、ビットライン７３に電流を流し、流れる電流
を検知することにより、ＭＴＪセル６９内の自由磁化層
（図示省略）の磁化方向を確認する。この動作によっ
て、ＭＴＪセル６９内の情報の読み出しが実行される。
【００３１】一方、ＭＴＪセル６９内に情報を記憶させ
る場合には、まず、電界効果トランジスタをオフの状態
に保持したまま、金属配線７７に電圧を印加して、金属
配線７７、金属配線コンタクトプラグ７５及び第２ワー
ドライン６５の順に電流を流す。この金属配線コンタク
トプラグ７５に流れる電流Ｉwによる磁場と、ビットラ
イン７３に印加される電圧により流れる電流ＩBによる
磁場とにより、ＭＴＪセル６９を構成している自由磁化
層（図示省略）の磁化方向を制御する。この動作によっ
て、ＭＴＪセル６９内への情報の記憶が実行される。
る場合には、まず、電界効果トランジスタをオフの状態
に保持したまま、金属配線７７に電圧を印加して、金属
配線７７、金属配線コンタクトプラグ７５及び第２ワー
ドライン６５の順に電流を流す。この金属配線コンタク
トプラグ７５に流れる電流Ｉwによる磁場と、ビットラ
イン７３に印加される電圧により流れる電流ＩBによる
磁場とにより、ＭＴＪセル６９を構成している自由磁化
層（図示省略）の磁化方向を制御する。この動作によっ
て、ＭＴＪセル６９内への情報の記憶が実行される。
【００３２】なお、上記の電流は、金属配線７７やビッ
トライン７３に印加される電圧と基準電圧との電位差に
よって生じるものである。ここで、第２ワードライン６
５は、電流の導通路としての役割を果たす。
トライン７３に印加される電圧と基準電圧との電位差に
よって生じるものである。ここで、第２ワードライン６
５は、電流の導通路としての役割を果たす。
【００３３】上記の実施の形態に用いられるＭＴＪセル
６９は、トランジスタのようなマグネティックラムを構
成する抵抗変化素子である。ＭＴＪセル６９には、ＡＭ
Ｒ（Anisotropic Magneto-Resistance：異方性磁気抵
抗）、ＧＭＲ(Giant Magneto-Resistance：巨大磁気抵
抗)、スピン弁、強磁性体／金属・半導体ハイブリッド
構造、III−Ｖ族磁性半導体複合構造、金属（半金属）
／半導体複合構造、ＣＭＲ（Colossal Magneto-Resista
nce：巨大磁気抵抗）等のような磁化又は磁性により抵
抗値が変化する全ての種類の磁気抵抗素子や、電気信号
による物質相変換に伴い抵抗値が変化する相変換素子を
適用することができる。 本発明に係る別の実施の形態
には、上記の実施の形態における下部構造に係わりな
く、ライトラインである第２ワードラインより上側の構
造を、上記の実施の形態で示したものと同じ構造とする
ものが含まれる。
６９は、トランジスタのようなマグネティックラムを構
成する抵抗変化素子である。ＭＴＪセル６９には、ＡＭ
Ｒ（Anisotropic Magneto-Resistance：異方性磁気抵
抗）、ＧＭＲ(Giant Magneto-Resistance：巨大磁気抵
抗)、スピン弁、強磁性体／金属・半導体ハイブリッド
構造、III−Ｖ族磁性半導体複合構造、金属（半金属）
／半導体複合構造、ＣＭＲ（Colossal Magneto-Resista
nce：巨大磁気抵抗）等のような磁化又は磁性により抵
抗値が変化する全ての種類の磁気抵抗素子や、電気信号
による物質相変換に伴い抵抗値が変化する相変換素子を
適用することができる。 本発明に係る別の実施の形態
には、上記の実施の形態における下部構造に係わりな
く、ライトラインである第２ワードラインより上側の構
造を、上記の実施の形態で示したものと同じ構造とする
ものが含まれる。
【００３４】
【発明の効果】上述のように、本発明に係るマグネティ
ックラムは、磁性物質の磁化方向を反転させるためのワ
ードラインと、このワードラインに直交する方向の第２
ワードラインとを備え、一対のＭＲＡＭ素子に対してラ
イトラインである第２ワードラインを１本だけ備えてい
る。このような本発明に係るマグネティックラムによれ
ば、素子の高集積化を図ることが可能という優れた効果
が得られる。
ックラムは、磁性物質の磁化方向を反転させるためのワ
ードラインと、このワードラインに直交する方向の第２
ワードラインとを備え、一対のＭＲＡＭ素子に対してラ
イトラインである第２ワードラインを１本だけ備えてい
る。このような本発明に係るマグネティックラムによれ
ば、素子の高集積化を図ることが可能という優れた効果
が得られる。
【図１ａ】従来の技術に係るマグネティックラムの構造
を示す断面図である。
を示す断面図である。
【図１ｂ】従来の技術に係るマグネティックラムの構造
を示す平面図である。
を示す平面図である。
【図２】本発明に係るマグネティックラムの動作原理を
説明するための基本構成を示す斜視図である。
説明するための基本構成を示す斜視図である。
【図３ａ】本発明の実施の形態に係るマグネティックラ
ムを示す断面図である。
ムを示す断面図である。
【図３ｂ】本発明の実施の形態に係るマグネティックラ
ムを示す平面図である。
ムを示す平面図である。
【図４】本発明の実施の形態に係るマグネティックラム
の構成を示す斜視図である。
の構成を示す斜視図である。
１１、５１ 半導体基板
１３、５３ 第１ワードライン（ゲート電極、リード
ライン） １５、５５ 不純物接合領域 １７、１９、５７ 第１コンタクトプラグ ２１、５９ 導電層 ２３、６１ グランドライン ２４、６３ 第２コンタクトプラグ ２５、６５ ライトライン、第２ワードライン ２７、６７ 接続層 ２９、６９、１００ ＭＴＪセル ３１、７１ 第３コンタクトプラグ ３３、７３、２００ ビットライン ７５、３００ 金属配線コンタクトプラグ ７７ 金属配線
ライン） １５、５５ 不純物接合領域 １７、１９、５７ 第１コンタクトプラグ ２１、５９ 導電層 ２３、６１ グランドライン ２４、６３ 第２コンタクトプラグ ２５、６５ ライトライン、第２ワードライン ２７、６７ 接続層 ２９、６９、１００ ＭＴＪセル ３１、７１ 第３コンタクトプラグ ３３、７３、２００ ビットライン ７５、３００ 金属配線コンタクトプラグ ７７ 金属配線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 李 啓 南
大韓民国京畿道城南市盆唐区書▲ヒョン▼
洞 漢陽アパートメント305−401
(72)発明者 金 昌 錫
大韓民国京畿道利川市倉前洞49−１ 現代
アパートメント102−1207
Ｆターム(参考） 5F083 FZ10 GA09 KA01 KA05 KA16
LA01 MA06 MA16 MA19
Claims (6)
- 【請求項１】 半導体基板の上方に形成された一対の第
１ワードラインと、 該一対の第１ワードラインの間及び外側の半導体基板に
形成された不純物接合領域と、 前記一対の第１ワードラインの間の半導体基板に形成さ
れた不純物接合領域に接続して設けられたグランドライ
ンと、 前記一対の第１ワードラインの外側の半導体基板に形成
された不純物接合領域にそれぞれ接続して設けられた一
対の接続層と、 該一対の接続層の上部にそれぞれ接して設けられた一対
のＭＴＪ(Magnetic Tunneling Junction)セルと、 該一対のＭＴＪセルにそれぞれ接して設けられた一対の
ビットラインと、 前記一対のＭＴＪセルの間で、前記グランドラインより
上側に位置し、前記グランドラインと間隔を空けて設け
られた金属配線コンタクトプラグと、 該金属配線コンタクトプラグの下端に接して設けられた
第２ワードラインと、 前記金属配線コンタクトプラグに接し、前記一対のビッ
トラインより上方に位置し、前記ビットラインと間隔を
空けて設けられ、かつ前記ビットラインと直交する方向
に形成された金属配線とを含んで構成されていることを
特徴とするマグネティックラム。 - 【請求項２】 前記ビットラインの厚さが、４０００〜
５０００Aであることを特徴とする請求項１に記載のマ
グネティックラム。 - 【請求項３】 前記ＭＴＪセルと金属配線との間隔が、
１００００〜５００００Aであることを特徴とする請求
項１に記載のマグネティックラム。 - 【請求項４】 前記ビットラインと金属配線との間隔
が、１０００〜３０００Aであることを特徴とする請求
項１に記載のマグネティックラム。 - 【請求項５】 前記第２ワードラインが、電流が流れる
導通路として用いられることを特徴とする請求項１に記
載のマグネティックラム。 - 【請求項６】 前記ＭＴＪセルと金属配線コンタクトプ
ラグの側面の間隔が、０.５Ｆ〜１.９Ｆであることを特
徴とする請求項１に記載のマグネティックラム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0028994A KR100434958B1 (ko) | 2002-05-24 | 2002-05-24 | 마그네틱 램 |
| KR2002-028994 | 2002-05-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003347518A true JP2003347518A (ja) | 2003-12-05 |
Family
ID=29774903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002376938A Pending JP2003347518A (ja) | 2002-05-24 | 2002-12-26 | マグネティックラム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6707085B2 (ja) |
| JP (1) | JP2003347518A (ja) |
| KR (1) | KR100434958B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006518937A (ja) * | 2003-01-31 | 2006-08-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 低消費電力且つ高選択度のためのｍｒａｍアーキテクチャ |
| US7522447B2 (en) | 2004-10-26 | 2009-04-21 | Samsung Electronics Co., Ltd | Magnetic memory devices and methods of forming the same |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004119478A (ja) * | 2002-09-24 | 2004-04-15 | Renesas Technology Corp | 半導体記憶装置、不揮発性記憶装置および磁気記憶装置 |
| US7042030B2 (en) * | 2003-11-21 | 2006-05-09 | Texas Instruments Incorporated | High density memory array |
| US7943919B2 (en) * | 2003-12-10 | 2011-05-17 | International Business Machines Corporation | Integrated circuit with upstanding stylus |
| KR100527536B1 (ko) * | 2003-12-24 | 2005-11-09 | 주식회사 하이닉스반도체 | 마그네틱 램 |
| US7071009B2 (en) * | 2004-04-01 | 2006-07-04 | Headway Technologies, Inc. | MRAM arrays with reduced bit line resistance and method to make the same |
| KR100697282B1 (ko) * | 2005-03-28 | 2007-03-20 | 삼성전자주식회사 | 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열 |
| US7601995B2 (en) * | 2005-10-27 | 2009-10-13 | Infineon Technologies Ag | Integrated circuit having resistive memory cells |
| US7755153B2 (en) * | 2006-01-13 | 2010-07-13 | Macronix International Co. Ltd. | Structure and method for a magnetic memory device with proximity writing |
| KR100809341B1 (ko) * | 2007-02-01 | 2008-03-05 | 삼성전자주식회사 | 저항체를 이용한 비휘발성 메모리 장치 및 그 제조 방법 |
| KR102514501B1 (ko) * | 2015-10-15 | 2023-03-29 | 삼성전자주식회사 | 반도체 메모리 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4726292B2 (ja) * | 2000-11-14 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| KR100520175B1 (ko) * | 2000-12-12 | 2005-10-10 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6445612B1 (en) * | 2001-08-27 | 2002-09-03 | Motorola, Inc. | MRAM with midpoint generator reference and method for readout |
| US6518588B1 (en) * | 2001-10-17 | 2003-02-11 | International Business Machines Corporation | Magnetic random access memory with thermally stable magnetic tunnel junction cells |
| KR100448853B1 (ko) * | 2002-05-20 | 2004-09-18 | 주식회사 하이닉스반도체 | 마그네틱 램 |
-
2002
- 2002-05-24 KR KR10-2002-0028994A patent/KR100434958B1/ko not_active IP Right Cessation
- 2002-12-26 JP JP2002376938A patent/JP2003347518A/ja active Pending
- 2002-12-30 US US10/331,286 patent/US6707085B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006518937A (ja) * | 2003-01-31 | 2006-08-17 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 低消費電力且つ高選択度のためのｍｒａｍアーキテクチャ |
| JP4932471B2 (ja) * | 2003-01-31 | 2012-05-16 | エヌエックスピー ビー ヴィ | 低消費電力且つ高選択度のためのｍｒａｍアーキテクチャ |
| US7522447B2 (en) | 2004-10-26 | 2009-04-21 | Samsung Electronics Co., Ltd | Magnetic memory devices and methods of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100434958B1 (ko) | 2004-06-11 |
| US20030218197A1 (en) | 2003-11-27 |
| KR20030091148A (ko) | 2003-12-03 |
| US6707085B2 (en) | 2004-03-16 |
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|
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