JP6734904B2 - 記憶回路 - Google Patents

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Description

本発明は、ＳＲＡＭのような双安定回路を含む記憶回路に関する。
ＳＲＡＭ等の双安定回路は揮発性であるため、双安定回路の電源を遮断するとデータが消失してしまう。そこで、双安定回路の電源遮断を可能にするため、双安定回路の電源を遮断する前に、双安定回路に記憶されているデータを不揮発性の強磁性トンネル接合素子（ＭＴＪ）に格納し、双安定回路の電源投入時にＭＴＪから読み出したデータを双安定回路にリストアすることが知られている。
米国特許第９，６０１，１９８号公報
システムオンチップでは、センサーやシステムが即座に動作できるようにするため、ブート、トリミング、キャッシュコード等を保持する必要がある。そして、保持されたデータは、動作中に更新され得る。もし、電源が突然に遮断されると、プログラミングの更新を必要とする元のデータに戻されてしまう。
本発明は、上記従来の課題を解決し、元のデータをリカバリする機能を備えた記憶回路を提供することを目的とする。
さらに本発明は、電源投入時の起動時間を短縮させることが可能な記憶回路を提供することを目的とする。
本発明に係る記憶回路は、それぞれのノードに相補的な関係にあるデータを保持可能な双安定回路と、一方のノードに接続された不揮発性記憶回路とを有し、前記不揮発性記憶回路は、前記ノードに保持されたデータを記憶したとき、前記ノードに保持されたデータの論理レベルを反転させる。
ある実施態様では、前記不揮発性記憶回路は、可変抵抗素子を含み、前記ノードに保持されたデータが第１の論理レベルであるとき、前記可変抵抗素子のセット書込みを行い、
前記ノードに保持されたデータが第２の論理レベルであるとき、前記可変抵抗素子のリセット書込みを行う。ある実施態様では、前記不揮発性記憶回路は、前記ノードとソース線との間に直列に接続されたアクセス用トランジスタと可変抵抗素子とを含み、前記可変抵抗素子のセット書込みを行うとき、アクセス用トランジスタを導通状態にし、前記ノードからソース線へ向かうバイアスを前記可変抵抗素子に印加し、前記可変抵抗素子のリセット書込みを行うとき、アクセス用トランジスタを導通状態にし、前記ソース線から前記ノードに向かうバイアスを前記可変抵抗素子に印加する。ある実施態様では、前記不揮発性記憶回路の記憶されたデータを前記ノードに設定するとき、セット書込みを行った可変抵抗素子に対してリセット書込みを行い、リセット書込みを行った可変抵抗素子に対してセット書込みを行う。ある実施態様では、前記ノードは、トランジスタを介してビット線に接続され、前記可変抵抗素子に記憶されたデータを前記ビット線を介して読み出すことによりベリファイする。ある実施態様では、記憶回路はさらに、他のノードに接続された他の不揮発性記憶回路を含み、当該他の不揮発性記憶回路は、電源投入時に必要とされるブートデータを記憶する。ある実施態様では、電源投入時、前記他の不揮発性記憶回路に記憶されたブートデータが第１のノードに読み出される。ある実施態様では、前記他の不揮発性記憶回路は、前記他のノードとソース線との間に直列に接続されたアクセス用トランジスタと可変抵抗素子とを含む。
本発明に係る半導体装置は、上記した記憶回路と、前記記憶回路を制御するコントローラとを含む。ある実施態様では、半導体装置はさらに、少なくとも１つのフラッシュメモリを含み、前記コントローラは、前記フラッシュメモリを制御する。
本発明によれば、ノードに保持されたデータを不揮発性記憶回路に記憶させるようにしたので、不揮発性記憶回路に記憶されたデータにより記憶回路を元の状態にリカバリさせることができる。さらに本発明によれば、他のノードに接続された不揮発性記憶回路にブートデータを格納するようにしたので、電源投入時の起動時間の短縮を図ることができる。
本発明の実施例に係る記憶回路の構成を示す図である。 本実施例に係る記憶回路のフォーミング時、セット時およびリセット時に各部に印加されるバイアス電圧の一例を示すテーブルである。 本発明の実施例に係る記憶回路において保持されたデータを不揮発性記憶回路に書込むときの動作フローを示す図である。 本発明の実施例に係る記憶回路において不揮発性記憶回路に記憶されたデータを双安定回路にリカバリさせるときの動作フローを示す図である。 本発明の実施例に記憶装置を含むシステムの一例を示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の記憶回路は、揮発性のデータを保持する双安定回路と、双安定回路に接続された不揮発性記憶回路とを備えている。１つの実施態様では、不揮発性記憶回路は、電源投入時に回路等の初期設定を行うために必要なブートデータを保持する機能と、保持していた元のデータをリカバリする機能とを備えている。
図１は、本発明の実施例に係る記憶回路の構成を示す図である。同図に示すように、本実施例の記憶回路１００は、一対のインバータがクロスカップリングされた双安定回路と、双安定回路に接続された一対の不揮発性記憶回路ＮＶ１、ＮＶ２とを含んで構成される。ここには、１ビットの相補データを記憶する記憶回路１００を例示するが、記憶回路１００は、例えば、行列状の複数の双安定回路を含むＳＲＡＭまたはラッチ回路であり、このようなＳＲＡＭは、ＮＡＮＤ型フラッシュメモリを制御するコントローラに搭載することができる。
同図に示す記憶回路１００は、６つのＭＯＳトランジスタから構成されるＳＲＡＭのメモリセルを例示しており、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳトランジスタＴＮ１とから構成される第１のＣＭＯＳインバータと、ＰＭＯＳトランジスタＴＰ２とＮＭＯＳトランジスタＴＮ２とから構成される第２のＣＭＯＳインバータと、ノードＮ１に接続されたアクセス用のＮＭＯＳトランジスタＴＮ３と、ノードＮ２に接続されたアクセス用のＮＭＯＳトランジスタＴＮ４とを含む。第１のＣＭＯＳインバータの出力が第２のＣＭＯＳインバータの入力に接続され、第２のＣＭＯＳインバータの出力が第１のＣＭＯＳインバータの入力に接続され、ノードＮ１が第１のＣＭＯＳインバータの出力に接続され、ノードＮ２が第２のＣＭＯＳインバータの出力に接続され、ノードＮ１、Ｎ２には相補的なデータが保持される。
ＰＭＯＳトランジスタＴＰ１の一方の端子には第１の電圧供給部Ｖ１が接続され、ＮＭＯＳトランジスタＴＮ１の一方の端子にはＧＮＤが接続される。同様に、ＰＭＯＳトランジスタＴＰ２の一方の端子には第２の電圧供給部Ｖ２が接続され、ＮＭＯＳトランジスタＴＮ２の一方の端子にはＧＮＤが接続される。記憶回路１００には、例えば、電源電圧Ｖｃｃとして、おおよそ２．５Ｖかそれより大きい電圧が供給され、第１および第２の電圧供給部Ｖ１、Ｖ２は、電源電圧Ｖｃｃをレベルシフトした電圧ＶＤＤを双安定回路に供給することができる。双安定回路は、電圧供給部Ｖ１、Ｖ２から電力を供給されている間、ノードＮ１、Ｎ２にデータを保持し、電圧供給部Ｖ１、Ｖ２からの電力供給が遮断されると、ノードＮ１、Ｎ２に保持されたデータが消去される、いわゆる揮発性の保持回路である。
双安定回路に保持されたデータの読出しあるいはデータの書込みは、アクセス用トランジスタＴＮ３、ＴＮ４を介して行われる。アクセス用トランジスタＴＮ３の一方の端子がビット線ＢＬｍに接続され、他方の端子がノードＮ１に接続され、ゲートがワード線ＷＬｎに接続される。また、アクセス用トランジスタＴＮ４の一方の端子がビット線／ＢＬｍに接続され、他方の端子がノードＮ２に接続され、ゲートがワード線ＷＬｎに接続される。
読出し動作では、ワード線ＷＬｎに正の電圧を印加することでアクセス用トランジスタＴＮ３、ＴＮ４を導通状態にし、ビット線ＢＬｍ、／ＢＬｍにノードＮ１、Ｎ２に保持されたデータが読み出される。
書込み動作では、ワード線ＷＬｎに正の電圧を印加することでアクセス用トランジスタＴＮ３、ＴＮ４を導通状態にし、ビット線ＢＬｍ、／ＢＬｍに書込むべきデータを印加する。例えば、ノードＮ１に保持されたＨレベルのデータを書き換える場合には、ビット線ＢＬｍにはＬレベルのデータが印加される。
本実施例の記憶回路１００はさらに、ノードＮ１、Ｎ２にそれぞれ接続された一組の不揮発性記憶回路ＮＶ１、ＮＶ２を含む。不揮発性記憶回路ＮＶ１は、ブート用のＮＭＯＳトランジスタＱ１とこれに直列に接続された可変抵抗素子ＶＲ１とを有する。トランジスタＱ１の一方の端子がノードＮ１に接続され、他方の端子が可変抵抗素子ＶＲ１に接続され、ゲートにはブート制御線ＢＯＯＴｎに接続される。また、可変抵抗素子ＶＲ１の一方の端子がトランジスタＱ１に接続され、他方の端子がソース線ＳＬに接続される。
不揮発性記憶回路ＮＶ２は、リカバリ用のＮＭＯＳトランジスタＱ２とこれに直列に接続された可変抵抗素子ＶＲ２とを有する。トランジスタＱ２の一方の端子がノードＮ２に接続され、他方の端子が可変抵抗素子ＶＲ２に接続され、ゲートにはリカバリ制御線ＲＥＣＯＶｎに接続される。また、可変抵抗素子ＶＲ２の一方の端子がトランジスタＱ２に接続され、他方の端子がソース線ＳＬに接続される。
可変抵抗素子ＶＲ１、ＶＲ２は、例えば、酸化ハフニウム（ＨｆＯｘ）等の金属遷移酸化物から構成され、可変抵抗素子を低抵抗状態または高抵抗状態に可逆的に変化させることでデータ「０」または「１」を記憶する。一般に、可変抵抗素子を低抵抗状態に書込みすることをセット（ＳＥＴ）、高抵抗状態に書込みすることをリセット（ＲＥＳＥＴ）といい、バイポーラタイプでは、可変抵抗素子に印加する書込み電圧の極性を反転させることで、セットまたはリセットを行う。また、金属遷移酸化物を可変抵抗素子に用いる場合、初期設定として金属遷移酸化物をフォーミングする。通常、フォーミングは、書込み時よりも幾分大きな電圧を可変抵抗素子に印加し、可変抵抗素子を低抵抗状態（セット）にする。
図２に、フォーミング時、セット時、リセット時に各部に印加されるバイアス電圧の一例を示す。例えば、可変抵抗素子ＶＲ１をフォーミングするとき、ビット線ＢＬｍに電源電圧Ｖｃｃが印加され、ソース線ＳＬにＧＮＤが印加され、ブート用トランジスタＱ１のゲート（ＢＯＯＴｎ）に１．４Ｖが印加され、アクセス用トランジスタＴＮ３のゲート（ＷＬｎ）にＶｃｃが印加される。電圧供給部Ｖ１のＶＤＤは、Ｖｃｃよりも低い２．９Ｖが設定される。可変抵抗素子ＶＲ１には、ノードＮ１からソース線ＳＬに向けてバイアスが印加され、その方向に電流が流されることで、可変抵抗素子ＶＲ１が低抵抗状態にフォーミングされる。可変抵抗素子ＶＲ２のフォーミングも同様に行われる。
セット書込みをする場合、電圧供給部Ｖ１のＶＤＤは、２．２Ｖに設定され、ブート用トランジスタＱ１のゲート（ＢＯＯＴｎ）に１．７Ｖが印加され、フォーミングのときよりも幾分小さいバイアス電圧およびバイアス電流が可変抵抗素子ＶＲ１に印加される。
ノードＮ１がＨレベルであるとき、ビット線ＢＬｍのＶｃｃがトランジスタＴＮ３を介してノードＮ１に供給されるので、ノードＮ１はＨレベルのままである。可変抵抗素子ＶＲ１には、ノードＮ１からソース線ＳＬに向けてバイアスが印加され、そのバイアス方向に電流が流れ、その結果、可変抵抗素子ＶＲ１が低抵抗状態になる。他方、ノードＮ１がＬレベルであるとき、ノードＮ１がビット線ＢＬｍのＶｃｃによりプルアップされ、ノードＮ１は、ＬレベルからＨレベルに反転する。可変抵抗素子ＶＲ１には、ノードＮ１からソース線ＳＬに向けてバイアスが印加され、そのバイアス方向に電流が流れ、その結果、可変抵抗素子ＶＲ１が低抵抗状態になる。
リセット書込みをする場合、セット書込みのバイアス方向を反転したバイアスが可変抵抗素子ＶＲ１に印加される。つまり、ビット線ＢＬｍにＧＮＤが印加され、ソース線ＳＬに２．７Ｖが印加され、ブート用トランジスタＱ１のゲート（ＢＯＯＴｎ）に２．９Ｖが印加され、アクセス用トランジスタＴＮ３のゲート（ＷＬｎ）にＶｃｃが印加され、電圧供給部Ｖ１のＶＤＤに２．７Ｖが設定される。
ノードＮ１がＨレベルであるとき、ノードＮ１がトランジスタＴＮ３を介してビット線ＢＬｍのＧＮＤにプルダウンされ、ノードＮ１がＨレベルからＬレベルに反転する。可変抵抗素子ＶＲ１には、ソース線ＳＬからノードＮ１に向けてバイアスが印加され、そのバイアス方向に電流が流れ、その結果、可変抵抗素子ＶＲ１が高抵抗状態になる。他方、ノードＮ１がＬレベルであるとき、ノードＮ１はＬレベルのままである。可変抵抗素子ＶＲ１には、ソース線ＳＬからノードＮ１に向けてバイアスが印加され、そのバイアス方向に電流が流れ、その結果、可変抵抗素子ＶＲ１が高抵抗状態になる。
ブートデータは、システムやデバイスが起動されたとき、それらを初期設定するために必要なデータである。ブートデータは、特に限定されるものではないが、例えば、回路のパラメータを設定するためのデータ、センサーをキャリブレーションするためのデータ、温度を補償するデータ、抵抗や電圧を最適に調整するためのトリミングデータ、最初にアクセスすべきアドレスデータなどを含み得る。
１つの態様では、ブートデータは、製品出荷前に不揮発性記憶回路ＮＶ１に書込まれる。製品出荷後、記憶回路１００に電源が投入されたとき、不揮発性記憶回路ＮＶ１に記憶されたブートデータが双安定回路のノードＮ１に読み出される。製品出荷後は、不揮発性記憶回路ＮＶ１は、専ら、リードオンリメモリ（ＲＯＭ）として機能する。
従来の一般的な手法では、電源投入時に、ブートデータを格納しているＲＯＭがアクセスされ、ＲＯＭから読み出されたブートデータが記憶回路１００に書込まれる。本実施例では、記憶回路１００が不揮発性記憶回路ＮＶ１を内蔵しているため、電源投入時に不揮発性記憶回路ＮＶ１から読み出されたブートデータを即座に双安定回路のノードＮ１に設定することができ、従来よりもブートデータの設定に要する時間を短縮させることができる。同時に、ブートデータを格納するためのＲＯＭを割愛し、あるいはＲＯＭの記憶容量を削減することが可能になる。
次に、不揮発性記憶回路ＮＶ２について説明する。ＳＲＡＭを搭載する記憶回路１００は、他の揮発性メモリよりもアクセス時間が速いため、キャッシュメモリとして利用される。しかし、揮発性であるため、電源供給が瞬停すると、保持していたデータが失われてしまう。１つの解決方法として、電源供給が不安定になったり、あるいは供給電圧が一定以下に降下したとき、キャッシュメモリに保持されているデータをフラッシュメモリ等へ退避させ、その後、電源再投入時または電源安定化後に、不揮発性メモリに退避させたデータをキャッシュメモリに回復させることが行われている。しかし、フラッシュメモリのプログラミング時間は比較的長いため、キャッシュメモリのデータを適切にバックアップすることができない場合がある。そこで、本実施例の記憶回路１００は、不揮発性記憶回路ＮＶ２を内蔵し、双安定回路に保持されるデータを不揮発性記憶回路ＮＶ２に退避させ、保持していたデータのリカバリを可能にする。
次に、不揮発性記憶回路ＮＶ２のセット、リセット書込み動作について説明する。この動作は、ここには図示しないコントローラによって制御される。
先ず、ノードＮ２がＨレベルのデータを保持しているとき、不揮発性記憶回路ＮＶ２は、セット書込みを実施される。このとき、アクセス用トランジスタＴＮ４は、非導通状態であってもよいし、導通状態であってもよい。アクセス用トランジスタＴＮ４を導通状態にする場合には、ビット線／ＢＬｍは、電源電圧Ｖｃｃがプリチャージされたフローティング状態である。可変抵抗素子ＶＲ２には、ノードＮ２からソース線ＳＬに向けてバイアスが印加され、その方向に電流が流れ、可変抵抗素子ＶＲ２は、低抵抗状態になる。この場合、ノードＮ２がＨレベルからＬレベルに反転する。ビット線／ＢＬｍをノードＮ２に接続させた場合には、ビット線／ＢＬｍの電位がＧＮＤに放電されるまで電流が流れる。
ノードＮ２がＬレベルを保持しているとき、不揮発性記憶回路ＮＶ２は、リセット書込みを実施される。このとき、アクセス用トランジスタＴＮ４は、非導通状態であってもよいし、導通状態であってもよい。可変抵抗素子ＶＲ２には、ソース線ＳＬからノードＮ２に向けてバイアスが印加され、その方向に電流が流れ、可変抵抗素子ＶＲ２が高抵抗状態になる。リセット書込みのとき、ソース線ＳＬは２．７Ｖであり、トランジスタＱ２のゲート電圧は２．９Ｖであり、トランジスタＱ２からノードＮ２には大きなドレイン電流が流れる。このため、ノードＮ２は、ＬレベルからＨレベルに反転する。
コントローラは、双安定回路のノードＮ２のＨレベルまたはＬレベルのデータをビット線／ＢＬｍを介して読出し、その読出し結果に基づき、ノードＮ２に保持されたデータを不揮発性記憶回路ＮＶ２にセット書込みまたはリセット書込みを行う。
また、コントローラは、不揮発性記憶回路ＮＶ２にデータの書込みを行った場合、書込みベリファイを実行することができる。書込みベリファイは、不揮発性記憶回路ＮＶ２に書込まれたデータを読み出すことにより行われる。つまり、ワード線ＷＬｎを介してトランジスタＴＮ４を導通させ、ＲＥＣＯＶｎを介してトランジスタＱ２を導通させ、ビット線／ＢＬｍに正の読出し電圧を印加する。
また、不揮発性記憶回路ＮＶ２に記憶されたデータを双安定回路にリカバリさせる場合、セット書込みを行った不揮発性記憶回路ＮＶ２に対してリセット書込みを行う。ソース線ＳＬに２．７Ｖが印加され、トランジスタＱ２が導通され、ノードＮ２がＨレベルにプルアップされる。他方、リセット書込みを行った不揮発性記憶回路ＮＶ２に対してはセット書込みを行う。ビット線／ＢＬｍにＶｃｃが印加され、トランジスタＱ２が導通され、ノードＮ２がソース線ＳＬのＧＮＤにプルダウンされる。
なお、不揮発性記憶回路ＮＶ２の動作に関して、可変抵抗素子ＶＲ２自身からのデータを採取する際に、ノードＮ２に残る電荷量によって正転・反転を生成することになるが、ワード線ＷＬｎがＧＮＤ状態でノードＮ１がＧＮＤになっている状態から動作するのが理想的である。そのノードＮ２の電荷の放電時間の管理は、リカバリ用トランジスタＱ２のゲートＲＥＣＯＶｎに印加される正のパルス信号によって行われる。
図３に、双安定回路に保持されたデータを不揮発性記憶回路ＮＶ２に書込むときの動作フローの一例を示す。記憶回路１００を制御するコントローラは、ノードＮ２に保持しているデータを不揮発記憶回路ＮＶ２に退避させるか否かを判定する（Ｓ１００）。どのタイミングで退避させるかは任意であるが、例えば、電源供給が瞬停しそうなとき、電源電圧が変動しているとき、予め決められスケジュール時間になったとき、あるいは一定の時間間隔に該当するとき等に退避させると判定する。データを退避させると判定した場合、コントローラは、行列アドレスに従いＳＲＡＭの特定のメモリセルをアクセスし、ノードＮ２のデータを読出す（Ｓ１０２）。
次に、コントローラは、ノードＮ２のデータがＨレベルかＬレベルかをチェックする（Ｓ１０４）。Ｈレベルであれば、不揮発性記憶回路ＮＶ２に対してセット書込みを行い（Ｓ１０６）、Ｌレベルであれば、不揮発性記憶記回路ＮＶ２に対してリセット書込みを行う（Ｓ１０８）。次に、コントローラは、不揮発性記憶回路ＮＶ２のベリファイ読出しを行い（Ｓ１１０）、不合格であれば、再度のセット書込みまたはリセット書込みを行い、合格であれば、このシーケンスを終了する。なお、書込みデータのベリファイは、任意であってもよい。
次に、不揮発性記憶回路ＮＶ２に記憶されたデータにより記憶回路をリカバリさせるときの動作フローの一例を図４に示す。コントローラは、不揮発性記憶回路ＮＶ２のデータをリカバリさせるか否かを判定する（Ｓ２００）。どのタイミングでリカバリさせるかは任意であるが、例えば、電源瞬停後に電源が再投入されたときなどである。
リカバリさせると判定すると、コントローラは、行列アドレスに従い特定のメモリセルをアクセスし、不揮発性記憶回路ＮＶ２に記憶されたデータを読み出す（Ｓ２０２）。次に、コントローラは、読み出されたデータに基づき、不揮発性記憶回路ＮＶ２が低抵抗状態であるか否か（すなわち、データ「０」、「１」）を判定し（Ｓ２０４）、低抵抗状態であれば、リセット書込みを実施し（Ｓ２０６）、高抵抗状態であればセット書込みを実施し（Ｓ２０８）、これにより、不揮発性記憶回路ＮＶ２に記憶されていたデータをノードＮ２にリカバリさせる（Ｓ２１０）。
次に、本実施例の記憶回路の適用例について説明する。上記したように、本実施例の記憶回路は、ＳＲＡＭまたはラッチ回路といて用いることができ、ある実施態様では、ロジックやコントローラに組み込まれる。例えば、複数のＮＡＮＤフラッシュメモリチップをスタックするメモリデバイスにおいて、各ＮＡＮＤフラッシュメモリチップを制御するコントローラ内に本実施例の記憶回路が組み込まれる。記憶回路は、各フラッシュメモリのブートデータを保持し、また、各フラッシュメモリの更新データをバックアップする。
次に、本実施例の記憶回路１００を含むシステムの一例を図５に示す。本実施例のシステム２００は、回路２１０、ＲＡＭ２２、ＲＯＭ２３０およびコントローラ２４０を備えている。コントローラ２４０は、回路２１０、ＲＡＭ２２０、ＲＯＭ２３０を制御する。
回路２１０は、システムに搭載される任意の回路であり、例えば、メモリ（例えば、フラッシュメモリ）、ロジック、ドライバ、Ａ／ＤまたはＤ／Ａコンバータ、電圧発生回路、レベルシフタなどを含む。
ＲＡＭ２２０は、例えばＳＲＡＭであり、１つのメモリセルは、図１に示したように、双安定回路と、双安定回路のノードＮ１、Ｎ２に接続された不揮発性記憶回路ＮＶ１、ＮＶ２を含む。ＲＡＭ２２０には、コントローラ２４０のキャッシュメモリとして機能することが可能であり、システム動作中にキャッシュコード等を不揮発性記憶回路ＮＶ２に記憶する。また、ＲＡＭ２２０の不揮発性記憶回路ＮＶ１には、システム起動時に必要とされるブートデータが格納される。
ＲＯＭ２３０は、コントローラ２４０によって実行されるプログラムやソフトウェア等を格納する。例えば、ＲＯＭ２３０には、電源投入時に実行されるパワーアップシーケンスプログラムが格納される。コントローラ２４０は、電源が投入されると、パワーアップシーケンスプログラムを実行し、不揮発性記憶回路ＮＶ１に格納されたブートデータを双安定回路のノードＮ１に設定し、ブートデータに基づき回路２１０の初期設定等を行う。また、ＲＯＭ２３０には、ＲＡＭ２２０に保持されたデータを不揮発性記憶回路ＮＶ２に退避させたり、退避させたデータによりＲＡＭ２２０をリカバリさせるためのリカバリプログラムが格納される。コントローラ２４０は、リカバリプログラムを実行し、例えば、電源電圧が不安定になったときに、揮発性のデータを不揮発性記憶回路ＮＶ２に退避させ、電源電圧が安定化されたときに、退避させたデータを双安定回路にリカバリさせる。
上記実施例では、不揮発性記憶回路ＮＶ１、ＮＶ２に可変抵抗素子を用いたが、本発明は、これに限らず他の不揮発性記憶素子（例えば、磁性体メモリ、フラッシュメモリなど）を用いるものであってもよい。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：記憶回路
Ｖ１、Ｖ２：電圧供給部
ＴＰ１、ＴＰ２：Ｐ型トランジスタ
ＴＮ１〜ＴＮ４、Ｑ１、Ｑ２：Ｎ型トランジスタ
ＮＶ１、ＮＶ２：不揮発性記憶回路
ＶＲ１、ＶＲ２：可変抵抗素子

Claims (10)

  1. それぞれのノードに相補的な関係にあるデータを保持可能な双安定回路と、
    一方のノードに接続された不揮発性記憶回路とを有し、
    前記不揮発性記憶回路は、前記ノードとソース線との間に直列に接続されたアクセス用トランジスタと可変抵抗素子とを含み、前記可変抵抗素子のセット書込みを行うとき、アクセス用トランジスタを導通状態にし、前記ノードからソース線へ向かうバイアスを前記可変抵抗素子に印加し、前記可変抵抗素子のリセット書込みを行うとき、アクセス用トランジスタを導通状態にし、前記ソース線から前記ノードに向かうバイアスを前記可変抵抗素子に印加し、
    前記不揮発性記憶回路に記憶されたデータを前記ノードに設定するとき、セット書込みを行った可変抵抗素子に対してリセット書込みを行い、リセット書込みを行った可変抵抗素子に対してセット書込みを行う、記憶回路。
  2. 前記ノードに保持されたデータが第１の論理レベルであるとき、前記可変抵抗素子のセット書込みを行い、
    前記ノードに保持されたデータが第２の論理レベルであるとき、前記可変抵抗素子のリセット書込みを行う、請求項１に記載の記憶回路。
  3. 前記ノードは、トランジスタを介してビット線に接続され、前記可変抵抗素子に記憶されたデータを前記ビット線を介して読み出すことによりベリファイする、請求項１または２に記載の記憶回路。
  4. 記憶回路はさらに、
    他のノードに接続された他の不揮発性記憶回路を含み、
    当該他の不揮発性記憶回路は、電源投入時に必要とされるブートデータを記憶する、請求項１ないし３いずれか１つに記載の記憶回路。
  5. 電源投入時、前記他の不揮発性記憶回路に記憶されたブートデータが第１のノードに読み出される、請求項４に記載の記憶回路。
  6. 前記他の不揮発性記憶回路は、前記他のノードとソース線との間に直列に接続されたアクセス用トランジスタと可変抵抗素子とを含む、請求項４または５に記載の記憶回路。
  7. 請求項１ないし６いずれか１つに記載された記憶回路と、前記記憶回路を制御するコントローラとを含む、半導体装置。
  8. 半導体装置はさらに、少なくとも１つのフラッシュメモリを含み、前記コントローラは、前記フラッシュメモリを制御する、請求項７に記載の半導体装置。
  9. それぞれのノードに相補的な関係にあるデータを保持可能な双安定回路と、一方のノードに接続された不揮発性記憶回路とを有し、前記不揮発性記憶回路が前記ノードとソース線との間に直列に接続されたアクセス用トランジスタと可変抵抗素子とを含む記憶回路における書込み方法であって、
    前記可変抵抗素子のセット書込みを行うとき、アクセス用トランジスタを導通状態にし、前記ノードからソース線へ向かうバイアスを前記可変抵抗素子に印加し、前記可変抵抗素子のリセット書込みを行うとき、アクセス用トランジスタを導通状態にし、前記ソース線から前記ノードに向かうバイアスを前記可変抵抗素子に印加し、
    前記不揮発性記憶回路に記憶されたデータを前記ノードに設定するとき、セット書込みを行った可変抵抗素子に対してリセット書込みを行い、リセット書込みを行った可変抵抗素子に対してセット書込みを行う、書込み方法。
  10. 前記不揮発性記憶回路の書込みは、前記双安定回路に保持されたデータを前記不揮発性記憶回路に退避させるときに行われる、請求項９に記載の書込み方法。
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