TWI700696B - 記憶電路與半導體裝置 - Google Patents

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Abstract

一種記憶電路與半導體裝置，記憶電路具有在瞬間停電 時恢復資料的功能。記憶電路(100)包括雙穩態電路，能夠在節點(N1)及節點(N2)中保持具有互補關係的資料；第1非揮發性記憶電路(NV1)連接於節點(N1)；以及第2非揮發性記憶電路(NV2)連接於節點(N2)，第1非揮發性記憶電路(NV1)對開機資料進行儲存，第2非揮發性記憶電路(NV2)儲存節點(N2)的資料時，使節點(N2)中所保持的資料的邏輯準位反轉。

Description

記憶電路與半導體裝置
本發明關於一種包括靜態隨機存取記憶體(static random access memory，SRAM)的雙穩態電路的記憶電路。
SRAM等雙穩態電路為揮發性的，所以當阻斷雙穩態電路的電源時，資料會消失，為了能夠進行雙穩態電路的電源阻斷在阻斷雙穩態電路的電源之前，將雙穩態電路中所的資料儲存至非揮發性的磁性隧道接合元件(Magnetic Tunnel Junction，MTJ)，在雙穩態電路的電源接通時將從MTJ讀出的資料還原(restore)至雙穩態電路。
[現有技術文獻]
[專利文獻]
[專利文獻1]美國專利第9,601,198號公報
在系統晶片(System-on-a-Chip)中，為了使感測器或系 統可立即作動，需要對系統進行開機(boot)、調整(trimming)、快取(cache)等。並且，所保持的資料可在動作過程中得到更新。當電源突然被阻斷時，需恢復至程式設計更新的原始資料。
本發明提供一種具有恢復原始資料的功能的記憶電路並且，本發明的目的在於提供一種能夠縮短電源接通時的啟動時間的記憶電路。
在一實施例中，所述非揮發性記憶電路包括可變電阻元件，當所述節點保持的資料為第1邏輯準位時，進行可變電阻元件的設定(set)，當所述節點保持的資料為第2邏輯準位時，進行可變電阻元件的重設(reset)。在一實施例中，所述非揮發性記憶電路包括節點與源極線之間串聯的存取(access)電晶體與可變電阻元件，在進行可變電阻元件的設定寫入時，使存取用電晶體成為導通狀態，將從節點朝向源極線的施加偏壓至可變電阻元件，在進行可變電阻元件的重設寫入時，使存取用電晶體成為導通狀態，將從源極線朝向節點的施加偏壓至所述可變電阻元件。在一實施例中，將非揮發性記憶電路中所存儲的資料設定至所述節點時，對設定寫入的可變電阻元件進行重設寫入，對重設寫入的可變電阻元件進行設定寫入。在一實施例中，節點經由電晶體而連接於位元線，通過將可變電阻元件中所儲存的資料經由所述位元線讀出而進行驗證。在一實施例中，記憶電路還包括：連接於另一節點的另一非揮發性記憶電路，另一非揮發性記憶電路儲存有電源接通時所需的引導資料。在一實施例中，電源接通時，另一 非揮發性記憶電路中所儲存的引導資料被讀出至另一節點。在一實施例中，另一非揮發性記憶電路包括另一節點與源極線之間串聯連接的存取用電晶體與可變電阻元件。
100:記憶電路
200:系統
210:電路
220:RAM
230:ROM
240:控制器
BLm、/BLm:位元線
BOOTn:引導控制線(閘極)
N1、N2:節點
NV1、NV2:非揮發性記憶電路
RECOVn:恢復控制線(閘極)
SL:源極線
TN1~TN4、Q1、Q2:N型電晶體
TP1、TP2:P型電晶體
V1、V2:電壓供給部
VDD:電壓
VR1、VR2:可變電阻元件
WLn:字元線(閘極)
S100~S112、S200~S210:步驟
圖1是表示本發明的實施例的記憶電路的構成的圖。
圖2是表示在本實施例的記憶電路的成形(forming)時、設定時及重設時施加至各部的偏壓電壓的一例的表。
圖3是表示將本發明的實施例的記憶電路中所保持的資料寫入至非揮發性記憶電路時的動作流程的圖。
圖4是表示將本發明的實施例的記憶電路中非揮發性記憶電路所存儲的資料恢復至雙穩態電路時的動作流程的圖。
圖5是表示包括本發明的實施例的存儲裝置的系統的一例的圖。
圖1是表示本發明的實施例的記憶電路的構成的圖。如圖1所示，本實施例的記憶電路100包括：交叉耦合(Cross Coupling)有一對反相器(inverter)的雙穩態電路、連接於雙穩態電路的一對非揮發性記憶電路NV1、NV2。此處，示例了對1比特(bit)的互補資料進行儲存的記憶電路100，記憶電路100 例如為包括矩陣形式的多個雙穩態電路的SRAM或鎖存電路，所述SRAM可搭載於對與非(Not AND，NAND)型快閃記憶體進行控制的控制器。
圖1所示的記憶電路100示例了包括六個金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電晶體的SRAM的記憶體單元(memory cell)，具有：包括P溝道金屬氧化物半導體(P-channel Metal Oxide Semiconductor，PMOS)電晶體TP1及N溝道金屬氧化物半導體(N-channel Metal Oxide Semiconductor，NMOS)電晶體TN1的第1互補金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)反相器、包括PMOS電晶體TP2及NMOS電晶體TN2的第2CMOS反相器、連接於節點N1的存取用的NMOS電晶體TN3以及連接於節點N2的存取用的NMOS電晶體TN4。第1CMOS反相器的輸出連接於第2CMOS反相器的輸入，第2CMOS反相器的輸出連接於第1CMOS反相器的輸入，節點N1連接於第1CMOS反相器的輸出，節點N2連接於第2CMOS反相器的輸出，在節點N1、節點N2保持互補的資料。
對PMOS電晶體TP1的其中一個端子連接第1電壓供給部V1，對NMOS電晶體TN1的其中一個端子連接GND。同樣地，對PMOS電晶體TP2的其中一個端子連接第2電壓供給部V2，對NMOS電晶體TN2的其中一個端子連接GND。對記憶電路100，例如供給大致2.5V或大於2.5V的電壓作為電源電壓Vcc，第1電壓供給部V1及第2電壓供給部V2可將對電源電壓Vcc進行了 準位轉換(level shift)的電壓VDD供給至雙穩態電路。雙穩態電路是在由電壓供給部V1、電壓供給部V2供給電力期間，在節點N1、節點N2保持資料，而當阻斷來自電壓供給部V1、電壓供給部V2的電力供給時，擦除節點N1、節點N2中所保持的資料的、所謂的揮發性的保持電路。
雙穩態電路中所保持的資料的讀出或資料的寫入是經由存取用電晶體TN3、存取用電晶體TN4來進行。存取用電晶體TN3的其中一個端子連接於位元線BLm，另一個端子連接於節點N1，閘極連接於字元線WLn。而且，存取用電晶體TN4的其中一個端子連接於位元線/BLm，另一個端子連接於節點N2，閘極連接於字元線WLn。
在讀出動作中，通過對字元線WLn施加正的電壓而使存取用電晶體TN3、存取用電晶體TN4成為導通狀態，將節點N1、節點N2中所保持的資料讀出至位元線BLm、位元線/BLm。
在寫入動作中，通過對字元線WLn施加正的電壓而使存取用電晶體TN3、存取用電晶體TN4成為導通狀態，對位元線BLm、位元線/BLm施加應寫入的資料。例如，在改寫節點N1中所保持的H準位的資料的情況下，對位元線BLm施加L準位的資料。
本實施例的記憶電路100還包括分別連接於節點N1、節點N2的一組非揮發性記憶電路NV1、NV2。非揮發性記憶電路NV1具有引導用的NMOS電晶體Q1及串聯連接於所述引導用的 NMOS電晶體Q1的可變電阻元件VR1。電晶體Q1的其中一個端子連接於節點N1，另一個端子連接於可變電阻元件VR1，並對閘極連接引導控制線BOOTn。而且，可變電阻元件VR1的其中一個端子連接於電晶體Q1，另一個端子連接於源極線SL。
非揮發性記憶電路NV2具有恢復用的NMOS電晶體Q2及串聯連接於所述恢復用的NMOS電晶體Q2的可變電阻元件VR2。電晶體Q2的其中一個端子連接於節點N2，另一個端子連接於可變電阻元件VR2，並對閘極連接恢復控制線RECOVn。而且，可變電阻元件VR2的其中一個端子連接於電晶體Q2，另一個端子連接於源極線SL。
在圖2中表示成形時、設定時、重設時施加至各部的偏壓電壓的一例。例如，在對可變電阻元件VR1進行成形時，對位元線BLm施加電源電壓Vcc，對源極線SL施加GND，對引導用電晶體Q1的閘極(BOOTn)施加1.4V，對存取用電晶體TN3的閘極(WLn)施加Vcc。電壓供給部V1的VDD被設定為低於Vcc的2.9V。對可變電阻元件VR1以從節點N1朝向源極線SL的方式施加偏壓，使在所述方向上流動電流，由此將可變電阻元件VR1成形為低電阻狀態。可變電阻元件VR2的成形也同樣地進行。
在進行設定寫入的情況下，將電壓供給部V1的VDD設定為2.2V，對引導用電晶體Q1的閘極(BOOTn)施加1.7V，並將比成形時稍小的偏壓電壓及偏壓電流施加至可變電阻元件VR1。
在節點N1為H準位時，位元線BLm的Vcc經由電晶體TN3而供給至節點N1，所以節點N1維持H準位。對可變電阻元件VR1以從節點N1朝向源極線SL的方式施加偏壓，使在所述偏壓方向上流動電流，結果，可變電阻元件VR1成為低電阻狀態。另一方面，在節點N1為L準位時，節點N1被位元線BLm的Vcc上拉(pull-up)，節點N1從L準位反轉為H準位。對可變電阻元件VR1以從節點N1朝向源極線SL的方式施加偏壓，使在所述偏壓方向上流動電流，結果，可變電阻元件VR1成為低電阻狀態。
在進行重定寫入的情況下，對設定寫入的偏壓方向進行了反轉的偏壓被施加至可變電阻元件VR1。即對位元線BLm施加GND，對源極線SL施加2.7V，對引導用電晶體Q1的閘極(BOOTn)施加2.9V，對存取用電晶體TN3的閘極(WLn)施加Vcc，對電壓供給部V1的VDD設定2.7V。
在節點N1為H準位時，節點N1經由電晶體TN3而被下拉(pulldown)至位元線BLm的GND，節點N1從H準位反轉為L準位。對可變電阻元件VR1，以從源極線SL朝向節點N1的方式施加偏壓，使在所述偏壓方向上流動電流，結果，可變電阻元件VR1成為高電阻狀態。另一方面，在節點N1為L準位時，節點N1維持L準位。對可變電阻元件VR1以從源極線SL朝向節點N1的方式施加偏壓，使在所述偏壓方向上流動電流，結果，可變電阻元件VR1成為高電阻狀態。
引導資料是啟動系統或設備(device)時，為了對它們進 行初始設定而所需的資料。
在先前的一般的手法中，在電源接通時，存取儲存有引導資料的ROM，將從ROM讀出的引導資料寫入至記憶電路100。在本實施例中，記憶電路100內置有非揮發性記憶電路NV1，所以可將電源接通時從非揮發性記憶電路NV1讀出的引導資料立即設定至雙穩態電路的節點N1，與先前相比，可縮短設定引導資料所需的時間。同時，割捨用以儲存引導資料的ROM或削減ROM的存儲容量成為可能。
其次，對非揮發性記憶電路NV2進行說明。搭載SRAM的記憶電路100與其他揮發性記憶體相比存取時間快，所以作為快取記憶體記憶體(cache memory)來使用。本實施例的記憶電路100內置有非揮發性記憶電路NV2，使雙穩態電路中所保持的資料保存至非揮發性記憶電路NV2，使所保持的資料的恢復成為可能。
其次，對非揮發性記憶電路NV2的設定、重設寫入動作進行說明。所述動作是由此處未圖示的控制器控制。
首先，在節點N2保持有H準位的資料時，非揮發性記憶電路NV2被實施設定寫入。此時，存取用電晶體TN4既可為非導通狀態，也可為導通狀態。在使存取用電晶體TN4成為導通狀態的情況下，位元線/BLm為被預充電(precharge)有電源電壓Vcc的浮動(floating)狀態。對可變電阻元件VR2以從節點N2朝向源極線SL的方式施加偏壓，使在所述方向上流動電流，從而 可變電阻元件VR2成為低電阻狀態。在此情況下，節點N2從H準位反轉為L準位。在使位元線/BLm連接於節點N2的情況下，流動電流直至位元線/BLm的電位被放電至GND。
在節點N2保持有L準位時，非揮發性記憶電路NV2被實施重定寫入。此時，存取用電晶體TN4既可為非導通狀態，也可為導通狀態。對可變電阻元件VR2以從源極線SL朝向節點N2的方式施加偏壓，使在所述方向上流動電流，從而可變電阻元件VR2成為高電阻狀態。在重設寫入時，源極線SL為2.7V，電晶體Q2的閘極電壓為2.9V，從電晶體Q2向節點N2流動大的汲極電流。因此，節點N2從L準位反轉為H準位。
控制器經由位元線/BLm將雙穩態電路的節點N2的H準位或L準位的資料讀出，並基於所述讀出結果，將節點N2中所保持的資料設定寫入或重定寫入至非揮發性記憶電路NV2。
而且，控制器在對非揮發性記憶電路NV2進行資料的寫入的情況下，可執行寫入驗證(verify)。寫入驗證是通過將寫入至非揮發性記憶電路NV2的資料讀出來進行。即，經由字元線WLn使電晶體TN4導通，經由RECOVn使電晶體Q2導通，對位元線/BLm施加正的讀出電壓。
而且，在使非揮發性記憶電路NV2中所存儲的資料恢復至雙穩態電路的情況下，對進行了設定寫入的非揮發性記憶電路NV2進行重定寫入。對源極線SL施加2.7V，導通電晶體Q2，將節點N2上拉至H準位。另一方面，對進行了重設寫入的非揮發 性記憶電路NV2進行設定寫入。對位元線/BLm施加Vcc，導通電晶體Q2,將節點N2下拉至源極線SL的GND。
另外，關於非揮發性記憶電路NV2的動作，在選取來自可變電阻元件VR2自身的資料時，是通過節點N2中殘留的電荷量來生成正轉、反轉，但理想的是從字元線WLn為GND狀態且節點N1成為GND的狀態起進行動作。所述節點N2的電荷的放電時間的管理是通過施加至恢復用電晶體Q2的閘極RECOVn的正的脈衝信號來進行。
在圖3中表示將雙穩態電路中所保持的資料寫入至非揮發性記憶電路NV2時的動作流程的一例。對記憶電路100進行控制的控制器判定是否使節點N2中所保持的資料退回(保存)至非揮發性記憶電路NV2(S100)。在哪一時機(timing)進行保存是任意的，例如，在電源供給即將瞬間停止時、電源電壓發生變動時、到了預定計劃時間時、或符合一定的時間間隔時等判定為進行保存。在判定為使資料保存的情況下，控制器依照行列位址對SRAM的特定的記憶體單元進行存取，讀出節點N2的資料(S102)。
其次，控制器對節點N2的資料為H準位還是L準位進行檢測(S104)。若為H準位，則對非揮發性記憶電路NV2進行設定寫入(S106)，若為L準位，則對非揮發性存儲記電路NV2進行重定寫入(S108)。其次，控制器進行非揮發性記憶電路NV2的驗證讀出(S110)，若為不合格，則再次進行設定寫入或重設寫 入，若為合格，則結束此序列(sequence)。另外，寫入資料的驗證可為任意。
其次，將通過非揮發性記憶電路NV2中所存儲的資料來使記憶電路恢復時的動作流程的一例示於圖4。控制器對是否使非揮發性記憶電路NV2的資料恢復進行判定(S200)。在哪一時機進行恢復是任意的，例如，在電源瞬間停止後再接通電源時等。
當判定為進行恢復時，控制器依照行列位址對特定的記憶體單元進行存取，讀出非揮發性記憶電路NV2中所存儲的資料(S202)。其次，控制器基於所讀出的資料，判定非揮發性記憶電路NV2是否為低電阻狀態(即、資料“0”、“1”)(S204)，若為低電阻狀態，則實施重定寫入(S206)、若為高電阻狀態，則實施設定寫入(S208)，由此，使非揮發性記憶電路NV2中所存儲的資料恢復至節點N2(S210)。
其次，對本實施例的記憶電路的應用例進行說明。如上所述，本實施例的記憶電路能夠以SRAM或鎖存電路的形式來使用，在一實施形態中，是被組裝至邏輯器(logic)或控制器。例如，在對多個NAND快閃記憶體晶片進行堆疊的記憶體設備中，在對各NAND快閃記憶體晶片進行控制的控制器內組裝本實施例的記憶電路。記憶電路對各快閃記憶體的引導資料進行保持，而且，對各快閃記憶體的更新資料進行備份。
其次，將包括本實施例的記憶電路100的系統的一例示於圖5。本實施例的系統200包括電路210、隨機存取記憶體 (Random Access Memory，RAM)220、ROM 230及控制器240。控制器240對電路210、RAM 220、ROM 230進行控制。
電路210為搭載於系統的任意的電路，例如，包括記憶體(例如，快閃記憶體)、邏輯器、驅動器、模數(analog-to-digital，A/D)或數模(digital-to-analog，D/A)轉換器(converter)、電壓產生電路、準位轉換器等。
RAM 220例如為SRAM，一個記憶體單元如圖1所示，包括雙穩態電路及連接於雙穩態電路的節點N1、節點N2的非揮發性記憶電路NV1、非揮發性記憶電路NV2。RAM 220可作為控制器240的快取記憶體記憶體而發揮功能，在系統動作過程中將快取代碼(cache code)等存儲至非揮發性記憶電路NV2。而且，在RAM 220的非揮發性記憶電路NV1中儲存系統啟動時所需的引導資料。
ROM 230對由控制器240執行的程式或軟體等進行儲存。例如，在ROM230中儲存電源接通時執行的通電順序程式(power up sequence program)。控制器240在被接通電源時，執行通電順序程式，將非揮發性記憶電路NV1中所儲存的引導資料設定至雙穩態電路的節點N1，並基於引導資料進行電路210的初始設定等。而且，在ROM 230儲存用以使RAM 220中所保持的資料保存至非揮發性記憶電路NV2或通過保存的資料使RAM 220恢復的恢復程式。控制器240執行恢復程式，例如，在電源電壓變得不穩定時，使揮發性的資料保存至非揮發性記憶電路NV2， 在電源電壓穩定化時，使保存的資料恢復至雙穩態電路。
在所述實施例中，對非揮發性記憶電路NV1、非揮發性記憶電路NV2使用了可變電阻元件，但本發明並不限於此，也可使用其他的非揮發性記憶元件(例如，磁性體記憶體、快閃記憶體等)。
對本發明的較佳實施方式進行了詳細敘述，但本發明並不限定於特定的實施方式，可在申請專利範圍所記載的本發明的主旨的範圍內進行各種變形、變更。
100:記憶電路
BLm、/BLm:位元線
BOOTn:引導控制線(閘極)
N1、N2:節點
NV1、NV2:非揮發性記憶電路
RECOVn:恢復控制線(閘極)
SL:源極線
TN1~TN4、Q1、Q2:N型電晶體
TP1、TP2:P型電晶體
V1、V2:電壓供給部
VDD:電壓
VR1、VR2:可變電阻元件
WLn:字元線(閘極)

Claims (8)

  1. 一種記憶電路，適用於一系統，其特徵在於，包括：一雙穩態電路，能夠在所述雙穩態電路的各節點保持具有互補關係的資料；以及一非揮發性記憶電路，連接於其中一個節點，其中所述非揮發性記憶電路儲存保持在所述雙穩態電路的所述節點的資料時，使所述雙穩態電路的所述節點保持的資料的邏輯準位反轉；以及連接於另一節點的另一非揮發性記憶電路，其中所述另一非揮發性記憶電路儲存有在電源接通時用以啟動所述系統的引導資料，其中當電源接通時，所述另一非揮發性記憶電路所儲存的所述引導資料被讀出至所述另一節點。
  2. 如申請專利範圍第1項所述的記憶電路，其中，所述非揮發性記憶電路包括可變電阻元件，當在所述節點保持的資料為第1邏輯準位時，進行所述可變電阻元件的設定寫入，當在所述節點保持的資料為第2邏輯準位時，進行所述可變電阻元件的重設寫入。
  3. 如申請專利範圍第1項或第2項所述的記憶電路，其中所述非揮發性記憶電路包括在所述節點與源極線之間串聯連接的存取用電晶體與可變電阻元件， 在進行所述可變電阻元件的設定寫入時，使所述存取用電晶體成為導通狀態，將從所述節點朝向所述源極線的偏壓施加至所述可變電阻元件，在進行所述可變電阻元件的重設寫入時，使所述存取用電晶體成為導通狀態，將從所述源極線朝向所述節點的偏壓施加至所述可變電阻元件。
  4. 如申請專利範圍第2項所述的記憶電路，其中，在將所述非揮發性記憶電路中所儲存的資料設定至所述節點時，對進行了設定寫入的所述可變電阻元件進行重設寫入，對進行了重設寫入的所述可變電阻元件進行設定寫入。
  5. 如申請專利範圍第2項所述的記憶電路，其中所述節點經由電晶體而連接於位元線，通過將所述可變電阻元件中所儲存的資料經由所述位元線讀出而進行驗證。
  6. 如申請專利範圍第1項所述的記憶電路，其中所述另一非揮發性記憶電路包括在所述另一節點與源極線之間串聯連接的存取用電晶體與可變電阻元件。
  7. 一種半導體裝置，包括：一記憶電路，為如申請專利範圍第1項至第6項任一項所述者；以及一控制器，對所述記憶電路進行控制。
  8. 如申請專利範圍第7項所述的半導體裝置，其中所述半導體裝置還包括至少一個快閃記憶體，所述控制器對所述快閃記憶體進行控制。
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