CN111128272B - 存储电路与半导体装置 - Google Patents

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Abstract

本发明提供一种存储电路与半导体装置，存储电路具有在瞬间停电时恢复数据的功能。存储电路(100)包括双稳态电路，能够在节点(N1)及节点(N2)中保持具有互补关系的数据；第1非易失性存储电路(NV1)，连接于节点(N1)；以及第2非易失性存储电路(NV2)，连接于节点(N2)，第1非易失性存储电路(NV1)对引导数据进行存储，第2非易失性存储电路(NV2)在存储有保持在节点(N2)的数据时，使节点(N2)中所保持的数据的逻辑电平反转。

Description

存储电路与半导体装置
技术领域
本发明涉及一种包括静态随机存取存储器(static random access memory，SRAM)那样的双稳态电路的存储电路，尤其涉及一种存储电路与半导体装置。
背景技术
SRAM等双稳态电路为易失性的，所以当阻断双稳态电路的电源时，数据会消失。因此，为了能够进行双稳态电路的电源阻断，已知：在阻断双稳态电路的电源之前，将双稳态电路中所存储的数据储存至非易失性的强磁性隧道接合元件(磁性隧道结(MagneticTunnel Junction，MTJ))，在双稳态电路的电源接通时将从MTJ读出的数据还原(restore)至双稳态电路。
[现有技术文献]
[专利文献]
[专利文献1]美国专利第9,601,198号公报
发明内容
[发明所要解决的问题]
在单片系统(System-on-a-Chip)中，为了使传感器或系统可立即进行动作，需要对引导(boot)、调整(trimming)、缓存(cache)代码等进行保持。并且，所保持的数据可在动作过程中得到更新。当电源突然被阻断时，被恢复至需要编程更新的原始数据。
本发明解决所述先前的课题，目的在于提供一种具有恢复原始数据的功能的存储电路。
并且，本发明的目的在于提供一种能够缩短电源接通时的启动时间的存储电路。
[解决问题的技术手段]
本发明的存储电路具有：双稳态电路，能够在各节点保持具有互补关系的数据；以及非易失性存储电路，连接于其中一个节点，所述非易失性存储电路在存储有保持在所述节点的数据时，使在所述节点保持的数据的逻辑电平反转。
在一实施方式中，所述非易失性存储电路包括可变电阻元件，当在所述节点保持的数据为第1逻辑电平时，进行所述可变电阻元件的置位(set)写入，当在所述节点保持的数据为第2逻辑电平时，进行所述可变电阻元件的复位(reset)写入。在一实施方式中，所述非易失性存储电路包括在所述节点与源线之间串联连接的访问(access)用晶体管与可变电阻元件，在进行所述可变电阻元件的置位写入时，使访问用晶体管成为导通状态，将从所述节点朝向源线的偏压施加至所述可变电阻元件，在进行所述可变电阻元件的复位写入时，使访问用晶体管成为导通状态，将从所述源线朝向所述节点的偏压施加至所述可变电阻元件。在一实施方式中，在将所述非易失性存储电路中所存储的数据设定至所述节点时，对进行了置位写入的可变电阻元件进行复位写入，对进行了复位写入的可变电阻元件进行置位写入。在一实施方式中，所述节点经由晶体管而连接于位线，通过将所述可变电阻元件中所存储的数据经由所述位线读出而进行验证。在一实施方式中，存储电路还包括：连接于另一节点的另一非易失性存储电路，所述另一非易失性存储电路存储有电源接通时所需的引导数据。在一实施方式中，电源接通时，所述另一非易失性存储电路中所存储的引导数据被读出至另一节点。在一实施方式中，所述另一非易失性存储电路包括在所述另一节点与源线之间串联连接的访问用晶体管与可变电阻元件。
本发明的半导体装置，包括：所述存储电路；以及对所述存储电路进行控制的控制器。在一实施方式中，半导体装置还包括至少一个闪速存储器，所述控制器对所述闪速存储器进行控制。
[发明的效果]
根据本发明，使节点中所保持的数据存储至非易失性存储电路，所以可通过非易失性存储电路中所存储的数据使存储电路恢复至原始的状态。并且，根据本发明，将引导数据储存至连接于另一节点的非易失性存储电路，所以可实现电源接通时的启动时间的缩短。
附图说明
图1是表示本发明的实施例的存储电路的构成的图；
图2是表示在本实施例的存储电路的成形(forming)时、置位时及复位时施加至各部的偏压电压的一例的表；
图3是表示将本发明的实施例的存储电路中所保持的数据写入至非易失性存储电路时的动作流程的图；
图4是表示将本发明的实施例的存储电路中非易失性存储电路所存储的数据恢复至双稳态电路时的动作流程的图；
图5是表示包括本发明的实施例的存储装置的系统的一例的图。
附图标号说明：
100：存储电路
200：系统
210：电路
220：RAM
230：ROM
240：控制器
BLm、/BLm：位线
BOOTn：引导控制线(栅极)
N1、N2：节点
NV1、NV2：非易失性存储电路
RECOVn：恢复控制线(栅极)
SL：源线
TN1～TN4、Q1、Q2：N型晶体管
TP1、TP2：P型晶体管
V1、V2：电压供给部
VDD：电压
VR1、VR2：可变电阻元件
WLn：字线(栅极)
S100～S112、S200～S210：步骤
具体实施方式
其次，参照图示对本发明的实施方式进行详细的说明。本发明的存储电路包括对易失性的数据进行保持的双稳态电路及连接于双稳态电路的非易失性存储电路。在一个实施方式中，非易失性存储电路具有：为了在电源接通时进行电路等的初始设定而对必要的引导数据(boot data)进行保持的功能、及恢复所保持着的原始数据的功能。
实施例
图1是表示本发明的实施例的存储电路的构成的图。如图1所示，本实施例的存储电路100包括：交叉耦合(Cross Coupling)有一对反相器(inverter)的双稳态电路、连接于双稳态电路的一对非易失性存储电路NV1、NV2。此处，示例了对1比特(bit)的互补数据进行存储的存储电路100，存储电路100例如为包括矩阵形式的多个双稳态电路的SRAM或锁存电路，所述SRAM可搭载于对与非(Not AND，NAND)型闪速存储器进行控制的控制器。
图1所示的存储电路100示例了包括六个金属氧化物半导体(Metal OxideSemiconductor，MOS)晶体管的SRAM的存储器单元(memory cell)，具有：包括P沟道金属氧化物半导体(P-channel Metal Oxide Semiconductor，PMOS)晶体管TP1及N沟道金属氧化物半导体(N-channel Metal Oxide Semiconductor，NMOS)晶体管TN1的第1互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)反相器、包括PMOS晶体管TP2及NMOS晶体管TN2的第2 CMOS反相器、连接于节点N1的访问用的NMOS晶体管TN3以及连接于节点N2的访问用的NMOS晶体管TN4。第1 CMOS反相器的输出连接于第2 CMOS反相器的输入，第2 CMOS反相器的输出连接于第1 CMOS反相器的输入，节点N1连接于第1 CMOS反相器的输出，节点N2连接于第2 CMOS反相器的输出，在节点N1、节点N2保持互补的数据。
对PMOS晶体管TP1的其中一个端子连接第1电压供给部V1，对NMOS晶体管TN1的其中一个端子连接GND。同样地，对PMOS晶体管TP2的其中一个端子连接第2电压供给部V2，对NMOS晶体管TN2的其中一个端子连接GND。对存储电路100，例如供给大致2.5V或大于2.5V的电压作为电源电压Vcc，第1电压供给部V1及第2电压供给部V2可将对电源电压Vcc进行了电平转换(level shift)的电压VDD供给至双稳态电路。双稳态电路是在由电压供给部V1、电压供给部V2供给电力期间，在节点N1、节点N2保持数据，而当阻断来自电压供给部V1、电压供给部V2的电力供给时，擦除节点N1、节点N2中所保持的数据的、所谓的易失性的保持电路。
双稳态电路中所保持的数据的读出或数据的写入是经由访问用晶体管TN3、访问用晶体管TN4来进行。访问用晶体管TN3的其中一个端子连接于位线BLm，另一个端子连接于节点N1，栅极连接于字线WLn。而且，访问用晶体管TN4的其中一个端子连接于位线/BLm，另一个端子连接于节点N2，栅极连接于字线WLn。
在读出动作中，通过对字线WLn施加正的电压而使访问用晶体管TN3、访问用晶体管TN4成为导通状态，将节点N1、节点N2中所保持的数据读出至位线BLm、位线/BLm。
在写入动作中，通过对字线WLn施加正的电压而使访问用晶体管TN3、访问用晶体管TN4成为导通状态，对位线BLm、位线/BLm施加应写入的数据。例如，在改写节点N1中所保持的H电平的数据的情况下，对位线BLm施加L电平的数据。
本实施例的存储电路100还包括分别连接于节点N1、节点N2的一组非易失性存储电路NV1、NV2。非易失性存储电路NV1具有引导用的NMOS晶体管Q1及串联连接于所述引导用的NMOS晶体管Q1的可变电阻元件VR1。晶体管Q1的其中一个端子连接于节点N1，另一个端子连接于可变电阻元件VR1，并对栅极连接引导控制线BOOTn。而且，可变电阻元件VR1的其中一个端子连接于晶体管Q1，另一个端子连接于源线SL。
非易失性存储电路NV2具有恢复用的NMOS晶体管Q2及串联连接于所述恢复用的NMOS晶体管Q2的可变电阻元件VR2。晶体管Q2的其中一个端子连接于节点N2，另一个端子连接于可变电阻元件VR2，并对栅极连接恢复控制线RECOVn。而且，可变电阻元件VR2的其中一个端子连接于晶体管Q2，另一个端子连接于源线SL。
可变电阻元件VR1、可变电阻元件VR2例如包括酸化铪(HfOx)等金属过渡氧化物，通过使可变电阻元件可逆地变化为低电阻状态或高电阻状态而对数据“0”或“1”进行存储。一般来说，称将可变电阻元件写入为低电阻状态为置位(SET)，写入为高电阻状态为复位(RESET)，在双极型(Bipolartype)中，通过使施加至可变电阻元件的写入电压的极性反转而进行置位或复位。而且，在将金属过渡氧化物用于可变电阻元件的情况下，作为初始设定而对金属过渡氧化物进行成形。通常，成形是将比写入时稍大的电压施加至可变电阻元件，使可变电阻元件成为低电阻状态(置位)。
在图2中表示成形时、置位时、复位时施加至各部的偏压电压的一例。例如，在对可变电阻元件VR1进行成形时，对位线BLm施加电源电压Vcc，对源线SL施加GND，对引导用晶体管Q1的栅极(BOOTn)施加1.4V，对访问用晶体管TN3的栅极(WLn)施加Vcc。电压供给部V1的VDD被设定为低于Vcc的2.9V。对可变电阻元件VR1以从节点N1朝向源线SL的方式施加偏压，使在所述方向上流动电流，由此将可变电阻元件VR1成形为低电阻状态。可变电阻元件VR2的成形也同样地进行。
在进行置位写入的情况下，将电压供给部V1的VDD设定为2.2V，对引导用晶体管Q1的栅极(BOOTn)施加1.7V，并将比成形时稍小的偏压电压及偏压电流施加至可变电阻元件VR1。
在节点N1为H电平时，位线BLm的Vcc经由晶体管TN3而供给至节点N1，所以节点N1维持H电平。对可变电阻元件VR1以从节点N1朝向源线SL的方式施加偏压，使在所述偏压方向上流动电流，结果，可变电阻元件VR1成为低电阻状态。另一方面，在节点N1为L电平时，节点N1被位线BLm的Vcc上拉(pull-up)，节点N1从L电平反转为H电平。对可变电阻元件VR1以从节点N1朝向源线SL的方式施加偏压，使在所述偏压方向上流动电流，结果，可变电阻元件VR1成为低电阻状态。
在进行复位写入的情况下，对置位写入的偏压方向进行了反转的偏压被施加至可变电阻元件VR1。即，对位线BLm施加GND，对源线SL施加2.7V，对引导用晶体管Q1的栅极(BOOTn)施加2.9V，对访问用晶体管TN3的栅极(WLn)施加Vcc，对电压供给部V1的VDD设定2.7V。
在节点N1为H电平时，节点N1经由晶体管TN3而被下拉(pull down)至位线BLm的GND，节点N1从H电平反转为L电平。对可变电阻元件VR1，以从源线SL朝向节点N1的方式施加偏压，使在所述偏压方向上流动电流，结果，可变电阻元件VR1成为高电阻状态。另一方面，在节点N1为L电平时，节点N1维持L电平。对可变电阻元件VR1以从源线SL朝向节点N1的方式施加偏压，使在所述偏压方向上流动电流，结果，可变电阻元件VR1成为高电阻状态。
引导数据是启动系统或设备(device)时，为了对它们进行初始设定而所需的数据。引导数据并无特别限定，例如可包括：用以对电路的参数进行设定的数据、用以对传感器进行校准(calibration)的数据、对温度进行补偿的数据、用以最佳地调整电阻或电压的调整数据(trimming data)、应最先访问的地址数据(address data)等。
在一个形态中，引导数据是在产品出货前写入至非易失性存储电路NV1。当在产品出货后，对存储电路100接通了电源时，非易失性存储电路NV1中所存储的引导数据被读出至双稳态电路的节点N1。产品出货后，非易失性存储电路NV1主要作为只读存储器(readonly memory，ROM)而发挥功能。
在先前的一般的手法中，在电源接通时，访问储存有引导数据的ROM，将从ROM读出的引导数据写入至存储电路100。在本实施例中，存储电路100内置有非易失性存储电路NV1，所以可将电源接通时从非易失性存储电路NV1读出的引导数据立即设定至双稳态电路的节点N1，与先前相比，可缩短设定引导数据所需的时间。同时，割舍用以储存引导数据的ROM或削减ROM的存储容量成为可能。
其次，对非易失性存储电路NV2进行说明。搭载SRAM的存储电路100与其他易失性存储器相比访问时间快，所以作为高速缓存存储器(cache memory)来使用。但是，因易失性，所以当电源供给瞬间停止时，所保持的数据会丢失。作为一个解决方法，进行如下操作：在电源供给变得不稳定或供给电压下降至一定以下时，使高速缓存存储器中所保持的数据保存至闪速存储器等，其后，在电源再接通时或电源稳定化后，使保存至非易失性存储器的数据返回至高速缓存存储器。但是，闪速存储器的编程时间比较长，所以有时无法将高速缓存存储器的数据恰当地备份。因此，本实施例的存储电路100内置有非易失性存储电路NV2，使双稳态电路中所保持的数据保存至非易失性存储电路NV2，使所保持的数据的恢复成为可能。
其次，对非易失性存储电路NV2的置位、复位写入动作进行说明。所述动作是由此处未图示的控制器控制。
首先，在节点N2保持有H电平的数据时，非易失性存储电路NV2被实施置位写入。此时，访问用晶体管TN4既可为非导通状态，也可为导通状态。在使访问用晶体管TN4成为导通状态的情况下，位线/BLm为被预充电(precharge)有电源电压Vcc的浮动(floating)状态。对可变电阻元件VR2以从节点N2朝向源线SL的方式施加偏压，使在所述方向上流动电流，从而可变电阻元件VR2成为低电阻状态。在此情况下，节点N2从H电平反转为L电平。在使位线/BLm连接于节点N2的情况下，流动电流直至位线/BLm的电位被放电至GND。
在节点N2保持有L电平时，非易失性存储电路NV2被实施复位写入。此时，访问用晶体管TN4既可为非导通状态，也可为导通状态。对可变电阻元件VR2以从源线SL朝向节点N2的方式施加偏压，使在所述方向上流动电流，从而可变电阻元件VR2成为高电阻状态。在复位写入时，源线SL为2.7V，晶体管Q2的栅极电压为2.9V，从晶体管Q2向节点N2流动大的汲极电流。因此，节点N2从L电平反转为H电平。
控制器经由位线/BLm将双稳态电路的节点N2的H电平或L电平的数据读出，并基于所述读出结果，将节点N2中所保持的数据置位写入或复位写入至非易失性存储电路NV2。
而且，控制器在对非易失性存储电路NV2进行数据的写入的情况下，可执行写入验证(verify)。写入验证是通过将写入至非易失性存储电路NV2的数据读出来进行。即，经由字线WLn使晶体管TN4导通，经由RECOVn使晶体管Q2导通，对位线/BLm施加正的读出电压。
而且，在使非易失性存储电路NV2中所存储的数据恢复至双稳态电路的情况下，对进行了置位写入的非易失性存储电路NV2进行复位写入。对源线SL施加2.7V，导通晶体管Q2，将节点N2上拉至H电平。另一方面，对进行了复位写入的非易失性存储电路NV2进行置位写入。对位线/BLm施加Vcc，导通晶体管Q2，将节点N2下拉至源线SL的GND。
另外，关于非易失性存储电路NV2的动作，在选取来自可变电阻元件VR2自身的数据时，是通过节点N2中残留的电荷量来生成正转·反转，但理想的是从字线WLn为GND状态且节点N1成为GND的状态起进行动作。所述节点N2的电荷的放电时间的管理是通过施加至恢复用晶体管Q2的栅极RECOVn的正的脉冲信号来进行。
在图3中表示将双稳态电路中所保持的数据写入至非易失性存储电路NV2时的动作流程的一例。对存储电路100进行控制的控制器判定是否使节点N2中所保持的数据退回(保存)至非易失性存储电路NV2(S100)。在哪一时机(timing)进行保存是任意的，例如，在电源供给即将瞬间停止时、电源电压发生变动时、到了预定计划时间时、或符合一定的时间间隔时等判定为进行保存。在判定为使数据保存的情况下，控制器依照行列地址对SRAM的特定的存储器单元进行访问，读出节点N2的数据(S102)。
其次，控制器对节点N2的数据为H电平还是L电平进行检测(S104)。若为H电平，则对非易失性存储电路NV2进行置位写入(S106)，若为L电平，则对非易失性存储記电路NV2进行复位写入(S108)。其次，控制器进行非易失性存储电路NV2的验证读出(S110)，若为不合格，则再次进行置位写入或复位写入，若为合格，则结束此序列(sequence)。另外，写入数据的验证可为任意(S112)。
其次，将通过非易失性存储电路NV2中所存储的数据来使存储电路恢复时的动作流程的一例示于图4。控制器对是否使非易失性存储电路NV2的数据恢复进行判定(S200)。在哪一时机进行恢复是任意的，例如，在电源瞬间停止后再接通电源时等。
当判定为进行恢复时，控制器依照行列地址对特定的存储器单元进行访问，读出非易失性存储电路NV2中所存储的数据(S202)。其次，控制器基于所读出的数据，判定非易失性存储电路NV2是否为低电阻状态(即、数据“0”、“1”)(S204)，若为低电阻状态，则实施复位写入(S206)、若为高电阻状态，则实施置位写入(S208)，由此，使非易失性存储电路NV2中所存储的数据恢复至节点N2(S210)。
其次，对本实施例的存储电路的应用例进行说明。如上所述，本实施例的存储电路能够以SRAM或锁存电路的形式来使用，在一实施方式中，是被组装至逻辑器(logic)或控制器。例如，在对多个NAND闪速存储器芯片进行堆叠的存储器设备中，在对各NAND闪速存储器芯片进行控制的控制器内组装本实施例的存储电路。存储电路对各闪速存储器的引导数据进行保持，而且，对各闪速存储器的更新数据进行备份。
其次，将包括本实施例的存储电路100的系统的一例示于图5。本实施例的系统200包括电路210、随机存取存储器(Random Access Memory，RAM)220、ROM 230及控制器240。控制器240对电路210、RAM 220、ROM 230进行控制。
电路210为搭载于系统的任意的电路，例如，包括存储器(例如，闪速存储器)、逻辑器、驱动器、模数(analog-to-digital，A/D)或数模(digital-to-analog，D/A)转换器(converter)、电压产生电路、电平转换器等。
RAM 220例如为SRAM，一个存储器单元如图1所示，包括双稳态电路及连接于双稳态电路的节点N1、节点N2的非易失性存储电路NV1、非易失性存储电路NV2。RAM220可作为控制器240的高速缓存存储器而发挥功能，在系统动作过程中将缓存代码(cache code)等存储至非易失性存储电路NV2。而且，在RAM 220的非易失性存储电路NV1中储存系统启动时所需的引导数据。
ROM 230对由控制器240执行的程序或软件等进行储存。例如，在ROM 230中储存电源接通时执行的通电顺序程序(power up sequence program)。控制器240在被接通电源时，执行通电顺序程序，将非易失性存储电路NV1中所储存的引导数据设定至双稳态电路的节点N1，并基于引导数据进行电路210的初始设定等。而且，在ROM 230储存用以使RAM 220中所保持的数据保存至非易失性存储电路NV2或通过保存的数据使RAM 220恢复的恢复程序。控制器240执行恢复程序，例如，在电源电压变得不稳定时，使易失性的数据保存至非易失性存储电路NV2，在电源电压稳定化时，使保存的数据恢复至双稳态电路。
在所述实施例中，对非易失性存储电路NV1、非易失性存储电路NV2使用了可变电阻元件，但本发明并不限于此，也可使用其他的非易失性存储元件(例如，磁性体存储器、闪速存储器等)。
对本发明的优选实施方式进行了详细叙述，但本发明并不限定于特定的实施方式，可在权利要求所记载的本发明的主旨的范围内进行各种变形·变更。

Claims (8)

1.一种存储电路，适用于一系统，其特征在于，包括：
双稳态电路，能够在各节点保持具有互补关系的数据；
非易失性存储电路，包括恢复用晶体管及可变电阻元件，所述可变电阻元件连接于其中一个节点，所述恢复用晶体管的栅极连接恢复控制线，其中所述非易失性存储电路在存储保持在所述节点的数据时，通过施加至所述恢复控制线的正脉冲信号来使在所述节点保持的数据的逻辑电平反转，其中保持在所述节点的所述数据是缓存代码；以及
连接于另一节点的另一非易失性存储电路，包括引导用晶体管及另一可变电阻元件，所述另一可变电阻元件连接于所述另一节点，所述引导用晶体管的栅极连接引导控制线，其中所述另一非易失性存储电路存储在电源接通时用以启动所述系统的引导数据，
其中当电源接通时，储存在所述系统的只读存储器中的通电顺序程序通过施加至所述引导控制线的信号将所述另一非易失性存储电路所存储的所述引导数据设定至所述另一节点，并依据所述引导数据对所述系统中配置在所述存储电路之外的电路进行初始设定，
其中所述只读存储器储存的恢复程序依据电源电压判断是否将所述缓存代码保存至所述非易失性存储电路或将经保存的所述缓存代码恢复至所述双稳态电路。
2.根据权利要求1所述的存储电路，其特征在于，
当在所述节点保持的数据为第1逻辑电平时，进行所述可变电阻元件的置位写入，
当在所述节点保持的数据为第2逻辑电平时，进行所述可变电阻元件的复位写入。
3.根据权利要求1或2所述的存储电路，其特征在于，
所述非易失性存储电路包括在所述节点与源线之间串联连接的访问用晶体管，
在进行所述可变电阻元件的置位写入时，使所述访问用晶体管成为导通状态，将从所述节点朝向所述源线的偏压施加至所述可变电阻元件，
在进行所述可变电阻元件的复位写入时，使所述访问用晶体管成为导通状态，将从所述源线朝向所述节点的偏压施加至所述可变电阻元件。
4.根据权利要求2所述的存储电路，其特征在于，
在将所述非易失性存储电路中所存储的数据设定至所述节点时，
对进行了置位写入的所述可变电阻元件进行复位写入，对进行了复位写入的所述可变电阻元件进行置位写入。
5.根据权利要求2所述的存储电路，其特征在于，所述节点经由晶体管而连接于位线，通过将所述可变电阻元件中所存储的数据经由所述位线读出而进行验证。
6.根据权利要求1所述的存储电路，其特征在于，所述另一非易失性存储电路包括在所述另一节点与源线之间串联连接的访问用晶体管。
7.一种半导体装置，包括：如权利要求1至6中任一项所述的存储电路；以及对所述存储电路进行控制的控制器。
8.根据权利要求7所述的半导体装置，其特征在于，所述半导体装置还包括至少一个闪速存储器，所述控制器对所述闪速存储器进行控制。
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