KR20200050843A - 기억 회로 및 반도체 장치 - Google Patents

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마사루 야노
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윈본드 일렉트로닉스 코포레이션
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Abstract

전원이 순간 정지되었을 때의 데이터를 리커버리 하는 기능을 갖춘 기억 회로를 제공하는 것을 목적으로 한다. 본 발명의 기억 회로(100)는, 노드(N1) 및 노드(N2)에 상보적인 관계의 데이터를 유지 가능한 쌍안정 회로와, 노드(N1)에 접속된 제1 비휘발성 기억 회로(NV1)와, 노드(N2)에 접속된 제2 비휘발성 기억 회로(NV2)를 가지고, 제1 비휘발성 기억 회로(NV1)는, 부트 데이터를 기억하고, 제2 비휘발성 기억 회로(NV2)는, 제2 노드에 유지된 데이터를 기억했을 때, 제2 노드에 유지된 데이터의 논리 레벨을 반전시킨다.

Description

기억 회로 및 반도체 장치{MEMORY CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은, SRAM와 같은 쌍안정 회로(雙安正 回路)를 포함한 기억 회로 및 반도체 장치에 관한 것이다.
SRAM 등의 쌍안정 회로는 휘발성이기 때문에, 쌍안정 회로의 전원을 차단하면 데이터가 소실되어 버린다. 그래서, 쌍안정 회로의 전원 차단을 가능하게 하기 위해, 쌍안정 회로의 전원을 차단하기 전에, 쌍안정 회로에 기억되어 있는 데이터를 비휘발성의 자성 터널 접합 소자(Magnetic Tunnel Junction, MTJ)에 격납하고, 쌍안정 회로의 전원 투입 시에 MTJ로부터 독출한 데이터를 쌍안정 회로에 리스토어(restore) 하는 것이 알려져 있다.
[특허문헌 1] 미국 특허 제9,601,198호 공보
시스템 온 칩에서는, 센서나 시스템을 즉석에서 동작할 수 있도록 하기 위해, 시스템에 대한 부트, 트리밍, 캐쉬 코드 등이 필요하다. 그리고, 유지(保持)된 데이터는, 동작 중에 갱신될 수 있다. 만일, 전원이 돌연 차단되면, 프로그래밍의 갱신을 필요로 하는 원래의 데이터로 되돌아가 버린다.
본 발명은, 원래의 데이터를 리커버리 하는 기능을 갖춘 기억 회로를 제공한다.
또한, 본 발명은, 전원 투입 시의 기동 시간을 단축시키는 것이 가능한 기억 회로를 제공하는 것을 목적으로 한다.
어느 실시예에서는, 상기 비휘발성 기억 회로는, 가변 저항 소자를 포함하고, 상기 노드에 유지된 데이터가 제1 논리 레벨일 때, 상기 가변 저항 소자의 세트(set)를 실시하고, 상기 노드에 유지된 데이터가 제2 논리 레벨일 때, 가변 저항 소자의 리셋(reset)을 실시한다. 어느 실시예에서는, 상기 비휘발성 기억 회로는, 상기 노드와 소스라인 사이에 직렬(直列)된 액세스용 트랜지스터와 가변 저항 소자를 포함하고, 가변 저항 소자의 세트를 실시할 때, 액세스용 트랜지스터를 도통(導通) 상태로 하고, 상기 노드에서 소스라인으로 향하는 바이어스를 상기 가변 저항 소자에 인가하고, 상기 가변 저항 소자의 리셋 기입(reset write)을 실시할 때, 액세스용 트랜지스터를 도통 상태로 하고, 상기 소스라인에서 상기 노드로 향하는 바이어스를 상기 가변 저항 소자에 인가한다. 어느 실시예에서는, 상기 비휘발성 기억 회로의 기억된 데이터를 상기 노드에 설정할 때, 세트 기입(set write)을 실시한 가변 저항 소자에 대해 리셋 기입을 실시하고, 리셋 기입을 실시한 가변 저항 소자에 대해 세트 기입을 실시한다. 어느 실시예에서는, 상기 노드는, 트랜지스터를 통해 비트라인에 접속되고, 상기 가변 저항 소자에 기억된 데이터를 상기 비트라인을 통해 독출 함으로써 베리파이(verify) 한다. 어느 실시예에서는, 기억 회로는 타 노드에 접속된 타 비휘발성 기억 회로를 더 포함하고, 상기 타 비휘발성 기억 회로는, 전원 투입 시에 필요하게 되는 부트 데이터를 기억한다. 어느 실시예에서는, 전원 투입 시, 상기 타 비휘발성 기억 회로에 기억된 부트 데이터가 제1 노드로 독출된다. 어느 실시예에서는, 상기 타 비휘발성 기억 회로는, 상기 타 노드와 소스라인 사이에 직렬로 접속된 액세스용 트랜지스터와 가변 저항 소자를 포함한다.
[도 1] 본 발명의 실시예에 따른 기억 회로의 구성을 도시한 도면이다.
[도 2] 본 실시예에 따른 기억 회로의 포밍 시, 세트 시 및 리셋 시에 각 부(部)에 인가되는 바이어스 전압의 일례를 도시한 테이블이다.
[도 3] 본 발명의 실시예에 따른 기억 회로에서 유지된 데이터를 비휘발성 기억 회로에 기입할 때의 동작 플로우를 도시한 도면이다.
[도 4] 본 발명의 실시예에 따른 기억 회로에서 비휘발성 기억 회로에 기억된 데이터를 쌍안정 회로에 리커버리(recovery) 시킬 때의 동작 플로우를 도시한 도면이다.
[도 5] 본 발명의 실시예에 따른 기억 회로를 포함한 시스템의 일례를 도시한 도면이다.
[실시예]
도 1은, 본 발명의 실시예에 따른 기억 회로의 구성을 도시한 도면이다. 동 도면에 도시한 것처럼, 본 실시예의 기억 회로(100)는, 한 쌍의 인버터가 크로스 커플링된 쌍안정 회로와, 쌍안정 회로에 접속된 한 쌍의 비휘발성 기억 회로(NV1, NV2)를 포함해 구성된다. 여기에는, 1비트의 상보(相補) 데이터를 기억하는 기억 회로(100)를 예시하지만, 기억 회로(100)는, 예를 들면, 행렬 형상의 복수의 쌍안정 회로를 포함한 SRAM 또는 래치 회로이고, 이러한 SRAM은, NAND형 플래쉬 메모리를 제어하는 컨트롤러에 탑재할 수 있다.
동 도면에 도시한 기억 회로(100)는, 6개의 MOS 트랜지스터로 구성되는 SRAM의 메모리 셀을 예시하고 있고, PMOS 트랜지스터(TP1)와 NMOS 트랜지스터(TN1)로 구성되는 제1 CMOS 인버터와, PMOS 트랜지스터(TP2)와 NMOS 트랜지스터(TN2)로 구성되는 제2 CMOS 인버터와, 노드(N1)에 접속된 액세스용의 NMOS 트랜지스터(TN3)와, 노드(N2)에 접속된 액세스용의 NMOS 트랜지스터(TN4)를 포함한다. 제1 CMOS 인버터의 출력이 제2 CMOS 인버터의 입력에 접속되고, 제2 CMOS 인버터의 출력이 제1 CMOS 인버터의 입력에 접속되고, 노드(N1)가 제1 CMOS 인버터의 출력에 접속되고, 노드(N2)가 제2 CMOS 인버터의 출력에 접속되고, 노드(N1, N2)에는 상보적인 데이터가 유지된다.
PMOS 트랜지스터(TP1)의 일방(一方)의 단자에는 제1 전압 공급부(V1)가 접속되고, NMOS 트랜지스터(TN1)의 일방의 단자에는 GND가 접속된다. 마찬가지로, PMOS 트랜지스터(TP2)의 일방의 단자에는 제2 전압 공급부(V2)가 접속되고, NMOS 트랜지스터(TN2)의 일방의 단자에는 GND가 접속된다. 기억 회로(100)에는, 예를 들면, 전원 전압(Vcc)으로서, 대략 2.5 V나 그보다 큰 전압이 공급되고, 제1 및 제2 전압 공급부(V1, V2)는, 전원 전압(Vcc)을 레벨 시프트한 전압(VDD)을 쌍안정 회로에 공급할 수 있다. 쌍안정 회로는, 전압 공급부(V1, V2)로부터 전력이 공급되고 있는 동안, 노드(N1, N2)에 데이터를 유지하고, 전압 공급부(V1, V2)로부터의 전력 공급이 차단되면, 노드(N1, N2)에 유지된 데이터가 소거되는, 이른바 휘발성의 보지회로(保持回路)이다.
쌍안정 회로에 유지된 데이터의 독출(讀出, read) 혹은 데이터의 기입(書入, write)은, 액세스용 트랜지스터(TN3, TN4)를 통해 실시된다. 액세스용 트랜지스터(TN3)의 일방의 단자가 비트라인(BLm)에 접속되고, 타방의 단자가 노드(N1)에 접속되고, 게이트가 워드라인(WLn)에 접속된다. 또한, 액세스용 트랜지스터(TN4)의 일방의 단자가 비트라인(/BLm)에 접속되고, 타방의 단자가 노드(N2)에 접속되고, 게이트가 워드라인(WLn)에 접속된다.
독출 동작에서는, 워드라인(WLn)에 정(正)의 전압을 인가 함으로써 액세스용 트랜지스터(TN3, TN4)를 도통 상태로 하고, 비트라인(BLm, /BLm)에 노드(N1, N2)에 유지된 데이터가 독출된다.
기입 동작에서는, 워드라인(WLn)에 정의 전압을 인가 함으로써 액세스용 트랜지스터(TN3, TN4)를 도통 상태로 하고, 비트라인(BLm, /BLm)에 기입해야 할 데이터를 인가한다. 예를 들면, 노드(N1)에 유지된 H 레벨의 데이터를 다시 기입하는 경우에는, 비트라인(BLm)에는 L 레벨의 데이터가 인가된다.
또한 본 실시예의 기억 회로(100)는 노드(N1, N2)에 각각 접속된 1세트의 비휘발성 기억 회로(NV1, NV2)를 포함한다. 비휘발성 기억 회로(NV1)는, 부트용의 NMOS 트랜지스터(Q1)와 이에 직렬로 접속된 가변 저항 소자(VR1)를 가진다. 트랜지스터(Q1)의 일방의 단자가 노드(N1)에 접속되고, 타방의 단자가 가변 저항 소자(VR1)에 접속되고, 게이트에는 부트 제어라인(BOOTn)에 접속된다. 또한, 가변 저항 소자(VR1)의 일방의 단자가 트랜지스터(Q1)에 접속되고, 타방의 단자가 소스라인(SL)에 접속된다.
비휘발성 기억 회로(NV2)는, 리커버리용의 NMOS 트랜지스터(Q2)와 이에 직렬로 접속된 가변 저항 소자(VR2)를 가진다. 트랜지스터(Q2)의 일방의 단자가 노드(N2)에 접속되고, 타방의 단자가 가변 저항 소자(VR2)에 접속되고, 게이트에는 리커버리 제어라인(RECOVn)에 접속된다. 또한, 가변 저항 소자(VR2)의 일방의 단자가 트랜지스터(Q2)에 접속되고, 타방의 단자가 소스라인(SL)에 접속된다.
도 2에, 포밍 시, 세트 시, 리셋 시에 각 부에 인가되는 바이어스 전압의 일례를 도시한다. 예를 들면, 가변 저항 소자(VR1)를 포밍(forming)할 때, 비트라인(BLm)에 전원 전압(Vcc)이 인가되고, 소스라인(SL)에 GND가 인가되고, 부트용 트랜지스터(Q1)의 게이트(BOOTn)에 1.4 V가 인가되고, 액세스용 트랜지스터(TN3)의 게이트(WLn)에 Vcc가 인가된다. 전압 공급부(V1)의 VDD는, Vcc 보다 낮은 2.9 V가 설정된다. 가변 저항 소자(VR1)에는, 노드(N1)로부터 소스라인(SL)을 향해 바이어스가 인가되고, 그 방향으로 전류가 흐름으로써, 가변 저항 소자(VR1)가 저(低) 저항 상태로 포밍된다. 가변 저항 소자(VR2)의 포밍도 마찬가지로 실시된다.
세트 기입을 하는 경우, 전압 공급부(V1)의 VDD는, 2.2 V로 설정되고, 부트용 트랜지스터(Q1)의 게이트(BOOTn)에 1.7 V가 인가되어, 포밍 시 보다 약간 작은 바이어스 전압 및 바이어스 전류가 가변 저항 소자(VR1)에 인가된다.
노드(N1)가 H 레벨일 때, 비트라인(BLm)의 Vcc가 트랜지스터(TN3)를 통해 노드(N1)에 공급되므로, 노드(N1)는 H 레벨 그대로이다. 가변 저항 소자(VR1)에는, 노드(N1)로부터 소스라인(SL)을 향해 바이어스가 인가되고, 그 바이어스 방향으로 전류가 흘러, 그 결과, 가변 저항 소자(VR1)가 저(低) 저항 상태가 된다. 한편, 노드(N1)가 L 레벨일 때, 노드(N1)가 비트라인(BLm)의 Vcc에 의해 풀업 되어, 노드(N1)는 L 레벨에서 H 레벨로 반전(反轉)한다. 가변 저항 소자(VR1)에는, 노드(N1)로부터 소스라인(SL)을 향해 바이어스가 인가되고, 그 바이어스 방향으로 전류가 흘러, 그 결과, 가변 저항 소자(VR1)가 저 저항 상태가 된다.
리셋 기입을 하는 경우, 세트 기입의 바이어스 방향을 반전한 바이어스가 가변 저항 소자(VR1)에 인가된다. 즉, 비트라인(BLm)에 GND가 인가되고, 소스라인(SL)에 2.7 V가 인가되고, 부트용 트랜지스터(Q1)의 게이트(BOOTn)에 2.9 V가 인가되고, 액세스용 트랜지스터(TN3)의 게이트(WLn)에 Vcc가 인가되고, 전압 공급부(V1)의 VDD에 2.7 V가 설정된다.
노드(N1)가 H 레벨일 때, 노드(N1)가 트랜지스터(TN3)를 통해 비트라인(BLm)의 GND에 풀다운 되고, 노드(N1)가 H 레벨에서 L 레벨로 반전한다. 가변 저항 소자(VR1)에는, 소스라인(SL)으로부터 노드(N1)를 향해 바이어스가 인가되고, 그 바이어스 방향으로 전류가 흘러, 그 결과, 가변 저항 소자(VR1)가 고(高) 저항 상태가 된다. 한편, 노드(N1)가 L 레벨일 때, 노드(N1)는 L 레벨 그대로이다. 가변 저항 소자(VR1)에는, 소스라인(SL)으로부터 노드(N1)를 향해 바이어스가 인가되고, 그 바이어스 방향으로 전류가 흘러, 그 결과, 가변 저항 소자(VR1)가 고 저항 상태로 된다.
부트 데이터는, 시스템이나 디바이스가 기동되었을 때, 이들을 초기 설정하기 위해 필요한 데이터이다.
종래의 일반적인 수법에서는, 전원 투입 시에, 부트 데이터를 격납하고 있는 ROM이 액세스 되어, ROM에서 독출된 부트 데이터가 기억 회로(100)에 기입된다. 본 실시예에서는, 기억 회로(100)가 비휘발성 기억 회로(NV1)를 내장하고 있기 때문에, 전원 투입 시에 비휘발성 기억 회로(NV1)에서 독출된 부트 데이터를 즉석에서 쌍안정 회로의 노드(N1)로 설정할 수 있어, 종래보다 부트 데이터의 설정에 필요로 하는 시간을 단축시킬 수 있다. 동시에, 부트 데이터를 격납하기 위한 ROM을 할애하거나, 혹은 ROM의 기억 용량을 삭감하는 것이 가능하게 된다.
다음으로, 비휘발성 기억 회로(NV2)에 대해 설명한다. SRAM을 탑재한 기억 회로(100)는, 다른 휘발성 메모리 보다 액세스 시간이 빠르기 때문에, 캐시 메모리로서 이용된다. 본 실시예의 기억 회로(100)는, 비휘발성 기억 회로(NV2)를 내장하고, 쌍안정 회로에 유지된 데이터를 비휘발성 기억 회로(NV2)에 퇴피(退避)시켜, 유지하고 있던 데이터의 리커버리를 가능하게 한다.
다음으로, 비휘발성 기억 회로(NV2)의 세트, 리셋 기입 동작에 대해 설명한다. 이 동작은, 여기에는 도시하지 않은 컨트롤러에 의해 제어된다.
먼저, 노드(N2)가 H 레벨의 데이터를 유지하고 있을 때, 비휘발성 기억 회로(NV2)는, 세트 기입이 실시된다. 이때, 액세스용 트랜지스터(TN4)는, 비도통(非導通) 상태여도 무방하고, 도통(導通) 상태여도 무방하다. 액세스용 트랜지스터(TN4)를 도통 상태로 하는 경우에는, 비트라인(/BLm)은, 전원 전압(Vcc)이 프리차지(precharge)된 플로팅 상태이다. 가변 저항 소자(VR2)에는, 노드(N2)로부터 소스라인(SL)을 향해 바이어스가 인가되고, 그 방향으로 전류가 흘러, 가변 저항 소자(VR2)는, 저 저항 상태가 된다. 이 경우, 노드(N2)가 H 레벨에서 L 레벨로 반전한다. 비트라인(/BLm)을 노드(N2)에 접속시켰을 경우에는, 비트라인(/BLm)의 전위가 GND에 방전될 때까지 전류가 흐른다.
노드(N2)가 L 레벨을 유지하고 있을 때, 비휘발성 기억 회로(NV2)는, 리셋 기입이 실시된다. 이때, 액세스용 트랜지스터(TN4)는, 비도통 상태여도 무방하고, 도통 상태여도 무방하다. 가변 저항 소자(VR2)에는, 소스라인(SL)으로부터 노드(N2)를 향해 바이어스가 인가되고, 그 방향으로 전류가 흘러, 가변 저항 소자(VR2)가 고 저항 상태가 된다. 리셋 기입 시, 소스라인(SL)은 2.7 V이며, 트랜지스터(Q2)의 게이트 전압은 2.9 V이며, 트랜지스터(Q2)로부터 노드(N2)로는 큰 드레인 전류가 흐른다. 이 때문에, 노드(N2)는, L 레벨에서 H 레벨로 반전한다.
컨트롤러는, 쌍안정 회로의 노드(N2)의 H 레벨 또는 L 레벨의 데이터를 비트라인(/BLm)을 통해 독출하고, 그 독출 결과에 근거해, 노드(N2)에 유지된 데이터를 비휘발성 기억 회로(NV2)에 세트 기입 또는 리셋 기입을 실시한다.
또한, 컨트롤러는, 비휘발성 기억 회로(NV2)에 데이터의 기입을 실시한 경우, 기입 베리파이(write verify)를 실행할 수 있다. 기입 베리파이는, 비휘발성 기억 회로(NV2)에 기입된 데이터를 독출 함으로써 실시된다. 즉, 워드라인(WLn)을 통해 트랜지스터(TN4)를 도통시키고, RECOVn을 통해 트랜지스터(Q2)를 도통시켜서, 비트라인(/BLm)에 정(正)의 독출 전압을 인가한다.
또한, 비휘발성 기억 회로(NV2)에 기억된 데이터를 쌍안정 회로에 리커버리 시키는 경우, 세트 기입을 실시한 비휘발성 기억 회로(NV2)에 대해 리셋 기입을 실시한다. 소스라인(SL)에 2.7 V가 인가되어, 트랜지스터(Q2)가 도통되고, 노드(N2)가 H 레벨로 풀업 된다. 한편, 리셋 기입을 실시한 비휘발성 기억 회로(NV2)에 대해서는 세트 기입을 실시한다. 비트라인(/BLm)에 Vcc가 인가되어, 트랜지스터(Q2)가 도통되고, 노드(N2)가 소스라인(SL)의 GND로 풀다운 된다.
덧붙여, 비휘발성 기억 회로(NV2)의 동작에 관하여, 가변 저항 소자(VR2) 자신으로부터의 데이터를 채취(採取)할 때에, 노드(N2)에 남은 전하량에 따라 정전(正轉)·반전(反轉)을 생성하게 되지만, 워드라인(WLn)이 GND 상태이고 노드(N1)가 GND로 되어 있는 상태로부터 동작하는 것이 이상적이다. 그 노드(N2)의 전하의 방전 시간의 관리는, 리커버리용 트랜지스터(Q2)의 게이트(RECOVn)에 인가되는 정(正)의 펄스 신호에 의해 실시된다.
도 3에, 쌍안정 회로에 유지된 데이터를 비휘발성 기억 회로(NV2)에 기입할 때의 동작 플로우의 일례를 도시한다. 기억 회로(100)를 제어하는 컨트롤러는, 노드(N2)에 유지하고 있는 데이터를 비휘발 기억 회로(NV2)에 퇴피(退避)시킬지 여부를 판정한다(S100). 어느 타이밍에서 퇴피시킬지는 임의(任意)이지만, 예를 들어, 전원 공급이 순간 정지할 것 같은 때, 전원 전압이 변동하고 있을 때, 미리 결정된 스케줄 시간이 되었을 때, 혹은 일정한 시간 간격에 해당할 때 등에 퇴피시키는 것으로 판정한다. 데이터를 퇴피시킨다고 판정한 경우, 컨트롤러는, 행렬 어드레스에 따라 SRAM의 특정의 메모리 셀을 액세스 하여, 노드(N2)의 데이터를 독출한다(S102).
다음으로, 컨트롤러는, 노드(N2)의 데이터가 H 레벨인지 L 레벨인지를 체크한다(S104). H 레벨이라면, 비휘발성 기억 회로(NV2)에 대해 세트 기입을 실시하고(S106), L 레벨이라면, 비휘발성 기억 회로(NV2)에 대해 리셋 기입을 실시한다(S108). 다음으로, 컨트롤러는, 비휘발성 기억 회로(NV2)의 베리파이 독출을 실시하고(S110), 불합격이면, 재차 세트 기입 또는 리셋 기입을 실시하고, 합격이면, 이 시퀀스를 종료한다(S112). 덧붙여, 기입 데이터의 베리파이는, 임의여도 무방하다.
다음으로, 비휘발성 기억 회로(NV2)에 기억된 데이터에 의해 기억 회로를 리커버리 시킬 때의 동작 플로우의 일례를 도 4에 도시한다. 컨트롤러는, 비휘발성 기억 회로(NV2)의 데이터를 리커버리 시킬지 여부를 판정한다(S200). 어느 타이밍에서 리커버리 시킬지는 임의이지만, 예를 들어, 전원 순간 정지 후에 전원이 재투입되었을 때 등이다.
리커버리 시키는 것으로 판정하면, 컨트롤러는, 행렬 어드레스에 따라 특정의 메모리 셀을 액세스 하고, 비휘발성 기억 회로(NV2)에 기억된 데이터를 독출한다(S202). 다음으로, 컨트롤러는, 독출된 데이터에 근거해, 비휘발성 기억 회로(NV2)가 저 저항 상태인지 여부(즉, 데이터 「0」, 「1」)를 판정하고(S204), 저 저항 상태라면, 리셋 기입을 실시하고(S206), 고 저항 상태라면 세트 기입을 실시하고(S208), 이에 따라, 비휘발성 기억 회로(NV2)에 기억되어 있던 데이터를 노드(N2)에 리커버리 시킨다(S210).
다음으로, 본 실시예의 기억 회로의 적용 예에 대해 설명한다. 상기한 것처럼, 본 실시예의 기억 회로는, SRAM 또는 래치 회로로서 이용할 수 있는 실시 양태에서는, 로직이나 컨트롤러에 조입(組入)된다. 예를 들면, 복수의 NAND 플래쉬 메모리칩을 스택하는 메모리 디바이스에서, 각 NAND 플래쉬 메모리칩을 제어하는 컨트롤러 내에 본 실시예의 기억 회로가 조입된다. 기억 회로는, 각 플래쉬 메모리의 부트 데이터를 유지하고, 또한, 각 플래쉬 메모리의 갱신 데이터를 백업 한다.
다음으로, 본 실시예의 기억 회로(100)를 포함한 시스템의 일례를 도 5에 도시한다. 본 실시예의 시스템(200)은, 회로(210), RAM(220), ROM(230) 및 컨트롤러(240)를 갖추고 있다. 컨트롤러(240)는, 회로(210), RAM(220), ROM(230)을 제어한다.
회로(210)는, 시스템에 탑재되는 임의의 회로이고, 예를 들면, 메모리(예컨대, 플래쉬 메모리), 로직, 드라이버, A/D 또는 D/A 컨버터, 전압 발생 회로, 레벨 시프터 등을 포함한다.
RAM(220)은, 예를 들면 SRAM이며, 하나의 메모리 셀은, 도 1에 도시한 것처럼, 쌍안정 회로와, 쌍안정 회로의 노드(N1, N2)에 접속된 비휘발성 기억 회로(NV1, NV2)를 포함한다. RAM(220)에는, 컨트롤러(240)의 캐시 메모리로서 기능하는 것이 가능하고, 시스템 동작 중에 캐쉬 코드 등을 비휘발성 기억 회로(NV2)에 기억한다. 또한, RAM(220)의 비휘발성 기억 회로(NV1)에는, 시스템 기동 시에 필요하게 되는 부트 데이터가 격납된다.
ROM(230)은, 컨트롤러(240)에 의해 실행되는 프로그램이나 소프트웨어 등을 격납한다. 예를 들면, ROM(230)에는, 전원 투입 시에 실행되는 파워업 시퀀스 프로그램이 격납된다. 컨트롤러(240)는, 전원이 투입되면, 파워업 시퀀스 프로그램을 실행하고, 비휘발성 기억 회로(NV1)에 격납된 부트 데이터를 쌍안정 회로의 노드(N1)로 설정하고, 부트 데이터에 근거해 회로(210)의 초기 설정 등을 실시한다. 또한, ROM(230)에는, RAM(220)에 유지된 데이터를 비휘발성 기억 회로(NV2)에 퇴피시키거나, 퇴피시킨 데이터에 의해 RAM(220)을 리커버리 시키기 위한 리커버리 프로그램이 격납된다. 컨트롤러(240)는, 리커버리 프로그램을 실행하여, 예를 들면, 전원 전압이 불안정하게 되었을 때에, 휘발성의 데이터를 비휘발성 기억 회로(NV2)에 퇴피시키고, 전원 전압이 안정화 되었을 때에, 퇴피시킨 데이터를 쌍안정 회로에 리커버리 시킨다.
상기 실시예에서는, 비휘발성 기억 회로(NV1, NV2)에 가변 저항 소자를 이용했지만, 본 발명은, 이에 한정되지 않고 다른 비휘발성 기억 소자(예를 들면, 자성체 메모리, 플래쉬 메모리 등)를 이용해도 무방하다.
본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되지 않고, 특허 청구의 범위에 기재된 본 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
100: 기억 회로
V1, V2: 전압 공급부
TP1, TP2: P형 트랜지스터(PMOS 트랜지스터)
TN1∼TN4, Q1, Q2: N형 트랜지스터(NMOS 트랜지스터)
NV1, NV2: 비휘발성 기억 회로
VR1, VR2: 가변 저항 소자

Claims (10)

  1. 각각의 노드에 상보적인 관계에 있는 데이터를 유지 가능한 쌍안정 회로와,
    일방의 노드에 접속된 비휘발성 기억 회로
    를 가지고,
    상기 비휘발성 기억 회로는,
    상기 노드에 유지된 데이터를 기억했을 때, 상기 노드에 유지된 데이터의 논리 레벨을 반전시키는, 기억 회로.
  2. 제1항에 있어서,
    상기 비휘발성 기억 회로는, 가변 저항 소자를 포함하고,
    상기 노드에 유지된 데이터가 제1 논리 레벨일 때, 상기 가변 저항 소자의 세트 기입을 실시하고,
    상기 노드에 유지된 데이터가 제2 논리 레벨일 때, 상기 가변 저항 소자의 리셋 기입을 실시하는, 기억 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 비휘발성 기억 회로는,
    상기 노드와 소스라인 사이에 직렬로 접속된 액세스용 트랜지스터와, 가변 저항 소자를 포함하고,
    상기 가변 저항 소자의 세트 기입을 실시할 때, 액세스용 트랜지스터를 도통 상태로 하고, 상기 노드에서 소스라인으로 향하는 바이어스를 상기 가변 저항 소자에 인가하고,
    상기 가변 저항 소자의 리셋 기입을 실시할 때, 액세스용 트랜지스터를 도통 상태로 하고, 상기 소스라인에서 상기 노드로 향하는 바이어스를 상기 가변 저항 소자에 인가하는, 기억 회로.
  4. 제2항에 있어서,
    상기 비휘발성 기억 회로의 기억된 데이터를 상기 노드에 설정할 때,
    세트 기입을 실시한 가변 저항 소자에 대해 리셋 기입을 실시하고,
    리셋 기입을 실시한 가변 저항 소자에 대해 세트 기입을 실시하는, 기억 회로.
  5. 제2항에 있어서,
    상기 노드는,
    트랜지스터를 통해 비트라인에 접속되고,
    상기 가변 저항 소자에 기억된 데이터를 상기 비트라인을 통해 독출 함으로써 베리파이 하는, 기억 회로.
  6. 제1항에 있어서,
    기억 회로는,
    타 노드에 접속된 타 비휘발성 기억 회로
    를 더 포함하고,
    상기 타 비휘발성 기억 회로는,
    전원 투입 시에 필요하게 되는 부트 데이터를 기억하는, 기억 회로.
  7. 제6항에 있어서,
    전원 투입 시, 상기 타 비휘발성 기억 회로에 기억된 부트 데이터가 제1 노드로 독출되는, 기억 회로.
  8. 제6항 또는 제7항에 있어서,
    상기 타 비휘발성 기억 회로는,
    상기 타 노드와 소스라인 사이에 직렬로 접속된 액세스용 트랜지스터와, 가변 저항 소자
    를 포함하는 기억 회로.
  9. 제1항에 기재된 기억 회로와,
    상기 기억 회로를 제어하는 컨트롤러
    를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    반도체 장치는,
    적어도 하나의 플래쉬 메모리
    를 더 포함하고,
    상기 컨트롤러는,
    상기 플래쉬 메모리를 제어하는
    반도체 장치.
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