CN101026009A - 页面缓冲器及相关读方法 - Google Patents

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Abstract

公开了一种页面缓冲器及读方法，该方法包括适于使用页面缓冲器执行正常读操作或者复录读操作的单一操作。该单一操作包括：初始化锁存器以存储第一逻辑值；感测相应于被选存储单元的编程状态的电压电平；以及响应于所感测的电压电平而选择性地在所述锁存器中存储第二逻辑值，其中当所述第二逻辑值被存入到所述锁存器中时，所述页面缓冲器进入编程操作模式。

Description

页面缓冲器及相关读方法
技术领域
本发明的实施例涉及一种非易失性存储器件以及相关读方法。具体地，本发明的实施例涉及适合用在闪存存储器件中的页面缓冲器以及相关读方法。
背景技术
半导体存储器件通常被分类为易失性和非易失性存储器件。易失性存储器件被分类为动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。当其电源中断时，易失性半导体器件丢失其存储的数据，而非易失性存储器件即使在其电源中断时也能保持存储的数据。因此，非易失性存储器被广泛用于其中无论电源是否中断都需要保持数据的应用中存储数据。掩模只读存储器(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPPROM)均是非易失性存储器。
但是，因为普通用户无法自由地执行读和写操作，因此很难在MROM、PROM以及EPROM中重写已存储的数据。另一方面，EEPROM在系统编程需要持续更新的系统中以及在辅助存储设备中的使用正在增加。具体地，因为闪存EEPROM的集成密度高于传统EEPROM的集成密度，所以将闪存EEPROM用作大容量存储设备是非常有利的。在闪存EEPROM中，NAND类型的闪存EEPROM(下文中称为“NAND闪存存储器”)的集成密度比NOR类型和AND类型闪存EEPROM高出许多。
在图1中图解了具有闪存EEPROM单元的NAND闪存存储器件。该闪存存储器件包括存储单元阵列10、页面缓冲器电路20以及行译码器电路30。存储单元阵列10的行由行译码器电路30来驱动，存储单元阵列10的列由页面缓冲器电路20来驱动。存储单元阵列10包括多个块，其中每个块包括多个串。此外，每一个串包括多个串联连接的闪存存储单元，其中每一个存储单元包括浮置栅极和控制栅极。在每一个存储单元中，通过Fowler-Nordheim(FN)隧道效应执行编程(在向浮置栅极注入电子)和擦除(从浮置栅极排除电子)。如这里使用的，当被选的存储单元被描述成“已编程”的时，这意味着电子已经被注入到被选的存储单元的浮置栅极中，而当被选的存储单元被描述成“已擦除”的时，这意味着电子已经从被选的存储单元的浮置栅极中排出。向浮置栅极注入电子和从浮置栅极中排出电子均导致被选的存储单元的阈电压变化。已擦除的存储单元具有负的阈电压(例如-3V)，这是因为电子已经从其浮置栅极放电到存储单元的衬底(bulk)、或源极或漏极中。已擦除的存储单元在这里也被称为“ON”。另一方面，已编程的存储单元具有正的阈电压(例如大约+1V)，这是因为电子已经注入到浮置栅极中。已编程的存储单元在这里也被称为“OFF”。
页面缓冲器电路20可以对每一个存储单元执行编程和读操作。执行读操作以确定被选存储单元是已编程的还是已擦除的。由于对可以执行多个功能的闪存存储器件(即多功能闪存存储器件)的不断增长的需求，所以页面缓冲器电路20可以执行附加功能，如页面复录(copy back)功能。在页面复录功能中，存储在第一页的数据通过页面缓冲器电路20复制到第二页中而不需要输出存储在第一页中的数据。
页面缓冲器电路20包括多个页面缓冲器，并且每一个页面缓冲器包括锁存器。在正常读操作或用于页面复录操作的读操作(其在下文中将被称为“复录读操作”)期间，每一个页面缓冲器可以将数据存储在锁存器中，其中使用感测技术(sense)从被选存储单元中感测数据。每一个页面缓冲器也可以在正常编程操作期间将数据存储在锁存器中，其中数据将接着被存储在存储单元中。由设置在页面缓冲器外部的控制逻辑块(未示出)控制锁存器中的数据存储。每一个锁存器使用电源电压作为能源来存储数据。
然而，页面缓冲器的一个特征是，当在正常读操作期间和在复录读操作期间读取相同的数据值时，其中每一个读操作在相同的页面缓冲器中执行(即数据从相同的页读出)，复录读操作期间在页面缓冲器中锁存的数据值具有与正常读操作期间在页面缓冲器中锁存的数据值相反的逻辑值。前述特征的目的是阻止页面缓冲器根据从存储单元读取的数据值(即根据存储单元的编程状态)而进入编程禁止操作模式。需要阻止根据从存储单元读取的数据值而进入编程禁止操作模式，这是因为页面缓冲器在编程禁止操作模式中无法将复录读操作期间从第一页读取的数据编程到第二页中。因此，当在复录读操作期间读取数据时，与正常的读操作相比，所读取数据的逻辑值沿着相反的电路径(electrical path)而被反转(invert)。这样的读操作被称为反转读操作(inverse-read operation)。当没有执行反转读操作时，额外地需要检测位等以便检测在复录读操作期间读取的数据值是否是在相应的正常读操作期间读取的数据值的反转版本。因此，控制页面缓冲器的配置和方法变得复杂。
发明内容
本发明的实施例提供一种页面缓冲器和相关读方法。
在一个实施例中，本发明提供一种读方法，包括：适于使用页面缓冲器执行正常读操作或者复录读操作的单一操作(unitary operation)。该单一操作包括初始化锁存器以存储第一逻辑值；感测对应于被选存储单元的编程状态的电压电平；以及响应于所感测的电压电平而选择性地在锁存器中存储第二逻辑值，其中当第二逻辑值被存入到锁存器中时，页面缓冲器进入编程操作模式。
在另一实施例中，本发明提供一种用于在页面缓冲器中执行复录读操作的方法，包括：初始化锁存器以存储第一逻辑值；感测对应于被选存储单元的编程状态的电压电平；以及响应于所感测的电压电平而选择性地在锁存器中存储第二逻辑值，其中当第二逻辑值被存入到锁存器中时，所述页面缓冲器进入编程操作模式。
在另一实施例中，本发明提供一种页面缓冲器，其适于使用单一操作来执行正常读操作或复录读操作。该页面缓冲器包括：位线选择和偏置单元，其适于选择对应于被选存储单元的位线；适于为所述位线预充电的预充电单元；以及适于感测在位线上呈现的电压的电平以及响应于所感测的电压电平而在锁存器中存储逻辑值的感测和锁存单元，其中所述锁存器被初始化以便在正常读操作和复录读操作中的每一个期间存储第一逻辑值，以及其中如果所感测的电压电平指示被选存储单元被编程，则在所述锁存器中存储的值从第一逻辑值变为第二逻辑值。
附图说明
这里将参照附图描述本发明的实施例，其中相同的符号表示相似或者类似的单元。在图中：
图1是传统闪存存储器件的框图；
图2是根据本发明的实施例的页面缓冲器的电路图；和
图3是在图2中图解的页面缓冲器的操作的时序图。
具体实施方式
虽然在这里参照适于使用单个锁存器执行正常读操作和复录读操作的闪存存储器件的页面缓冲器来描述本发明，而所提到的页面缓冲器仅仅是示例性的，因此在这里可以做(使用)各种改变和替换而不脱离所附权利要求所定义的本发明的范围。
闪存存储器件包括适于存储数据的存储单元阵列。在存储单元阵列中，配置多个单元串(即NAND串)以便将它们连接到相应的位线。众所周知，每一个单元串包括连接到相应的位线的串选择晶体管、连接到公共源极线的接地选择晶体管、以及串行地设置在串选择晶体管和接地选择晶体管之间的存储单元。
多个位线对BLe、BLo被连接到存储单元阵列，以及多个页面缓冲器的每一个被电连接到相应的位线对。每一个页面缓冲器适于在正常读操作或者复录读操作期间起感测放大器的作用，并且也可以适于用作根据在编程操作期间要编程的数据驱动位线的驱动器。由于设置在闪存存储器件中的多个页面缓冲器中的所有页面缓冲器具有相同的配置，为了描述方便，这里将仅仅说明一个页面缓冲器(例如页面缓冲器200)。
图2图解了根据本发明一个实施例的页面缓冲器200。页面缓冲器200包括位线选择和偏置单元220、预充电单元240、以及感测和锁存单元260。
位线选择和偏置单元220选择在正常读操作和复录读操作期间要感测的位线BLe或BLo。预充电单元240在执行正常读操作和复录读操作之前为被选位线BLe或BLo预充电以及为感测节点S0预充电。感测节点S0设置在预充电单元240中并连接到感测和锁存单元260。感测和锁存单元260包括适于存储数据值的锁存器212，并且该数据值可响应在感测节点S0上呈现的电压而选择性地改变。一逻辑值呈现在锁存器212的节点D0(节点D0在下文中称为“锁存节点”D0)上，并且在锁存节点D0上呈现的逻辑值可根据在感测节点S0上呈现的电压的电平改变。锁存节点D0适于在正常读操作期间输出在锁存节点D0上呈现的逻辑值，因此锁存节点D0适于起输出节点的作用。
感测和锁存单元260沿着感测和锁存单元260的相同电路径执行正常读操作和复录读操作。因此，当执行读操作时，锁存器212被初始化(在读操作的页面缓冲器设置时段期间)以致于不管读操作是正常读操作还是复录读操作在锁存节点D0上呈现逻辑值“1”。当在锁存节点D0上呈现逻辑值“1”时，页面缓冲器200被设置为编程禁止操作模式。如果被选存储单元(即在读操作期间正被读取的存储单元)被编程，则在读操作的感测和锁存时段期间在感测节点S0上呈现的电压电平引起锁存器212的状态从其中锁存节点D0上呈现逻辑值“1”的初始状态转变成其中在锁存节点D0上呈现逻辑值“0”的状态。当在锁存节点D0上呈现逻辑值“0”时，页面缓冲器200被设置成编程操作模式。因此，页面缓冲器200能够编程在复录读期间读取的数据。如果通过正常读操作读取数据，则相应数据可被输出到外部。
因为正常读操作和复录读操作沿着页面缓冲器200中的相同电路径执行，当被选存储单元在这些操作的每一个期间具有相同的编程状态(即已编程或已擦除)时，在正常读操作期间从被选存储单元中读取的数据将与在复录读操作期间从被选存储单元中读取的数据将具有相同的逻辑值。此外，在正常读操作期间存储在锁存器212中的数据的逻辑值与在复录读操作中的相应阶段存储在锁存器212中的数据的逻辑值相同，其中上述在被选存储单元上执行的操作中的每一个在其操作期间具有相同的编程状态。因此，不必执行反转读操作或者在页面缓冲器200中使用附加检测位检测数据位是否被反转。结果，简化了页面缓冲器200的控制。
现在将更加详细地描述页面缓冲器200的配置。
位线选择和偏置单元220包括3个NMOS晶体管，它们是NMOS晶体管208、209和210。NMOS晶体管208、209和210中的每一个连接到相应的位线BLe和BLo。NMOS晶体管209和210的每一个适于分别响应于位线选择信号C9和C10而选择将在其上执行读操作的位线。位线选择信号C9和C10被分别施加到NMOS晶体管209和210的栅极。被选位线电连接到预充电单元240以及感测和锁存单元260。为了描述方便，假定下文中连接到页面缓冲器200的位线BLe和BLo中的位线BLe是被选位线并且可以在下文中称为被选位线BLe。其中位线BLe是相应的存储单元阵列的第2n位线并且n是正整数。
NMOS晶体管208被设置在NMOS晶体管209和210的漏极以及预充电单元240之间。因为NMOS晶体管208，比电源电压VDD高的电压不直接通过被选位线(例如，被选位线BLe)施加于页面缓冲器200。众所周知，页面缓冲器200为工作于电源电压VDD的低电压电路。因此，当比电源电压VDD高的电压直接施加于页面缓冲器200时，页面缓冲器200包含的低电压晶体管可能由于击穿效应而被损坏。为此，位线选择和偏置单元220的NMOS晶体管208、209和210中的每一个是耐久抗高电压的高压晶体管。NMOS晶体管208、209和210中的每一个是具有例如28V的击穿电压的高压晶体管。
预充电单元240包括PMOS晶体管205和NMOS晶体管207，它们均是具有例如7V的击穿电压的低压晶体管。PMOS晶体管205设置在电源电压VDD和感测节点S0之间，并且响应于预充电控制信号LOAD而导通(ON)或者截止(OFF)。当PMOS晶体管205导通(ON)时，位线BLe通过电源电压VDD而被预充电到预定电平。NMOS晶体管207设置在设置于选择电路220中的NMOS晶体管208和感测节点S0之间。NMOS晶体管207响应于切断控制信号(shutoffcontrol signal)BLSHF而导通(ON)或者截止(OFF)。NMOS晶体管207适于将位线BLe和感测节点S0电隔离。因此，NMOS晶体管207通常被称为切断晶体管(shutoff transistor)。
为了执行读操作，被选位线BLe被预充电到预定电压电平，而后将读电压Vread(例如，+4.5V)施加到未选字线，并且0V的电压被施加到被选字线。结果，被选位线BLe的发展(development)开始。如这里使用的，关于位线(例如，“发展被选位线”)使用的术语“发展(develop)”(或者它的各种其他形式)是指根据被选存储单元的编程状态而允许在位线上呈现的电压的电平保持在预充电电平或者下降到逻辑低电平的过程。如果，在发展时段期间，连接到被选字线的被选存储单元的编程状态是已编程的(即被选存储单元被编程，或者OFF)，则在被选位线BLe和感测节点S0上呈现的电压保持在预充电电平(例如0.8V)。如果，在发展时段期间，被选存储单元的编程状态是已擦除的(也就是，被选存储单元被擦除，或者ON)，则在被选位线BLe和感测节点S0上呈现的电压降到逻辑低电平。
在发展时段之后在感测节点S0上呈现的电压电平被用来检测被选存储单元是ON还是OFF(即是被编程或者被擦除)。根据本发明的一个实施例，当在发展时段之后呈现在感测节点S0上的电压的电平是逻辑高电平(例如，等于预充电电平)时，锁存电路260控制锁存器212以便在锁存节点D0上呈现的逻辑值是“0 ”。当呈现在锁存节点D0上的逻辑值是“0” 时，页面缓冲器200被设置成编程操作模式。如果在发展时段之后呈现在感测节点S0上的电压的电平是逻辑低电平，则呈现在锁存节点D0上的逻辑值保持在“1”，如其最初设置的一样。
感测和锁存单元260包括适于存储在正常读操作或者复录读操作期间读取的数据和将被编程的数据的锁存器212。锁存器212包括两个反相器，它们输出互为相反的数据值(即两个反相器被设置到互补的数据值)。锁存节点D0和nD0被分别设置在两个反相器的输出端口。在正常读和复录读操作期间，锁存器212被初始设置(即初始化)以便在锁存节点nD0上呈现逻辑值“0”并且在锁存节点D0上呈现逻辑值“1”。如果锁存控制信号LCH<7:0>被激活到逻辑高电平，则呈现在锁存节点D0和nD0上的相应逻辑值响应于呈现在感测节点S0上的电压电平而选择性地改变。无论它们是否改变，呈现在锁存节点D0和nD0上的逻辑值是互补的。在正常读操作和复录读操作的感测时段期间，控制信号LCH<7:0>被激活到逻辑高电平。例如，如果当控制信号LCH<7:0>激活到逻辑高电平时，呈现在感测节点S0上的电压电平是逻辑高电平(例如，等于预充电电平)，则锁存节点D0通过晶体管202、203和204(都为导通状态)而被放电到接地电平。结果，逻辑值“0”呈现在锁存节点D0上。另一方面，如果当控制信号LCH<7:0>被激活到逻辑高电平时，呈现在感测节点S0上的电压电平是逻辑低电平，则呈现在锁存节点D0上的逻辑值保持在“1”，这是因为NMOS晶体管203是截止状态(OFF)(即呈现在感测节点S0上的电压没有导通NMOS晶体管203)。当呈现在锁存节点D0上的逻辑值保持在“1”时，呈现在锁存节点nD0上的逻辑值是“0”。
NMOS晶体管211设置在锁存节点D0和感测节点S0之间，并且适于响应于控制信号C11而提供呈现在锁存节点D0上的逻辑值(即数据)(即存储在锁存器212中的数据)到被选位线BLe。控制信号C11在编程时段期间被激活，在这期间存储在锁存器212中的数据被传送到位线BLe。如果在编程操作(或者复录操作的编程操作)期间呈现在锁存节点D0上的逻辑值是“1”，则编程操作被禁止。因此，锁存器212被初始化以便呈现在锁存节点D0上的逻辑值是“1”，如下将要描述的。结果，如果感测的存储单元被编程(即为OFF)，则呈现在锁存节点D0上的逻辑值可以是“0”。这样的锁存器212的初始值设置通常在正常读和复录读操作中施加。
NMOS晶体管202的源极连接到锁存节点D0，并且NMOS晶体管201的源极连接到锁存节点nD0。在读操作期间，NMOS晶体管202响应于控制信号C2而提供感测路径。在正常读操作和复录读操作的感测时段期间，控制信号C2被激活到逻辑高电平。响应于控制信号C1，NMOS晶体管201初始化锁存器212以便呈现在锁存节点nD0和D0上的逻辑值分别是“0”和“1”。控制信号C1在页面缓冲器设置时段期间被激活到逻辑高电平以初始化锁存器212。
NMOS晶体管201和202的漏极都连接到NMOS晶体管206的源极。NMOS晶体管206响应于控制信号DI0<7:0>而被导通(ON)和截止(OFF)。当锁存器212被初始化时(即在页面缓冲器设置时段期间)以及当存储数据D被输出时，控制信号DI0<7:0>被激活到逻辑高电平。NMOS晶体管203和204被串联连接到NMOS晶体管201和202以及NMOS晶体管206的端子。在正常读操作和复录读操作的感测时段期间，响应于控制信号LCH<7:0>，NMOS晶体管204导通(ON)。此外，NMOS晶体管203在感测时段期间选择性地导通(ON)。例如，如果在感测时段期间呈现在感测节点S0上的电压电平是逻辑高电平(即被选存储单元是已编程的，或者OFF)，则NMOS晶体管203导通(ON)。如果在感测时段期间在感测节点S0上呈现的电压电平是逻辑低电平(即被选存储单元是已擦除的，或者ON)，则NMOS晶体管203截止(OFF)。
表1示出了在图2中图解的页面缓冲器200的晶体管的各自操作状态(也即ON或者OFF)以及在读操作时段期间它们各自的控制信号的逻辑状态(即高(H)或者低(L))。表2示出了在读操作时段期间的、在图2中图解的NMOS晶体管203的操作状态以及在图2中图解的锁存节点D0上呈现的逻辑电平，其可根据NMOS晶体管203的操作状态变化。
表1
Figure A20061006443800111
Figure A20061006443800121
表2
晶体管/锁存节点 页面缓冲器设置时段 预充电时段 发展时段  感测时段
已擦除单元(ON单元)    203    OFF   OFF    OFF     OFF
   D0    1   1    1     1
已编程单元(Off单元)    203    OFF   OFF    OFF     ON
   D0    1   1    1     0
图3是在图2中图解的页面缓冲器200中执行的操作的时序图。具体地，图3是在页面缓冲器200中执行的正常读操作和复录读操作的时序图。下文中，为了描述便利，在图3中所图解的操作简单称为“读操作”。现在将参照表1、表2、图2和图3描述在页面缓冲器200中执行的读操作。
如图3所示，页面缓冲器200的整个读操作被分割成页面缓冲器设置时段、预充电时段、发展时段、感测和锁存时段(在此其也被称为“感测时段”)、以及恢复时段。
在页面缓冲器设置时段期间，控制信号C1和DI0<7:0>被从逻辑低电平激活到逻辑高电平。响应于控制信号C1和DI0<7:0>的激活，与锁存器212的初始化相关联的NMOS晶体管201和206导通(ON)。因此，在页面缓冲器设置时段期间，锁存器212被初始化以便分别在锁存节点nD0和D0上呈现逻辑值“0”和“1”。
当预充电时段开始时，位线选择和偏置单元220的NMOS晶体管208和209导通(ON)以选择位线BLe(即，被选位线BLe)作为将在感测时段期间被感测的位线。此外，预充电单元240的PMOS晶体管205和NMOS晶体管207也导通(ON)以便感测节点S0和位线BLe均由电源电压VDD预充电。
当位线发展时段开始时，施加到NMOS晶体管207的栅极的切断控制信号BLSHF从逻辑高电平去激活到逻辑低电平。因此，根据在读操作期间被选存储单元(即相应的存储单元)的编程状态是已编程还是已擦除，在预充电位线BLe上呈现的电压电平可以保持在预充电电平(即逻辑高电平)或者下降到逻辑低电平。例如，如果被选存储单元是已编程(即为OFF)，则在位线BLe上呈现的电压电平保持在预充电电平。如果被选存储单元是已擦除(即为ON)，则在位线BLe上呈现的电压电平在发展时段期间下降到逻辑低电平。在发展被选位线BLe时，施加到PMOS晶体管205的预充电控制信号LOAD的电压电平保持在逻辑低电平，因此PMOS晶体管205保持导通(ON)。结果，在感测节点S0呈现的电压电平保持在预充电电平。在发展时段期间，NMOS晶体管208和209也保持导通(ON)。
当被选位线BLe的发展完成时，预充电控制信号LOAD从逻辑低电平改变到逻辑高电平(即PMOS晶体管205截止(OFF))。同样，切断控制信号BLSHF从逻辑低电平转换到逻辑高电平。结果，预充电单元240的NMOS晶体管207导通(ON)以通过NMOS晶体管207、208和209将在被选位线BLe(其在此也被称为被发展的被选位线BLe)上呈现的电压施加到NMOS晶体管203的控制栅极。也就是说，呈现在被发展的被选位线BLe上的电压电平被感测，其相应于被选存储单元的编程状态。如果呈现在被发展的被选位线BLe上的电压具有逻辑高电平(即被选存储单元为已编程的)，则NMOS晶体管203导通(ON)。如果呈现在被发展的被选位线BLe上的电压具有逻辑低电平(即被选存储单元为已擦除的)，则NMOS晶体管203截止(OFF)。此时，锁存信号LCH被激活到逻辑高电平一小段时间。结果，NMOS晶体管204临时导通(ON)并且呈现在锁存节点D0上的逻辑值响应于呈现在被发展的被选位线BLe上的电压电平而选择性地改变。
如果在感测和锁存时段期间，呈现在被发展的被选位线BLe上的电压具有逻辑高电平(即被选存储单元是已编程的，或OFF)，则NMOS晶体管203和204都导通(ON)。因此，在锁存节点呈现的逻辑值从“1”转变到“0”，其中锁存器212被初始化以便在锁存节点D0上初始呈现逻辑值“1”。结果，逻辑值“0”出现在锁存节点D0上。如果在感测和锁存时段期间呈现在被发展的被选位线BLe上的电压具有逻辑低电平(即被选存储单元是已擦除的，或ON)，则NMOS晶体管203截止(OFF)并且NMOS晶体管204导通(ON)。因此，在锁存节点D0和NMOS晶体管204之间没有形成电路径。结果，呈现在锁存节点D0的逻辑值保持在它的初始设置的逻辑值“1”，因此逻辑值“1”呈现在锁存节点D0上。如上所述的在页面缓冲器200中执行的感测和锁存操作在正常读操作和复录读操作中执行。如这里使用的，“在锁存器212中存储被选的逻辑值”等同于保持或者改变呈现在锁存节点D0上的逻辑值以便被选的逻辑值呈现在锁存节点D0上。同时，如这里使用的，表示逻辑值被“存储在锁存器212中”的语言等同于表示逻辑值呈现在锁存节点D0上的语言。
如上所述，页面缓冲器200沿着页面缓冲器200中的相同电路径执行正常读操作和复录读操作。因此，由于数据D的逻辑值(即呈现在锁存节点D0的逻辑值)与在正常读操作和相应复录读操作中的相应阶段期间相同，所以没有必要执行反转读操作。也没有必要执行用于匹配在正常读操作和相应复录读操作期间存储的数据D的各自逻辑值的特定操作。结果，简化了控制页面缓冲器200。如这里所使用的，“相应复录读操作”是对应于正常读操作的复录读操作，并且如果执行，则所述正常读操作将在其上执行相应复录读操作的相同存储单元上执行，其中在正常读操作和相应复录读操作期间，该存储单元具有相同的编程状态。
如这里所使用的，术语“单一操作”可以广泛地解释为包含适于使用单个页面缓冲器执行正常读操作或者复录读操作的任意操作。也就是说，该单一操作适于在相同的页面缓冲器上执行正常读操作和复录读操作。
虽然根据本发明的实施例已经描述了位线选择和偏置单元220、预充电单元240以及感测和锁存单元260，但是在不脱离所附权利要求书定义的本发明的范围的情况下可以对其进行各种修改、改变和替换。特别的，适于感测呈现在感测节点S0上的电压电平和响应于所感测的电压电平而锁存逻辑值的感测和锁存单元260的上述配置仅仅是说明性的，并且其被提出是用于描述本发明的目的。因此，对于那些本领域技术人员来说，在不脱离所附权利要求书限定的本发明的范围的情况下，可以对感测和锁存单元260做(或使用)各种修改、替换、改变和/或其等价物都是显而易见的。
本申请要求于2005年12月28日提交的韩国专利申请No.2005-131851的优先权，其全部内容在此被整体结合作为参考。

Claims (16)

1、一种读方法，包括：
单一操作，该单一操作适于使用页面缓冲器执行正常读操作或复录读操作，所述单一操作包括：
初始化锁存器以存储第一逻辑值；
感测对应于被选存储单元的编程状态的电压电平；以及
响应于所感测的电压电平而选择性地在所述锁存器中存储第二逻辑值，
其中当所述第二逻辑值被存入到所述锁存器中时，所述页面缓冲器进入编程操作模式。
2、如权利要求1的方法，其中响应于所感测的电压电平而选择性地在所述锁存器中存储所述第二逻辑值包括：如果所感测的电压电平是第一电压电平，则在所述锁存器中存储所述第二逻辑值，其中所述第一电压电平指示所述被选存储单元是已编程的。
3、如权利要求1的方法，其中响应于所感测的电压电平而选择性地在所述锁存器中存储第二逻辑值包括：如果所感测的电压电平是第一电压电平，则继续在所述锁存器中存储所述第一逻辑值，其中所述第一电压电平指示所述被选存储单元是已擦除的。
4、如权利要求1的方法，其中，在所述正常读操作和所述复录读操作的每一个中，响应于所感测的电压电平而在所述锁存器中选择性地存储所述第二逻辑值包括：响应于所感测的电压电平而使用所述页面缓冲器的第一电路径来选择性地在所述锁存器中存储所述第二逻辑值。
5、如权利要求1的方法，其中所述锁存器在所述正常读操作和相应复录读操作的相应阶段存储相同的逻辑值。
6、如权利要求1的方法，其中当所述第一逻辑值被存储在所述锁存器中时，所述页面缓冲器进入编程禁止操作模式。
7、一种用于在页面缓冲器中执行复录读操作的方法，包括：
初始化锁存器以存储第一逻辑值；
感测对应于被选存储单元的编程状态的电压电平；以及
响应于所感测的电压电平而选择性地在所述锁存器中存储第二逻辑值，
其中当所述第二逻辑值被存入到所述锁存器中时，所述页面缓冲器进入编程操作模式。
8、如权利要求7的方法，其中响应于所感测的电压电平而在所述锁存器中选择性地存储所述第二逻辑值包括：如果所感测的电压电平是第一电压电平，则在所述锁存器中存储所述第二逻辑值，其中所述第一电压电平指示所述被选存储单元是已编程的。
9、如权利要求7的方法，其中响应于所感测的电压电平而在所述锁存器中选择性地存储所述第二逻辑值包括：如果所感测的电压电平是第一电压电平，则继续在所述锁存器中存储所述第一逻辑值，其中所述第一电压电平指示所述被选存储单元是已擦除的。
10、如权利要求7的方法，其中当所述第一逻辑值被存储在所述锁存器中时，所述页面缓冲器进入编程禁止操作模式。
11、一种页面缓冲器，其适于使用单一操作执行正常读操作或复录读操作，所述页面缓冲器包括：
位线选择和偏置单元，其适于选择对应于被选存储单元的位线；
预充电单元，其适于为位线预充电；以及
感测和锁存单元，其适于感测在位线上呈现的电压的电平以及响应于所感测的电压电平而在锁存器中存储逻辑值，
其中所述锁存器被初始化以便在所述正常读操作和所述复录读操作中的每一个的期间存储第一逻辑值；以及
其中如果所感测的电压电平指示所述被选存储单元被编程，则在所述锁存器中存储的值从所述第一逻辑值变为第二逻辑值。
12、如权利要求11的页面缓冲器，其中当所述第一逻辑值被存储在所述锁存器中时，所述页面缓冲器进入编程禁止操作模式。
13、如权利要求11的页面缓冲器，其中当所述第二逻辑值被存储在所述锁存器中时，所述页面缓冲器进入编程操作模式。
14、如权利要求11的页面缓冲器，其中，在所述正常读操作和所述复录读操作的每一个中，所述页面缓冲器适于使用所述页面缓冲器的第一电路径来在所述锁存器中存储逻辑值。
15、如权利要求11的页面缓冲器，其中所述锁存器在所述正常读操作和相应复录读操作的相应阶段存储相同的逻辑值。
16、如权利要求11的页面缓冲器，其中如果所感测的电压指示所述被选存储单元被擦除，则所述感测和锁存单元适于继续在所述锁存器中存储所述第一逻辑值。
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