KR20060060387A - 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증방법 - Google Patents

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Abstract

본 발명은 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증 방법에 관한 것으로, 듀얼 레지스터 구조의 페이지 버퍼에서 메인 래치의 입력 단자의 전위에 따라 구동되어 소거 검증 신호를 출력하는 스위치와 메인 래치의 출력 단자의 전위에 따라 구동되어 프로그램 검증 신호를 출력하는 스위치를 더 구성하고, 메인 래치만을 이용하여 프로그램 검증 및 소거 검증을 실시하도록 함으로써 캐쉬 래치와 메인 래치를 이용하는 종래에 비해 검증 시간을 줄일 수 있는 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증 방법이 제시된다.
페이지 버퍼, 소거 검증, 프로그램 검증

Description

페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증 방법{Page buffer and verify method of flash memory device using thereof}
도 1은 본 발명의 일 실시 예에 따른 페이지 버퍼의 회로도.
도 2는 본 발명의 일 실시 예에 따른 검증 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀 어레이 200 : 비트라인 선택부
110 : 메인 래치 120 : 캐쉬 래치
201 : NOR 게이트
본 발명은 NAND형 플래쉬 메모리 소자에 관한 것으로, 특히 듀얼 레지스터를 갖는 페이지 버퍼의 메인 래치만을 이용한 듀얼 레지스터 구조의 페이지 버퍼 및 이를 이용한 검증 방법에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레쉬(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발이 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 제거하는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리 소자가 개발되었다. NAND형 플래쉬 메모리 소자는 NOR형 플래쉬 메모리 소자와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 NAND형 플래쉬 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.
NAND형 플래쉬 메모리 소자는 짧은 시간 내에 대용량의 정보를 저장하거나 저장된 정보를 독출하기 위하여 페이지 버퍼(page buffer)가 사용된다. 페이지 버퍼는 입출력 패드(Input/Output PAD)로부터 대용량의 데이터를 제공받아 메모리 셀들로 제공하거나 메모리 셀들의 데이터를 저장한 후 출력하는 기능을 한다. 통상 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되는 것이 보편적이었으나, 최근 NAND형 플래쉬 메모리 소자에서 대용량 데이터 프로그램시 프로그램 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성하고 있다.
듀얼 레지스터 구조의 페이지 버퍼를 갖는 NAND형 플래쉬 메모리 소자의 동작중 소거를 실시한 후 소거 검증을 실시하기 위해 워드라인에 0V의 전압을 인가하고, 어드레스에 의해 선택되지 않은 이븐 비트라인 또는 오드 비트라인에 0V를 가하게 되어 있다. 소거 검증을 위해 선택된 비트라인은 일반적인 독출 동작과 마찬가지로 프리차지(precharge), 이밸류에이션(evaluation), 센싱(sensing)의 세 단계를 거쳐 소거 검증을 실시하게 된다.
그런데, 프로그램 및 소거 검증을 위해서는 캐쉬 래치를 이용하여 셀의 상태에 따른 데이터를 저장한 후 캐쉬 래치에 저장된 데이터를 메인 래치로 전달하기 때문에 번거로움이 있다. 또한, 프로그램 검증을 위한 PMOS 트랜지스터를 이용하여 소거 검증도 실시해야 하기 때문에 소거 검증시 셀의 상태와 반대의 데이터가 출력되게 된다.
본 발명의 목적은 메인 래치만을 이용하여 프로그램 검증 및 소거 검증을 실시할 수 있는 페이지 버퍼 및 이를 이용한 검증 방법을 제공하는데 있다.
본 발명의 다른 목적은 프로그램 검증과 별도로 소거 검증을 실시할 수 있는 페이지 버퍼 및 이를 이용한 검증 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 페이지 버퍼는 비트라인 선택 신호에 따라 메모리 셀 어레이와 각각 연결된 이븐 비트라인 또는 오드 비트라인을 선택적으로 센싱 노드와 연결시키기 위한 비트라인 선택부; 프리차지 신호에 따라 상기 센싱 노드에 소정 전압을 공급하여 상기 이븐 비트라인 또는 오드 비트라인을 프리차지시키기 위한 제 1 스위치; 상기 센싱 노드의 전위 및 메인 래치 신호에 따라 상기 선택된 셀의 상태 데이터를 저장하기 위한 메인 레지스터; 상기 메인 레지스터의 제 1 단자의 전위에 따라 소거 검증 신호를 출력하기 위한 제 2 스위치; 상기 메인 레지스터의 제 2 단자의 전위에 따라 프로그램 검증 신호를 출력하기 위한 제 3 스위치; 프로그램시 제어 신호에 따라 프로그램 데이터를 저장하기 위한 캐쉬 레지스터; 상기 캐쉬 레지스터에 저장된 데이터를 상기 메인 레지스터에 전달하기 위한 제 4 스위치; 및 프로그램 신호에 따라 상기 메인 레지스터에 저장된 프로그램 데이터를 이용하여 상기 선택된 메모리 셀에 프로그램하기 위한 제 5 스위치를 포함한다.
상기 비트라인 선택부는 제 1 및 제 2 디스차지 신호에 따라 상기 이븐 비트라인 또는 오드 비트라인에 연결된 메모리 셀을 각각 디스차지하기 위한 제 1 및 제 2 NMOS 트랜지스터; 및 제 1 및 제 2 비트라인 선택 신호에 따라 상기 이븐 비트라인 또는 오드 비트라인과 상기 노드를 각각 연결시키기 위한 제 3 및 제 4 NMOS 트랜지스터를 포함한다.
상기 제 1 스위치는 상기 프리차지 신호에 따라 상기 센싱 노드에 전원 전압을 공급하기 위한 PMOS 트랜지스터를 포함한다.
상기 메인 레지스터는 상기 메모리 셀 어레이의 선택된 셀의 상태에 따른 데이터를 저장하기 위한 래치; 상기 센싱 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터; 및 상기 메인 래치 신호에 따라 구동되는 제 2 NMOS 트랜지스터를 포함한다.
상기 메인 레지스터는 초기화 신호에 따라 상기 래치를 초기화시키기 위한 NMOS 트랜지스터를 더 포함한다.
상기 제 2 스위치는 상기 메인 레지스터의 상기 제 1 단자의 전위에 따라 전원 전압 레벨 또는 플로팅 상태의 상기 소거 검증 신호를 출력하는 PMOS 트랜지스터를 포함한다.
상기 제 3 스위치는 상기 메인 레지스터의 상기 제 2 단자의 전위에 따라 전원 전압 레벨 또는 플로팅 상태의 상기 프로그램 검증 신호를 출력하는 PMOS 트랜지스터를 포함한다.
또한, 본 발명의 일 실시 예에 따른 페이지 버퍼를 이용한 검증 방법은 프로그램 또는 소거 검증을 위해 선택된 비트라인을 디스차지시킨 후 메인 래치를 초기화시키는 단계; 선택된 비트라인을 소정 전위로 프리차지시킨 후 상기 선택된 비트라인에 연결된 셀을 이밸류에이션하는 단계; 상기 선택된 메모리 셀의 상태에 따른 데이터를 상기 메인 래치에 저장하는 단계; 상기 메인 래치의 제 1 단자의 전위에 따라 소거 검증 신호를 출력하는 단계; 및 상기 메인 래치의 제 2 단자의 전위에 따라 프로그램 검증 신호를 출력하는 단계를 포함한다.
상기 셀의 상태 데이터는 상기 셀이 소거된 상태의 경우 로우 레벨을 유지하고, 상기 셀이 프로그램된 상태의 경우 하이 레벨을 유지한다.
상기 소거 검증 신호는 상기 셀이 소거된 상태의 경우 플로팅 상태를 유지하고, 상기 셀이 소거되지 않은 상태의 경우 하이 레벨을 유지한다.
상기 프로그램 검증 신호는 상기 셀이 프로그램된 상태의 경우 하이 레벨을 유지하고, 상기 셀이 프로그램되지 않은 상태의 경우 플로팅 상태를 유지한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 페이지 버퍼의 구성도로서, 프로그램 동작시 외부로부터 프로그램 데이터를 입력하는 캐쉬 레지스터(cash register)와, 프로그램 동작시 캐쉬 레지스터로부터 데이터를 제공받아 저장한 후 비트라인 선택부(200)에 따라 메모리 셀 어레이(100)로 제공하거나 검증 동작시 메모리 셀의 상태에 따른 데이터를 저장하는 메인 레지스터(main register)를 포함하여 구성된다.
비트라인 선택부(200)를 구성하는 NMOS 트랜지스터(N101 및 N102)는 디스차지 신호(DISCHe 및 DISCHo)에 따라 각각 구동되어 신호(VIRPWR)에 따른 전압을 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 연결된 메모리 셀 어레이(100)의 메 모리 셀에 인가한다. 또한, 비트라인 선택부(200)를 구성하는 NMOS 트랜지스터(N103 및 N104)는 비트라인 선택 신호(BSLe 및 BSLo)에 따라 구동되어 메모리 셀 어레이(100)의 소정 비트라인(BLe 및 BLo)와 페이지 버퍼를 연결시킨다.
PMOS 트랜지스터(P101)는 프리차지 신호(PRECHb)에 따라 구동되어 노드(S0)에 소정의 전원을 공급한다. 메인 래치(110)는 메모리 셀 어레이(100)의 소정 셀이 상태에 따른 데이터를 저장하거나 캐쉬 래치(120)를 통해 공급된 외부로부터의 데이터를 저장한다. NMOS 트랜지스터(N105)는 노드(S00)의 전위에 따라 구동되고, NMOS 트랜지스터(N106)는 메인 래치 신호(MLCH)에 따라 구동되어 노드(QBb)의 전위를 반전시킨다. NMOS 트랜지스터(N107)는 메인 래치 리셋 신호(MRST)에 따라 구동되어 노드(QB)를 접지 전위로 만들어 메인 래치(110)를 초기화시킨다. PMOS 트랜지스터(P102)는 노드(QBb)의 전위에 따라 구동되어 전원 전압(Vcc) 레벨의 소거 검증 신호(nWDO_ERVER)를 출력한다. PMOS 트랜지스터(P103)는 노드(QB)의 전위에 따라 구동되어 전원 전압(Vcc) 레벨의 프로그램 검증 신호(nWDO_PGMVER)를 출력한다.
캐쉬 래치(120)는 프로그램시 외부로부터 공급된 데이터를 저장한다. NMOS 트랜지스터(N112)는 노드(S0)의 전위에 따라 구동되고, NMOS 트랜지스터(N113)는 캐쉬 래치 신호(CLCH)에 따라 구동되어 노드(QA)의 전위를 반전시킨다. NMOS 트랜지스터(N108)는 캐쉬 레지스터 셋 신호(CSET)에 따라 구동되어 노드(QAb)를 접지 전위로 만들어 캐쉬 래치(120)를 초기화시킨다. NMOS 트랜지스터(N109 및 N110)는 프로그램시 입출력 패드(YA)로부터 입력되는 데이터가 "1"일 경우 활성화되는 신호(DI1)에 따라 구동되어 "1" 데이터를 노드(QA)에 공급한다. NMOS 트랜지스터(N111) 는 프로그램시 입출력 패드로(YA)부터 입력되는 데이터가 "0"일 경우 활성화되는 신호(nDI)에 따라 구동되어 "0" 데이터를 노드(QA)에 공급한다. NMOS 트랜지스터(N114)는 제어 신호(PDUMP)에 따라 구동되어 캐쉬 래치(120)에 저장된 데이터를 메인 래치(110)에 저장되도록 한다.
NMOS 트랜지스터(N116)는 프로그램 동작시 프로그램 신호(PGM)에 따라 구동되어 메인 래치(110)에 저장된 프로그램될 데이터가 선택된 비트라인에 전송되도록 한다. NMOS 트랜지스터(N117)는 신호(PBDO)에 따라 구동되어 노드(QB)의 전위를 출력한다.
상기와 같이 구성되는 본 발명에 따른 페이지 버퍼를 이용한 프로그램 및 소거 검증 방법을 설명하면 다음과 같다.
디스차지 신호(DISCHe)가 로우 레벨로 인가되고, 디스차지 신호(DISCHo)가 하이 레벨로 인가되면 NMOS 트랜지스터(N101)는 턴오프되고, NMOS 트랜지스터(N102)는 턴온되어 읽기 동작시 0V의 전위를 유지하는 신호(VIRPWR)가 오드 비트라인(BLo)에 공급된다. 따라서, 이븐 비트라인(BLe)이 선택되고, 오드 비트라인(BLo)이 선택되지 않는다. 그리고, 메인 래치 리셋 신호(MRST)가 하이 레벨로 인가되어 NMOS 트랜지스터(N107)를 턴온시켜 메인 래치(110)의 출력 단자(QB)를 로우 레벨로 초기화시킨 후 프리차지 신호(PRECHb)를 로우 레벨로 인가하여 PMOS 트랜지스터(P101)를 턴온시켜 노드(SO)가 하이 레벨로 유지되도록 한다. 이후 비트라인 선택 신호(BSLe)가 제 1 전압(V1)의 전위로 인가되어 선택된 비트라인(BLe)이 V1-Vt로 프리차지되도록 한 후 비트라인 선택 신호(BSLe)가 로우 레벨로 인가되도록 하여 셀을 이밸류에이션(evaluation)시킨다. 이때, 워드라인은 모두 0V로 인가되도록 한다. 그리고, 프리차지 신호(PRECHb)를 하이 레벨로 인가하여 PMOS 트랜지스터(P101)를 턴오프시킨 후 비트라인 선택 신호(BSLe)를 제 2 전압(V2)의 전위로 인가하고, 메인 래치 신호(MLCH)를 하이 레벨로 인가하여 NMOS 트랜지스터(N106)를 턴온시킨다. 따라서, 셀의 상태에 따라 노드(SO)의 전위가 변하게 되고, 그에 따라 메인 래치(110)의 입력 단자(QBb) 및 출력 단자(QB)의 전위가 변하게 된다. 즉, 소거된 셀의 경우 노드(SO)는 로우 레벨의 전위를 유지하고, 프로그램된 셀의 경우 노드(SO)는 하이 레벨의 전위를 유지하게 된다. 따라서, 노드(SO)가 로우 레벨을 유지할 경우 NMOS 트랜지스터(N105)는 턴오프되고 노드(QBb 및 QB)의 전위는 변화되지 않기 때문에 노드(QB)는 로우 레벨을 유지하게 된다. 이에 반해, 노드(SO)가 하이 레벨을 유지할 경우 NMOS 트랜지스터(N105)는 턴온되고, 이때 트랜지스터(N106)가 턴온되기 때문에 노드(QBb)의 전위는 로우 레벨로 되고, 노드(QB)는 하이 레벨이 된다. 즉, 소거된 셀의 경우 노드(QBb)는 하이 레벨을 유지하고, 프로그램된 셀의 경우 노드(QBb)는 로우 레벨을 유지하게 된다. 따라서, 노드(QBb)의 전위에 따라 PMOS 트랜지스터(P102)가 구동되고, 그에 따라 전원 전압(Vcc) 레벨의 소거 검증 신호(nWDO_ERVER)가 출력된다. 즉, 소거 검증 동작에서 성공적으로 소거된 셀의 경우 노드(QBb)가 하이 레벨을 유지하므로 PMOS 트랜지스터(P102)가 턴오프되어 소거 검증 신호(nWDO_ERVER)가 플로팅 상태를 유지하고, 성공적으로 소거되지 않은 셀의 경우 노드(QBb)가 로우 레벨을 유지하므로 PMOS 트랜지스터(P103)가 턴 온되어 하이 레벨의 소거 검증 신호(nWDO_ERVER)가 출력된다. 한편, 프로그램 검증 동작도 위와 같은 방법으로 실시할 수 있는데, 노드(QB)의 전위에 따라 구동되는 PMOS 트랜지스터(P103)에 의해 전원 전압(Vcc) 레벨의 프로그램 검증 신호(nWDO_PGMVER)가 출력되어 프로그램 검증 동작을 실시할 수 있다. 즉, 프로그램된 셀의 경우 노드(QB)는 로우 상태를 유지하여 하이 레벨의 프로그램 검증 신호(nWDO_PGMVER)가 출력되고, 프로그램되지 않은 셀의 경우 노드(QB)는 하이 상태를 유지하여 프로그램 검증 신호(nWDO_PGMVER)는 플로팅된다.
도 2는 본 발명의 일 실시 예에 따른 소거 검증 회로도로서, 검증 인에이블 바 신호(CHECK_Lb)에 따라 제 1 검증 신호(nWDO_L<0>)와 제 2 검증 신호(nWDO_L<1>)를 논리 조합하기 위한 NOR 게이트(210), 검증 인에이블 신호(CHECK_L)에 따라 제 1 검증 신호(nWDO_L<0>)와 제 2 검증 신호(nWDO_L<1>)의 전위를 접지 전위로 조절하기 위한 NMOS 트랜지스터(N201 및 N202), 제 1 검증 신호(nWDO_L<0>)와 제 2 검증 신호(nWDO_L<1>)의 비정상적인 상승을 방지하기 위해 다이오드 접속된 NMOS 트랜지스터(N203 및 N204)로 구성된다. 여기서, 제 1 검증 신호(nWDO_L<0>)는 다수의 페이지 버퍼로 구성된 제 1 페이지 버퍼 그룹의 검증 신호이고, 제 2 검증 신호(nWDO_L<1>)는 다수의 페이지 버퍼로 구성된 제 2 페이지 버퍼 그룹의 검증 신호이다.
검증 인에이블 신호(CHECK_L)가 하이 레벨로 인가되면 검증 인에이블 바 신호(CHECK_Lb)는 로우 레벨로 인가된다. 그리고, 소거 검증 동작에서 모든 셀의 소 거가 정상적으로 실시되었을 경우 제 1 검증 신호(nWDO_L<0>) 및 제 2 검증 신호(nWDO_L<1>)는 플로팅된다. 이때, 검증 인에이블 신호(CHECK_L)가 하이 레벨로 인가되어 NMOS 트랜지스터(N201 및 N202)를 턴온시켜 제 1 검증 신호(nWDO_L<0>) 및 제 2 검증 신호(nWDO_L<1>)를 로우 레벨로 만든다. 따라서, NOR 게이트(210)는 하이 레벨의 검증 패스 신호(nWDO_L)를 출력한다.
상술한 바와 같이 본 발명에 의하면 메인 래치의 입력 단자의 전위에 따라 구동되어 소거 검증 신호를 출력하는 스위치와 메인 래치의 출력 단자의 전위에 따라 구동되어 프로그램 검증 신호를 출력하는 스위치를 더 포함하고, 메인 래치만을 이용하여 프로그램 검증 및 소거 검증을 실시하도록 함으로써 캐쉬 래치와 메인 래치를 이용하는 종래에 비해 검증 시간을 줄일 수 있다.

Claims (11)

  1. 비트라인 선택 신호에 따라 메모리 셀 어레이와 각각 연결된 이븐 비트라인 또는 오드 비트라인을 선택적으로 센싱 노드와 연결시키기 위한 비트라인 선택부;
    프리차지 신호에 따라 상기 센싱 노드에 소정 전압을 공급하여 상기 이븐 비트라인 또는 오드 비트라인을 프리차지시키기 위한 제 1 스위치;
    상기 센싱 노드의 전위 및 메인 래치 신호에 따라 상기 선택된 셀의 상태 데이터를 저장하기 위한 메인 레지스터;
    상기 메인 레지스터의 제 1 단자의 전위에 따라 소거 검증 신호를 출력하기 위한 제 2 스위치;
    상기 메인 레지스터의 제 2 단자의 전위에 따라 프로그램 검증 신호를 출력하기 위한 제 3 스위치;
    프로그램시 제어 신호에 따라 프로그램 데이터를 저장하기 위한 캐쉬 레지스터;
    상기 캐쉬 레지스터에 저장된 데이터를 상기 메인 레지스터에 전달하기 위한 제 4 스위치; 및
    프로그램 신호에 따라 상기 메인 레지스터에 저장된 프로그램 데이터를 이용하여 상기 선택된 메모리 셀에 프로그램하기 위한 제 5 스위치를 포함하는 페이지 버퍼.
  2. 제 1 항에 있어서, 상기 비트라인 선택부는 제 1 및 제 2 디스차지 신호에 따라 상기 이븐 비트라인 또는 오드 비트라인에 연결된 메모리 셀을 각각 디스차지하기 위한 제 1 및 제 2 NMOS 트랜지스터; 및
    제 1 및 제 2 비트라인 선택 신호에 따라 상기 이븐 비트라인 또는 오드 비트라인과 상기 노드를 각각 연결시키기 위한 제 3 및 제 4 NMOS 트랜지스터를 포함하는 페이지 버퍼.
  3. 제 1 항에 있어서, 상기 제 1 스위치는 상기 프리차지 신호에 따라 상기 센싱 노드에 전원 전압을 공급하기 위한 PMOS 트랜지스터를 포함하는 페이지 버퍼.
  4. 제 1 항에 있어서, 상기 메인 레지스터는 상기 메모리 셀 어레이의 선택된 셀의 상태에 따른 데이터를 저장하기 위한 래치;
    상기 센싱 노드의 전위에 따라 구동되는 제 1 NMOS 트랜지스터; 및
    상기 메인 래치 신호에 따라 구동되는 제 2 NMOS 트랜지스터를 포함하는 페이지 버퍼.
  5. 제 4 항에 있어서, 상기 메인 레지스터는 초기화 신호에 따라 상기 래치를 초기화시키기 위한 NMOS 트랜지스터를 더 포함하는 페이지 버퍼.
  6. 제 1 항에 있어서, 상기 제 2 스위치는 상기 메인 레지스터의 상기 제 1 단자의 전위에 따라 전원 전압 레벨 또는 플로팅 상태의 상기 소거 검증 신호를 출력하는 PMOS 트랜지스터를 포함하는 페이지 버퍼.
  7. 제 1 항에 있어서, 상기 제 3 스위치는 상기 메인 레지스터의 상기 제 2 단자의 전위에 따라 전원 전압 레벨 또는 플로팅 상태의 상기 프로그램 검증 신호를 출력하는 PMOS 트랜지스터를 포함하는 페이지 버퍼.
  8. 프로그램 또는 소거 검증을 위해 선택된 비트라인을 디스차지시킨 후 메인 래치를 초기화시키는 단계;
    선택된 비트라인을 소정 전위로 프리차지시킨 후 상기 선택된 비트라인에 연결된 셀을 이밸류에이션하는 단계;
    상기 선택된 메모리 셀의 상태에 따른 데이터를 상기 메인 래치에 저장하는 단계;
    상기 메인 래치의 제 1 단자의 전위에 따라 소거 검증 신호를 출력하는 단계; 및
    상기 메인 래치의 제 2 단자의 전위에 따라 프로그램 검증 신호를 출력하는 단계를 포함하는 플래쉬 메모리 소자의 검증 방법.
  9. 제 8 항에 있어서, 상기 셀의 상태 데이터는 상기 셀이 소거된 상태의 경우 로우 레벨을 유지하고, 상기 셀이 프로그램된 상태의 경우 하이 레벨을 유지하는 플래쉬 메모리 소자의 검증 방법.
  10. 제 8 항에 있어서, 상기 소거 검증 신호는 상기 셀이 소거된 상태의 경우 플로팅 상태를 유지하고, 상기 셀이 소거되지 않은 상태의 경우 하이 레벨을 유지하는 플래쉬 메모리 소자의 검증 방법.
  11. 제 8 항에 있어서, 상기 프로그램 검증 신호는 상기 셀이 프로그램된 상태의 경우 하이 레벨을 유지하고, 상기 셀이 프로그램되지 않은 상태의 경우 플로팅 상태를 유지하는 플래쉬 메모리 소자의 검증 방법.
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DE102005028631A DE102005028631A1 (de) 2004-11-30 2005-06-20 Seitenpuffer und Verifikationsverfahren eines Flash-Speicherbauelements unter Verwendung desselben
TW094120680A TWI269304B (en) 2004-11-30 2005-06-21 Page buffer and verify method of flash memory device using the same
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813631B1 (ko) * 2007-03-19 2008-03-14 삼성전자주식회사 읽기 성능을 향상시킬 수 있는 플래시 메모리 장치
KR100938045B1 (ko) * 2008-03-14 2010-01-21 주식회사 하이닉스반도체 불휘발성 메모리 소자의 테스트 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100634458B1 (ko) * 2005-07-04 2006-10-16 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
US7917685B2 (en) * 2006-05-04 2011-03-29 Micron Technology, Inc. Method for reading a multilevel cell in a non-volatile memory device
KR100766241B1 (ko) * 2006-05-10 2007-10-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 방법
KR100854903B1 (ko) * 2006-05-10 2008-08-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 방법
JP2008077766A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
KR100943121B1 (ko) * 2007-04-25 2010-02-18 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 프로그램 방법
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
US8180981B2 (en) 2009-05-15 2012-05-15 Oracle America, Inc. Cache coherent support for flash in a memory hierarchy
US9142268B2 (en) * 2012-01-17 2015-09-22 Qualcomm Incorporated Dual-voltage domain memory buffers, and related systems and methods
KR102015637B1 (ko) 2012-08-31 2019-08-28 삼성전자주식회사 가변 저항 메모리 장치 및 그 소거 검증 방법
KR102565904B1 (ko) * 2018-07-17 2023-08-11 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20200139496A (ko) * 2019-06-04 2020-12-14 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
JP7092915B1 (ja) * 2021-04-06 2022-06-28 ウィンボンド エレクトロニクス コーポレーション 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3202498B2 (ja) * 1994-03-15 2001-08-27 株式会社東芝 半導体記憶装置
KR100204803B1 (ko) * 1996-10-04 1999-06-15 윤종용 단일 비트셀 및 다중비트셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치
KR100223614B1 (ko) * 1996-11-12 1999-10-15 윤종용 불휘발성 반도체 메모리 장치
US7042770B2 (en) * 2001-07-23 2006-05-09 Samsung Electronics Co., Ltd. Memory devices with page buffer having dual registers and method of using the same
US6671204B2 (en) * 2001-07-23 2003-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory device with page buffer having dual registers and methods of using the same
JP2005085428A (ja) * 2003-09-11 2005-03-31 Renesas Technology Corp 不揮発性半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100813631B1 (ko) * 2007-03-19 2008-03-14 삼성전자주식회사 읽기 성능을 향상시킬 수 있는 플래시 메모리 장치
US8244968B2 (en) 2007-03-19 2012-08-14 Samsung Electronics Co., Ltd. Flash memory device capable of improving read performance
KR100938045B1 (ko) * 2008-03-14 2010-01-21 주식회사 하이닉스반도체 불휘발성 메모리 소자의 테스트 방법
US7697341B2 (en) 2008-03-14 2010-04-13 Hynix Semiconductor Inc. Method of testing a non-volatile memory device

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