JP2006155852A

JP2006155852A - ページバッファおよびこれを用いたフラッシュメモリ素子の検証方法

Info

Publication number: JP2006155852A
Application number: JP2005152126A
Authority: JP
Inventors: Gi Seok Ju; 基錫朱
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2004-11-30
Filing date: 2005-05-25
Publication date: 2006-06-15
Also published as: US7180784B2; US20060114723A1; TW200623135A; KR20060060387A; DE102005028631A1; TWI269304B; KR100642911B1

Abstract

【課題】メインラッチのみを用いてプログラム検証および消去検証を行うことが可能なページバッファおよびこれを用いたフラッシュメモリ素子の検証方法を提供。
【解決手段】デュアルレジスタ構造のページバッファにおいて、メインラッチの入力端子の電位に応じて駆動され、消去検証信号を出力するスイッチと、メインラッチの出力端子の電位に応じて駆動され、プログラム検証信号を出力するスイッチをさらに含み、メインラッチのみを用いてプログラム検証および消去検証を行うようにする。
【選択図】図１

Description

本発明は、ＮＡＮＤ型フラッシュメモリ素子に係り、特に、デュアルレジスタを有するページバッファのメインラッチのみを用いたデュアルレジスタ構造のページバッファおよびこれを用いたフラッシュメモリ素子の検証方法に関する。

電気的にプログラムと消去が可能であり、一定の周期でデータを再作成するリフレッシュ機能が不要な半導体メモリ素子の需要が増加している。そして、多くのデータを格納することが可能な大容量メモリ素子の開発のために、メモリ素子の高集積化技術に関する研究が活発に行われている。ここで、プログラムとはデータをメモリセルに書き込む動作をいい、消去とはメモリセルに書き込まれたデータを除去する動作をいう。

メモリ素子の高集積化のために複数のメモリセルが直列に接続（すなわち、隣接したセル同士がドレインまたはソースをお互い共有する構造）されて１本のストリング(string)を構成するＮＡＮＤ型フラッシュメモリ素子が開発された。ＮＡＮＤ型フラッシュメモリ素子は、ＮＯＲ型フラッシュメモリ素子とは異なり、順次情報を読み出すメモリ素子である。

このようなＮＡＮＤ型フラッシュメモリ素子のプログラムおよび消去は、ＦＮトンネリング(tunneling)方式を用いてフローティングゲートに対して電子を注入または放出しながら、メモリセルのしきい値電圧(thresholdvoltage)を制御することにより行われる。

ＮＡＮＤ型フラッシュメモリ素子は、短時間内に大容量の情報を格納しあるいは格納された情報を読み出すためにページバッファ(page buffer)を使用する。ページバッファは、入出力パッド(Input/Output PAD)から大容量のデータを受け取ってメモリセルに提供し、あるいはメモリセルのデータを格納した後出力する機能を行う。

ページバッファは、通常、データを一時格納するために単一レジストから構成したが、最近は、ＮＡＮＤ型フラッシュメモリ素子で大容量データプログラムの際にプログラムの速度を増加させるためにデュアルレジスタ(dualregister)から構成している。

デュアルレジスタ構造のページバッファを有するＮＡＮＤ型フラッシュメモリ素子は、動作中に消去を行った後、消去検証を行うためにワードラインに０Ｖの電圧を印加し、アドレスによって選択されていないイブンビットラインまたはオッドビットラインに０Ｖを印加するようになっている。消去検証のために選択されたビットラインは、一般的な読み出し動作と同様に、プリチャージ(precharge)、エバリュエーション(evaluation)、センシング(sensing)の３段階を経て消去検証を行う。

ところが、デュアルレジスタ構造のページバッファを用いたフラッシュメモリ素子の検証方法は、プログラムおよび消去検証のためには、キャッシュラッチを用いてセルの状態によるデータを格納した後、キャッシュラッチに格納されたデータをメインラッチに伝達しなければならないため、煩わしさがあった。

さらに、プログラム検証のためのＰＭＯＳトランジスタを用いて消去検証も行わなければならないから、消去検証の際にセルの状態と反対のデータが出力されるという不都合があった。

そこで、本発明の目的は、メインラッチのみを用いてプログラム検証および消去検証を行うことが可能なページバッファおよびこれを用いたフラッシュメモリ素子の検証方法を提供することにある。

本発明の他の目的は、プログラム検証と別途に消去検証を行うことが可能なページバッファおよびこれを用いたフラッシュメモリ素子の検証方法を提供することにある。

上記目的を達成するために、本発明の一実施例に係るページバッファは、ビットライン選択信号に応じて、メモリセルアレイにそれぞれ連結されたイブンビットラインまたはオッドビットラインを選択的にセンシングノードに連結させるためのビットライン選択部と、プリチャージ信号に応じて、前記センシングノードに所定の電圧を供給して前記イブンビットラインまたは前記オッドビットラインをプリチャージさせるための第１スイッチと、前記センシングノードの電位およびメインラッチ信号に応じて、前記選択されたセルの状態データを格納するためのメインレジスタと、前記メインレジスタの第１端子の電位に応じて消去検証信号を出力するための第２スイッチと、前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力するための第３スイッチと、プログラム時の制御信号に応じてプログラムデータを格納するためのキャッシュレジスタと、前記キャッシュレジスタに格納されたデータを前記メインレジスタに伝達するための第４スイッチと、プログラム信号に応じて、前記メインレジスタに格納されたプログラムデータを用いて前記選択されたメモリセルにプログラムするための第５スイッチとを含むことを特徴とする。

前記ビットライン選択部は、第１および第２ディスチャージ信号に応じて、前記イブンビットラインまたは前記オッドビットラインに連結されたメモリセルをそれぞれディスチャージするための第１および第２ＮＭＯＳトランジスタと、前記第１および第２ビットライン選択信号に応じて前記イブンビットラインまたは前記オッドビットラインと前記ノードをそれぞれ連結させるための第３および第４ＮＭＯＳトランジスタとを含む。

前記第１スイッチは、前記プリチャージ信号に応じて前記センシングノードに電源電圧を供給するためのＰＭＯＳトランジスタを含む。

前記メインレジスタは、前記メモリセルアレイの選択セルの状態によるデータを格納するためのラッチと、前記センシングノードの電位に応じて駆動される第１ＮＭＯＳトランジスタと、前記メインラッチ信号に応じて駆動される第２ＮＭＯＳトランジスタとを含む。

前記メインレジスタは、初期化信号に応じて前記ラッチを初期化させるためのＮＭＯＳトランジスタをさらに含む。

前記第２スイッチは、前記メインレジスタの前記第１端子の電位に応じて電源電圧レベルまたはフローティング状態の前記消去検証信号を出力するＰＭＯＳトランジスタを含む。

前記第３スイッチは、前記メインレジスタの前記第２端子の電位に応じて電源電圧レベルまたはフローティング状態の前記プログラム検証信号を出力するＰＭＯＳトランジスタを含む。

また、本発明の一実施例に係るページバッファを用いた検証方法は、プログラムまたは消去検証のために、選択されたビットラインをディスチャージさせた後、メインラッチを初期化させる段階と、選択されたビットラインを所定の電位にプリチャージさせた後、前記選択されたビットラインに連結されたセルをエバリュエーションする段階と、前記選択されたメモリセルの状態によるデータを前記メインラッチに格納する段階と、前記メインラッチの第１端子の電位に応じて消去検証信号を出力する段階と、前記メインラッチの第２端子の電位に応じてプログラム検証信号を出力する段階とを含むことを特徴とする。

前記セルの状態データは、前記セルが消去された状態の場合にはローレベルを維持し、前記セルがプログラムされた状態の場合にはハイレベルを維持する。

前記消去検証信号は、前記セルが消去された状態の場合にはフローティング状態を維持し、前記セルが消去されていない状態の場合にはハイレベルを維持する。

前記プログラム検証信号は、前記セルがプログラムされた状態の場合にはハイレベルを維持し、前記セルがプログラムされていない状態の場合にはプローティング状態を維持する。

本発明によれば、メインラッチの入力端子の電位に応じて駆動され、消去検証信号を出力するスイッチと、メインラッチの出力端子の電位に応じて駆動され、プログラム検証信号を出力するスイッチをさらに含み、メインラッチのみを用いてプログラム検証および消去検証を行うようにすることにより、キャッシュラッチとメインラッチを用いる従来の技術に比べて検証時間を減らすことができる。

以下、添付図面を参照して本発明の一実施例を詳細に説明する。

図１は本発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子のページバッファの構成図である。

図１に示すように、本発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子のページバッファは、プログラム動作の際に外部からプログラムデータを入力するキャッシュレジスタ(cash register)と、プログラム動作の際にキャッシュレジスタからデータの提供を受けて格納した後、ビットライン選択部２００に応じてメモリセルアレイ１００に提供し、あるいは検証動作の際にメモリセルの状態によるデータを格納するメインレジスタ(mainregister)とを含んでなる。

また、本実施形態のページバッファは、ビットライン選択部２００と、メインレジスタとの他に、第１スイッチと、第２スイッチと、第３スイッチと、キャッシュレジスタと、第４スイッチと、第５スイッチと、を含む。

ビットライン選択部２００は、ＮＭＯＳトランジスタＮ１０１およびＮ１０２（第１および第２ＮＭＯＳトランジスタ）と、ＮＭＯＳトランジスタＮ１０３およびＮ１０４（第３および第４ＮＭＯＳトランジスタ）とを含む。

ＮＭＯＳトランジスタＮ１０１およびＮ１０２は、ディスチャージ信号ＤＩＳＣＨｅおよびＤＩＳＣＨｏ（第１および第２ディスチャージ信号）に応じてそれぞれ駆動され、信号ＶＩＲＰＷＲによる電圧をイブンビットラインＢＬｅまたはオッドビットラインＢＬｏに連結されたメモリセルアレイ１００のメモリセルに印加する。ＮＭＯＳトランジスタＮ１０３およびＮ１０４は、ビットライン選択信号ＢＳＬｅおよびＢＳＬｏ（第１および第２ビットライン選択信号）に応じて駆動され、メモリセルアレイ１００の所定のビットラインＢＬｅおよびＢＬｏとページバッファを連結させる。

第１スイッチは、ＰＭＯＳトランジスタＰ１０１（第１ＰＭＯＳトランジスタ）を含む。

ＰＭＯＳトランジスタＰ１０１は、プリチャージ信号ＰＲＥＣＨｂに応じて駆動され、ノードＳ０（センシングノード）に所定の電源を供給する。

メインレジスタは、ラッチと、ＮＭＯＳトランジスタＮ１０５（第５ＮＭＯＳトランジスタ）と、ＮＭＯＳトランジスタＮ１０６（第６ＮＭＯＳトランジスタ）と、を含む。また、ＮＭＯＳトランジスタＮ１０７（第７ＮＭＯＳトランジスタ）をさらに含んでもよい。

メインラッチ１１０は、メモリセルアレイ１００の所定のセルが状態によるデータを格納し、あるいはキャッシュラッチ１２０を介して供給された外部からのデータを格納する。ＮＭＯＳトランジスタＮ１０５はノードＳ０の電位に応じて駆動され、ＮＭＯＳトランジスタＮ１０６はメインラッチ信号ＭＬＣＨに応じて駆動され、ノードＱＢｂ（入力端子：第１端子）の電位を反転させる。ＮＭＯＳトランジスタＮ１０７は、メインラッチリセット信号ＭＲＳＴに応じて駆動され、ノードＱＢ（出力端子：第２端子）を接地電位に作ってメインラッチ１１０を初期化させる。

第２スイッチは、ＰＭＯＳトランジスタＰ１０２（第２ＰＭＯＳトランジスタ）を含む。

ＰＭＯＳトランジスタＰ１０２は、ノードＱＢｂの電位に応じて駆動され、電源電圧Ｖｃｃレベルまたはフローティング状態の消去検証信号ｎＷＤ０＿ＥＲＶＥＲを出力する。

第３スイッチは、ＰＭＯＳトランジスタＰ１０３（第３ＰＭＯＳトランジスタ）を含む。

ＰＭＯＳトランジスタＰ１０３は、ノードＱＢの電位に応じて駆動され、電源電圧Ｖｃｃレベルのプログラム検証信号ｎＷＤ０＿ＰＧＭＶＥＲを出力する。

また、本実施形態のページバッファは、前記キャッシュレジスタと、前記キャッシュレジスタに格納されたデータを前記メインレジスタに伝達するための第４スイッチと、プログラム信号に応じて、前記メインレジスタに格納されたプログラムデータを用いて前記選択されたメモリセルにプログラムするための第５スイッチとを含む。

キャッシュラッチ１２０は、プログラムの際に外部から供給されたデータを格納する。ＮＭＯＳトランジスタＮ１１２はノードＳ０の電位に応じて駆動され、ＮＭＯＳトランジスタＮ１１３はキャッシュラッチ信号ＣＬＣＨに応じて駆動され、ノードＱＡの電位を反転させる。ＮＭＯＳトランジスタＮ１０８は、キャッシュレジスタセット信号ＣＳＥＴに応じて駆動され、ノードＱＡｂを接地電位に作ってキャッシュラッチ１２０を初期化させる。

ＮＭＯＳトランジスタＮ１０９およびＮ１１０は、プログラムの際に入出力パッドＹＡから入力されるデータが論理「１」の場合に活性される信号ＤＩ１に応じて駆動され、「１」データをノードＱＡに供給する。ＮＭＯＳトランジスタＮ１１１は、プログラムの際に入出力パッドＹＡから入力されるデータが論理「０」の場合に活性化される信号ｎＤＩに応じて駆動され、「０」データをノードＱＡに供給する。ＮＭＯＳトランジスタＮ１１４は、制御信号ＰＤＵＭＰに応じて駆動され、キャッシュラッチ１２０に格納されたデータをメインラッチ１１０に格納させる。

ＮＭＯＳトランジスタＮ１１５は、プログラム動作の際にプログラム信号ＰＧＭに応じて駆動され、メインラッチ１１０に格納されたプログラムされるべきデータを選択ビットラインに伝送させる。ＮＭＯＳトランジスタＮ１１６は、信号ＰＢＤ０に応じて駆動され
、ノードＱＢの電位を出力する。

次に、前記のように構成される本発明に係るページバッファを用いたプログラムおよび消去検証方法を説明する。

ディスチャージ信号ＤＩＳＣＨｅがローレベルで印加され、ディスチャージ信号ＤＩＳＣＨｏがハイレベルで印加されると、ＮＭＯＳトランジスタＮ１０１はターンオフされ、ＮＭＯＳトランジスタＮ１０２はターンオンされ、読み出し動作の際に０Ｖの電位を保つ信号ＶＩＲＰＷＲがオッドビットラインＢＬｏに供給される。したがって、イブンビットラインＢＬｅが選択され、オッドビットラインＢＬｏが選択されない。そして、メインラッチリセット信号ＭＲＳＴがハイレベルで印加され、ＮＭＯＳトランジスタＮ１０７をターンオンさせてメインラッチ１１０のノードＱＢをローレベルに初期化させる。

その後、プリチャージ信号ＰＲＥＣＨｂをローレベルで印加し、ＰＭＯＳトランジスタＰ１０１をターンオンさせてノードＳ０がハイレベルに維持されるようにする。その後、ビットライン選択信号ＢＳＬｅが第１電圧Ｖ１の電位で印加され、選択されたビットラインＢＬｅがＶ１−Ｖｔでプリチャージされるようにした後、ビットライン選択信号ＢＳＬｅがローレベルで印加されるようにしてセルをエバリュエーションさせる。

そして、前記選択されたメモリセルの状態によるデータをメインラッチ１１０に格納する。

この際、ワードラインは、全て０Ｖで印加されるようにする。そして、プリチャージ信号ＰＲＥＣＨｂをハイレベルで印加してＰＭＯＳトランジスタＰ１０１をターンオフさせた後、ビットライン選択信号ＢＳＬｅを第２電圧Ｖ２の電位で印加し、メインラッチ信号ＭＬＣＨをハイレベルで印加してＮＭＯＳトランジスタＮ１０６をターンオンさせる。

したがって、セルの状態に応じてノードＳ０の電位が変わり、これによりメインラッチ１１０のノードＱＢｂおよびノードＱＢの電位が変わる。

消去されたセルの場合、ノードＳ０はローレベルの電位を維持し、プログラムされたセルの場合、ノードＳ０はハイレベルの電位を維持する。したがって、ノードＳ０がローレベルを維持する場合、ＮＭＯＳトランジスタＮ１０５はターンオフされ、ノードＱＢｂおよびノードＱＢの電位は変わらないため、ノードＱＢはローレベルを維持する。

これに反し、ノードＳ０がハイレベルを維持する場合、ＮＭＯＳトランジスタＮ１０５はターンオンされ、この際、トランジスタＮ１０６がターンオンされるため、ノードＱＢｂの電位はローレベルになり、ノードＱＢはハイレベルになる。

すなわち、消去されたセルの場合、ノードＱＢｂはハイレベルを維持し、プログラムされたセルの場合、ノードＱＢｂはローレベルを維持する。したがって、ノードＱＢｂの電位に応じてＰＭＯＳトランジスタＰ１０２が駆動され、これにより電源電圧Ｖｃｃレベルの消去検証信号ｎＷＤ０＿ＥＲＶＥＲが出力される。

すなわち、消去検証動作で成功的に消去されたセルの場合、ノードＱＢｂがハイレベルを維持するので、ＰＭＯＳトランジスタＰ１０２がターンオフされて消去検証信号ｎＷＤ０＿ＥＲＶＥＲがフローティング状態を維持し、成功的に消去されていないセルの場合、ノードＱＢｂがローレベルを維持するので、ＰＭＯＳトランジスタＰ１０２がターンオンされてハイレベルの消去検証信号ｎＷＤ０＿ＥＲＶＥＲが出力される。このように、メインラッチ１１０のノードＱＢｂの電位に応じて消去検証信号を出力する。

一方、プログラム検証動作も前記と同様の方法で行うことができるが、ノードＱＢの電位に応じて駆動されるＰＭＯＳトランジスタＰ１０３によって電源電圧Ｖｃｃレベルのプログラム検証信号ｎＷＤ０＿ＰＧＭＶＥＲが出力され、プログラム検証動作を行うことができる。すなわち、プログラムされていないセルの場合、ノードＱＢはロー状態を維持してハイレベルのプログラム検証信号ｎＷＤ０＿ＰＧＭＶＥＲが出力され、プログラムされたセルの場合、ノードＱＢはハイ状態を維持してプログラム検証信号ｎＷＤ０＿ＰＧＭＶＥＲはフローティングされる。このように、メインラッチ１１０のノードＱＢの電位に応じてプログラム検証信号を出力する。

図２は本発明の一実施例に係る消去検証回路図である。図２を参照すると、本発明の一実施例に係る消去検証回路は、検証イネーブルバー信号ＣＨＥＣＫ＿Ｌｂに応じて第１検証信号ｎＷＤ０＿Ｌ＜０＞と第２検証信号ｎＷＤ０＿Ｌ＜１＞を論理演算するためのＮＯＲゲート２０１と、検証イネーブル信号ＣＨＥＣＫ＿Ｌに応じて第１検証信号ｎＷＤ０＿Ｌ＜０＞と第２検証信号ｎＷＤ０＿Ｌ＜１＞の電位を接地電位に調節するためのＮＭＯＳトランジスタＮ２０１およびＮ２０２と、第１検証信号ｎＷＤ０＿Ｌ＜０＞と第２検証信号ｎＷＤ０＿Ｌ＜１＞の非正常的な上昇を防止するためにダイオード接続されたＮＭＯＳトランジスタＮ２０３およびＮ２０４とから構成される。ここで、第１検証信号ｎＷＤ０＿Ｌ＜０＞は多数のページバッファからなる第１ページバッファグループの検証信号であり、第２検証信号ｎＷＤ０＿Ｌ＜１＞は多数のページバッファからなる第２ページグループの検証信号である。

検証イネーブル信号ＣＨＥＣＫ＿Ｌがハイレベルで印加されると、検証イネーブルバー信号ＣＨＥＣＫ＿Ｌｂはローレベルで印加される。そして、消去検証動作において全てのセルの消去が正常的に行われた場合、第１検証信号ｎＷＤ０＿Ｌ＜０＞および第２検証信号ｎＷＤ０＿Ｌ＜１＞はフローティングされる。

この際、検証イネーブル信号ＣＨＥＣＫ＿Ｌがハイレベルで印加され、ＮＭＯＳトランジスタＮ２０１およびＮ２０２をターンオンさせて第１検証信号ｎＷＤ０＿Ｌ＜０＞および第２検証信号ｎＷＤ０＿Ｌ＜１＞をローレベルにする。したがって、ＮＯＲゲート２１０はハイレベルの検証パス信号ｎＷＤ０＿Ｌを出力する。

本発明の一実施例に係るページバッファの回路図である。本発明の一実施例に係る検証回路図である。

符号の説明

Ｎ１０１ …ＮＭＯＳトランジスタ
Ｎ１０２ …ＮＭＯＳトランジスタ
Ｎ１０３ …ＮＭＯＳトランジスタ
Ｎ１０４ …ＮＭＯＳトランジスタ
Ｎ１０５ …ＮＭＯＳトランジスタ
Ｎ１０６ …ＮＭＯＳトランジスタ
Ｎ１０７ …ＮＭＯＳトランジスタ
Ｐ１０１ …ＰＭＯＳトランジスタ
Ｐ１０２ …ＰＭＯＳトランジスタ
Ｐ１０３ …ＰＭＯＳトランジスタ
Ｎ２０１ …ＮＭＯＳトランジスタ
Ｎ２０２ …ＮＭＯＳトランジスタ
１１０ …メインラッチ
１２０…キャッシュラッチ
２００ …ビットライン選択部

Claims

ビットライン選択信号に応じて、メモリセルアレイにそれぞれ連結されたイブンビットラインまたはオッドビットラインを選択的にセンシングノードに連結させるためのビットライン選択部と、
プリチャージ信号に応じて、前記センシングノードに所定の電圧を供給して前記イブンビットラインまたは前記オッドビットラインをプリチャージさせるための第１スイッチと、
前記センシングノードの電位およびメインラッチ信号に応じて、前記選択されたセルの状態データを格納するためのメインレジスタと、
前記メインレジスタの第１端子の電位に応じて消去検証信号を出力するための第２スイッチと、
前記メインレジスタの第２端子の電位に応じてプログラム検証信号を出力するための第３スイッチと、
プログラム時の制御信号に応じてプログラムデータを格納するためのキャッシュレジスタと、
前記キャッシュレジスタに格納されたデータを前記メインレジスタに伝達するための第４スイッチと、
プログラム信号に応じて、前記メインレジスタに格納されたプログラムデータを用いて前記選択されたメモリセルにプログラムするための第５スイッチとを含むことを特徴とするページバッファ。
前記ビットライン選択部は、
第１および第２ディスチャージ信号に応じて、前記イブンビットラインまたは前記オッドビットラインに連結されたメモリセルをそれぞれディスチャージするための第１および第２ＮＭＯＳトランジスタと、
第１および第２ビットライン選択信号に応じて前記イブンビットラインまたは前記オッドビットラインと前記ノードをそれぞれ連結させるための第３および第４ＮＭＯＳトランジスタとを含むことを特徴とする請求項１記載のページバッファ。
前記第１スイッチは、前記プリチャージ信号に応じて前記センシングノードに電源電圧を供給するための第１ＰＭＯＳトランジスタを含むことを特徴とする請求項１記載のページバッファ。
前記メインレジスタは、
前記メモリセルアレイの選択セルの状態によるデータを格納するためのラッチと、
前記センシングノードの電位に応じて駆動される第５ＮＭＯＳトランジスタと、
前記メインラッチ信号に応じて駆動される第６ＮＭＯＳトランジスタとを含むことを特徴とする請求項１記載のページバッファ。
前記メインレジスタは、初期化信号に応じて前記ラッチを初期化させるための第７ＮＭＯＳトランジスタをさらに含むことを特徴とする請求項４記載のページバッファ。
前記第２スイッチは、前記メインレジスタの前記第１端子の電位に応じて電源電圧レベルまたはフローティング状態の前記消去検証信号を出力する第２ＰＭＯＳトランジスタを含むことを特徴とする請求項１記載のページバッファ。
前記第３スイッチは、前記メインレジスタの前記第２端子の電位に応じて電源電圧レベルまたはフローティング状態の前記プログラム検証信号を出力する第３ＰＭＯＳトランジスタを含むことを特徴とする請求項１記載のページバッファ。
プログラムまたは消去検証のために選択されたビットラインをディスチャージさせた後、メインラッチを初期化させる段階と、
選択されたビットラインを所定の電位にプリチャージさせた後、前記選択されたビットラインに連結されたセルをエバリュエーションする段階と、
前記選択されたメモリセルの状態によるデータを前記メインラッチに格納する段階と、
前記メインラッチの第１端子の電位に応じて消去検証信号を出力する段階と、
前記メインラッチの第２端子の電位に応じてプログラム検証信号を出力する段階とを含むことを特徴とするフラッシュメモリ素子の検証方法。
前記セルの状態データは、前記セルが消去された状態の場合にはローレベルを維持し、前記セルがプログラムされた状態の場合にはハイレベルを維持することを特徴とする請求項８記載のフラッシュメモリ素子の検証方法。
前記消去検証信号は、前記セルが消去された状態の場合にはフローティング状態を維持し、前記セルが消去されていない状態の場合にはハイレベルを維持することを特徴とする請求項８記載のフラッシュメモリ素子の検証方法。
前記プログラム検証信号は、前記セルがプログラムされた状態の場合にはハイレベルを維持し、前記セルがプログラムされていない状態の場合にはプローティング状態を維持することを特徴とする請求項８記載のフラッシュメモリ素子の検証方法。