JP2003151291A - 不揮発性メモリ装置、そのプログラム方法及びパス／フェイルの検査方法 - Google Patents

不揮発性メモリ装置、そのプログラム方法及びパス／フェイルの検査方法

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Abstract

(57)【要約】 【課題】 データ貯蔵スピードを高め、かつコピーバッ
ク動作をより円滑に遂行することができる不揮発性メモ
リ装置を提供すること。 【解決手段】 メモリセルアレイ、Ｙ−ゲーティング回
路、およびページバッファ１２２を備える。ページバッ
ファ１２２はメモリセルアレイとＹ−ゲーティング回路
との間に連結され、一群のメモリセルの各々に対応する
デュアルレジスタを備える。デュアルレジスタは第１レ
ジスタ１７０と、それと関連した第２レジスタ１５０で
構成される。外部データはＹ−ゲーティング回路を通じ
て第１レジスタ１７０に貯蔵され、第１レジスタ１７０
から第２レジスタ１５０に移される。その後、第２レジ
スタ１５０からメモリセルにデータが伝達され、同時に
次の外部データがＹ−ゲーティング回路を通じて第１レ
ジスタ１７０に貯蔵される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置、
特に不揮発性メモリ装置に関するものであり、さらに具
体的には、デュアルレジスタを有するページバッファを
備えるフラッシュメモリ装置に関するものである。さら
に、本発明は不揮発性メモリ装置のプログラム方法及び
パス／フェイルの検査方法に関する。
【０００２】
【従来の技術】最近、半導体メモリ装置は、高集積及び
大容量が要求されており、高速に動作するシステムの支
援に用いられる。このような傾向は、不揮発性メモリ
（例えば、ＤＲＡＭ及びＳＲＡＭ）と揮発性メモリ（例
えば、フラッシュメモリ）に全て適用される。
【０００３】フラッシュメモリは、一般的に、ＮＯＲフ
ラッシュメモリ（ＮＯＲ−ｔｙｐｅｆｌａｓｈ ｍｅｍ
ｏｒｙ）とＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙ
ｐｅ ｍｅｍｏｒｙ）に区分される。前記ＮＯＲフラッ
シュメモリは、高速に少量の情報を非順次に読み出すの
に用いられる。前記ＮＡＮＤフラッシュメモリは、順次
に情報を読み出すのに用いられる。
【０００４】フラッシュメモリ装置は、メモリセルを用
いてデータを貯蔵する。メモリセルは複数のセルトラン
ジスタで構成され、各セルトランジスタは制御電極とフ
ローティングゲートとを備える。前記フラッシュメモリ
装置は絶縁膜を通じたトンネリングを用いて情報を貯蔵
するので、情報貯蔵には多少の時間が所要される。
【０００５】短時間に大容量の情報を貯蔵するために、
ＮＡＮＤフラッシュメモリは、ページバッファ回路とし
て知られたレジスタを用いる。貯蔵領域に速く貯蔵され
るように大容量のデータが外部から提供される。前記大
容量のデータは、先ず、前記レジスタに貯蔵され、以後
に、前記メモリセルに貯蔵される。
【０００６】通常のＮＡＮＤフラッシュメモリの場合
に、データのページサイズは５１２バイトを超過しな
い。ＮＡＮＤフラッシュメモリのプログラム時間（又は
情報貯蔵時間）が約２００乃至５００μｓ（Ｍｉｃｒｏ
ｓｅｃｏｎｄ）であり、１バイトのデータが１００ｎｓ
（ｎａｎｏｓｅｃｏｎｄ）の間に外部からページバッフ
ァにローディングされると仮定すれば、前記ページバッ
ファへの５１２バイトの情報のローディングには、約５
０μｓが所要される。
【０００７】図１は従来技術によるメモリ装置の特定の
例を示す図面である。また、図１は米国特許公報第５，
８３１，９００の図７の説明のために参照番号を追加し
た図面である。
【０００８】図１を参照すると、ページバッファ２０−
ｉが周辺回路によりリセットされた後に、データはデー
タラインＩＯからラッチ３０にローディングされる。ロ
ーディングされたデータは、トランジスタＱ４を通じて
（たまには、適切なプログラム命令語信号を受け取っ
て）メモリセル２−１，２−２，２−３にプログラムさ
れる。このようなプログラム方法を用いてＮＡＮＤフラ
ッシュメモリをプログラムする。
【０００９】
【発明が解決しようとする課題】しかし、このようなプ
ログラム方法は次のような限界を有する。すなわち、こ
のようなプログラム動作において、データをラッチ３０
にローディングしようとすれば、まず、ローディングさ
れたデータが以前プログラム周期で、プログラムを終了
するまで待たなければならない。上述したように、ラッ
チ３０にローディングされるデータはバイト単位（例え
ば、８ビット）で処理される。したがって、データを２
０４８バイトほどのページにローディングするために
は、長時間が所要される。これは前記レジスタの情報が
対応するメモリセルに貯蔵されるまで、前記ラッチ３０
が持続的にデータを貯蔵するからである。
【００１０】従来技術においてのまた他の問題は、コピ
ーバック（ｃｏｐｙ ｂａｃｋ）の問題である。時々、
データの第１ページから第２ページへのコピー動作を遂
行することが必要である。第１ページのメモリセルのデ
ータがトランジスタＱ７を通じて前記ラッチ回路３０に
ラッチされた後、前記コピー動作を遂行しようとすれ
ば、ラッチされたデータをトランジスタＱ４を通じて前
記第２ページにプログラムする。この場合、前記ラッチ
回路により、第２ページにコピーされたプログラムされ
たデータが反転される。すなわち、“１”が“０”にな
り、“０”が“１”になる。従来技術では、フラグセル
をメモリセルアレイに提供し、データが反転したか否か
によって、前記フラグセルの値を更新（ｕｐｄａｔｅ）
して、このような問題を解決した。
【００１１】図２は従来技術による上述の問題の特定の
例を示す図面である。また、図２は米国特許公報第５，
９９６，０４１の図８及び図９の説明のために参照符号
を追加した図面である。
【００１２】図２を参照すると、コピーバック動作が示
されている。メモリセルアレイ内の第１ページのデータ
がページバッファにローディングされる。以後に、前記
データは前記メモリセルアレイの他の位置にコピーされ
るが、反転される。右側にあるビットはフラグセルとし
て、このデータが反転されることを示す。
【００１３】従来技術はメモリ装置がどのくらい大きく
なれるのかに対する限界を有している。例えば、ページ
バッファ回路が２０４８バイトの情報を臨時的に貯蔵で
きると仮定すれば、１バイトの情報が１００ｎｓの周期
でページバッファ回路にローディングされる時、前記２
０４８バイトの情報へのローディングには約２００μｓ
が所要される。したがって、前記ローディング時間は２
００乃至５００μｓの情報貯蔵時間（またはプログラム
時間）とほぼ同様になる。その結果、ＮＡＮＤフラッシ
ュメモリの情報貯蔵の特性は前記ローディング時間によ
り深刻な影響を受けるようになる。
【００１４】ＮＡＮＤフラッシュメモリの集積度が増加
することによって、従来のフラッシュメモリと比較して
さらに大きな容量のデータを処理しなければならない。
また、データの処理において、情報貯蔵の特性が劣化さ
れないようにしなければならない。
【００１５】本発明は、このような従来技術の問題点を
解決するためのものであり、従来技術に比べてデータの
貯蔵スピードが速くて、かつコピーバック動作をさらに
便利に遂行できる不揮発性メモリ装置及びそのプログラ
ム方法を提供することを目的とする。さらに、本発明
は、不揮発性メモリ装置のパス／フェイルの検査方法を
提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明による不揮発性メ
モリ装置は、データを貯蔵するためのメモリセルのアレ
イと、一群のメモリセルに貯蔵されたデータを選択する
ためのＹ−ゲーティング回路（Ｙ−ｇａｔｉｎｇ ｃｉ
ｒｃｕｉｔ）とを備える。前記メモリセルアレイと前記
Ｙ−ゲーティング回路との間にはページバッファが接続
される。
【００１７】前記ページバッファは、前記一群のメモリ
セルの各々に対応するデュアルレジスタ（ｄｕａｌ ｒ
ｅｇｉｓｔｅｒ）を含む。前記デュアルレジスタは第１
レジスタ及びこれに関連した第２レジスタで構成され
る。前記第１及び第２レジスタは前記メモリセルアレイ
のセル及び前記Ｙ−ゲーティング回路とデータを互いに
交換するために用いられる。
【００１８】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施の形態を詳細に説明する。
【００１９】図３を参照すると、本発明によるメモリ装
置１００は不揮発性メモリ装置、より詳しくはＮＡＮＤ
フラッシュメモリであり得る。このメモリ装置１００は
データを貯蔵するためのメモリセルのアレイ１１０、ペ
ージレジスタ及び感知増幅器ブロック１２０、そして一
群のメモリセルに貯蔵されたデータを選択するためのＹ
−ゲーティング回路１３０を備える。前記メモリセルア
レイ１１０とＹ−ゲーティング回路１３０との間に前記
ページレジスタ及び感知増幅器ブロック１２０が接続さ
れる。
【００２０】前記ページレジスタ及び感知増幅器ブロッ
ク１２０はデュアルレジスタ（ｄｕａｌ ｒｅｇｉｓｔ
ｅｒ）を有するページバッファ１２２を含む。前記デュ
アルレジスタに対しては、以後、詳細に説明する。
【００２１】また、前記メモリ装置１００はＸ−バッフ
ァラッチ及びデコーダ（Ｘ−ｂｕｆｆｅｒｓ ｌａｔｈ
ｅｓ ａｎｄ ｄｅｃｏｄｅｒｓ）、Ｙ−バッファラッ
チ及びデコーダ（Ｙ−ｌａｔｃｈｅｓ ａｎｄ ｄｅｃ
ｏｄｅｒｓ）、命令語レジスタ（ｃｏｍｍａｎｄ ｒｅ
ｇｉｓｔｅｒ）、制御ロジック及び高電圧発生器（ｃｏ
ｎｔｒｏｌ ｌｏｇｉｃ ａｎｄ ｈｉｇｈ ｖｏｌｔ
ａｇｅ ｇｅｎｅｒａｔｏｒ）、そしてグローバルバッ
ファ（ｇｌｏｂａｌ ｂｕｆｆｅｒｓ）のような構成要
素をさらに含む。以後の説明を通じて知られるように、
前記構成要素は、データ、アドレス及び図示した命令語
信号を交換する。
【００２２】図４は前記メモリセルアレイ１１０配列の
一例を示す図面である。
【００２３】図４を参照すると、交互にＢＬｅ及びＢＬ
ｏで表示されたビットラインが示されている。ここで、
“ｅ”と“ｏ”は各々偶数と奇数であり得る。多数のメ
モリセルＭ１，Ｍ２，…，Ｍｍは各ビットラインに接続
される。
【００２４】一群のメモリセル（例えば、Ｍ１）は一つ
のワードライン（例えば、ＷＬ１）により制御される。
本発明の目的上、前記一群のメモリセルを一つのページ
単位と見なす。
【００２５】図５を参照すると、ページレジスタ及び感
知増幅器ブロック１２０とＹ−ゲーティング回路１３０
がさらに詳細に説明される。
【００２６】前記Ｙ−ゲーティング回路１３０は前記ペ
ージレジスタ及び感知増幅器ブロック１２０とデータラ
イン１３１との間に連結される。ビットＤ０〜Ｄ７は前
記データライン１３１によって伝達される。
【００２７】また、前記Ｙ−ゲーティング回路１３０は
二つのＮＭＯＳトランジスタ１３２，１３３で構成され
る。ＮＭＯＳトランジスタ１３２，１３３は列アドレス
（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ）情報から発生される
ＹＡ及びＹＢ信号により制御される。
【００２８】前記ページレジスタ及び感知増幅器ブロッ
ク１２０は一つのページバッファ１２２を含む。このペ
ージバッファ１２２は感知ノードＥを備える感知ライン
１２５を含む。一つ以上のビットラインが前記ページバ
ッファ１２２のノードＥに連結される。図５の例におい
て、前記ノードＥに二つのビットラインＢＬｅ，ＢＬｏ
が連結される。
【００２９】トランジスタ１４１は対応するビットライ
ンＢＬｅに連結されたソースと、信号ＶＩＲＰＷＲを提
供するノードに連結されるドレインと、ゲート制御信号
ＶＢＬｅが入力されるように連結されるゲートとを備え
る。
【００３０】トランジスタ１４２は、ビットラインＢＬ
ｏに連結されたソースと、前記信号ＶＩＲＰＷＲを提供
するノードに連結されたドレインと、ゲート制御信号Ｖ
ＢＬｏが入力されるように連結されるゲートとを備え
る。
【００３１】前記信号ＶＩＲＰＷＲを提供するノード
は、第１又は第２電源電圧に充電される。したがって、
前記トランジスタ１４１，１４２は前記ゲート制御信号
ＶＢＬｅ，ＶＢＬｏに応答して前記第１又は第２電源電
圧をビットラインＢＬ２，ＢＬｏに印加する。
【００３２】また、ＮＭＯＳトランジスタ１４３は、Ｂ
ＬＳＨＦｅ信号に応答して前記ビットラインＢＬｅを前
記ノードＥに連結する。一方、ＮＭＯＳトランジスタ１
４４はＢＬＳＨＦｏ信号に応答して前記ビットラインＢ
ＬｏをノードＥに連結する。
【００３３】したがって、前記ページバッファ１２２は
感知ライン１２５のノードＥを通じて前記ビットライン
ＢＬｅ，ＢＬｏに連結される。読み出し動作が遂行され
る間に、ＰＭＯＳトランジスタ１４８は前記感知ライン
１２５を通じて前記ビットラインＢＬｅ，ＢＬｏに電流
を提供する。前記ＰＭＯＳトランジスタ１４８は電源電
圧と感知ライン１２５との間に連結され、制御信号ＰＬ
ＯＡＤによってターンオン／ターンオフされる。
【００３４】重要なことは、前記ページバッファ１２２
が二つのレジスタ１５０，１７０を備えることである。
従来は、一つのレジスタのみを備えた。前記レジスタ１
５０，１７０は全部感知ライン１２５に連結される。
【００３５】第２レジスタ１５０はメインレジスタ１５
０として知られている。メインレジスタ１５０は二つの
ＮＭＯＳトランジスタ１５１，１５２と、二つのインバ
ータ１５３，１５４と、ＰＭＯＳトランジスタ１５５と
を含む。データはインバータ１５３，１５３で構成され
るメインラッチ１５６に貯蔵される。前記ＰＭＯＳトラ
ンジスタ１５５はメインラッチ１５６用プリチャージ回
路１５７を構成する。
【００３６】第１レジスタ１７０を補助レジスタ１７０
ともいう。補助レジスタ１７０は二つのＮＭＯＳトラン
ジスタ１７１，１７２と、二つのインバータ１７３，１
７４と、ＰＭＯＳトランジスタ１７５とを含む。データ
はインバータ１７３，１７４で構成された補助ラッチ１
７６に貯蔵される。前記ＰＭＯＳトランジスタ１７５は
補助ラッチ１７６用プリチャージ回路１７７を構成す
る。
【００３７】本発明による前記ページバッファ１２２の
デュアルレジスタ（前記二つのレジスタ１５０，１７０
で構成される）は多くの長所を有する。ページバッファ
回路のサイズを増加させるとして知られた機能が従来技
術に比べてよく遂行される。
【００３８】前記二つのページバッファレジスタ１５
０，１７０、メモリセルアレイ１１０、及びＹ−ゲーテ
ィング回路１３０の間でデータが円滑に交換されるよう
に制御する構造が追加的に設けられる。
【００３９】制御信号ＰＤＵＭＰにより制御されるＮＭ
ＯＳトランジスタ１８１がターンオンされて補助レジス
タ１７０とメインレジスタ１５０との間でデータが伝達
される。または、前記ＮＭＯＳトランジスタ１８１がタ
ーンオフされて前記補助レジスタ１７０と前記メインレ
ジスタ１５０が電気的に絶縁される。この時、前記デー
タは感知ライン１２５を通じて伝達される。ＮＭＯＳト
ランジスタ１８１は絶縁スイッチとしても知られてい
る。
【００４０】ＮＭＯＳトランジスタ１８２，１８３は外
部から入力された信号ＤＩ，ｎＤｉに応答して前記補助
レジスタ１７０への情報の貯蔵に各々用いられる。
【００４１】ＮＭＯＳトランジスタ１８４はプログラム
される情報が前記メインレジスタ１５０からビットライ
ンＢＬｅ，ＢＬｏのうち、選択されたいずれか一つに伝
達される時、前記メインレジスタ１５０を前記選択され
た一つのビットラインに／から連結／遮断する。
【００４２】ＮＭＯＳトランジスタ１８５は制御信号Ｐ
ＢＤＯにより制御される。選択された周期の間、前記Ｎ
ＭＯＳトランジスタ１８５は選択されたビットラインを
通じて読み出された情報をページバッファ１２２の外部
に出力する。
【００４３】トランジスタ１８６はプログラム状態を検
査するために準備され、プログラムパス／フェイル情報
（ｐｒｏｇｒａｍ ｐａｓｓ／ｆａｉｌ ｉｎｆｏｒｍ
ａｔｉｏｎ）をメインレジスタ１５０のノードＢに提供
する。
【００４４】次に、本発明による半導体メモリ装置の使
用方法に対して詳細に説明する。
【００４５】図６乃至図８及び図４を参照して本発明に
よるプログラム方法を説明する。この時、“プログラミ
ング（ｐｒｏｇｒａｍｍｉｎｇ）”というのは、メモリ
装置の外部からその装置のメモリセルにデータが入力さ
れることを意味する。
【００４６】図６は本発明によるプログラム方法の順序
図６００を示す図面である。この順序図６００に基づい
たプログラム方法は、図３に示したメモリ装置１００に
よっても実行することができる。
【００４７】段階６１０において、第１外部データはＹ
−ゲーティング回路１３０を通じてページバッファ１２
２に伝達される。この時、前記データは一つ又は多数の
データで構成されたり、ページ全体のデータで構成され
たりすることができる。
【００４８】段階６２０において、前記第１データはペ
ージバッファ１２２の第１レジスタに貯蔵される。この
時、前記第１レジスタは補助レジスタ１７０であり得
る。
【００４９】選択段階である段階６３０において、スイ
ッチ回路が活性化されて前記第１レジスタを第２レジス
タに連結させる。この時、前記第２レジスタはメインレ
ジスタ１５０であり得る。前記スイッチ回路はＮＭＯＳ
トランジスタ１８１であり得り、制御信号ＰＤＵＭＰに
より制御される。
【００５０】段階６４０において、前記第１レジスタに
貯蔵された前記第１データが前記第２レジスタに貯蔵さ
れる。
【００５１】段階６５０において、前記スイッチ回路が
活性化されて前記第１レジスタを第２レジスタから絶縁
させる。
【００５２】段階６６０において、前記第２レジスタに
貯蔵された前記第１データがメモリセルアレイ１１０の
セルに貯蔵される。すなわち、プログラムされる。同時
に、第２外部データが前記第１入力レジスタに入力され
て貯蔵される。したがって、情報ローディング時間を増
加させずに、情報貯蔵動作を遂行することができる。
【００５３】図３で説明した実施形態において、段階６
６０で第１及び第２データを同時に貯蔵させることがで
きることは、前記第１レジスタが前記第２レジスタから
絶縁されているからである。もちろん、他の方法でも可
能である。
【００５４】図７と図８を参照して本発明によるプログ
ラム方法をさらに詳細に説明する。図７は図５の回路に
印加される命令語信号を示し、横軸は９個の時間区間
（ｔｉｍｅ ｓｅｇｍｅｎｔｓ；１，２，…，９）に分
けられる。
【００５５】図８は図７の命令語信号を印加することに
よって、図５の回路でデータがどのように伝達されるの
かを示す図面である。この図８は図７の各時間区間を用
いて図７によって説明される。
【００５６】先ず、時間区間１において、データライン
１３１に電源電圧が印加され、トランジスタ１７５はＰ
ＢＳＥＴ信号によりターンオンされる。これを第１ペー
ジバッファに対するページバッファ設定（ｐａｇｅ ｂ
ｕｆｆｅｒ ｓｅｔｔｉｎｇ）という。
【００５７】時間区間２において、補助ラッチ１７６の
ノードＤはハイレベルであり、ＮＭＯＳトランジスタ１
３２，１３３はＹＡ及びＹＢ信号によりターンオンされ
る。したがって、ＤＩ及びｎＤＩ信号の位相によってデ
ータラインのデータ“０”又は“１”が補助ラッチ１７
６に貯蔵される。これを第１ページのデータローディン
グといい、概ね上述の段階６１０に該当する。
【００５８】時間区間３において、制御信号ＰＤＵＭＰ
がハイレベルに遷移されて、前記補助レジスタ１７０か
ら感知ライン１２５に前記貯蔵されたデータが伝達され
る。前記データをメインレジスタ１５０に伝達する前
に、前記感知ライン１２５とラッチ１５６のノードＡは
トランジスタ１４８，１５５により各々プリチャージさ
れる。
【００５９】時間区間４において、信号はローレベル
（ロジック“０”）を有する。これをＨＶイネーブルと
いう。
【００６０】時間区間５において、ビットラインＢＬ
ｅ，ＢＬｏのうち、いずれか一つがプリチャージされて
設定される。
【００６１】時間区間６と７において、上述した段階６
６０に該当する二つの動作が同時に遂行される。すなわ
ち、ＢＬＳＬＴ信号を活性化してメインレジスタ１５０
から選択されたビットラインＢＬｅにプログラムされる
データが伝達され、伝達されたデータはさらにメモリセ
ルに伝達される。また、プログラムされる次のデータが
メモリ装置の外部から前記補助レジスタ１７０に貯蔵
（ローディング）される。
【００６２】一般的に、プログラム動作はページ単位で
遂行され、データローディング動作はバイト単位で遂行
される。データローディングはデータが前記データライ
ンから前記補助レジスタ１７０に伝達されることを意味
し、プログラム動作はデータが前記メインレジスタ１５
０から前記メモリセルアレイ１１０のメモリセルに伝達
されることを意味する。上述したように、ページ単位は
複数のメモリセルが一つのワードラインにより連結さ
れ、制御されることを意味する。
【００６３】前記二つの動作が同時に遂行されるので、
大きな容量のデータでもデータ貯蔵の特性が維持され
る。したがって、補助レジスタ１７０を備えたページバ
ッファ回路を実現して前記ページバッファ回路のサイズ
をかなり増加させることができる。
【００６４】時間区間８では読み出し動作を判別し、時
間区間９では、次のローディング／プログラム動作の間
に前記ビットラインが再びプリチャージされる。
【００６５】図９と図１０を参照して図３のメモリ装置
の読み出し動作をさらに詳細に説明する。アレイ１１０
のメモリセルのうち、一つのセルからデータが読み出さ
れ、読み出されるメモリセルのゲート制御信号が適切な
電圧をワードラインに印加することと仮定する。
【００６６】図９は図５の回路に印加される命令語信号
を示し、横軸は６個の時間区間（ｔｉｍｅ ｓｅｇｍｅ
ｔｎｓ：１，２，…，６）に区分される。
【００６７】図１０は図９の命令語信号によってデータ
が図５の回路でどのように伝達されるのかを示す図面で
ある。この図１０は図９の各時間区間を用いて図９によ
って説明される。
【００６８】簡単に言えば、補助レジスタ１７０を回避
してメインレジスタ１５０を通じてデータが直接読み出
される。これにより、前記補助レジスタ１７０はデータ
読み出しを妨害せず、上述したように、データのローデ
ィングとプログラミングを容易にする。
【００６９】安定的な読み出し動作のため、ＶＩＲＰＷ
Ｒ信号をローレベル（ロジック“０”）に遷移し、制御
信号ＶＢＬｅ，ＶＢＬｏをハイレベルに活性化させるこ
とによって、先ず、前記ビットラインＢＬｅ，ＢＬｏが
ＮＭＯＳトランジスタ１４１，１４２を通じて放電され
る（時間区間１）。
【００７０】同時にＰＢＲＳＴ信号がハイレベルからロ
ーレベルに遷移されるので、前記メインレジスタ１５０
が所定の状態（すなわち、ハイレベル）に設定される。
【００７１】以後、ＰＬＯＡＤ信号がローレベルに遷移
されるので、ＰＭＯＳロードトランジスタ１４８がター
ンオンされる。ＮＭＯＳトランジスタ１４３の制御信号
ＢＬＳＨＦｅはビットラインプリチャージ電圧と前記Ｎ
ＭＯＳトランジスタ１４３のしきい値電圧を加えた電圧
を有するように遷移される。適切な電圧を有するビット
ラインＢＬｅがプリチャージされた後に、前記ＢＬＳＨ
Ｆｅ信号は接地電圧のローレベルに遷移される。（時間
区間２）
【００７２】前記ビットラインのプリチャージされた電
圧は選択されたメモリセルのロジック状態により変わ
る。例えば、前記選択されたメモリセルがオフセルであ
る場合、前記ビットラインのプリチャージされた電圧は
そのままに維持される。しかし、前記選択されたメモリ
セルがオンセルである場合、前記ビットラインのプリチ
ャージされた電圧は低くなる（時間区間３）。
【００７３】前記ＢＬＳＨＦｅ信号の電圧が前記プリチ
ャージ電圧と上述したＢＬＳＨＦｅ信号レベルの中間電
圧に変われば、前記選択されたメモリセルがオフセルで
ある時、前記ＮＭＯＳトランジスタ１４３を遮断するこ
とによって、感知ライン１２５上の電圧は電源電圧に維
持される。しかし、前記ＢＬＳＨＦｅ信号の電圧が変わ
らなければ、前記感知ライン１２５上の電圧はビットラ
インＢＬｅ信号に従って低くなる（又は、前記ビットラ
インＢＬｅに同期される）。前記ＢＬＳＨＦｅ信号が接
地電圧のロ−レベルに遷移される中間地点で、前記ＰＬ
ＯＡＤ信号は前記電源電圧に変わる。
【００７４】以後に、ＮＭＯＳトランジスタ１５２のゲ
ート制御信号は前記電源電圧のハイレベルに遷移され、
ＮＭＯＳトランジスタ１５１は感知ライン１２５のロジ
ック状態によってターンオン、又はターンオフされる。
その結果、前記感知ライン１２５のロジック状態が前記
メインレジスタ１５０に貯蔵される（時間区間４）。
【００７５】前記メインレジスタ１５０に貯蔵されたデ
ータは制御信号ＰＢＤＯにより制御されるＮＭＯＳトラ
ンジスタ１８５を通じて、さらにはＹ−ゲーティング回
路１３０を通じて、データライン１３１に伝達される
（時間区間６）。
【００７６】以下、本発明によるコピーバック（ｃｏｐ
ｙ ｂａｃｋ）方法が説明される。読み出し動作を遂行
する間に、第１アドレスでのメモリセルの第1ページか
ら第２アドレスでのメモリセルの第２ページにデータを
コピーするページコピー動作（ｐａｇｅ ｃｏｐｙ ｏ
ｐｅｒａｔｉｏｎ）を遂行する必要がある。
【００７７】図１１は本発明によるコピーバック動作の
順序図１１００を示す図面である。この順序図１１００
に基づいたコピーバック方法は、図３のメモリ装置によ
っても実現することができる。
【００７８】段階１１００で、補助レジスタ１７０にデ
ータを読み出すことによって、第１セルのデータがペー
ジバッファの第１レジスタに貯蔵される。この時、デー
タ読み出し動作は、上述したように、行われる。
【００７９】段階１１２０において、前記補助レジスタ
１７０とメインレジスタ１５０との間で前記読み出され
たデータを伝達することによって、前記第１レジスタに
貯蔵されたデータはページバッファの第２レジスタに貯
蔵される。このような伝達過程は、前記第１レジスタを
第２レジスタに連結するスイッチを活性化させる過程を
含む。
【００８０】段階１１３０において、前記第２レジスタ
のデータはメモリセルアレイの第２セルに貯蔵される。
上述したように、この時の貯蔵動作はプログラム動作と
同一に遂行される。
【００８１】図１２と図１３を参照して、図３のメモリ
装置のコピーバック動作をさらに詳細に説明する。デー
タはアレイ１１０の最初のメモリセルからページバッフ
ァ１２２に読み出され、再び、他のセルにコピーバック
されることと仮定する。
【００８２】図１２は図５の回路に印加される命令語信
号を示しており、横軸は１１個の時間区間（１，２，
…，１１）に分けられる。
【００８３】先ず、データがセルからページバッファに
読み出される。メインレジスタ１５０に代えて補助レジ
スタ１７０にデータが読み出されることを除いては、初
めの４個の時間区間１、２、３、４の信号命令語は図１
０のそれらと同一であることは自明である。
【００８４】図１３は前記ページバッファに読み出され
たデータを示す図面である。ここに図示した空いている
空間は貯蔵されたデータの極性（反転の可否）を示す指
示ビット（ｉｎｄｉｃａｔｏｒ ｂｉｔ）が追加的に要
求される図２の従来技術に該当する。
【００８５】再び、図１２を参照すると、時間区間５と
６の間に、前記補助レジスタ１７０から前記ページバッ
ファのメインレジスタ１５０にデータが伝達される。
【００８６】時間区間７、８、９、１０、１１の間に、
前記メインレジスタ１５０からメモリの他のセルにデー
タがプログラムされる。時間区間５〜１１の間の前記信
号命令語は、図８のそれと同一であることは自明であ
る。
【００８７】図１４は再プログラムされたデータを示す
図面である。前記最初のセルに如何に貯蔵されるのかに
かかわらず、前記データは反転されずに、本発明による
他のセルに貯蔵されることは自明である。したがって、
図２の指示ビットを含む必要がなくて、空間をさらに減
らすことができる。
【００８８】以下、本発明による消去動作を説明する。
一般的に、消去動作はデータを消去することを意味す
る。フラッシュメモリにおいて、高電圧がメモリセルに
印加されることによって、しきい値電圧は−１Ｖと−３
Ｖとの間の電圧になる。レジスタのデータは消去され
る。
【００８９】図１５は本発明による他の実施形態による
消去動作後の判別読み出し動作（ｖｅｒｉｆｙ ｒｅａ
ｄ ｏｐｅｒａｔｉｏｎ）の順序図１５００である。こ
の順序図１５００に基づいた方法は図３のメモリ装置に
よっても実行することができる。
【００９０】段階１５１０において、第１メモリセルの
データはページバッファの第１レジスタを通じて伝達さ
れる。
【００９１】段階１５２０において、前記ページバッフ
ァの第１レジスタに貯蔵されたデータは第２レジスタに
より伝達される。
【００９２】選択段階である段階１５３０において、前
記メモリセルの状態がパス（ｐａｓｓ）であるか、又は
フェイル（ｆａｉｌ）であるかを判別するため、前記第
１レジスタに貯蔵されたデータがトランジスタ１８６に
より検査される。
【００９３】図１６と図１７を参照して図３のメモリ装
置での消去動作を説明する。図１６は図５の回路に印加
される命令語信号を示す図面であり、横軸は７個の時間
区間（ｔｉｍｅ ｓｅｇｍｅｎｔｓ：１，２，…，７）
に区分される。
【００９４】図１７は図１６の命令語信号を印加するこ
とによって、図５の回路でデータがどのように消去され
るのかを示す図面である。この図１７は図１６の各時間
区間を用いて図１６によって説明される。
【００９５】時間区間１と時間区間２では、消去実行命
令語が入力される。時間区間３では、ビットラインＢＬ
ｅ，ＢＬｏが放電のために接地される。時間区間４で
は、第１セルに対する判別読み出し動作が遂行される。
時間区間５では、第２セルに対する判別読み出し動作が
遂行される。
【００９６】時間区間６では、データが第１レジスタを
通じて伝達される。前記データはメモリセルのデータ及
びページバッファのメインレジスタ１５０と補助レジス
タ１７０からのデータとを含む。
【００９７】本発明はページのサイズが増加しても、メ
モリのプログラム時間（又は情報貯蔵時間）が少ししか
変わらなかったり、全然変わらない長所を有する。ま
た、前記ページのサイズの増加に比例して、ページバッ
ファ回路に情報をローディングする時間も増加する。
【００９８】図１８、図１９、図２０、図２１を参照し
て、メモリに貯蔵された大容量のデータを調節する例を
説明する。また、本発明の効率性も共に説明する。
【００９９】図１８は互いに異なる二つ（すなわち、Ａ
とＢ）の容量を有するメモリ装置において、その容量が
どのように計算されるのかを示す図面である。
【０１００】三次元ボックスは、メモリ装置の全体容量
を示し、各々多数のページ（ａ ｓｔａｃｋ ｏｆ ｐ
ａｇｅｓ）を有する多数のブロックと見なすことができ
る。
【０１０１】各ページ（及び各ブロック）は１バイトの
幅を有し、１バイトは８ビット、すなわち、Ｉ／００〜
１／０７のようである。
【０１０２】Ａの場合において、一つのページは（５１
２＋１６）５２８バイトの長さを有する。ブロックが各
々３２個のページからなり、メモリ装置が２０４８個の
ブロックで構成されると仮定すれば、そのメモリ装置の
容量は２６４メガビットになる。
【０１０３】Ｂの場合において、一つのページは（２０
４８＋６４）２１１２バイトの長さを有する。ブロック
が各々６４個のページからなり、メモリ装置が１０２４
個のブロックで構成されると仮定すれば、そのメモリ装
置の容量は１ギガビットになる。
【０１０４】図１９は図１８のＡとＢの場合のメモリ装
置を含むメモリ装置に対する多様な設計選択を示す図面
である。
【０１０５】図２０はデータのページを連続的に“偶
数”と“奇数”と指定して一つのブロックが３２個のペ
ージ（例えば、図１８のＡメモリ装置）から６４個のペ
ージ（例えば、図１８のＢメモリ装置）でどのように再
構成することができるのかを示す図面である。
【０１０６】本発明によると、従来技術より速いローデ
ィング時間が得られる。これを、例を挙げて説明する。 Ｔ１＝１バイトローディング時間＝０．１μｓ Ｆ２＝一つのページ（５２８バイトである場合と２１１
２バイトである場合） Ｔ３＝プログラム時間＝２００μｓ Ｆ４＝一つのブロック（ここでは３２個のページ）
【０１０７】従来技術による一連のデータローディング
とプログラミングに所要される時間は次の式１の通りで
ある。 総所要時間（従来技術）＝｛（Ｔ１×Ｆ２）＋Ｔ３｝×Ｆ４ …（１）
【０１０８】前記式１によると、５２８バイトのメモリ
装置は８０８９．６μｓが所要され、２１１２バイトの
メモリ装置は１３１５８．４μｓが所要される。したが
って、短時間内に大容量の情報をページバッファに貯蔵
することは不可能である（情報貯蔵の特性が劣化す
る）。
【０１０９】図２１を参照すると、本発明によると、デ
ータがさらに効果的にローディングされ、プログラムさ
れる。この時、総所要時間は次の式２通りである。 総所要時間（本発明）＝（Ｔ１×Ｆ２）＋（Ｔ３×Ｆ４） …（２）
【０１１０】前記式２によると、２１１２バイトのメモ
リ装置は６６１２．２μｓが所要される。このような所
要時間は前記式１での所要時間の約半分に該当する。こ
れは大容量（例えば、２０４８バイト以上）のページバ
ッファ回路を用いることができることを意味する。
【０１１１】
【発明の効果】本発明によるメモリ装置は、メインレジ
スタと補助レジスタで構成されるデュアルレジスタを備
える。したがって、データ貯蔵スピードを高め、かつコ
ピーバック（ｃｏｐｙｂａｃｋ）動作をより円滑に遂行
することができる。結果的に、メモリ装置の性能が向上
する。
【図面の簡単な説明】
【図１】従来技術によるページバッファを備えるメモリ
装置を示す図。
【図２】従来技術によるコピーバック動作及びフラグビ
ットを示す図。
【図３】本発明の実施形態による半導体メモリ装置を示
すブロック図。
【図４】図３に示したメモリのアレイスキームを示す
図。
【図５】図３に示したメモリのページレジスタ及びＹ−
ゲーティング回路を示す詳細回路図。
【図６】本発明の実施形態によるプログラム方法を示す
順序図。
【図７】図６のプログラム方法を遂行するための信号命
令語のタイミング図。
【図８】図７の信号命令語が印加されるときの、図５に
示した回路でのデータの流れを示す図。
【図９】図３に示したメモリ装置での読み出し方法を遂
行するための信号命令語のタイミング図。
【図１０】図９の信号命令語が印加されるときの、図５
に示した回路でのデータの流れを示す図。
【図１１】本発明の実施形態によるコピーバック方法を
示す順序図。
【図１２】図３に示したメモリ装置において、本発明の
実施形態によるコピーバック動作を遂行するための信号
命令語のタイミング図。
【図１３】図１２に示した第１領域の信号命令語によっ
てメモリセルからページバッファに伝達されるデータを
示す図。
【図１４】図１２に示した第２領域の信号命令語によっ
てメモリセルからページバッファに伝達されるデータを
示す図。
【図１５】本発明の実施形態による消去動作を示す順序
図。
【図１６】図３に示したメモリ装置で消去動作を遂行す
るための信号命令語のタイミング図。
【図１７】図１６の信号命令語が印加されるときの、図
５に示した回路でのデータの流れを示す図。
【図１８】二つのメモリ装置設計において、メモリのサ
イズがどのように計算されるのかを示す図。
【図１９】図１８の二つの設計を含み、メモリ装置に対
する多様な設計選択を示す図。
【図２０】一つのブロックの配列を示すブロック図。
【図２１】さらに大きい容量を有するための本発明によ
るデータローディング方法の時間順序を示す図。
【符号の説明】
１１０ メモリセルアレイ １２０ ページレジスタ及び感知増幅器ブロック １２２ ページバッファ １５０，１７０ レジスタ １３０ Ｙ−ゲーティング回路 １３１ データライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６０１Ｚ Ｇ０１Ｒ 31/28 Ｂ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 データを貯蔵するメモリセルのアレイ
    と、 一群のメモリセルに貯蔵されたデータを選択するＹ−ゲ
    ーティング回路と、 感知ノードを通じて前記メモリセルアレイと前記Ｙ−ゲ
    ーティング回路との間に連結され、前記一群のメモリセ
    ルの各々に対応する第１レジスタ及びこれに関連した第
    ２レジスタを含むページバッファとを具備し、 前記感知ノードは前記第１及び第２レジスタに共通に連
    結され、前記第２レジスタはメモリセルに対するデータ
    の書き込みに用いられ、前記第１レジスタは同時に前記
    Ｙ−ゲーティング回路を通じて外部データの貯蔵のため
    に用いられることを特徴とする不揮発性メモリ装置。
  2. 【請求項２】 前記第１レジスタと前記第２レジスタを
    選択的に絶縁させるための絶縁スイッチをさらに含むこ
    とを特徴とする請求項１に記載の不揮発性メモリ装置。
  3. 【請求項３】 前記第１及び第２レジスタは各々前記デ
    ータを貯蔵するラッチと、 このラッチをプリチャージするためのプリチャージ回路
    とを含むことを特徴とする請求項１に記載の不揮発性メ
    モリ装置。
  4. 【請求項４】 前記ラッチを前記Ｙ−ゲーティング回路
    に連結するためのトランジスタをさらに含むことを特徴
    とする請求項３に記載の不揮発性メモリ装置。
  5. 【請求項５】 前記メモリセルアレイと前記ページバッ
    ファとの間にデータを伝達するための複数のビットライ
    ンをさらに含み、このビットラインのうち二つのビット
    ラインは前記ページバッファの感知ノードで終わること
    を特徴とする請求項１に記載の不揮発性メモリ装置。
  6. 【請求項６】 前記第１レジスタは前記感知ノードを通
    じて第２レジスタにデータを伝達するために用いられる
    ことを特徴とする請求項５に記載の不揮発性メモリ装
    置。
  7. 【請求項７】 前記感知ノードを前記ラッチに選択的に
    連結するためのトランジスタをさらに含むことを特徴と
    する請求項４に記載の不揮発性メモリ装置。
  8. 【請求項８】 Ｙ−ゲーティング回路を通じて第１外部
    データを伝達する段階と、 前記第１データをページバッファの第１レジスタに貯蔵
    する段階と、 前記第１データを感知ノードを通じて前記ページバッフ
    ァの第２レジスタに貯蔵する段階と、 前記第１データを前記感知ノードを通じてメモリセルア
    レイの第１セルに貯蔵する段階とを含むことを特徴とす
    る不揮発性メモリ装置のプログラム方法。
  9. 【請求項９】 前記第１外部データは、ページ全体のデ
    ータであることを特徴とする請求項８に記載の不揮発性
    メモリ装置のプログラム方法。
  10. 【請求項１０】 前記第１データを前記第２レジスタに
    貯蔵する段階以前に、前記第１レジスタと前記第２レジ
    スタを連結するための絶縁スイッチを活性化する段階を
    さらに含むことを特徴とする請求項８に記載の不揮発性
    メモリ装置のプログラム方法。
  11. 【請求項１１】 前記Ｙ−ゲーティング回路により前記
    第１外部データがバイト単位で伝達されることを特徴と
    する請求項８に記載の不揮発性メモリ装置のプログラム
    方法。
  12. 【請求項１２】 前記バイト単位は８ビットであること
    を特徴とする請求項１１に記載の不揮発性メモリ装置の
    プログラム方法。
  13. 【請求項１３】 前記第１データはページバッファの第
    １レジスタから同ページバッファの第２レジスタにペー
    ジ単位で貯蔵されることを特徴とする請求項８に記載の
    不揮発性メモリ装置のプログラム方法。
  14. 【請求項１４】 前記第１データは前記第２レジスタか
    らメモリセルの第１セルにページ単位で貯蔵されること
    を特徴とする請求項８に記載の不揮発性メモリ装置のプ
    ログラム方法。
  15. 【請求項１５】 前記第１データを前記第１セルに貯蔵
    すると同時に、第２外部データが入力されて前記第１レ
    ジスタに貯蔵される段階をさらに含むことを特徴とする
    請求項８に記載の不揮発性メモリ装置のプログラム方
    法。
  16. 【請求項１６】 前記第１レジスタと前記第２レジスタ
    を絶縁するための絶縁スイッチを活性化する段階をさら
    に含むことを特徴とする請求項１５に記載の不揮発性メ
    モリ装置のプログラム方法。
  17. 【請求項１７】 前記第２データを前記メモリセルアレ
    イの第２セルに貯蔵する段階をさらに含み、前記第１セ
    ルは第１ビットラインを通じて前記第１レジスタに連結
    され、前記第２セルは第２ビットラインを通じて前記第
    １レジスタに連結されることを特徴とする請求項１５に
    記載の不揮発性メモリ装置のプログラム方法。
  18. 【請求項１８】 メモリセルアレイの第１セルのデータ
    をページバッファの第１レジスタに貯蔵する段階と、 前記データを前記ページバッファの第２レジスタに貯蔵
    する段階と、 前記データを前記メモリセルアレイの第２セルに貯蔵す
    る段階とを含むことを特徴とする不揮発性メモリ装置の
    プログラム方法。
  19. 【請求項１９】 前記第１レジスタ及び前記第２レジス
    タが連結されるように絶縁スイッチを活性化させる段階
    をさらに含むことを特徴とする請求項１８に記載の不揮
    発性メモリ装置のプログラム方法。
  20. 【請求項２０】 前記データは第１メモリセルにどのよ
    うに貯蔵されるのかにかかわらず、反転されずに、前記
    第２メモリセルに貯蔵されることを特徴とする請求項１
    ８に記載の不揮発性メモリ装置のプログラム方法。
  21. 【請求項２１】 感知ノードを通じて第１メモリセルの
    データをページバッファ回路の第１レジスタに伝達する
    段階と、 前記感知ノードを通じて前記ページバッファ回路の第２
    レジスタに貯蔵されたデータを前記第１レジスタに伝達
    する段階と、 前記第２レジスタに貯蔵されたデータを検査する段階と
    を含むことを特徴とする不揮発性メモリ装置のパス／フ
    ェイルの検査方法。
  22. 【請求項２２】 前記第１レジスタと前記第２レジスタ
    が連結されるように絶縁スイッチを活性化させる段階を
    さらに含むことを特徴とする請求項２１に記載の不揮発
    性メモリ装置のパス／フェイルの検査方法。
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