KR19990074594A

KR19990074594A - 반도체 메모리 장치 및 그 장치의 패스/페일 검사 방법

Info

Publication number: KR19990074594A
Application number: KR1019980008284A
Authority: KR
Inventors: 염진선
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-03-12
Filing date: 1998-03-12
Publication date: 1999-10-05

Abstract

여기에 개시된 반도체 메모리 장치는 프로그램 모드 및 프로그램 검증 모드 구간을 정의하는 기입 오실레이터를 포함한다. 반도체 메모리 장치는 복수 개의 셀들을 구비하는 메모리 셀 어레이와, 프로그램, 프로그램 검증, 프로그램 패스/페일 체크 구간을 정의하기 위한 신호를 발생하는 기입 오실레이터와, 칼럼 어드레스를 발생하는 칼럼 어드레스 발생 회로와, 선택된 비트 라인에 대응하는 셀의 데이터를 감지하는 페이지 버퍼와; 프로그램 모드 동안, 셀의 데이터의 패스 및 페일을 나타내는 플래그를 저장하고, 프로그램 패스/페일 체크 모드 동안 프로그램이 수행되지 않았음을 알리는 상기 플래그 신호를 발생하는 패스/페일 플래그 발생 회로를 포함한다.

Description

반도체 메모리 장치 및 그 장치의 패스/페일 검사 방법(SEMICONDUCTOR MEMORY DEVICE AND PASS/FAIL CHECK METHOD OF THE SAME)

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 프로그램 및 프로그램 패스/페일 검사를 위한 반도체 메모리 장치에 관한 것이다.

최근 들어 데이터를 전기적으로 쓰고 지울 수 있으면서도 리프레시 기능이 필요 없는 반도체 메모리 장치에 대한 수요가 급증하고 있다. 이에 따라 많은 양의 데이터를 치환 및 저장할 수 있는 메모리 소자 개발을 위해 셀의 고집적화를 위해 많은 노력을 기울이고 있다. 그 결과 개발된 것이 낸드 플래쉬(NAND flash)로서, N개의 셀들이 직렬로 연결된 스트링(string)을 포함하고, 두 개의 스트링이 한 개의 콘택(contact)을 공유하고 있다. 상기 메모리 소자는 소거(erase) 및 프로그램(program)이 F-N 터널링(Fowler-Nordheim-Tunneling)을 통해 플로팅 게이트(floating gate)로 전자를 주입하거나 방출하면서 셀의 드레솔드 전압(threshold voltage)이 제어되면서 이루어진다.

소거된 셀은 플로팅 게이트로부터 전자가 방출되어 음(negative)의 드레솔드 전압을 갖게 되고, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 드레솔드 전압을 갖게 된다. 상기 낸드 셀은 한 스트링 내에 하나의 셀에 과도하게 프로그램이 수행되면, 즉 드레솔드 전압이 과도하게 상승하면 셀에 흐르는 전류의 양이 제어되어 오동작을 유발시킨다.

도 1은 반도체 메모리 장치의 구성을 개략적으로 보여주는 블록도로서, 프로그램이 수행되고 난 뒤 셀들의 드레솔드 전압이 적정레벨을 유지하고 있는지를 판단하는 검증을 수행한다. 상기 프로그램 검증 모드에서, 프로그램이 수행된 셀에 대해 페이지 버퍼 (120)의 래치 회로는 VCC를 저장한다. 그러나 프로그램이 불충분하게 이루어진 셀에 대해서는 0V를 유지하여 프로그램이 다시 수행되도록 한다. 그 결과 모든 셀들에 대해 프로그램이 모두 수행된다.

도 2는 과도하게 셀이 프로그램되는 것을 방지하기 위한 프로그램 동작이 순차적으로 나타나 있다.

먼저 칩 외부의 인터페이스에 의해 프로그램할 셀의 데이터를 페이지 버퍼 (120)에 저장한다. 상기 페이지 버퍼는 프로그램할 셀의 데이터를 저장하는 경우에는 0V를 유지하며, 이와 반대로 프로그램 금지 셀의 경우에는 VCC가 래치된다. 데이터 로딩에 의해 페이지 버퍼 (120)로 데이터가 셋되면 선택된 워드 라인으로 Vpgm 인가하고, 비선택 워드 라인에는 Vpass 전압을 인가하여 데이터가 0인 셀은 F-N 터널링에 의해 플로팅 게이트로 전자가 주입되어 셀의 드레솔드 전압이 상승하여 프로그램이 수행된다.

그러나 상기와 같은 반도체 메모리 장치는 프로그램, 프로그램 검증 모드, 패스/페일 검사 구간을 정의하기 위한 기입 오실레이터 (160)와 프로그램 모드 동안 패스/페일을 체크하기 위한 Y 스캔 오실레이터 (170)를 분리하여 사용한다. 상기 Y 스캔 구간이 프로그램 구간을 넘어가서는 않된다. 이는 패스/페일 검사 종료는 마지막 칼럼 어드레스에 카운팅되었는지에 따라 결정되기 때문이다. 그러므로 상기 프로그램 구간을 정의하는 기입 오실레이터 (160)와 Y 스캔 오실레이터 (170)의 불일치를 고려하여 프로그램 구간이 Y 스캔 구간보다 넓어지도록 해야 한다. 이는 필요 이상의 전류 소모와, 두 개의 오실레이터를 분리하여 사용함에 따른 레이 아웃 면적을 증가시키는 문제점을 야기한다.

따라서, 본 발명의 목적은 레이 아웃 면적을 줄일 수 있고, 불필요한 전류 소모를 줄일 수 있는 반도체 메모리 장치를 제공하기 위함이다.

도 1은 종래 기술에 따른 반도체 메모리 장치의 구성을 보여주는 블록도:

도 2는 프로그램 동작을 순차적으로 보여주는 순서도:

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 블록도:

도 4는 프로그램 패스 및 페일 체크를 순차적으로 보여주는 순서도:

*도면의 주요부분에 대한 부호 설명

200 : 메모리 셀 어레이 210 : 로우 디코더

220 : 페이지 버퍼 230 : Y 패스 게이트

240 : 패스/페일 플래그 발생 회로 250 : 제어 회로

260 : 기입 오실레이터 270 : 칼럼 어드레스 발생 회로

280 : 칼럼 디코더

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 메모리 셀 어레이, 워드 라인을 선택하기 위한 로우 디코더, 페이지 버퍼, Y-패스 게이트 회로, 셀들에 프로그램이 제대로 수행되었는지 유무에 대한 정보를 저장하여 프로그램 검증시 데이터 패스/페일을 나타내는 플래그를 발생하는 패스/페일 플래그 발생 회로, 프로그램 및 프로그램 검증을 제어하기 위한 제어 회로, 프로그램 모드, 프로그램 검증 모드 구간을 정의하는 기입 오실레이터, 칼럼 어드레스를 발생하는 칼럼 어드레스 발생 회로와, 비트 라인을 선택하기 위한 칼럼 디코더를 포함하는 반도체 메모리 장치의 프로그램 셀 패스/페일 검사 방법에 있어서, 시초 칼럼 어드레스에 해당하는 셀이 페일임을 나타내는 제 1 레벨의 정보를 상기 패스/페일 플래그 발생 회로에 저장하는 단계와; 상기 셀들의 데이터를 독출하는 단계와; 상기 독출된 데이터가 제 2 레벨인지 판단하는 단계와; 상기 독출된 데이터가 제 2 레벨일 때, 칼럼 어드레스를 카운팅하는 단계와; 카운팅된 상기 칼럼 어드레스가 마지막 칼럼 어드레스인지 판단하는 단계와; 상기 칼럼 어드레스가 마지막 어드레스일 때 프로그램을 종료하는 단계를 포함한다.

본 발명의 또 다른 특징에 의하면, 복수 개의 행들과 열들의 매트릭스 형태로 배열되는 복수 개의 셀들을 구비하는 메모리 셀 어레이와; 프로그램 , 프로그램 검증 모드, 프로그램 패스/페일 체크 구간을 제어하기 위한 제어 회로와; 프로그램, 프로그램 검증, 프로그램 패스/페일 체크 구간을 정의하기 위한 신호를 발생하는 기입 오실레이터와; 칼럼 어드레스를 발생하는 칼럼 어드레스 발생 회로와; 비트 라인을 선택하는 칼럼 디코더와; 선택된 비트 라인에 대응하는 셀의 데이터를 감지하는 페이지 버퍼와; 프로그램 모드 동안, 셀의 데이터의 패스 및 페일을 나타내는 플래그를 저장하고, 프로그램 패스/페일 체크 모드 동안 프로그램이 수행되지 않았음을 알리는 상기 플래그 신호를 발생하는 패스/페일 플래그 발생 회로를 포함한다.

바람직한 실시예에 있어서, 상기 기입 오실레이터는 상기 발진 신호를 상기 제어 회로와 어드레스 발생 회로 모두로 출력한다.

이와 같은 장치에 의해서, 레이아웃 면적을 줄일 수 있음과 동시에 불필요한 전류 소모를 줄일 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 3 및 도 4에 의거하여 설명한다.

본 발명에 따른 반도체 메모리 장치는 프로그램 모드 동안, 기입 오실레이터 하나로 프로그램 패스/페일을 검사할 수 있다. 이는 전체 레이 아웃 면적을 감소시킬 뿐만 아니라 전류 소모도 줄일 수 있다.

도 3은 본 발명에 따른 반도체 메모리 장치의 구성을 보여주는 블록도이다.

먼저, 반도체 메모리 장치는 메모리 셀 어레이 (200), 로우 디코더 (220), 제어 회로 (250), 기입 오실레이터 (260), 칼럼 어드레스 카운터(270), 칼럼 디코더 (280), Y 패스 게이트 (230), 페이지 버퍼 (220) 그리고 패스/페일 플래그 발생 회로 (240)를 포함한다.

상기 제어 회로 (250)는 상기 기입 오실레이터 (260)로부터 프로그램 모드, 및 프로그램 검증 모드, 패스/페일 검사 구간을 정의하는 신호 (Owc)를 인가받아 각 모드로의 동작을 제어하는 신호들 (nPGMs, nPGMvf, nCHpf)을 출력한다. 기입 오실레이터로부터의 상기 신호 (Owc)는 제어 회로 (250) 뿐만 아니라 칼럼 어드레스 카운터(270)에도 인가된다. 칼럼 어드레스 카운터(270)는 상기 신호 (Owc)에 응답하여 칼럼 어드레스를 순차적으로 카운팅-업한다. 칼럼 디코더 (280)는 칼럼 어드레스에 대응하는 비트 라인을 선택한다. 페이지 버퍼 (220)는 선택된 비트 라인에 대응하는 데이터를 감지한다. 패스/페일 플래그 발생 회로 (240)는 프로그램 모드 동안 셀들이 제대로 프로그램되었는지를 나타내는 정보를 저장한다.

도 4는 프로그램 모드 동안 데이터 패스/페일 체크 동작을 순차적으로 보여주는 동작 흐름도이다.

데이터 패스/페일 체크 동작을 설명하기에 앞서 셀들에 대한 프로그램 동작이 이루어져야 한다. 외부 인터페이스에 의해 프로그램할 셀의 데이터를 페이지 버퍼 (220)의 래치 회로에 저장한다. 프로그램할 셀에 대한 페이지 버퍼 (220)는 0V를 유지하고, 반면에 프로그램 금지(inhibit) 셀의 페이지 버퍼 (220)는 VCC 레벨을 래치하게 된다. 데이터 로딩에 의해 페이지 버퍼 (220)의 데이터가 셋팅되면 선택된 워드 라인에는 Vpgm을 인가하고, 비선택된 워드 라인에는 Vpass 전압을 인가하여 페이지 버퍼 (220)의 데이터가 0인 셀은 F-N tunneling에 의해 드레솔드 전압이 상승한다. 그러므로 페이지 버퍼 (220)의 데이터가 VCC인 경우는 F-N tunneling이 일어날 수 있는 조건이 형성되지 않으므로서 프로그램을 수행한다.

이후에는 프로그램 동작이 제대로 수행되었는지 그 여부를 판단해야 한다. 프로그램이 제대로 수행된 셀에 대한 페이지 버퍼 (220)는 VCC로 바뀌게 되지만, 프로그램이 제대로 수행되지 않은 셀에 대한 페이지 버퍼 (220)는 0V를 유지하게 된다. 페이지 버퍼 (220)의 데이터가 모두 VCC이면 프로그램이 모두 수행되었으므로 프로그램 모드를 종료하고, 페이지 버퍼 (220)의 데이터가 0V이면 프로그램이 완료될 때까지 프로그램을 수행한다. 그 결과 모든 셀들이 프로그램된다.

복수 개의 셀들에 데이터 패스/페일 검사는 프로그램 모드 동안 수행된다. 이는 칼럼 어드레스 수만큼 내부 칼럼 어드레스 카운터(270)가 칼럼 어드레스를 카운팅한다. 칼럼 디코더 (280)는 상기 카운팅된 어드레스에 대응하는 비트 라인을 선택한다. 예를 들어 50㎱ 주기로 512비트의 데이터를 읽어내고자 한다면 25㎲시간이 소요된다. 프로그램이 수행되고 난 후, 칼럼 어드레스 카운터(270)를 리셋시켜 초기 칼럼 어드레스부터 패스/페일 검사가 시작되도록 한다 (S20). 이때 프로그램 셀에 대한 패스/페일 정보를 저장하는 회로 (240)는 페일을 나타내는 플래그 신호가 출력되도록 한다 (S20). 그 다음에 페이지 버퍼 (220)를 통해 데이터를 읽는다 (S21). 페이지 버퍼(220)가 래치한 데이터가 VCC레벨인지 (데이터 1)를 판단하여(S22) 만일 데이터가 VCC레벨이면, 다음 칼럼 어드레스를 카운팅하여 이에 대응하는 데이터를 검사한다.

그리고 상기 페이지 버퍼 (220)의 데이터가 1이면 프로그램 패스임을 나타내는 정보를 패스/페일 플래그 발생 회로 (240)에 저장한다. 만일 모든 데이터가 1이라면, 칼럼 어드레스 카운터(270)는 512번 카운팅하여 프로그램 패스에 대한 각각의 정보를 상기 패스/페일 플래그 발생 회로 (240)에 저장한다. 그런 다음 어드레스를 카운팅하여 마지막 어드레스인지 아닌지를 판단한다 (S24). 만일 상기 어드레스가 마지막 칼럼 어드레스라면 종료하고, 마지막 어드레스가 아닌 경우에는 다음 칼럼 어드레스에 대응하는 셀의 데이터를 읽는다.

이와 반대로, 프로그램이 수행되지 않은 셀에 대한 페이지 버퍼 (220)가 데이터 0을 저장하면 기입 오실레이터는 더 이상 동작하지 않게 된다. 기입 오실레이터(260)는 프로그램 검증에 의해 페이지 버퍼 (220)의 데이터가 VCC로 바뀔 때까지 페일난 지점에서 동작을 멈추게 된다. 이에 따라 칼럼 어드레스 카운터(270)는 마지막 칼럼 어드레스까지 카운팅되지 않았으므로 패스/페일 플래그 발생 회로 (240)는 페일임을 나타내는 플래그 신호를 출력하여 프로그램 모드로 진입하도록 제어한다.

상기와 같은 구성을 갖는 반도체 메모리 장치는 프로그램 모드 및 프로그램 검증 모드의 구간을 정의하는 기입 오실레이터 (260)로 칼럼 어드레스 카운터(270)까지 제어함에 따라 두 개의 오실레이터들의 불일치를 방지할 수 있다. 그리고 두 개의 오실레이터를 대신 하나의 오실레이터를 공유하여 레이 아웃 면적을 줄일 수 있음과 동시에 소모되는 전류의 양도 줄일 수 있다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

따라서, 본 발명은 반도체 메모리 장치의 레이 아웃 면적을 줄일 수 있음과 동시에 소모되는 전류의 양도 감소시킬 수 있다.

Claims

메모리 셀 어레이, 워드 라인을 선택하기 위한 로우 디코더, 페이지 버퍼, Y-패스 게이트 회로, 셀들에 프로그램이 제대로 수행되었는지 유무에 대한 정보를 저장하여 프로그램 검증시 데이터 패스/페일을 나타내는 플래그를 발생하는 패스/페일 플래그 발생 회로, 프로그램 및 프로그램 검증을 제어하기 위한 제어 회로, 프로그램 모드, 프로그램 검증 모드 구간을 정의하는 기입 오실레이터, 칼럼 어드레스를 발생하는 칼럼 어드레스 발생 회로와, 비트 라인을 선택하기 위한 칼럼 디코더를 포함하는 반도체 메모리 장치의 프로그램 셀 패스/페일 검사 방법에 있어서,

시초 칼럼 어드레스에 해당하는 셀이 페일임을 나타내는 제 1 레벨의 정보를 상기 패스/페일 플래그 발생 회로에 저장하는 단계와;

상기 셀들의 데이터를 독출하는 단계와;

상기 독출된 데이터가 제 2 레벨인지 판단하는 단계와;

상기 독출된 데이터가 제 2 레벨일 때, 칼럼 어드레스를 카운팅하는 단계와;

카운팅된 상기 칼럼 어드레스가 마지막 칼럼 어드레스인지 판단하는 단계와;

상기 칼럼 어드레스가 마지막 어드레스일 때 프로그램을 종료하는 단계를 포함하는 프로그램 검증 방법.
복수 개의 행들과 열들의 매트릭스 형태로 배열되는 복수 개의 셀들을 구비하는 메모리 셀 어레이와;

프로그램 , 프로그램 검증 모드, 프로그램 패스/페일 체크 구간을 제어하기 위한 제어 회로와;

프로그램, 프로그램 검증, 프로그램 패스/페일 체크 구간을 정의하기 위한 신호를 발생하는 기입 오실레이터와;

칼럼 어드레스를 발생하는 칼럼 어드레스 발생 회로와;

비트 라인을 선택하는 칼럼 디코더와;

선택된 비트 라인에 대응하는 셀의 데이터를 감지하는 페이지 버퍼와;

프로그램 모드 동안, 셀의 데이터의 패스 및 페일을 나타내는 플래그를 저장하고, 프로그램 패스/페일 체크 모드 동안 프로그램이 수행되지 않았음을 알리는 상기 플래그 신호를 발생하는 패스/페일 플래그 발생 회로를 포함하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 기입 오실레이터는 상기 발진 신호를 상기 제어 회로와 어드레스 발생 회로 모두로 출력하는 반도체 메모리 장치.