JP2005032431A - マルチレベルセルを有するフラッシュメモリ装置とその読み出し方法及びプログラム方法 - Google Patents
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Abstract
【解決手段】本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第1乃至第3ラッチ回路とを含み、LSBとMSBに分けて読み出し動作及びプログラム動作を実行する。本発明によるメモリ装置の読み出し方法は、2回のLSB読み出し動作と1回のMSB読み出し動作を実行し、プログラム方法は1回のLSBプログラム動作と1回のMSBプログラム動作が実行される。本発明によると、プログラム動作時2回のプログラム動作によりマルチレベルを有するデータをメモリセルにプログラムできる。
【選択図】図2
Description
110、120 セルストリング
200 ページバッファ
210 第1ラッチ回路
220 第2ラッチ回路
230 第3ラッチ回路
240 ビットライン電圧供給回路
250 プリチャージ回路
260 データ変換回路
270 ワードライン電圧供給回路
280 電圧発生回路
290 ページバッファコントローラ
300 行デコーダ
Claims (16)
- 下位及び上位データビットを各々第1及び第2プログラム区間でメモリセルにプログラムするフラッシュメモリ装置において、
前記メモリセルに連結されたワードライン及びビットラインと、
前記ワードラインと連結され、前記第1プログラム区間の間には前記ワードラインに第1ワードライン電圧を供給し、前記第2プログラム区間の間には前記ワードラインに前記第1ワードライン電圧より高い第2ワードライン電圧を供給するワードライン電圧供給回路と、
前記ビットラインと連結されたビットライン電圧供給回路とを含み、
前記ビットライン電圧供給回路は、前記第1プログラム区間の間にはプログラムする下位データビットに従って前記ビットラインに第1ビットライン電圧を供給して、下位データビットをプログラムし、前記第2プログラム区間の以前に前記プログラムされた下位データビットを読み出し、前記第2プログラム区間の間にはプログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第2ビットライン電圧を供給して上位データビットをプログラムすることを特徴とするフラッシュメモリ装置。 - 前記第1ビットライン電圧は、前記プログラムする下位データビットが‘1’である場合には電源電圧であり、前記プログラムする下位データビットが‘0’である場合には接地電圧であり、
前記第2ビットライン電圧は、前記プログラムされた下位データビットが‘1’である場合には接地電圧であり、前記プログラムされた下位データビットが‘0’である場合には可変電圧であることを特徴とする請求項1に記載のフラッシュメモリ装置。 - 前記可変電圧は、前記第2プログラム区間で[上位データビット、下位データビット]=[10]の状態を[上位データビット、下位データビット]=[00]の状態にプログラムするビットライン電圧であることを特徴とする請求項2に記載のフラッシュメモリ装置。
- 下位及び上位データビットを各々第1及び第2プログラム区間でメモリセルにプログラムするフラッシュメモリ装置において、
前記メモリセルに連結されたワードライン及びビットラインと、
前記ワードラインと連結され、前記第1プログラム区間の間には前記ワードラインに第1ワードライン電圧を供給し、前記第2プログラム区間の間には前記ワードラインに前記第1ワードライン電圧より高い第2ワードライン電圧を供給するワードライン電圧供給回路と、
前記ビットラインと連結されたページバッファとを含み、
前記ページバッファは、前記第1及び第2プログラム区間の間にプログラムする各々の下位及び上位データビットをラッチする第1ラッチ回路と、
前記第1プログラム区間の間に前記プログラムする下位データビットに従って前記ビットラインに第1ビットライン電圧を供給して、下位データビットをプログラムするビットライン電圧供給回路と、
前記第2プログラム区間の以前に前記プログラムされた下位データビットを感知して前記下位データビットをラッチする第2ラッチ回路と、
前記第2プログラム区間の間に前記プログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第2ビットライン電圧を供給して、上位データビットをプログラムする前記ビットライン電圧供給回路とを含むことを特徴とするフラッシュメモリ装置。 - 前記ページバッファは、前記ビットラインをプリチャージするプリチャージ回路をさらに具備することを特徴とする請求項4に記載のフラッシュメモリ装置。
- 前記第1ビットライン電圧は、前記プログラムする下位データビットが‘1’である場合には電源電圧であり、前記プログラムする下位データビットが‘0’である場合には接地電圧であり、
前記第2ビットライン電圧は、前記プログラムされた下位データビットが‘1’である場合には接地電圧であり、前記プログラムされた下位データビットが‘0’である場合には可変電圧であることを特徴とする請求項4に記載のフラッシュメモリ装置。 - 前記可変電圧は、前記第2プログラム区間で[上位データビット、下位データビット]=[10]の状態を[上位データビット、下位データビット]=[00]の状態にプログラムするビットライン電圧であることを特徴とする請求項6に記載のフラッシュメモリ装置。
- 前記第1または第2ラッチ回路は各々、一つのデータビットをラッチするラッチと、
プログラム動作の前に前記ラッチの一ノードを初期化する手段と、
前記第1及び第2プログラム区間のうちに前記ラッチの別のノードをリセットするリセット回路とを含むことを特徴とする請求項4に記載のフラッシュメモリ装置。 - 下位及び上位データビットを各々第1及び第2プログラム区間でメモリセルにプログラムするフラッシュメモリ装置において、
前記メモリセルに連結されたワードライン及びビットラインと、
前記ワードラインと連結され、前記第1プログラム区間の間には前記ワードラインに第1ワードライン電圧を供給し、前記第2プログラム区間の間には前記ワードラインに前記第1ワードライン電圧より高い第2ワードライン電圧を供給するワードライン電圧供給回路と、
前記ビットラインと連結されたページバッファとを含み、
前記ページバッファは、
前記第1及び第2プログラム区間の以前に前記ビットラインをプリチャージするプリチャージ回路と、
前記第1及び第2プログラム区間の以前にプログラムする各々の下位及び上位データビットをローディングする第3ラッチ回路と、
前記第1及び第2プログラム区間の間にプログラムする各々の下位及び上位データビットをラッチする第1ラッチ回路と、
前記第1プログラム区間の間に前記プログラムする下位データビットに従って前記ビットラインに第1ビットライン電圧を供給して下位データビットをプログラムするビットライン電圧供給回路と、
前記第2プログラム区間の以前にプログラムされた下位データビットを感知して前記下位データビットをラッチする第2ラッチ回路と、
前記第2プログラム区間の間に前記プログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第2ビットライン電圧を供給して、上位データビットをプログラムする前記ビットライン電圧供給回路とを含むことを特徴とするフラッシュメモリ装置。 - 前記第1ビットライン電圧は、前記プログラムする下位データビットが‘1’である場合には電源電圧であり、前記プログラムする下位データビットが‘0’である場合には接地電圧であり、
前記第2ビットライン電圧は、前記プログラムされた下位データビットが‘1’である場合には接地電圧であり、前記プログラムされた下位データビットが‘0’である場合には可変電圧であることを特徴とする請求項9に記載のフラッシュメモリ装置。 - 前記可変電圧は、前記第2プログラム区間で[上位データビット、下位データビット]=[10]の状態を[上位データビット、下位データビット]=[00]の状態にプログラムするビットライン電圧であることを特徴とする請求項10に記載のフラッシュメモリ装置。
- 前記第1乃至第3ラッチ回路は各々、一つのデータビットをラッチするラッチと、
プログラム動作の前に前記ラッチの一つのノードを初期化する手段と、
前記第1及び第2プログラム区間のうちに前記ラッチの別のノードをリセットするリセット回路とを含むことを特徴とする請求項9に記載のフラッシュメモリ装置。 - 2ビットの下位及び上位データビットを各々第1及び第2プログラム区間でメモリセルにプログラムする方法において、
前記第1プログラム区間の間にワードラインには第1ワードライン電圧を供給し、ビットラインにはプログラムする下位データビットに従って第1ビットライン電圧を供給して、下位データビットをプログラムする第1プログラム工程と、
前記第2プログラム区間の以前に前記プログラムされた下位データビットを読み出す読み出し工程と、
前記第2プログラム区間の間に、ワードラインに第2ワードライン電圧を供給し、ビットラインにはプログラムする上位データビット及び前記読み出された下位データビットに従って前記ビットラインに第2ビットライン電圧を供給して、上位データビットをプログラムする第2プログラム工程とを具備することを特徴とするプログラム方法。 - 前記第1及び第2プログラム区間の以前に、前記ビットラインをプリチャージする工程と、
前記プログラムする下位及び上位データビットをローディングする工程と、
前記プログラムする下位及び上位データビットをラッチする工程とをさらに具備することを特徴とする請求項13に記載のプログラム方法。 - メモリセルにプログラムされた2ビットの下位及び上位データビットを読み出す方法において、
選択されたワードラインに第3ワードライン電圧と第1ワードライン電圧を順次に印加して前記下位データビットを読み出す第1読み出し工程と、
選択されたワードラインに第2ワードライン電圧を印加して前記上位データビットを読み出す第2読み出し工程と、
前記読み出された下位及び上位データビットを合わせてプログラムされたデータビットを外部に出力する工程と、
を含むことを特徴とする読み出し方法。 - 前記第1読み出し動作工程は、
前記選択されたワードラインに第3ワードライン電圧を印加して前記下位データビットに対する情報を感知する工程と、
前記感知された情報と前記選択されたワードラインに第1ワードライン電圧を印加して感知された下位データビットに対する情報によって判別された前記下位データビットを読み出す工程と、
を含むことを特徴とする請求項15に記載の読み出し方法。
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