KR101044540B1 - 반도체 메모리 장치 및 이의 프로그램 방법 - Google Patents

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Abstract

본 발명은, 제1, 제2 및 제3 레벨로 프로그램하기 위한 메모리 셀들을 구분하는 단계; 비선택된 비트라인에는 프로그램 금지 전압을 인가하고, 선택된 비트라인들 중 상기 제3 레벨로 프로그램해야 할 메모리 셀들이 연결된 비트라인들에는 접지전압을 인가하고, 상기 제2 레벨로 프로그램해야 할 메모리 셀들이 연결된 비트라인들에는 상기 프로그램 금지 전압보다 낮고 접지전압보다 높은 제1 전압을 인가하고, 상기 제1 레벨로 프로그램해야 할 메모리 셀들이 연결된 비트라인들에는 상기 프로그램 금지 전압보다 낮고 상기 제1 전압보다 높은 제2 전압을 인가하는 단계; 및 상기 비트라인들에 전압이 공급되는 동안, 상기 메모리 셀들이 연결된 선택된 워드라인에 점진적으로 증가하는 프로그램 전압을 공급하는 단계를 포함하는 프로그램 방법에 관한 것이다.
프로그램 전압, MLC, ISPP, 프로그램 시간

Description

반도체 메모리 장치 및 이의 프로그램 방법{Semiconductor memory device and programming method thereof}
본 발명은 반도체 메모리 장치 및 이의 프로그램 방법에 관한 것으로, 특히 프로그램 시간을 단축하기 위한 프로그램 동작방법 및 이를 위한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치 중에서, 불휘발성 메모리 장치는 전원이 공급되어도 저장된 데이터가 유지되는 메모리 장치이다. 특히, 불휘발성 메모리 장치는 최근에 휴대용 메모리 장치 등의 사용이 증가하면서 경량화 및 대용량화가 요구되고 있다.
2가지 상태의 문턱전압 구간을 갖는 불휘발성 메모리 장치의 경우, 데이터가 "1" 또는 "0" 중 어느 하나이기 때문에 메모리 셀의 문턱전압을 소거상태 또는 프로그램 상태로만 구분하였다. 이를, 싱글 레벨 셀(single level cell; SLC)이라 한다. 한편, 최근의 대용량화로 인하여 멀티 비트의 데이터를 갖는 불휘발성 메모리 장치가 개발되면서 메모리 셀의 문턱전압의 구간 또한 다수개의 구간을 갖게 되었다. 이를, 멀티 레벨 셀(multi level cell; MLC)이라 한다. 멀티 레벨 셀(MLC)의 프로그램 동작 방법을 설명하면 다음과 같다.
도 1은 종래의 프로그램 동작을 설명하기 위한 그래프이다.
3가지 이상 상태의 문턱전압 구간을 갖는 멀리 레벨 셀(MLC)의 경우를 예를 들어 설명하도록 한다. 예를 들어, 4가지 상태의 문턱전압을 갖는 메모리 셀의 경우, 문턱전압의 레벨에 따라 소거상태, 제1 프로그램상태, 제2 프로그램상태 및 제3 프로그램상태의 구간을 갖는다. 프로그램 동작은 ISPP(increase step pulse program) 방식으로 수행할 수 있다. ISPP 방식의 프로그램 동작은 시작 프로그램 전압을 기준으로 하여 스텝펄스(step pulse)만큼 프로그램 전압을 단계별로 증가시키면서 수행하는 프로그램 동작 방법으로 문턱전압의 분포 증가를 방지하기에 용이하다.
하지만, 제1 내지 제3 프로그램상태로 프로그램하기 위하여, 제1 프로그램 구간부터 제3 프로그램 구간을 순차적으로 모두 거치기 때문에 프로그램 동작시간이 오래 걸린다. 특히, 각각의 프로그램 구간에서는 선택된 워드라인으로 프로그램 전압(Vpgm)을 인가한 후에 프로그램 검증전압(Vf)을 인가하여 검증동작을 수행하기 때문에 멀티 레벨 셀(MLC)의 비트수가 증가할수록 프로그램 동작시간은 더 오래 걸리게 된다. 예를 들어, 제1, 제2 및 제3 프로그램 구간이 중첩하는 구간에서는 제1 내지 제3 프로그램 검증전압(Vf)을 순차적으로 모두 인가하기 때문에, 비트(bit)수가 증가할수록 프로그램 검증 동작시간도 증가하게 된다.
본 발명이 해결하고자 하는 과제는, 멀티 레벨 셀의 프로그램 동작시, 선택된 워드라인으로 가장 높은 레벨을 갖는 프로그램상태의 프로그램 전압을 인가하되, 비트라인에 인가하는 전압의 레벨을 조절함으로써 서로 다른 프로그램상태가 되도록 프로그램한다.
본 발명의 일 실시 예에 따른 프로그램 동작 방법은, 제1, 제2 및 제3 레벨로 프로그램하기 위한 메모리 셀들을 구분하는 단계; 비선택된 비트라인에는 프로그램 금지 전압을 인가하고, 선택된 비트라인들 중 상기 제3 레벨로 프로그램해야 할 메모리 셀들이 연결된 비트라인들에는 접지전압을 인가하고, 상기 제2 레벨로 프로그램해야 할 메모리 셀들이 연결된 비트라인들에는 상기 프로그램 금지 전압보다 낮고 접지전압보다 높은 제1 전압을 인가하고, 상기 제1 레벨로 프로그램해야 할 메모리 셀들이 연결된 비트라인들에는 상기 프로그램 금지 전압보다 낮고 상기 제1 전압보다 높은 제2 전압을 인가하는 단계; 및 상기 비트라인들에 전압이 공급되는 동안, 상기 메모리 셀들이 연결된 선택된 워드라인에 점진적으로 증가하는 프로그램 전압을 공급하는 단계를 포함한다.
상기 제1 레벨은 소거 상태인 메모리 셀들의 문턱전압 레벨보다 높고, 상기 제2 레벨은 상기 제1 전압 레벨보다 높고, 상기 제3 레벨은 상기 제2 레벨보다 높다.
삭제
상기 제1, 제2 및 제3 레벨로 프로그램하기 위한 메모리 셀들을 구분하는 단계는, 상기 메모리 셀들을 상기 제1, 제2 및 제3 레벨로 프로그램하기 위한 프로그램 데이터들을 비트라인들과 각각 연결된 페이지 버퍼들에 입력하는 단계를 포함한다.
선택된 비트라인들로 센싱노드에 인가된 전압을 전달하는 단계는, 선택된 워드라인으로 프로그램 전압을 인가하는 단계를 포함한다.
선택된 워드라인을 제외한 나머지 워드라인들로 프로그램 패스전압을 인가한다.
프로그램 전압은 선택된 워드라인이 바뀌어도 선택된 워드라인에 동일한 프로그램 전압으로 인가된다.
본 발명의 다른 실시 예에 따른 프로그램 동작 방법은, 프로그램할 메모리 셀들을 목표레벨에 따라 구분하는 단계; 상기 목표레벨과 반비례하는 전압을 각 메모리 셀들에 대응되는 비트라인들에 각각 제공하는 단계; 및 상기 비트라인들에 전압이 제공되는 동안, 상기 프로그램할 메모리 셀들에 연결된 워드라인에 프로그램 전압을 인가하여 상기 메모리 셀들을 동시에 프로그램하는 단계를 포함한다.
상기 비트라인들에 상기 목표레벨과 반비례하는 전압을 각각 제공하는 단계는, 상기 비트라인들에 각각 연결된 페이지 버퍼들에 프로그램 데이터를 입력하여 상기 프로그램할 메모리 셀들을 구분하고, 상기 프로그램 데이터에 상응하는 상기 각 목표레벨에 반비례하는 전압을 상기 비트라인들에 제공하는 단계를 포함한다.
본 발명에 따른 반도체 메모리 장치는, 다수의 메모리 셀들을 포함하는 다수의 스트링들을 포함한다. 다수의 스트링들과 각각 비트라인들을 통해 연결되며, 프로그램 동작 시 프로그램할 메모리 셀들의 목표레벨에 반비례하는 비트라인 전압을 비트라인들에 각각 제공하는 페이지 버퍼들을 포함한다.
페이지 버퍼는, 비트라인들과 센싱노드 사이에 연결되고, 비트라인들 중 어느 하나를 선택하는 비트라인 선택부, 센싱노드와 연결되어 센싱노드에 프리차지 전압을 전달하는 프리차지부, 센싱노드와 연결되며, 다양한 레벨로 프로그램될 메모리 셀들에 따라 센싱노드에 인가되는 전압 레벨을 제어하기 위한 전압 제어부, 센싱노드와 연결되며, 프로그램 데이터가 입력되는 래치부를 포함한다.
전압 제어부는, 전원전압이 인가되는 단자와 센싱노드 사이에 직렬로 연결된 제5 스위치 및 제6 스위치, 제6 스위치의 게이트 라인과 센싱노드 사이에 연결된 제7 스위치를 포함한다.
제7 스위치는 전압 발생부로부터 발생된 제1 제어신호에 따라 동작하며, 제1 제어신호의 레벨에 따라 센싱노드에 인가되는 전압이 바뀐다. 제5, 6 및 7 스위치들은 각각 NMOS 트랜지스터로 구현된다.
삭제
본 발명은, 멀티 레벨 셀의 프로그램 동작시, 다수의 프로그램 구간을 하나로 감소할 수 있으므로 프로그램 동작시간을 감소시킬 수 있다. 즉, 프로그램 속도를 증가시킬 수 있으므로 반도체 메모리 장치의 동작속도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 프로그램 동작을 설명하기 위한 그래프이고, 도 3은 본 발명에 따른 프로그램 동작을 설명하기 위한 회로도이다.
도 2 및 도 3을 참조하여 설명하면 다음과 같다.
반도체 메모리 소자의 프로그램 동작은 문턱전압의 분포가 증가하는 것을 억제하기 위하여 ISPP(increase step pulse program) 방식으로 수행할 수 있다. ISPP 방식의 프로그램 동작은 워드라인으로 프로그램 전압을 인가하여 선택된 메모리 셀을 프로그램한 후, 선택된 메모리 셀의 문턱전압 레벨이 목표 전압이 되었는지를 검증하는 검증 동작을 수행한다. 검증 동작이 패스(pass)되면 프로그램 동작을 완료한다. 만약, 검증 동작이 패스되지 못하면 이전 프로그램 전압보다 스텝 펄스(step pulse)만큼 상승시킨 프로그램 전압을 인가하여 선택된 메모리 셀을 프로그램한다.
본 발명에서는, 멀티 비트(multi bit)를 갖는 멀티 레벨 셀(multi level cell; MLC)의 프로그램 동작 시, 워드라인에 가장 높은 레벨의 문턱전압 구간을 갖도록 하는 프로그램 전압을 인가하여 프로그램 동작을 수행한다.
프로그램 동작을 설명하기 위하여 반도체 소자의 메모리 셀 어레이를 참조하도록 한다.
도 3을 참조하면, 반도체 소자의 메모리 셀 어레이는 다수개의 스트링(string)들을 포함한다. 각각의 스트링은 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(F0~Fn) 및 소스 셀렉트 트랜지스터(SST)를 포함한다. 서로 다른 스트링에 접속된 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(BL1~BL3)과 각각 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)는 공 통 소스 라인(CSL)과 연결된다. 또한, 서로 다른 스트링(string)에 접속된 각각의 메모리 셀들은 워드라인들(WL0~WLn)과 연결된다.
프로그램 동작을 설명하면, 4가지 상태의 문턱전압 구간을 갖는 멀티 레벨 셀(MLC)의 경우, 메모리 셀은 프로그램 전압 레벨에 따라 소거상태, 제1 상태, 제2 상태 및 제3 상태로 구분될 수 있다. 제1 상태는 가장 낮은 제1 전압 레벨로 프로그램된 상태이며, 제3 상태는 가장 높은 제3 전압 레벨로 프로그램된 상태를 의미한다. 제1 프로그램 구간을 통해 메모리 셀을 제1 상태로 프로그램하고, 제2 프로그램 구간을 통해 메모리 셀을 제2 상태로 프로그램하며, 제3 프로그램 구간을 통해 메모리 셀을 제3 상태로 프로그램할 수 있다.
이때, 선택된 메모리 셀(F0)과 연결된 선택된 워드라인(예를 들면, 도 3의 WL0)에 제3 프로그램 구간에 해당하는 제3 프로그램 전압을 인가하고, 서로 다른 비트라인(BL1~BL3)으로 서로 다른 비트라인전압을 인가하여 제1 내지 제3 프로그램 동작을 동시에 실시한다.
예를 들어, 제1 워드라인(WL0)과 연결된 메모리 셀들(F0) 중, 제1 비트라인(BL1)과 연결된 메모리 셀은 제1 상태(PV1)로 프로그램하고, 제2 비트라인(BL2)과 연결된 메모리 셀은 제2 상태(PV2)로 프로그램하며, 제3 비트라인(BL3)과 연결된 메모리 셀은 제3 상태(PV3)로 프로그램하는 경우에 대하여 설명하도록 한다.
선택된 제1 워드라인(WL0)에 프로그램 시작 전압으로 제3 프로그램 전압(Vs3)을 인가하여 프로그램한다. 제3 프로그램 전압(Vs3)이란, 비트라인으로 제3 비트라인전압(예컨데, 0V)이 인가된 상태에서 선택된 메모리 셀을 제3 상태(PV3)가 되도록 프로그램하는 동작 시 워드라인으로 인가하는 전압이다. 이때, 제1 워드라인(WL1)과 연결되고 제1 상태(PV1)로 프로그램될 메모리 셀은, 제1 상태(PV1)로 프로그램하기 위한 전압보다 높은 프로그램 전압이 인가되기 때문에 워드라인과 웰(well) 간의 전압 차이를 낮추기 위하여 해당 메모리 셀과 접속된 비트라인으로 양의 레벨을 갖는 제1 비트라인전압을 인가한다. 또한, 제1 워드라인(WL0)과 연결되고, 제2 상태(PV2)로 프로그램될 메모리 셀과 접속된 제2 비트라인(BL2)으로는 제1 비트라인전압보다 낮고 제3 비트라인전압보다 높은 제2 비트라인전압을 인가한다. 예를 들면, 제2 비트라인전압은 제1 비트라인전압보다 1/2 레벨이 될 수 있으며, 제3 비트라인전압은 접지전압(예컨데, 0V)이 될 수 있다.
상술한 바와 같이, 워드라인에 일정 전압이 인가될 때, 서로 다른 스트링과 연결된 비트라인으로 인가되는 전압을 조절하면 각각의 스트링에 포함된 선택된 메모리 셀들은 게이트와 웰(well) 간의 서로 다른 전압 차이로 인하여 서로 다른 구간의 문턱전압을 갖도록 프로그램될 수 있다. 특히, ISPP 방식으로 프로그램 동작을 수행할 경우, 프로그램 전압이 인가되는 각 구간 사이에서 각각의 검증동작에 해당하는 검증전압을 인가하여 검증동작을 수행하는 것이 바람직하다.
프로그램 동작에 따라 각각의 비트라인들(BL1~BL3)로 서로 다른 비트라인전압을 인가하는 방법은 여러 가지가 있을 수 있다. 그 중에서, 일 실시예에 대하여 설명하면 다음과 같다.
도 4는 본 발명에 따른 프로그램 동작을 수행하기 위한 회로도이다.
반도체 메모리 장치는 메모리 셀 어레이(100), 페이지 버퍼(200) 및 전압 발생부(300)를 포함한다.
메모리 셀 어레이(100)는 데이터가 저장되는 다수개의 메모리 셀들을 포함하며, 비트라인(BLe 및 BLo), 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WL31; 32개의 워드라인을 포함하는 경우), 소스 셀렉트 라인(SSL) 및 공통 소스 라인(CSL)과 연결된다. 이때, 동일한 워드라인과 연결된 메모리 셀들의 단위를 페이지(page)라 한다.
페이지 버퍼(200)는 비트라인(BLe 및 BLo)을 통하여 메모리 셀 어레이(100)와 연결된다. 페이지 버퍼(200)는 비트라인(BLe 또는 BLo)을 선택하기 위한 비트라인 선택부(210), 프리차지(pre-charge)를 위한 프리차지부(220), 비트라인(BLe 또는 BLo)에 인가되는 전압을 조절하기 위한 전압 제어부(230) 및 다수개의 래치부들(240, 250 및 260)을 포함한다.
비트라인 선택부(210)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에서 직렬로 연결된 제1 및 제2 스위치들(211 및 212)을 포함한다. 제1 스위치(211)는 이븐 선택신호(DISe)에 따라 동작하며, 제2 스위치(212)는 오드 선택신호(DISo)에 따라 동작한다. 또한, 제1 및 제2 스위치(211 및 212) 사이의 노드에는 버추어전압(VIRPWR)이 인가된다. 이븐 비트라인(BLe)과 제1 노드(D1) 사이에 연결된 제3 스위치(213) 및 오드 비트라인(BLo)과 제1 노드(D1) 사이에 연결된 제4 스위치(214)를 포함한다. 제3 스위치(213)는 이븐 비트라인 신호(BSLe)에 따라 동작하며, 제4 스위치(214)는 오드 비트라인 신호(BSLo)에 따라 동작한다. 제1 내지 제4 스위치 들(211~214)은 NMOS 트랜지스터로 구현할 수 있다.
프리차지부(220)는 전원전압(Vdd)과 센싱노드(SO) 사이에 연결된 프리차지스위치(221)를 포함한다. 프리차지스위치(221)는 PMOS 트랜지스터로 구현할 수 있으며, 프리차지신호(PRECHb)에 따라 동작한다.
전압 제어부(230)는 프로그램 동작 시 비트라인(BLe 또는 BLo)으로 인가되는 전압을 제어하기 위한 회로부로써, 전원전압(Vdd)과 센싱노드(SO) 사이에 직렬 연결된 제5 및 제6 스위치(231 및 232)를 포함하며, 제6 스위치(232)의 게이트와 센싱노드(SO) 사이에 연결된 제7 스위치(233)를 포함한다. 제5 스위치(231)는 제2 제어신호(Von)에 따라 동작하며, 제7 스위치(233)는 제1 제어신호(Vcon)에 따라 동작한다. 제7 스위치(233)가 턴 온(turn on)되면, 제6 스위치(232)의 게이트 라인과 연결된 전압제어라인(VBL)과 센싱노드(SO)가 연결된다. 제6 스위치(232)는 전압제어라인(VBL)에 인가되는 전압에 따라 동작한다. 제5 내지 제7 스위치들(231~233)은 NMOS 트랜지스터로 구현할 수 있다. 또한, 전압제어라인(VBL)과 접지전압(Vss)이 인가되는 단자 사이에 캐패시터(234)를 더 연결하여 전압제어라인(VBL)에 인가되는 전압을 안정적으로 유지할 수 있다.
제1 내지 제3 래치부(240, 250 및 260) 각각은 센싱노드(SO)와 제9 노드(N9) 사이에서 병렬로 연결된다.
제1 래치부(240)는 센싱노드(SO)와 제4 노드(N4) 사이에 연결된 제8 스위치(241)를 포함하며, 제8 스위치(241)는 제1 전달신호(TRANC)에 따라 동작한다. 제4 노드(N4)와 제3 노드(N3) 사이에는 인버터들(242 및 243)로 이루어진 래치가 연 결된다. 제1 래치부(240)의 래치에는 제1 데이터(QC_N)가 입력된다. 제3 노드(N3)와 제9 노드(N9) 사이에는 제9 스위치(244)가 연결되고, 제4 노드(N4)와 제9 노드(N9) 사이에는 제10 스위치(245)가 연결된다.
제2 래치부(250)는 센싱노드(SO)와 제6 노드(N6) 사이에 연결된 제11 스위치(251)를 포함하며, 제11 스위치(251)는 제2 전달신호(TRANM)에 따라 동작한다. 제6 노드(N6)와 제5 노드(N5) 사이에는 인버터들(252 및 253)로 이루어진 래치가 연결된다. 제2 래치부(250)의 래치에는 제2 데이터(QM_N)가 입력된다. 제5 노드(N5)와 제9 노드(N9) 사이에는 제12 스위치(254)가 연결되고, 제6 노드(N6)와 제9 노드(N9) 사이에는 제13 스위치(255)가 연결된다.
제3 래치부(260)는 센싱노드(SO)와 제8 노드(N8) 사이에 연결된 제14 스위치(261)를 포함하며, 제14 스위치(261)는 제3 전달신호(TRANF)에 따라 동작한다. 제8 노드(N8)와 제7 노드(N7) 사이에는 인버터들(262 및 263)로 이루어진 래치가 연결된다. 제3 래치부(260)의 래치에는 제3 데이터(QF_N)가 입력된다. 제7 노드(N7)와 제9 노드(N9) 사이에는 제15 스위치(264)가 연결되고, 제6 노드(N6)와 제9 노드(N9) 사이에는 제13 스위치(255)가 연결된다.
또한, 제1 노드(N1)와 센싱노드(SO) 사이에는 제17 스위치(201)가 연결되며, 제9 노드(N9)와 접지전압(Vss)이 인가되는 노드 사이에는 제18 스위치(203)가 연결된다. 제17 스위치(201)는 센싱신호(PBSENSE)에 따라 동작하며, 제18 스위치(203)는 센싱노드(SO)에 인가되는 전압에 따라 동작한다. 제17 및 18 스위치(201 및 203)는 NMOS 트랜지스터로 구현할 수 있다.
또한, 제1 래치부(240)와 제2 래치부(250) 사이의 센싱노드(SO)와 접지전압(Vss)이 인가되는 단자 사이에 캐패시터(202)를 더 연결하여 센싱노드(SO)에 인가되는 전압을 안정적으로 유지할 수 있다.
다음의 도면을 참조하여 프로그램 동작을 설명하도록 한다.
도 5는 본 발명에 따라 센싱노드의 전압을 세팅하는 방법을 설명하기 위한 타이밍도이다.
도 4 및 도 5를 참조하여, 서로 다른 메모리 셀들을 제1 상태(PV1), 제2 상태(PV2) 또는 제3 상태(PV3)로 동시에 프로그램하기 위한 동작 방법을 설명하면 다음과 같다.
먼저, 센싱노드(SO)의 전압을 세팅하기 이전에, 제1, 제2 및 제3 상태(PV1, PV2 및 PV3)로 프로그램하기 위한 데이터(QC_N, QM_N 및 QF_N)를 페이지 버퍼(200)의 제1 내지 제3 래치부(240, 250 및 260)에 입력한다. 이는, 제9 및 제10 스위치(244 및 245), 제12 및 제13 스위치(254 및 255), 제15 및 제16 스위치(264 및 265)를 이용하여 입력할 수 있다.
구체적으로, 페이지 버퍼(200)에 저장되는 데이터(QC_N, QM_N 및 QF_N)는 선택된 메모리 셀이 소거상태가 될 경우 "111", 제1 상태(PV1)로 프로그램될 경우 "100", 제2 상태(PV2)로 프로그램될 경우 "001", 제3 상태(PV3)로 프로그램될 경우 "000"으로 순차적으로 입력된다. 각각의 래치부(240, 250 및 260)에 데이터가 입력된 후에, 센싱노드(SO)의 전압을 다음과 같이 세팅한다.
센싱노드의 전압을 세팅하는 방법은 세팅구간(Set)을 포함한다.
제1 상태(PV1)로 프로그램할 경우(A), 세팅구간(Set)에서는 전압 발생부(300)는 제1 제어신호(Vcon)를 "Va" 레벨로 발생하여 제7 스위치(233)를 턴 온(turn on)한다. 바람직하게는, "Va"는 제7 스위치(233)의 문턱전압(Vth)의 두 배에 해당하는 전압(2Vth)과 제1 일정전압(V1)을 합한 레벨로 인가되도록 한다. 즉, "Va=V1+2Vth"가 된다. 제1 전달신호(TRANC)는 로직 하이(high)로 인가하여 제8 스위치(241)를 턴 온 시킨다. 이때, 제2 및 제3 전달신호(TRANM 및 TRNAF)는 로직 로우(low)로 인가한다. 제7 및 제8 스위치(233 및 241)가 턴 온 되면, 제1 데이터(QC_N)에 해당되는 전압이 전압제어라인(VBL)으로 전달된다. 특히, 전압제어라인(VBL)에 인가된 전압(Va')은 제7 스위치(233)의 문턱전압(Vth)만큼 감소한 "V1+Vth"가 된다.
제2 상태(PV2)로 프로그램할 경우(B), 세팅구간(Set)에서는 전압 발생부(300)는 제1 제어신호(Vcon)를 "Vb" 레벨로 발생하여 제7 스위치(233)를 턴 온(turn on)한다. "Vb"는 상술한 "Va"보다 낮고 0V보다 높은 전압 레벨로 인가한다. 바람직하게는, "Vb"는 제7 스위치(233)의 문턱전압(Vth)의 두 배에 해당하는 전압(2Vth)과 제2 일정전압(V2)을 합한 레벨로 인가되도록 한다. 즉, "Vb=V2+2Vth"가 된다. 제3 전달신호(TRANF)는 로직 하이(high)로 인가하여 제8 스위치(241)를 턴 온 시킨다. 이때, 제1 및 제2 전달신호(TRANC 및 TRANM)는 로직 로우(low)로 인가한다. 제7 및 제14 스위치(233 및 261)가 턴 온 되면, 제3 데이터(QF_N)가 전압제어라인(VBL)으로 전달된다. 이에 따라, 전압제어라인(VBL)에 인가된 전압 레벨(Vb')은 제7 스위치(233)의 문턱전압(Vth)만큼 감소한 "V2+Vth"가 된다.
제3 상태(PV3)로 프로그램할 경우(C), 세팅구간(Set)에서 전압 발생부(300)는 제1 제어신호(Vcon)를 로우(low) 레벨로 발생하여 제7 스위치(233)를 턴 오프(turn off)한다. 제1 내지 제3 전달신호(TRANC, TRANM 및 TRANF)는 로직 하이(high)로 인가하여 제8 스위치(241), 제11 스위치(251) 및 제14 스위치(261)를 턴 오프 시킨다. 즉, 제3 상태(PV)로 프로그램할 경우(C)에는 비트라인(BLe 또는 BLo)으로 하이 레벨의 전압을 인가하지 않는다.
상술한 바와 같이, 서로 다른 페이지 버퍼(200)들의 센싱노드(SO)는 프로그램될 상태에 따라 서로 다른 전압 레벨을 유지하게 된다. 구체적으로는, 제1 상태(PV1)에 해당하는 센싱노드(SO)의 전압레벨은 제2 및 제3 상태(PV2 및 PV3)에 해당하는 센싱노드(SO)의 전압레벨보다 높게 세팅된다. 제2 상태(PV2)에 해당하는 센싱노드(SO)의 전압레벨은 제1 상태(PV1)의 센싱노드(SO)보다 낮고, 제3 상태(PV3)에 해당하는 센싱노드(SO)의 전압레벨보다 높게 세팅된다. 제3 상태(PV3)에 해당하는 센싱노드(SO)의 전압레벨은 제2 상태(PV2)에 해당하는 센싱노드(SO)의 전압레벨보다 낮게 세팅된다. 바람직하게는, 제3 상태(PV3)에 해당하는 센싱노드(SO)의 전압 레벨은 접지전압(예컨데, 0V)으로 세팅할 수 있다.
도 6은 본 발명에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
도 4 및 도 6를 참조하여 프로그램 동작을 설명하도록 한다.
프로그램 동작은 전압 인가 구간(T1), 프리차지 구간(T2), 비트라인 선택 구간(T3), 프로그램전압 인가 구간(T4) 및 프로그램 구간(T5)을 포함한다. 프로그램 구간(T5) 이후에는 프로그램 검증 동작을 수행하는데, 본 설명에서는 생략하도록 한다.
전압 인가 구간(T1)에서는 버추어전압(VIRPWR)을 인가한다.
프리차지 구간(T2)에서는, 이븐 선택신호(DISe) 및 오드 선택신호(DISo)를 로직 하이(high)로 인가한다. 이에 따라, 이븐 및 오드 비트라인(BLe 및 BLo)으로 버추어전압(VIRPWR)이 프리차지(pre-charge)된다.
비트라인 선택 구간(T3)에서는, 이븐 비트라인 신호(BSLe) 또는 오드 비트라인 신호(BSLo)를 활성화하여 이븐 또는 오드 비트라인(BLe 또는 BLo)을 선택한다. 예를 들어, 이븐 비트라인(BLe)이 프로그램될 메모리 셀과 연결된 경우, 이븐 비트라인 신호(BSLe)는 로직 하이(high)로 인가되고, 오드 비트라인 신호(BSLo)는 로직 로우(low)로 인가된다. 이에 따라, 선택되지 않은(Unsel. BL) 오드 비트라인(BLo)의 전압 레벨은 프리차지 레벨을 유지하고, 선택된 이븐 비트라인(BLe)의 전압 레벨은 제2 래치부(250)에 저장된 제2 데이터(QM_N)에 따라 디스차지(discharge)된다. 만약, 선택된 메모리 셀이 소거상태를 유지하는 경우라면 제2 데이터(QM_N)는 "1"의 값을 가지므로 이븐 비트라인(BLe)에 인가된 전압 레벨은 디스차지되지 않는다. 선택된 이븐 비트라인(BLe)이 디스차지되는 경우는 제1 내지 제3 상태(PV1~PV3) 중 어느 하나로 프로그램되는 경우에 한정된다.
프로그램전압 인가 구간(T4)에서는, 제2 제어신호(Von)를 로직 하이(high)로 인가한다. 그러면, 제5 스위치(231)가 턴 온 되고, 전압제어라인(VBL)에 인가된 전압 레벨에 따라 센싱노드(SO)의 전압이 정해진다. 이에 따라, 선택된 이븐 비트라인(BLe)에 인가되는 전압 레벨이 달라진다.
프로그램 구간(T5)에서는, 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SSL)에 턴 온 전압을 인가하고, 선택된 워드라인에는 프로그램 전압을 인가하며, 선택되지 않은 나머지 워드라인들에는 프로그램 패스전압을 인가하여 프로그램 동작을 수행한다. 특히, 선택된 워드라인에 인가하는 프로그램 전압은 프로그램될 상태에 관계없이 모두 제3 상태(PV3)에 해당하는 프로그램 전압을 인가한다. 이때, 선택된 이븐 비트라인(BLe)에 인가된 전압 레벨에 따라 선택된 메모리 셀이 다른 상태로 프로그램된다. 예를 들면, 제1 상태(PV1)로 프로그램될 메모리 셀의 경우, 워드라인으로 제3 상태(PV3)의 프로그램 전압이 인가되더라도 비트라인(BLe)에 인가되는 제1 비트라인전압으로 인하여 제1 상태(PV1)가 되도록 프로그램할 수 있다. 또한, 제2 상태(PV2)로 프로그램될 메모리 셀의 경우, 워드라인으로 제3 상태(PV3)의 프로그램 전압이 인가되더라도 비트라인(BLe)에 인가되는 제2 비트라인전압으로 인하여 제2 상태(PV2)가 되도록 프로그램할 수 있다. 이때, 제2 비트라인전압은 제1 비트라인전압보다 낮은 레벨을 갖는다. 제3 상태(PV3)로 프로그램될 메모리 셀의 경우에는, 비트라인(BLe)으로 제3 비트라인전압이 인가되는데, 제3 비트라인전압은 제2 비트라인전압보다 낮은 레벨이거나, 접지전압(예컨데, 0V)으로 인가되어 메모리 셀을 제3 상태(PV3)가 되도록 프로그램할 수 있다. 따라서, 소거 상태의 메모리 셀들을 하위비트 및 상위비트 프로그램 동작에 관계없이 동시에 프로그램할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래의 프로그램 동작을 설명하기 위한 그래프이다.
도 2는 본 발명에 따른 프로그램 동작을 설명하기 위한 그래프이다.
도 3은 본 발명에 따른 프로그램 동작을 설명하기 위한 회로도이다.
도 4는 본 발명에 따른 프로그램 동작을 수행하기 위한 회로도이다.
도 5는 본 발명에 따라 센싱노드의 전압을 세팅하는 방법을 설명하기 위한 타이밍도이다.
도 6은 본 발명에 따른 프로그램 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀 어레이 200 : 페이지 버퍼
210 : 비트라인 선택부 220 : 프리차지부
230 : 전압 제어부 240 : 제1 래치부
250 : 제2 래치부 260 : 제3 래치부
300 : 전압 발생부

Claims (13)

  1. 제1, 제2 및 제3 레벨로 프로그램하기 위한 메모리 셀들을 구분하는 단계;
    비선택된 비트라인에는 프로그램 금지 전압을 인가하고, 선택된 비트라인들 중 상기 제3 레벨로 프로그램해야 할 메모리 셀들이 연결된 비트라인들에는 접지전압을 인가하고, 상기 제2 레벨로 프로그램해야 할 메모리 셀들이 연결된 비트라인들에는 상기 프로그램 금지 전압보다 낮고 접지전압보다 높은 제1 전압을 인가하고, 상기 제1 레벨로 프로그램해야 할 메모리 셀들이 연결된 비트라인들에는 상기 프로그램 금지 전압보다 낮고 상기 제1 전압보다 높은 제2 전압을 인가하는 단계; 및
    상기 비트라인들에 전압이 공급되는 동안, 상기 메모리 셀들이 연결된 선택된 워드라인에 점진적으로 증가하는 프로그램 전압을 공급하는 단계를 포함하는 프로그램 동작 방법.
  2. 제1항에 있어서,
    상기 제1 레벨은 소거 상태인 메모리 셀들의 문턱전압 레벨보다 높고, 상기 제2 레벨은 상기 제1 전압 레벨보다 높고, 상기 제3 레벨은 상기 제2 전압 레벨보다 높은 프로그램 동작 방법.
  3. 제1항에 있어서, 상기 제1, 제2 및 제3 레벨로 프로그램하기 위한 메모리 셀들을 구분하는 단계는,
    상기 메모리 셀들을 상기 제1, 제2 및 제3 레벨로 프로그램하기 위한 프로그램 데이터들을 상기 비트라인들과 각각 연결된 페이지 버퍼들에 입력하는 단계를 포함하는 프로그램 동작 방법.
  4. 제1항에 있어서,
    상기 선택된 워드라인을 제외한 나머지 워드라인들에는 프로그램 패스전압을 인가하는 프로그램 동작 방법.
  5. 제1항에 있어서,
    상기 프로그램 전압은 선택되는 워드라인이 바뀌어도 동일한 프로그램 전압으로 공급되는 프로그램 동작 방법.
  6. 프로그램할 메모리 셀들을 목표레벨에 따라 구분하는 단계;
    상기 목표레벨과 반비례하는 전압을 각 메모리 셀들에 대응되는 비트라인들에 각각 제공하는 단계; 및
    상기 비트라인들에 전압이 제공되는 동안, 상기 프로그램할 메모리 셀들에 연결된 워드라인에 프로그램 전압을 인가하여 상기 메모리 셀들을 동시에 프로그램하는 단계를 포함하는 프로그램 동작 방법.
  7. 제6항에 있어서,
    상기 비트라인들에 상기 목표레벨과 반비례하는 전압을 각각 제공하는 단계는,
    상기 비트라인들에 각각 연결된 페이지 버퍼들에 프로그램 데이터를 입력하여 상기 프로그램할 메모리 셀들을 구분하고, 상기 프로그램 데이터에 상응하는 상기 각 목표레벨에 반비례하는 전압을 상기 비트라인들에 제공하는 단계를 포함하는 프로그램 동작 방법.
  8. 다수의 메모리 셀들이 포함된 다수의 스트링들; 및
    상기 다수의 스트링들과 각각 비트라인들을 통해 연결되며, 프로그램 동작 시 프로그램할 메모리 셀들의 목표레벨에 반비례하는 비트라인 전압을 상기 비트라인들에 각각 제공하는 페이지 버퍼들을 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 페이지 버퍼는,
    상기 비트라인들 중 선택된 비트라인과 센싱노드를 연결하기 위한 비트라인 선택부;
    상기 센싱노드에 프리차지 전압을 전달하는 프리차지부;
    상기 센싱노드에 다양한 레벨의 전압을 제공하기 위한 전압 제어부; 및
    상기 센싱노드와 연결되며, 상기 프로그램 데이터가 입력되는 래치부를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 전압 제어부는,
    전원전압이 인가되는 단자와 상기 센싱노드 사이에 직렬로 연결된 제5 스위치 및 제6 스위치; 및
    상기 제6 스위치의 게이트 라인과 상기 센싱노드 사이에 연결된 제7 스위치를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제7 스위치는 전압 발생부로부터 발생된 제1 제어신호에 따라 동작하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 제어신호의 레벨에 따라 상기 센싱노드에 인가되는 전압이 바뀌는 반도체 메모리 장치.
  13. 제10항에 있어서,
    상기 제5, 6 및 7 스위치들은 각각 NMOS 트랜지스터로 구현되는 반도체 메모리 장치.
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