KR20120119324A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

Abstract

반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이와, 오드 비트라인들을 통해 메모리 어레이의 오드 메모리 셀들과 연결되는 오드 페이지 버퍼들과, 이븐 비트라인들을 통해 메모리 어레이의 이븐 메모리 셀들과 연결되고, 오드 비트라인들을 통해 오드 페이지 버퍼들과 각각 연결되는 이븐 페이지 버퍼들, 및 오드 메모리 셀들에 저장하기 위해 이븐 페이지 버퍼들로 입력되는 데이터가 오드 비트라인들을 통해 오드 페이지 버퍼들로 전달되도록 이븐 페이지 버퍼들 및 오드 페이지 버퍼들을 제어하는 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 비트라인을 통해 데이터를 전송하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.

반도체 메모리 장치의 메모리 어레이는 수많은 메모리 셀들을 포함하며, 메모리 어레이 내에서 메모리 셀들은 메모리 블록 단위로 구분될 수 있다. 메모리 셀들은 비트라인을 통해 입력되는 데이터를 저장하거나, 저장된 데이터를 비트라인으로 출력한다. 비트라인을 통해 메모리 셀의 데이터를 입출력하기 하기 위하여 메모리 어레이와 인접하게 센싱 회로가 배치된다. NAND 플래시 메모리 장치의 경우 페이지 버퍼가 센싱 회로의 기능을 수행한다.

일반적으로, NAND 플래시 메모리 장치에서 페이지 버퍼는 이븐 비트라인과 오드 비트라인을 포함하는 한쌍의 비트라인마다 연결되는데, 데이터를 저장하는 프로그램 동작의 특성을 향상시키기 위하여 하나의 비트라인마다 페이지 버퍼가 연결되는 메모리 장치가 제안되고 있다. 후자의 경우, 페이지 버퍼의 사이즈가 크기 때문에, 페이지 버퍼들을 메모리 어레이의 일측에만 배치할 수 없다. 이러한 이유로, 짝수번째 비트라인들과 연결되는 페이지 버퍼들(이븐 페이지 버퍼 그룹)은 메모리 어레이의 일측(예, 메모리 어레이의 하측)에 배치되고, 홀수번째 비트라인들과 연결되는 페이지 버퍼들(오드 페이지 버퍼 그룹)은 메모리 어레이의 타측(예, 메모리 어레이의 상측)에 배치된다.

한편, 페이지 버퍼들에 저장된 데이터들은 열선택 회로에 의해 순차적으로 선택되어 입출력 회로를 통해 외부로 출력되는데, 페이지 버퍼들이 이븐 페이지 버퍼 그룹과 오드 페이지 버퍼 그룹으로 나누어져 있기 때문에, 1개의 페이지 버퍼 그룹이 모두 열선택 회로와 연결되어야 한다. 열선택 회로와 입출력 회로를 페이지 버퍼 그룹마다 구비할 경우 열선택 회로와 입출력 회로가 차지하는 면적이 증가하기 때문에, 하나의 열선택 회로 및 입출력 회로를 이용하여 이븐 페이지 버퍼 그룹과 오드 페이지 버퍼 그룹에 저장된 데이터를 외부로 출력하거나 외부로부터 데이터를 이븐 페이지 버퍼 그룹과 오드 페이지 버퍼 그룹으로 전달한다.

열선택 회로 및 입출력 회로가 이븐 페이지 버퍼 그룹과 인접하게 배치되는 경우, 오드 페이지 버퍼와 열선택 회로를 연결하기 위한 데이터 라인과 어드레스 라인이 추가로 배치되야 한다. 이 때문에, 칩 사이즈가 증가하게 되고, 데이터 라인이 길어지기 때문에 데이터의 입출력 속도가 저하된다.

본 발명의 실시예는 입출력 회로에 연결되는 제1 페이지 버퍼 그룹의 페이지 버퍼들과 입출력 회로에 연결되지 않은 제2 페이지 버퍼 그룹의 페이지 버퍼들을 비트라인들로 각각 연결하고, 제1 페이지 버퍼 그룹과 비트라인들을 통해 제2 페이지 버퍼 그룹과 입출력 회로 사이의 데이터 전송을 제어함으로써, 칩 사이즈의 증가를 방지하면서 동작 속도를 향상시킬 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이와, 오드 비트라인들을 통해 메모리 어레이의 오드 메모리 셀들과 연결되는 오드 페이지 버퍼들과, 이븐 비트라인들을 통해 메모리 어레이의 이븐 메모리 셀들과 연결되고, 오드 비트라인들을 통해 오드 페이지 버퍼들과 각각 연결되는 이븐 페이지 버퍼들, 및 오드 메모리 셀들에 저장하기 위해 이븐 페이지 버퍼들로 입력되는 데이터가 오드 비트라인들을 통해 오드 페이지 버퍼들로 전달되도록 이븐 페이지 버퍼들 및 오드 페이지 버퍼들을 제어하는 제어 회로를 포함한다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이와, 오드 비트라인들을 통해 메모리 어레이의 오드 메모리 셀들과 연결되는 오드 페이지 버퍼들과, 이븐 비트라인들을 통해 메모리 어레이의 이븐 메모리 셀들과 연결되고, 오드 비트라인들을 통해 오드 페이지 버퍼들과 각각 연결되는 이븐 페이지 버퍼들, 및 리드 동작에 의해 오드 페이지 버퍼들에 래치된 오드 메모리 셀들의 데이터가 오드 비트라인들을 통해 이븐 페이지 버퍼들로 전달되도록 이븐 페이지 버퍼들 및 오드 페이지 버퍼들을 제어하는 제어 회로를 포함한다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 이븐 메모리 셀에 저장될 제1 데이터가 이븐 메모리 셀의 이븐 비트라인 및 오드 메모리 셀의 오드 비트라인과 연결된 이븐 페이지 버퍼로 입력되는 단계와, 오드 메모리 셀에 저장될 제2 데이터가 이븐 페이지 버퍼로 입력되는 단계와, 이븐 페이지 버퍼로 입력된 제2 데이터가 오드 비트라인을 통해 오드 비트라인과 연결된 오드 페이지 버퍼로 전달되는 단계, 및 이븐 페이지 버퍼로 입력된 제1 데이터와 오드 페이지 버퍼로 전달된 제2 데이터를 이븐 메모리 셀과 오드 메모리 셀에 저장하기 위한 프로그램 동작을 실시하는 단계를 포함한다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 이븐 메모리 셀에 저장된 제1 데이터와 오드 메모리 셀에 저장된 제2 데이터가 이븐 비트라인 및 오드 비트라인을 통해 이븐 페이지 버퍼와 오드 페이지 버퍼로 래치되도록 리드 동작을 실시하는 단계와, 오드 페이지 버퍼에 래치된 제2 데이터가 오드 비트라인을 통해 이븐 페이지 버퍼로 전달되는 단계, 및 이븐 페이지 버퍼에 래치된 제1 데이터와 오드 페이지 버퍼로부터 이븐 페이지 버퍼로 전달된 제2 데이터가 이븐 페이지 버퍼로부터 출력되는 단계를 포함한다.

본 발명의 실시예는 입출력 회로에 연결되는 제1 페이지 버퍼 그룹의 페이지 버퍼들과 입출력 회로에 연결되지 않은 제2 페이지 버퍼 그룹의 페이지 버퍼들을 비트라인들로 각각 연결하고, 제1 페이지 버퍼 그룹과 비트라인들을 통해 제2 페이지 버퍼 그룹과 입출력 회로 사이의 데이터 전송을 제어함으로써, 칩 사이즈의 증가를 방지하면서 동작 속도를 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로들(130, 140, 150, 160, 170), 동작 회로들(130, 140, 150, 160, 170)을 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로들은 전압 공급 회로(130, 140), 페이지 버퍼 그룹들(150A, 150B), 열선택 회로(160) 및 입출력 회로(170)를 포함한다.

메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.

도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(STe1~STek, STo1~STok)은 대응하는 비트 라인들(BLe1~BLek, BLo1~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0~Can), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(Ca0~Can)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0~Can)의 게이트들은 워드라인들(WL0, ..., WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0~Ck0)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.

다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 독출 동작 또는 소거 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹들(150A, 150B)에 포함된 페이지 버퍼들을 제어하기 위한 PB 제어 신호들(PB_SIGNALSe, PB_SIGNALSo)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹들(150A, 150B)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.

전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들(Vpgm, Vread, Vpass)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 생성 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작을 위한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 생성 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 생성 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 발생된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 메모리 셀(예, Ca0)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 나머지 메모리 셀들(Ca1~Can)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 이에 따라, 프로그램 전압(Vpgm)에 의해 선택된 메모리 셀(Ca1)에 데이터가 저장되거나, 리드 전압(Vread)에 의해 선택된 메모리 셀(Ca0)에 저장된 데이터가 독출된다.

페이지 버퍼 그룹들(150A, 150B)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PBe1~PBek, PBo1~PBok)을 각각 포함한다. 제1 페이지 버퍼 그룹(150A)은 이븐 비트라인(예, BLe1)과 오드 비트라인(예, BLo1)을 포함하는 한쌍의 비트라인들과 각각 연결되는 이븐 페이지 버퍼들(PBe1~PBek)을 포함한다. 제2 페이지 버퍼 그룹(150B)은 오드 비트라인들(BLo1~BLok)과 각각 연결되는 오드 페이지 버퍼들(PBo1~PBok)을 포함한다.

제어 회로(120)의 제1 및 제2 PB 제어 신호들(PB_SIGNALSe, PB_SIGNALSo)에 응답하여, 제1 및 제2 페이지 버퍼 그룹(150A, 150B)의 페이지 버퍼들(PBe1~PBek, PBo1~PBok)은 메모리 셀들(Ca0, ..., Ck0)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek, BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(Ca0~Ck0)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek, BLo1~BLok)의 전압을 센싱한다. 예를 들어, 프로그램 동작에서 메모리 셀에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 입력되면, 페이지 버퍼는 비트라인에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그리고, 메모리 셀에 저장하기 위해 소거 데이터(예, '1' 데이터)가 입력되면, 페이지 버퍼는 비트라인에 프로그램 금지 전압(예, 전원 전압)을 인가한다.

한편, 리드 동작에서, 제1 및 제2 페이지 버퍼 그룹들(150A, 150B)은 비트라인들(BLe1~BLek, BLo1~BLok)을 모두 프리차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 페이지의 메모리 셀들에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 제1 및 제2 페이지 버퍼 그룹들(150A, 150B)은 비트라인들(BLe1~BLek, BLo1~BLok)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.

상기에서, 제1 페이지 버퍼 그룹(150A)은 이븐 비트라인들(BLe1~BLek)을 프리차지하거나 이븐 비트라인들(BLe1~BLek)의 전압을 센싱하는 동작을 담당하고, 제2 페이지 버퍼 그룹(150B)은 오드 비트라인들(BLo1~BLok)을 프리차지하거나 오드 비트라인들(BLo1~BLok)의 전압을 센싱하는 동작을 담당한다.

하지만, 제1 페이지 버퍼 그룹(150A)의 이븐 페이지 버퍼들(PBe1~PBek)은 이븐 비트라인들(BLe1~BLek) 및 오드 비트라인들(BLo1~BLok)에 모두 연결된다. 즉, 제2 페이지 버퍼 그룹(150B)의 오드 페이지 버퍼들(PBo1~PBok)은 오드 비트라인들(BLo1~BLok)과 각각 연결되지만, 제1 페이지 버퍼 그룹(150A)의 이븐 페이지 버퍼들(PBe1~PBek)은 이븐 비트라인(예, BLe1)과 오드 비트라인(예, BLo1)을 포함하는 한쌍의 비트라인들과 각각 연결된다. 이러한 이유는 후술하기로 한다.

열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 제1 페이지 버퍼 그룹(150A)에 포함된 이븐 페이지 버퍼들(PBe1~PBek)을 선택한다. 즉, 열선택 회로(160)는 이븐 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 이븐 페이지 버퍼들(PBe1~PBek)로 전달한다. 특히, 열선택 회로(160)는 오드 메모리 셀들에 저장될 데이터도 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 이븐 페이지 버퍼들(PBe1~PBek)로 전달한다. 다시 말해, 열선택 회로(160)는 이븐 페이지 버퍼들(PBe1~PBek)마다 이븐 메모리 셀에 저장하기 위한 1비트의 데이터와 오드 메모리 셀에 저장하기 위한 1비트의 데이터를 각각 전달한다. 이븐 페이지 버퍼들(PBe1~PBek)은 이븐 메모리 셀에 저장될 데이터와 오드 메모리 셀에 저장될 데이터를 서로 다른 래치에 임시 저장할 수 있다. 또한, 열선택 회로(160)는 이븐 페이지 버퍼들(PBe1~PBek)에 래치된 이븐 메모리 셀들의 데이터와 오드 메모리 셀들의 데이터의 출력을 컬럼 어드레스 신호(CADD)에 응답하여 제어한다.

입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 제1 페이지 버퍼 그룹(150A)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 전달된 데이터를 제1 페이지 버퍼 그룹(150A)의 이븐 페이지 버퍼들(PBe1~PBek)에 차례대로 전달하면 이븐 페이지 버퍼들(PBe1~PBek)은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 제1 페이지 버퍼 그룹(150A)의 이븐 페이지 버퍼들(PBe1~PBek)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

상기에서 설명한 구성 요소들 중, 제1 페이지 버퍼 그룹(150A)은 외부로부터 입력된 데이터 중 오드 메모리 셀들에 저장될 데이터를 오드 비트라인들(BLo1~BLok)을 통해 제2 페이지 버퍼 그룹(150B)으로 전달하는 기능도 수행한다. 또한, 제1 페이지 버퍼 그룹(150A)은 리드 동작에 의해 제2 페이지 버퍼 그룹(150B)에 래치된 오드 메모리 셀들의 데이터를 외부로 출력하기 위해 열선택 회로(160)로 전달하는 기능도 수행한다. 상기의 동작을 보다 상세하게 설명하면 다음과 같다.

도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.

도 3을 참조하면, 오드 페이지 버퍼(PBo1)는 오드 비트라인(BLo1)과 연결되지만 이븐 페이지 버퍼(PBe1)는 이븐 비트라인(BLe1)과 오드 비트라인(BLo1)에 연결되고 오드 메모리 셀에 저장하기 위하여 외부로부터 입력되는 데이터를 오드 페이지 버퍼(PBo1)로 전달해주기 때문에, 이븐 페이지 버퍼(PBe1)와 오드 페이지 버퍼(PBo1)는 구조가 서로 상이하다. 이븐 페이지 버퍼(PBe1)와 오드 페이지 버퍼(PBo1)는 모두 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHbE, PRECHbo, TRANe1, TRANo1, RSTe1, RSTo1, SETe1, SETo1, PBSENSE, PBSENSEo, BLSe, BLSo)은 제어 회로에서 출력될 수 있다.

먼저, 이븐 페이지 버퍼(PBe1)는 비트라인 선택 회로(N101, N103), 비트라인 연결 회로(N105), 프리차지 회로(P101), 다수의 래치 회로들(150Le1~150Le3)을 포함한다.

비트라인 선택 회로(N101, N103)는 비트라인 선택 신호들(BLSe, BLSo)에 응답하여 이븐 비트라인(BLe1) 또는 오드 비트라인(BLo1)을 이븐 페이지 버퍼(PBe1)와 연결하는 동작을 수행한다. 일반적인 프로그램 동작이나 리드 동작에서 비트라인 선택 회로(N101, N103)는 이븐 비트라인(BLe1)을 이븐 페이지 버퍼(PBe1)와 연결하며, 오드 페이지 버퍼(PBo1)의 데이터 입출력 동작에서 비트라인 선택 회로(N101, N103)는 오드 비트라인(BLo1)을 이븐 페이지 버퍼(PBe1)와 연결한다.

비트라인 연결 회로(N105)는 비트라인 선택 회로(N101, N103)에 의해 선택된 비트라인과 래치 회로들(150Le1~150Le3) 중 하나의 래치 회로를 연결 신호(PBSENSEe)에 응답하여 연결하는 동작을 수행한다. 래치 회로들(150Le1~150Le3)은 비트라인 연결 회로(N105)에 병렬로 연결되며, 비트라인 연결 회로(N105)와 래치 회로들(150Le1~150Le3)의 접속 노드가 센싱 노드(SOe)가 된다.

프리차지 회로(P101)는 제1 프리차지 신호(PRECHBe)에 응답하여 센싱 노드(SOe)를 프리차지하는 동작을 수행한다.

래치 회로들(150Le1~150Le3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(150Le1~150Le3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(150Le1~150Le3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(150Le1)는 오드 비트라인(BLo1)을 통해 오드 메모리 셀에 저장될 데이터를 오드 페이지 버퍼(PBo1)로 전달하기 위해 사용될 수 있다. 제2 래치 회로(150Le2)는 이븐 메모리 셀에 저장하기 위한 데이터를 래치하기 위해 사용되고, 제3 래치 회로(150Le3)는 제2 래치 회로(150Le2)로부터 전달받은 데이터에 따라 이븐 비트라인(BLe1)에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하기 위해 사용될 수 있다. 상기에서, 제2 래치 회로(150Le2)가 제1 래치 회로(150Le1)의 기능을 대신 수행할 수 있으며, 이 경우 제1 래치 회로(150Le1)는 생략 가능하다.

래치 회로들(150Le1~150Le3)은 동일한 구성으로 이루어질 수 있으나, 서로 다른 신호들이 입력되기 때문에 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.

제1 래치 회로(150Le1)를 예로써 설명하면, 제1 래치 회로(150Le1)는 데이터를 래치하기 위한 래치(LATe1), 전송 신호(TRANe1)에 응답하여 래치(LATe1)의 제1 노드(QAe)를 센싱 노드(SOe)와 연결시키도록 구성된 스위칭 소자(N107), 래치(LATe1)의 제1 및 제2 노드들(QAe, QBe)과 각각 연결되고 셋 신호(SETe1)와 리셋 신호(RSTe1)에 응답하여 각각 동작하는 스위칭 소자들(N109, N111), 스위칭 소자들(N109, N111)과 접지 단자 사이에 연결되고 센싱 노드(SOe)의 전위에 따라 동작하는 스위칭 소자(N113)를 포함한다. 참고로, 열선택 회로(도 1의 160)는 컬럼 어드레스(CADD)에 응답하여 선택된 페이지 버퍼(PBe1)에 포함된 래치(LATe1)의 제1 및 제2 노드들(QAe, QBe)과 연결된다.

한편, 오드 페이지 버퍼(PBo1)는 비트라인 연결 회로(N123), 프리차지 회로(P102), 다수의 래치 회로들(150Lo1~150Lo23)을 포함한다.

오드 페이지 버퍼(PBo1)는 하나의 오드 비트라인(BLo1)과 연결되기 때문에, 이븐 페이지 버퍼(PBe1)의 비트라인 선택 회로(N101, N103)가 필요하지 않다.

비트라인 연결 회로(N123)는 오드 비트라인(BLo1)과 래치 회로들(150Lo1, 150Lo2) 중 하나의 래치 회로를 연결하는 동작을 수행한다. 래치 회로들(150Lo1, 150Lo2)은 비트라인 연결 회로(N123)에 병렬로 연결되며, 비트라인 연결 회로(N123)와 래치 회로들(150Lo1, 150Lo2)의 접속 노드가 센싱 노드(SOo)가 된다.

프리차지 회로(P102)는 제2 프리차지 신호(PRECHBo)에 응답하여 센싱 노드(SOo)를 프리차지하는 동작을 수행한다.

래치 회로들(150Lo1, 150Lo2)의 수는 설계에 따라 변경될 수 있으며, 2개의 래치 회로들(150Lo1, 150Lo2)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(150Lo1, 150Lo2)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(150Lo1)는 오드 메모리 셀에 저장하기 위한 데이터를 래치하기 위해 사용되고, 제2 래치 회로(150Le2)는 제1 래치 회로(150Lo1)로부터 전달받은 데이터에 따라 오드 비트라인(BLo1)에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하기 위해 사용될 수 있다.

래치 회로들(150Lo1, 150Lo2)은 동일한 구성으로 이루어질 수 있으나, 서로 다른 신호들이 입력되기 때문에 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.

오드 페이지 버퍼(PBo1)의 제1 래치 회로(150Lo1)는 이븐 페이지 버퍼(PBe1)의 제1 래치 회로(150Le1)와 동일하게 구성될 수 있다. 하지만, 연결 신호(PBSENSEe) 대신 연결 신호(PBSENSEo)에 응답하여 스위칭 소자(N121)이 동작하고, 전송 신호(TRANe1) 대신 전송 신호(TRANo1)에 응답하여 스위칭 소자(N123)가 동작하고, 셋 신호(SETe1)와 리셋 신호(RSTe1) 대신 셋 신호(SETo1)와 리셋 신호(RSTo1)에 응답하여 스위칭 소자들(N125, N127)이 각각 동작한다.

프로그램 동작이나 리드 동작 시 연결 신호들(PBSENSEe, PBSENSEo)과 전송 신호들(TRANe1, TRANo1)은 동일한 파형으로 입력될 수 있으며, 데이터 전송 동작에서 연결 신호들(PBSENSEe, PBSENSEo)과 전송 신호들(TRANe1, TRANo1)은 다른 파형으로 입력된다. 구체적인 내용은 도 4에서 후술하기로 한다. 한편, 셋 신호들(SETe1, SETo1) 및 리셋 신호들(RSTe1, RSTo1)은 동일한 파형으로 입력될 수 있으며, 리셋 동작이나 셋 동작에 의해 래치들(LATe1, LATo1)에 래치되는 데이터에 따라서 다른 파형으로 입력될 수도 있다.

이하, 상기의 구성을 포함하는 반도체 메모리 장치의 동작 방법을 설명하기로 한다.

도 4a 및 도 4b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다. 특히, 도 4a는 프로그램 동작을 위해 외부로부터 입력된 데이터를 오드 페이지 버퍼 그룹(도 1의 150B)으로 전송하는 동작을 설명하기 위한 파형도이다. 그리고, 도 4b는 리드 동작에 의해 오드 페이지 버퍼 그룹에 래치된 오드 메모리 셀들의 데이터를 외부로 출력하기 위하여 이븐 페이지 버퍼 그룹(도 1의 150A)로 전송하는 동작을 설명하기 위한 파형도이다. 먼저, 프로그램 동작에서 데이터 전송 동작을 설명하기로 한다.

도 3 및 도 4a를 참조하면, 외부로부터 입출력 회로 및 열선택 회로를 통해 이븐 페이지 버퍼(PBe1)의 래치(LATe1)로 데이터가 입력된다. 전송 신호(TRANe1)에 의해 스위칭 소자(N107)가 활성화되면 래치(LATe1)에 저장된 데이터에 따라 센싱 노드(SOe)가 프리차지되거나 디스차지된다. 비트라인 선택 신호(BLSo1) 및 비트라인 연결 신호(PBSENSEe)에 응답하여 스위칭 소자들(N103, N105)이 활성화되면 오드 비트라인(BLo1)과 센싱 노드(SOe)가 전기적으로 연결된다. 이에 따라, 오드 비트라인(BLo1)은 센싱 노드(SOe)와 마찬가지로 래치(LATe1)에 저장된 데이터에 따라 프리차지되거나 디스차지된다. 이때, 오드 비트라인(BLo1)이 프리차지되는 경우, 오드 비트라인(BLo1)은 비트라인 연결 신호(PBSENSEe)의 전압 레벨(V1)에서 스위칭 소자(N105)의 문턱전압(Vth)만큼 뺀 레벨까지 프리차지된다.

이어서, 오드 페이지 버퍼(PBo1)의 비트라인 연결 신호(PBSENSEo)에 의해 스위칭 소자(N121)가 활성화되면, 센싱 노드(SOo)의 전위가 오드 비트라인(BLo1)의 프리차지 상태에 따라 변경된다. 여기서, 오드 비트라인(BLo1)의 길이가 길기 때문에 오드 비트라인(BLo1)의 저항이 높다. 이 때문에, 이븐 페이지 버퍼(PBe1)로부터 출력된 전압이 오드 페이지 버퍼(PBo1)까지 전달되는 시간이 길어지고 전압 강하에 의해 오드 페이지 버퍼(PBo1)까지 낮은 전압이 전달될 수 있다. 이를 보상하고자, 이븐 페이지 버퍼(PBe1)에 인가되는 비트라인 연결 신호(PBSENSEe)의 전압 레벨(V1)보다 낮은 레벨(V2)의 비트라인 연결 신호(PBSENSEo)를 오드 페이지 버퍼(PBo1)로 인가하는 것이 바람직하다. 이어서, 스위칭 소자(N121)가 활성화됨에 따라 센싱 노드(SOo)가 오드 비트라인(BLo1)와 전기적으로 연결되고, 센싱 노드(SOo)의 전위는 오드 비트라인(BLo1)의 프리차지 상태에 따라 변경된다. 센싱 노드(SOo)의 전위에 따라 스위칭 소자(N129)의 활성화 상태가 결정되고, 리셋 신호(RSTo1)에 의해 스위칭 소자(N125)가 활성화된다.

외부 입력 데이터에 따라 오드 비트라인(BLo1)이 이븐 페이지 버퍼(PBe1)에 의해 프리차지된 경우, 스위칭 소자들(N129, N125)이 활성화된다. 그 결과, 래치(LATo1)는 외부 입력 데이터를 래치하게 된다. 즉, 래치(LATo1)는 제1 노드(QAo)로 하이 레벨의 데이터가 출력되고, 제2 노드(QBo)로 로우 레벨의 반전 데이터를 출력한다.

이로써, 데이터 전송 동작이 완료된다. 이러한 데이터 전송 동작은 이븐 메모리 셀들에 저장될 데이터와 오드 메모리 셀들에 저장될 데이터가 이븐 페이지 버퍼 그룹인 제1 페이지 버퍼 그룹(150A)에 모두 입력된 후에 실시될 수 있다. 또한, 오드 메모리 셀들에 저장될 데이터가 제1 페이지 버퍼 그룹(150A)으로 입력된 후 이븐 메모리 셀들에 저장될 데이터가 제1 페이지 버퍼 그룹(150A)에 입력되기 전에 상기의 데이터 전송 동작이 실시될 수도 있다.

이후, 이븐 페이지 버퍼(PBe1)와 오드 페이지 버퍼(PBo1)에 래치된 데이터들을 메모리 셀들에 저장하기 위한 프로그램 동작이 실시된다.

이어서, 리드 동작 후에 실시되는 데이터 전송 동작을 설명하기로 한다.

도 3 및 도 4b를 참조하면, 리드 동작에 의해 독출된 오드 메모리 셀의 데이터가 오드 페이지 버퍼(PBo1)의 래치(LATo1)로 래치되거나, 래치 회로(150Lo2)로 래치된 후 래치 회로(150Lo1)의 래치(LATo1)로 전달된다. 이때, 이븐 페이지 버퍼(PBe1)에서는 리드 동작에 의해 독출된 이븐 메모리 셀의 데이터가 래치 회로(150Le2)의 래치로 래치되거나, 래치 회로(150Le3)로 래치된 후 래치 회로(150Le3)의 래치로부터 래치 회로(150Le2)의 래치로 전달된다. 즉, 오드 메모리 셀의 데이터는 오드 페이지 버퍼(PBo1)로 래치되고 이븐 메모리 셀의 데이터는 이븐 페이지 버퍼(PBe1)로 래치된다.

이어서, 전송 신호(TRANo1)에 의해 스위칭 소자(N123)가 활성화되면 래치(LATo1)에 저장된 데이터에 따라 센싱 노드(SOo)가 프리차지되거나 디스차지된다. 비트라인 연결 신호(PBSENSEo)에 응답하여 스위칭 소자(N121)가 활성화되면, 오드 비트라인(BLo1)과 센싱 노드(SOo)가 전기적으로 연결된다. 이에 따라, 오드 비트라인(BLo1)은 센싱 노드(SOo)와 마찬가지로 래치(LATo1)에 저장된 데이터에 따라 프리차지되거나 디스차지된다. 이때, 오드 비트라인(BLo1)이 프리차지되는 경우, 오드 비트라인(BLo1)은 비트라인 연결 신호(PBSENSEo)의 전압 레벨(V1)에서 스위칭 소자(N121)의 문턱전압(Vth)만큼 뺀 레벨까지 프리차지된다.

이어서, 이븐 페이지 버퍼(PBe1)의 비트라인 선택 신호(BLSo1) 및 비트라인 연결 신호(PBSENSEo)에 의해 스위칭 소자들(N103, N105)이 활성화되면, 센싱 노드(SOe)의 전위가 오드 비트라인(BLo1)의 프리차지 상태에 따라 변경된다. 여기서, 프로그램 동작을 위한 데이터 전송 동작에서와 마찬가지로, 오드 페이지 버퍼(PBo1)에 인가되는 비트라인 연결 신호(PBSENSEo)의 전압 레벨(V1)보다 낮은 레벨(V2)의 비트라인 연결 신호(PBSENSEe)를 이븐 페이지 버퍼(PBe1)로 인가하는 것이 바람직하다. 이어서, 스위칭 소자들(N103, N105)이 활성화됨에 따라 센싱 노드(SOe)가 오드 비트라인(BLo1)과 전기적으로 연결되고, 센싱 노드(SOe)의 전위는 오드 비트라인(BLo1)의 프리차지 상태에 따라 변경된다. 센싱 노드(SOe)의 전위에 따라 스위칭 소자(N113)의 활성화 상태가 결정되고, 리셋 신호(RSTe1)에 의해 스위칭 소자(N109)가 활성화된다.

오드 메모리 셀로부터 독출된 데이터에 따라 오드 비트라인(BLo1)이 오드 페이지 버퍼(PBo1)에 의해 프리차지된 경우, 스위칭 소자들(N109, N113)이 활성화된다. 그 결과, 래치(LATe1)는 오드 페이지 버퍼(PBo1)의 래치(LATo1)와 동일한 오드 메모리 셀의 데이터를 래치하게 된다. 즉, 래치(LATe1)는 제1 노드(QAe)로 하이 레벨의 데이터가 출력되고, 제2 노드(QBe)로 로우 레벨의 반전 데이터를 출력한다.

이로써, 데이터 전송 동작이 완료된다. 이후, 이븐 페이지 버퍼(PBe1)에 래치된 데이터와 오드 페이지 버퍼(PBo1)에 래치된 데이터가 열선택 회로 및 입출력 회로를 통해 외부로 출력된다.

한편, 이븐 페이지 버퍼(PBe1)가 이븐 비트라인(BLe1)과 연결되고 오드 페이지 버퍼(PBo1)가 이븐 비트라인(BLe1) 및 오드 비트라인(BLo1)에 모두 연결된 상태에서, 오드 페이지 버퍼(PBo1)가 상기에서 서술한 이븐 페이지 버퍼(PBe1)의 기능을 수행할 수도 있다. 이 경우, 오드 페이지 버퍼(PBo1)가 열선택 회로와 연결된다.

110 : 메모리 어레이 110MB : 메모리 블록
STe1~STek, STo1~STok : 스트링 PAGE0 : 페이지
120 : 제어 회로 130 : 전압 생성 회로
140 : 로우 디코더 150A, 150B : 페이지 버퍼 그룹
160 : 열선택 회로 170 : 입출력 회로

Claims (13)

1. 다수의 메모리 셀들을 포함하는 메모리 어레이;
   오드 비트라인들을 통해 상기 메모리 어레이의 오드 메모리 셀들과 연결되는 오드 페이지 버퍼들;
   이븐 비트라인들을 통해 상기 메모리 어레이의 이븐 메모리 셀들과 연결되고, 상기 오드 비트라인들을 통해 상기 오드 페이지 버퍼들과 각각 연결되는 이븐 페이지 버퍼들; 및
   상기 오드 메모리 셀들에 저장하기 위해 상기 이븐 페이지 버퍼들로 입력되는 데이터가 상기 오드 비트라인들을 통해 상기 오드 페이지 버퍼들로 전달되도록 상기 이븐 페이지 버퍼들 및 상기 오드 페이지 버퍼들을 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
   
2. 제 1 항에 있어서,
   상기 이븐 메모리 셀들에 저장하기 위해 외부로부터 입력되는 데이터와 상기 오드 메모리 셀들에 저장하기 위해 상기 외부로부터 입력되는 데이터를 컬럼 어드레스에 응답하여 상기 이븐 페이지 버퍼들로 전달하기 위한 열선택 회로를 더 포함하는 반도체 메모리 장치.
   
3. 제 2 항에 있어서,
   상기 열선택 회로는 상기 이븐 페이지 버퍼들마다 상기 이븐 메모리 셀에 저장하기 위한 1비트의 데이터와 상기 오드 메모리 셀에 저장하기 위한 1비트의 데이터를 각각 전달하는 반도체 메모리 장치.
   
4. 제 1 항에 있어서,
   상기 제어 회로의 비트라인 연결신호들에 응답하여 상기 이븐 페이지 버퍼들과 상기 오드 페이지 버퍼들이 상기 오드 비트라인들에 연결되며, 상기 오드 페이지 버퍼들로 인가되는 비트라인 연결신호가 상기 이븐 페이지 버퍼들로 인가되는 비트라인 연결신호보다 더 낮은 전압 레벨로 인가되는 반도체 메모리 장치.
   
5. 다수의 메모리 셀들을 포함하는 메모리 어레이;
   오드 비트라인들을 통해 상기 메모리 어레이의 오드 메모리 셀들과 연결되는 오드 페이지 버퍼들;
   이븐 비트라인들을 통해 상기 메모리 어레이의 이븐 메모리 셀들과 연결되고, 상기 오드 비트라인들을 통해 상기 오드 페이지 버퍼들과 각각 연결되는 이븐 페이지 버퍼들; 및
   리드 동작에 의해 상기 오드 페이지 버퍼들에 래치된 상기 오드 메모리 셀들의 데이터가 상기 오드 비트라인들을 통해 상기 이븐 페이지 버퍼들로 전달되도록 상기 이븐 페이지 버퍼들 및 상기 오드 페이지 버퍼들을 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
   
6. 제 5 항에 있어서,
   상기 오드 페이지 버퍼들로부터 상기 이븐 페이지 버퍼들로 전달된 상기 오드 메모리 셀들의 데이터와 상기 리드 동작에 의해 상기 이븐 페이지 버퍼들에 래치된 상기 이븐 메모리 셀들의 데이터의 출력을 컬럼 어드레스에 응답하여 제어하는 열선택 회로를 더 포함하는 반도체 메모리 장치.
   
7. 제 1 항 또는 제 5 항에 있어서, 상기 이븐 페이지 버퍼는,
   상기 이븐 비트라인 및 상기 오드 비트라인 중 하나의 비트라인을 비트라인 선택 신호에 응답하여 선택하기 위한 비트라인 선택 회로;
   상기 오드 메모리 셀의 데이터를 래치하기 위한 제1 래치 회로;
   상기 이븐 메모리 셀의 데이터를 래치하기 위한 제2 래치 회로; 및
   상기 제1 및 제2 래치 회로들 중 활성화된 래치 회로와 상기 비트라인 선택 회로에 의해 선택된 비트라인을 비트라인 연결 신호에 응답하여 연결하기 위한 비트라인 연결 회로를 포함하는 반도체 메모리 장치.
   
8. 제 1 항 또는 제 5 항에 있어서, 상기 오드 페이지 버퍼는,
   상기 오드 메모리 셀의 데이터를 래치하기 위한 래치 회로; 및
   상기 래치 회로와 상기 오드 비트라인을 비트라인 연결 신호에 응답하여 연결하기 위한 비트라인 연결 회로를 포함하는 반도체 메모리 장치.
   
9. 제 1 항에 있어서,
   상기 제어 회로의 비트라인 연결신호들에 응답하여 상기 이븐 페이지 버퍼들과 상기 오드 페이지 버퍼들이 상기 오드 비트라인들에 연결되며, 상기 이븐 페이지 버퍼들로 인가되는 비트라인 연결신호가 상기 오드 페이지 버퍼들로 인가되는 비트라인 연결신호보다 더 낮은 전압 레벨로 인가되는 반도체 메모리 장치.
   
10. 이븐 메모리 셀에 저장될 제1 데이터가 상기 이븐 메모리 셀의 이븐 비트라인 및 오드 메모리 셀의 오드 비트라인과 연결된 이븐 페이지 버퍼로 입력되는 단계;
    상기 오드 메모리 셀에 저장될 제2 데이터가 상기 이븐 페이지 버퍼로 입력되는 단계;
    상기 이븐 페이지 버퍼로 입력된 상기 제2 데이터가 상기 오드 비트라인을 통해 상기 오드 비트라인과 연결된 오드 페이지 버퍼로 전달되는 단계; 및
    상기 이븐 페이지 버퍼로 입력된 상기 제1 데이터와 상기 오드 페이지 버퍼로 전달된 상기 제2 데이터를 상기 이븐 메모리 셀과 상기 오드 메모리 셀에 저장하기 위한 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
    
11. 제 10 항에 있어서,
    상기 제2 데이터가 상기 오드 페이지 버퍼로 전달될 때 상기 이븐 페이지 버퍼는 상기 오드 비트라인과 연결되고, 상기 프로그램 동작을 실시할 때 상기 이븐 페이지 버퍼는 상기 이븐 비트라인과 연결되는 반도체 메모리 장치의 동작 방법.
    
12. 이븐 메모리 셀에 저장된 제1 데이터와 오드 메모리 셀에 저장된 제2 데이터가 이븐 비트라인 및 오드 비트라인을 통해 이븐 페이지 버퍼와 오드 페이지 버퍼로 래치되도록 리드 동작을 실시하는 단계;
    상기 오드 페이지 버퍼에 래치된 상기 제2 데이터가 상기 오드 비트라인을 통해 상기 이븐 페이지 버퍼로 전달되는 단계; 및
    상기 이븐 페이지 버퍼에 래치된 상기 제1 데이터와 상기 오드 페이지 버퍼로부터 상기 이븐 페이지 버퍼로 전달된 상기 제2 데이터가 상기 이븐 페이지 버퍼로부터 출력되는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
    
13. 제 12 항에 있어서,
    상기 리드 동작을 실시할 때 상기 이븐 페이지 버퍼는 상기 이븐 비트라인과 연결되고, 상기 제2 데이터가 상기 이븐 페이지 버퍼로 전달될 때 상기 이븐 페이지 버퍼는 상기 오드 비트라인과 연결되는 반도체 메모리 장치의 동작 방법.

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