KR101060259B1

KR101060259B1 - 불휘발성 메모리 장치 및 그것의 동작 방법

Info

Publication number: KR101060259B1
Application number: KR1020090058456A
Authority: KR
Inventors: 김유성; 김범돌
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-06-29
Filing date: 2009-06-29
Publication date: 2011-08-30
Also published as: KR20110001065A

Abstract

본 발명은 불휘발성 메모리 장치의 메모리 셀 블록을 물리적 셀 블록과 논리적 셀 블록으로 구분하고, 불휘발성 메모리 장치의 동작을 위한 어드레스 신호에 의해 논리적 셀 블록이 선택되면 불휘발성 메모리 장치의 동작에 필요한 동작 전압을 물리적 셀 블록에 인가하여, 메모리 셀 블록에 할당된 어드레스 수보다 더 많은 수의 워드 라인이 배치된 메모리 셀 어레이의 동작을 가능하게 함으로써, 셀 효율과 센싱 마진을 모두 고려한 불휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.

48 워드 라인 구조, 낸드 플래시 메모리.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{Nonvolatile Memory Device and Operating Method thereof}

본 발명은 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것으로, 특히 메모리 셀 블록에 할당된 어드레스 수보다 더 많은 수의 워드 라인이 배치된 메모리 셀 어레이를 포함하는 불휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.

낸드 플래시 메모리에서 셀 스트링(string)은 16 워드 라인 구조에서부터 32 워드 라인 구조로, 최근에는 64 워드 라인 구조로 워드 라인의 수가 증가하고 있다.

셀 스트링은 페이지 개수와 관련이 있는데 페이지는 그 개수를 2의 배수로 구성하여 블록(block) 단위의 동작이 가능하게 한다. 이는 로우 디코더 등에서 비트 단위로 어드레스를 지정하기 때문이며 그렇지 않을 경우 어드레스의 낭비가 생기기 때문이다. 현재 대부분의 낸드 플래시 메모리는 32 워드 라인 구조의 셀 스트링(이하, 32 스트링이라 한다)을 기본으로 하여 구성된다.

도 1은 32 워드 라인 구조에서 멀티 레벨 셀에 따른 페이지 개수를 나타내는 도면이다.

도 1을 참조하면, 하나의 메모리 셀 당 몇 비트의 데이터를 저장하느냐에 따라 페이지의 개수가 달라진다. 예를 들면, 하나의 메모리 셀에 1비트의 데이터를 저장하는 경우 32 스트링으로 이루어진 메모리 셀 블록은 64개의 페이지를 포함한다. 하나의 메모리 셀에 2비트의 데이터를 저장하는 경우에는 128개의 페이지를 포함하고, 하나의 메모리 셀에 3비트 데이터와 4비트 데이터를 저장하는 경우에는 각각 192개와 256개의 페이지를 포함한다.

도 2는 32 스트링과 64 스트링에서 백 패턴(back pattern)에 따른 온 셀 전류를 보여주는 도면이다.

도 2를 참조하면, 32 스트링의 경우 워드 라인에 따라 약간의 차이는 있지만, 소거 동작시에는 2.0E-06의 온 셀 전류가 흐르고 프로그램 동작시에는 약 7.5E-07의 온 셀 전류가 흐른다.

64 스트링의 경우 소거 동작시에는 1.2E-06의 온 셀 전류가 흐르고 프로그램 동작시에는 약 5.0E-07의 온 셀 전류가 흐른다. 따라서 32 스트링보다 64 스트링에서 온 셀 전류가 더 적게 흐르는 것을 알 수 있다.

32 스트링에서 64 스트링으로 하나의 스트링 내의 메모리 셀의 수가 증가하면 드레인 선택 트랜지스터와 소스 선택 트랜지스터 사이에 더 많은 메모리 셀이 존재하기 때문에 집적도가 커져서 셀 효율(cell efficiency)이 증가한다. 하지만, 메모리 셀은 기본적으로 저항의 역할을 하기 때문에 셀 스트링에 흐르는 전류는 감소한다. 따라서 리드 동작이나 검증 동작시 센싱 마진이 줄어드는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 메모리 셀 블록에 할당된 어드레스 수보다 더 많은 수의 워드 라인이 배치된 메모리 셀 어레이를 포함함으로써 셀 효율과 센싱 마진을 모두 고려한 불휘발성 메모리 장치를 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위하여 본 발명에 따른 불휘발성 메모리 장치는,

하나의 물리적 셀 블록에 포함되는 제1 논리적 셀 블록의 전체 워드 라인들과, 인접한 물리적 셀 블록들에 걸쳐 포함되는 제2 논리적 셀 블록의 상위 및 하위 워드 라인 그룹 중 하나의 워드 라인 그룹이 다수의 물리적 셀 블록에 각각 포함되는 메모리 셀 어레이;

상기 논리적 셀 블록에 포함된 메모리 셀들의 동작을 위한 명령 신호와 로우 어드레스 신호를 생성하는 제어부;

상기 명령 신호에 따라 상기 메모리 셀들의 동작에 필요한 동작 전압을 생성하는 동작 전압 생성부;

상기 로우 어드레스 신호에 따라 선택된 물리적 셀 블록에 포함된 제1 논리적 셀 블록과 제2 논리적 셀 블록을 선택하기 위한 제1 및 제2 블록 선택 신호를 활성화시키는 로우 디코더; 및

상기 제1 및 제2 블록 선택 신호에 따라 선택된 물리적 셀 블록으로 상기 동작 전압을 전달하는 블록 선택부를 포함한다.

이 실시예에 있어서, 상기 물리적 셀 블록은 드레인 선택 라인 및 소스 선택 라인을 포함하고,

상기 제1 논리적 셀 블록에 포함된 워드 라인들은 상기 드레인 선택 라인과 인접하여 순서대로 배치되고,

상기 제2 논리적 셀 블록의 상위 또는 하위 워드 라인 그룹에 포함된 워드 라인들은 상기 소스 선택 라인과 인접하여 순서대로 배치될 수 있다.

이 실시예에 있어서, 상기 물리적 셀 블록은 상기 드레인 선택 라인 및 소스 선택 라인에 인접한 제1 및 제2 더미 워드 라인을 더 포함할 수 있다.

이 실시예에 있어서, 상기 제1 및 제2 더미 워드 라인에 연결된 메모리 셀은 소거 상태일 수 있다.

이 실시예에 있어서, 상기 물리적 셀 블록은 상기 제1 논리적 셀 블록과 상기 제2 논리적 셀 블록 사이에, 인접한 메모리 셀간의 간섭 현상에 의해 문턱 전압이 변화되는 것을 방지하는 차단 워드 라인을 더 포함할 수 있다.

이 실시예에 있어서, 상기 차단 워드 라인에 연결된 메모리 셀은 소거 상태일 수 있다.

실시예에 있어서, 상기 블록 선택부는, 상기 동작 전압 생성부에서 생성된 동작 전압을 상기 제1 블록 선택 신호에 따라 제1 논리적 셀 블록의 워드 라인들로 전달하기 위한 제1 블록 스위칭부; 및

상기 동작 전압 생성부에서 생성된 동작 전압을 상기 제2 블록 선택 신호에 따라 제2 논리적 셀 블록의 워드 라인들로 전달하기 위한 제2 블록 스위칭부를 포 함할 수 있다.

실시예에 있어서, 상기 로우 디코더는

상기 로우 어드레스 신호에 따라 물리적 셀 블록이 선택되면, 선택된 상기 물리적 셀 블록에 포함된 제1 논리적 셀 블록과 제2 논리적 셀 블록을 선택하기 위하여 상기 제1 및 제2 블록 선택 신호를 동시에 활성화시킬 수 있다.

본 발명에 따른 불휘발성 메모리 장치의 동작 방법은,

하나의 물리적 셀 블록에 포함되는 제1 논리적 셀 블록의 전체 워드 라인들과, 인접한 물리적 셀 블록들에 걸쳐 포함되는 제2 논리적 셀 블록의 상위 및 하위 워드 라인 그룹 중 하나의 워드 라인 그룹이 다수의 물리적 셀 블록에 각각 포함되는 메모리 셀 어레이가 제공되는 단계;

상기 논리적 셀 블록에 포함된 메모리 셀들의 동작을 위한 명령 신호와 로우 어드레스 신호를 생성하는 단계;

상기 명령 신호에 따라 상기 메모리 셀들의 동작에 필요한 동작 전압을 생성하는 단계;

상기 로우 어드레스 신호에 따라 물리적 셀 블록에 포함된 제1 논리적 셀 블록과 제2 논리적 셀 블록을 선택하기 위한 제1 및 제2 블록 선택 신호를 활성화시키는 단계;

상기 제1 및 제2 블록 선택 신호에 따라 선택된 물리적 셀 블록으로 상기 동작 전압을 전달하는 단계를 포함한다.

이 실시예에 있어서, 상기 제1 논리적 셀 블록과 제2 논리적 셀 블록을 선택 하기 위한 제1 및 제2 블록 선택 신호는 동시에 활성화될 수 있다.

이 실시예에 있어서, 상기 제2 논리적 셀 블록에 대한 소거 동작 시에, 상기 제2 논리적 셀 블록을 포함하는 인접한 물리적 셀 블록들이 순차적으로 선택되어, 선택된 상기 인접한 물리적 셀 블록들 내의 상기 제2 논리적 셀 블록의 상위 및 하위 워드 라인 그룹에 대해 순차적으로 소거 동작이 실시될 수 있다.

다른 실시예에 있어서, 상기 제2 논리적 셀 블록에 대한 소거 동작 시에, 상기 제2 논리적 셀 블록을 포함하는 인접한 물리적 셀 블록들이 동시에 선택되어, 선택된 상기 인접한 물리적 셀 블록들 내의 상기 제2 논리적 셀 블록의 상위 및 하위 워드 라인 그룹에 대해 동시에 소거 동작이 실시될 수 있다.

실시예에 있어서, 상기 물리적 셀 블록은 상기 제1 논리적 셀 블록과 상기 제2 논리적 셀 블록 사이에, 인접한 메모리 셀간의 간섭 현상에 의해 문턱 전압이 변화되는 것을 방지하는 차단 워드 라인을 더 포함할 수 있다.

실시예에 있어서, 상기 물리적 셀 블록은 드레인 선택 라인, 소스 선택 라인, 상기 드레인 선택 라인 및 상기 소스 선택 라인에 인접한 제1 및 제2 더미 워드 라인을 더 포함할 수 있다.

본 발명에 따른 불휘발성 메모리 장치에 의하면, 메모리 셀 블록에 할당된 어드레스 수보다 더 많은 수의 워드 라인이 배치된 메모리 셀 어레이를 포함함으로 써, 예를 들어 48 워드 라인 구조의 경우 32 워드 라인 구조에 비해 불휘발성 메모리의 셀 효율이 증가하고, 64 워드 라인 구조에 비해 온 셀 전류가 증가하여 리드 동작시 센싱 마진이 좋아진다.

상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 더욱 분명해질 것이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 나타내는 도면이다.

도 3을 참조하면, 불휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 페이지 버퍼부(320), 컬럼 디코더(330), 로우 디코더(340), 블록 선택부(350), 동작 전압 생성부(360) 및 제어부(370)를 포함한다.

메모리 셀 어레이(310)는 다수의 물리적 셀 블록(310a, 310b)들을 포함한다. 물리적 셀 블록 310a는 하나의 물리적 셀 블록에 포함되는 제1 논리적 셀 블록 310a1과 물리적 셀 블록들에 걸쳐 포함되는 제2 논리적 셀 블록의 상위 워드 라인 그룹 310a2를 포함하고, 물리적 셀 블록 310b는 하나의 물리적 셀 블록에 포함되는 제1 논리적 셀 블록 310b1과 물리적 셀 블록들에 걸쳐 포함되는 제2 논리적 셀 블록의 하위 워드 라인 그룹 310b2를 포함한다. 물리적 셀 블록과 논리적 셀 블록에 대해서는 후술하기로 한다.

각각의 물리적 셀 블록(310a, 310b)은 드레인 선택 트랜지스터, 데이터 저장을 위한 메모리 셀들, 소스 선택 트랜지스터가 직렬로 연결된 다수의 셀 스트링들을 포함한다. 메모리 셀들은 드레인 선택 트랜지스터를 통하여 비트 라인(BL)에 연결되고, 소스 선택 트랜지스터를 통하여 공통 소스 라인(CSL)에 연결된다. 또한 비트 라인(BL)과 직교하는 방향으로 메모리 셀들의 게이트가 로컬 워드 라인(WL0-WL47)으로 연결된다. 드레인 선택 트랜지스터의 게이트는 로컬 드레인 선택 라인(DSL)에 연결되고, 소스 선택 트랜지스터의 게이트는 로컬 소스 선택 라인(SSL)에 연결된다.

제1 논리적 셀 블록(310a1, 310b1)에 포함된 워드 라인들(WL47-WL16)은 드레인 선택 라인(DSL)에 인접하는 순서대로 배치되고, 제2 논리적 셀 블록의 상위 워드 라인 그룹(310a2)과 하위 워드 라인 그룹(310b2)에 포함된 워드 라인들(WL0-WL15)은 소스 선택 라인(SSL)에 인접하는 순서대로 배치된다. 즉, 인접한 두 물리적 셀 블록(310a, 310b)에 포함되는 워드 라인들(WL0-WL47)은 공통 소스 라인(CSL)을 기준으로 하여 대칭으로 배치된다.

여기에서는 48개의 워드 라인을 포함하는 메모리 셀 블록을 물리적 셀 블록으로 하는 경우를 설명한다. 그러나 워드 라인의 개수는 예시적인 것이며, 메모리 셀 블록에 할당된 어드레스 수보다 더 많은 수의 워드 라인이 배치된다면 어떤 값도 될 수 있다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자에게 자명하다.

제어부(370)는 외부로부터 입력되는 명령 신호(CMD)에 따라 프로그램 명령 신호, 리드 명령 신호 또는 소거 명령 신호를 생성하여 출력한다. 또한, 어드레스 신호(ADD)에 따라 로우 어드레스 신호를 생성하여 출력한다.

동작 전압 생성부(360)는 제어부(370)로부터 생성된 프로그램 명령 신호, 리드 명령 신호 또는 소거 명령 신호에 따라 프로그램 동작, 리드 동작 또는 소거 동작에 필요한 동작 전압들을 글로벌 워드 라인(GWL0-GWL47)으로 출력한다. 또한, 동작 전압 생성부(360)는 드레인 바이어스 전압, 소스 바이어스 전압 및 워드 라인 전압을 발생한다. 드레인 바이어스 전압은 글로벌 드레인 선택 라인(GDSL)으로 공급되고, 소스 바이어스 전압은 글로벌 소스 선택 라인(GSSL)으로 공급된다. 동작 전압 생성부(360)는 선택된 글로벌 워드 라인과 선택되지 않은 글로벌 워드 라인들에 각각 다른 레벨의 워드 라인 전압들을 공급할 수 있다.

로우 디코더(340)는 제어부(370)로부터 생성된 로우 어드레스 신호에 따라 선택된 하나의 물리적 셀 블록(310a)에 포함된 제1 논리적 셀 블록(310a1)과 제2 논리적 셀 블록(310b1)을 선택하기 위한 제1 블록 선택 신호(BSEL0) 및 제2 블록 선택 신호(BSEL1)를 활성화시킨다. 로우 디코더(340)가 블록 선택 신호(BSELi, BSELi+1)를 활성화시키는 구체적인 동작에 대해서는 후술하기로 한다.

블록 선택부(350)는 제1 블록 선택 신호에 따라 선택된 제1 논리적 셀 블록과 제2 블록 선택 신호에 따라 선택된 제2 논리적 셀 블록을 포함하는 물리적 셀 블록으로 동작 전압을 전달한다.

블록 선택부(350)는 블록 선택 신호에 따라 동작하는 다수의 블록 스위칭 부(350a, 350b)를 포함한다. 블록 스위칭부(350a)는 동작 전압 생성부(360)에서 생성된 동작 전압을 제1 블록 선택 신호(BSEL0)에 따라 제1 논리적 셀 블록(310a1)의 워드 라인들로 전달하기 위한 제1 블록 스위칭부(350a1)와, 동작 전압 생성부(360)에서 생성된 동작 전압을 제2 블록 선택 신호(BSEL1)에 따라 제2 논리적 셀 블록(310a2)의 워드 라인들로 전달하기 위한 제2 블록 스위칭부(350a2)를 포함한다. 블록 스위칭부(350a)는 선택된 논리적 셀 블록의 로컬 워드 라인들과 글로벌 워드 라인들을 연결시킨다. 블록 스위칭부(350a)는 물리적 셀 블록들의 수만큼 배치된다. 블록 스위칭부(350a)는 각각의 글로벌 워드 라인들과 로컬 워드 라인들 사이에 연결되는 NMOS 트랜지스터들로 구현될 수 있다. 블록 선택 신호(BSEL0, BSEL1)에 따라 블록 스위칭부(350a)의 NMOS 트랜지스터들이 턴 온 되면 선택된 블록의 로컬 워드 라인들이 글로벌 워드 라인들과 각각 연결된다.

페이지 버퍼부(320)는 비트 라인(BL)들에 연결되는 페이지 버퍼들을 포함한다. 페이지 버퍼부(320)는 제어부(370)로부터 생성된 제어 신호에 따라 리드 동작 시 메모리 셀로부터 독출된 데이터를 외부로 출력하거나, 프로그램 동작 시 외부로부터 입력된 데이터를 메모리 셀 어레이(310)로 전달하는 역할을 한다.

컬럼 디코더(330)는 메모리 셀들로부터 독출되어 페이지 버퍼부(320)에 저장된 데이터를 순차적으로 외부로 출력하거나, 외부로부터 입력되는 데이터를 페이지 버퍼부(320)로 전달하는 기능을 수행한다. 컬럼 디코더(330)는 컬럼 어드레스에 따라 동작할 수 있으며, 컬럼 어드레스는 제어부(370)에서 생성될 수 있다.

도 4는 도 3의 불휘발성 메모리 장치에서 메모리 셀 블록의 48 워드 라인 구 조를 나타내는 블록도이다.

도 4를 참조하면, 메모리 셀 블록의 48 워드 라인 구조는 물리적(physical)으로는 48 스트링 구조를 형성하고 논리적(logical)으로는 32 스트링과 같이 동작하도록 구성된다.

여기서 물리적 셀 블록(physical cell block)이라는 것은 외관상 드레인 선택 라인(DSL)과 소스 선택 라인(SSL) 사이에 48개의 워드 라인이 포함되는 블록이라는 것을 의미하고, 논리적 셀 블록(logical cell block)이라는 것은 불휘발성 메모리 장치의 동작에 있어서, 로우 어드레스 신호에 의해 선택되는 블록이라는 것을 의미한다. 즉, 불휘발성 메모리 장치의 동작을 위한 논리적 신호(예를 들면, 로우 어드레스 신호)에 의해 논리적 셀 블록이 선택되면 불휘발성 메모리 장치의 동작에 필요한 동작 전압이 물리적 셀 블록에 인가되는 것이다.

하나의 물리적 셀 블록은 32개의 워드 라인을 포함하는 제1 논리적 셀 블록과 16개의 워드 라인을 포함하는 제2 논리적 셀 블록의 상위 또는 하위 워드 라인 그룹의 합으로써 48개의 워드 라인을 포함하여 구성된다. 제1 논리적 셀 블록 0은 물리적 셀 블록 0의 처음 32개 워드 라인을 포함한다. 제2 논리적 셀 블록 1은 두 개의 물리적 셀 블록(Block0, Block1)에 분배되어 있는데, 하위 16개 워드 라인을 포함하는 제2 논리적 셀 블록 1L(Block(1L))은 물리적 셀 블록 0에 위치하고, 상위 16개 워드 라인을 포함하는 제2 논리적 셀 블록 1H(Block(1H))는 물리적 셀 블록 1에 위치한다. 이와 같은 방법을 통해 N 개의 물리적 셀 블록으로 1.5N 개의 논리적 셀 블록을 구성할 수 있다.

도 5는 불휘발성 메모리 장치의 각 동작에 따른 전압 인가 조건을 보여주는 도면이다.

이하, 도 5를 참조하여 본 발명에 따른 불휘발성 메모리 장치의 동작 방법을 설명하기로 한다.

프로그램 동작시에는 선택 워드 라인에 프로그램 전압과 검증 전압이 인가되고 비선택 워드 라인에는 패스 전압이 인가된다. 프로그램 전압은 고전압이며 패스 전압은 비선택 워드 라인에 연결된 메모리 셀들을 턴 온 시키는 전압이다.

리드 동작시에는 선택 워드 라인에 독출 전압이 인가되고 비선택 워드 라인에는 독출 패스 전압이 인가된다. 독출 패스 전압 역시 비선택 워드 라인에 연결된 메모리 셀들을 턴 온 시키는 전압이다. 즉, 프로그램 동작과 리드 동작은 일반적인 32 스트링에서의 바이어스(bias) 조건과 같은 바이어스 조건에서 실시된다.

다만, 프로그램 동작이나 리드 동작시에 같은 물리적 셀 블록의 제1 논리적 셀 블록(32개의 워드 라인)과 제2 논리적 셀 블록의 상위 또는 하위 워드 라인 그룹(16개의 워드 라인)은 함께 선택되어야 한다. 동작시에 셀 스트링에 전류가 흘러야 하기 때문이다. 예를 들면, 도 3의 물리적 셀 블록(310a)에서 제1 논리적 셀 블록(310a1)과 제2 논리적 셀 블록(310a2)은 함께 선택되어야 한다. 이를 위해서 로우 디코더(340)는 제어부(360)에서 생성되는 로우 어드레스 신호에 따라 물리적 셀 블록(310a)이 선택되면, 선택된 물리적 셀 블록(310a)에 포함된 제1 논리적 셀 블록(310a1)을 선택하기 위한 제1 블록 선택 신호(BSEL0)와 제2 논리적 셀 블록(310a2)을 선택하기 위한 제2 블록 선택 신호(BSEL1)를 동시에 활성화시킨다. 이 동작은 제1 블록 선택 신호(BSEL0)와 제2 블록 선택 신호(BSEL1)를 AND 게이트를 통해 블록 스위칭부(350a)와 전기적으로 연결시킴으로써 실시될 수 있다. 이 경우 물리적 셀 블록(310b)에 포함되는 제1 논리적 셀 블록(310b1)과 제2 논리적 셀 블록(310b2)은 제2 블록 선택 신호(BSEL1)가 활성화되더라도 제1 블록 선택 신호(BSEL2)가 활성화되지 않으므로 선택되지 않는다.

소거 동작은 블록 단위로 동작해야 한다. 메모리 셀 블록의 각 워드 라인을 선택하기 위한 로우 어드레스 신호는 비트 단위로 지정되기 때문에 각 블록은 2의 배수에 해당하는 수의 워드 라인을 기준으로 하여 어드레스가 지정되어야 한다. 따라서 소거 동작은 논리적 셀 블록을 단위 블록으로 하여 실시된다.

물리적 셀 블록 내의 선택된 논리적 셀 블록에 대해서만 소거 동작이 실시되어야 하므로 이를 위해서 선택된 논리적 셀 블록의 워드 라인에만 소거전압(예를 들면 0V)를 가하고, 선택되지 않은 논리적 셀 블록의 워드 라인은 플로팅 상태로 유지하거나 P웰에 인가되는 전압과 같은 고전압을 인가할 수 있다.

그런데 제2 논리적 셀 블록의 경우 상위 워드 라인 그룹과 하위 워드 라인 그룹이 인접한 물리적 셀 블록들에 분배되어 있기 때문에 문제가 된다.

이러한 제2 논리적 셀 블록의 소거 동작을 도 3을 참조하여 두 가지 실시예로서 설명하기로 한다.

일 실시예로서, 제2 논리적 셀 블록(310a2, 310b2)에 대한 소거 동작을 2번의 소거 동작으로 나누어 실시할 수 있다. 즉, 제2 논리적 셀 블록의 상위 워드 라인 그룹(310a2)을 선택하기 위하여 로우 디코더(340)는 제1 블록 선택 신호(BSEL0) 와 제2 블록 선택 신호(BSEL1)를 동시에 활성화시킨다. 제2 논리적 셀 블록의 상위 워드 라인 그룹(310a2)을 선택되면 이 블록의 워드 라인(WL0-WL15)에는 소거 전압(예:0V)을 인가하고, 제1 논리적 셀 블록(310a1), 즉, 비선택 논리적 셀 블록의 워드 라인들은 플로팅 상태로 유지한다. 이렇게 제2 논리적 셀 블록의 상위 워드 라인 그룹(310a2)에 대한 소거 동작을 실시한 뒤 제2 논리적 셀 블록의 하위 워드 라인 그룹(310b2)에 대한 소거 동작을 동일한 방법으로 실시한다.

다른 실시예로서, 제2 논리적 셀 블록(310a2, 310b2)에 대한 소거 동작을 1번의 소거 동작으로 실시할 수 있다. 즉, 제2 논리적 셀 블록의 상위 워드 라인 그룹(310a2)에 대한 소거 동작과 제2 논리적 셀 블록의 하위 워드 라인 그룹(310b2)에 대한 소거 동작을 동시에 실시한다. 제2 논리적 셀 블록의 상위 워드 라인 그룹(310a2)과 하위 워드 라인 그룹(310b2)을 동시에 선택하기 위하여 로우 디코더(340)는 제1 블록 선택 신호 BSEL0 와 BSEL2 및 제2 블록 선택 신호(BSEL1)를 동시에 활성화시킨다. 인접한 물리적 셀 블록(310a, 310b)에 포함되는 워드 라인들은 공통 소스 라인(CSL)에 대하여 대칭으로 배치되므로, 제2 논리적 셀 블록의 상위 워드 라인 그룹(310a2)과 하위 워드 라인 그룹(310b2)은 동일한 글로벌 워드 라인과 전기적으로 연결된다. 제2 논리적 셀 블록의 상위 워드 라인 그룹(310a2)과 하위 워드 라인 그룹(310b2)이 동시에 선택되면 이 블록의 워드 라인(WL0-WL15)에는 소거 전압(예:0V)을 인가하고, 제1 논리적 셀 블록(310a1, 310b1), 즉, 비선택 논리적 셀 블록의 워드 라인들은 플로팅 상태로 유지한다.

도 6a는 도 4의 48 워드 라인 구조를 나타내는 회로도이고, 도 6b는 도 6a의 48 워드 라인 구조에서 차단 워드 라인을 더 포함하는 구조를 보여주는 회로도이며, 도 6c는 도 6b의 48 워드 라인 구조에서 더미 워드 라인을 더 포함하는 구조를 보여주는 회로도이다.

도 6b를 참조하면, 소거 동작시에 선택 논리적 셀 블록에는 0V가 인가되고 비선택 논리적 셀 블록에는 P웰과 동일한 고전압이 인가되기 때문에, 동일한 물리적 셀 블록 내에서 선택 논리적 셀 블록과 비선택 논리적 셀 블록의 인접한 워드 라인에 연결된 메모리 셀간의 간섭 현상으로 인해 메모리 셀의 문턱 전압이 변화될 수 있다. 이를 방지하기 위해서 제16 워드 라인(WL15)과 제17 워드 라인(WL16) 사이에 차단 워드 라인(Isolation WL)을 삽입할 수 있다. 차단 전압은 0V 근처의 전압으로 하여, 차단 워드 라인에 연결된 메모리 셀이 소거 상태가 되도록 할 수 있다.

도 6c를 참조하면, NAND 플래시 메모리에서 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 인접한 워드 라인(이하, 에지(edge) 워드 라인이라 한다)에 연결된 메모리 셀들은 다른 워드 라인에 연결된 메모리 셀들에 비해 프로그램 속도나 소거 속도에서 차이가 있고, 열전자 주입(Hot Carrier Injection) 현상이 잘 일어난다. 따라서 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)과 에지 워드 라인 사이에 더미 워드 라인을 적용하여 이를 극복하는데, 이와 같은 더미 워드 라인들이 본 발명에서도 적용될 수 있다. 즉, 제1 워드 라인(WL0)과 소스 선택 라인(SSL) 사이 및 제48 워드 라인(WL47)과 드레인 선택 라인(DSL) 사이에 각각 더미 워드 라인들(Dummy WL0, DummyWL1)이 삽입될 수 있다. 더미 워드 라인에 인가되는 전압은 0V 근처의 전압으로 하여, 더미 워드 라인에 연결된 메모리 셀이 소거 상태가 되도록 할 수 있다.

도 7a는 비선택 논리적 셀 블록의 워드 라인들을 플로팅 상태로 만들어 소거 동작을 실시하는 것을 보여주는 도면이고, 도 7b는 비선택 논리적 셀 블록의 워드 라인들에 고전압을 인가하여 소거 동작을 실시하는 것을 보여주는 도면이다.

소거 동작시에 선택 논리적 셀 블록의 워드 라인들에는 소거 전압인 0V가 인가되고 비선택 논리적 셀 블록의 워드 라인들은 고전압이 인가되도록 하는데, 비선택 논리적 셀 블록의 워드 라인들에 고전압을 인가하는 방법은 두 가지가 있다.

먼저, 도 7a를 참조하면 비선택 논리적 셀 블록의 워드 라인들을 플로팅(floating) 상태로 유지하여 컨트롤 게이트와 P웰 과의 커패시터 커플링(capacitor coupling)에 의해서 고전압이 되도록 하는 방법이 있다. 이때 선택 논리적 셀 블록의 워드 라인과 비선택 논리적 셀 블록의 워드 라인 사이에서 커패시터 커플링에 의해 인접한 워드 라인의 바이어스가 왜곡되는 간섭 현상이 일어나지 않도록 램핑(ramping) 순서 및 바이어스 안정화 시간을 확보해야 한다.

이 방법은 비선택 논리적 셀 블록에 따로 고전압을 인가할 필요가 없기 때문에 여분의 차지 펌프(charge pump)를 제거함으로써 파워 소비를 줄일 수 있고 불휘발성 메모리 장치의 레이아웃 면적(layout area)을 줄일 수 있다.

다음으로, 도 7b를 참조하면 비선택 논리적 셀 블록의 워드 라인들을 플로팅 상태로 유지하지 않고 P웰에 인가되는 전압과 같은 고전압을 가하는 방법이 있다. 이 방법에 의하면 도 7a에서 우려되는 워드 라인간의 커플링 문제를 없앨 수 있다.

도 8은 선택 논리적 셀 블록의 워드 라인과 비선택 논리적 셀 블록의 워드 라인 사이에 전압 차이로 인한 간섭 현상을 방지하기 위하여 버퍼 역할을 하는 차단 워드 라인이 포함된 것을 나타내는 도면이다.

도 8을 참조하면, 선택 논리적 셀 블록의 워드 라인과 인접한 비선택 논리적 셀 블록의 워드 라인간의 간섭 현상이 심한 경우에는 차단 워드 라인(isolation WL)을 적용할 수 있다. 차단 워드 라인은 차단 전압(V isolation)을 인가하여 선택 논리적 셀 블록의 워드 라인에 인가된 0V와 비선택 논리적 셀 블록의 워드 라인에 인가된 고전압(예를 들면 20V)이 서로 영향을 받지 않도록 하는 버퍼(buffer) 역할을 할 수 있다.

이와 같은 불휘발성 메모리 장치에 의하면, 메모리 셀 블록에 할당된 어드레스 수보다 더 많은 수의 워드 라인이 배치된 메모리 셀 어레이를 포함함으로써, 예를 들어 48 워드 라인 구조의 경우 32 워드 라인 구조에 비해 불휘발성 메모리의 셀 효율이 증가하고, 64 워드 라인 구조에 비해 온 셀 전류가 증가하여 리드 동작시 센싱 마진이 좋아진다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이 다.

도 4는 도 3의 불휘발성 메모리 장치에서 메모리 셀 블록의 48 워드 라인 구조를 나타내는 블록도이다.

도 6a는 도 4의 48 워드 라인 구조를 나타내는 회로도이다.

도 6b는 도 6a의 48 워드 라인 구조에서 차단 워드 라인을 더 포함하는 구조를 보여주는 회로도이다.

도 6c는 도 6b의 48 워드 라인 구조에서 더미 워드 라인을 더 포함하는 구조를 보여주는 회로도이다.

도 7a는 비선택 논리적 셀 블록의 워드 라인들을 플로팅 상태로 만들어 소거 동작을 실시하는 것을 보여주는 도면이다.

도 7b는 비선택 논리적 셀 블록의 워드 라인들에 고전압을 인가하여 소거 동작을 실시하는 것을 보여주는 도면이다.

<도면의 주요 부분에 대한 부호의 설명>

300...불휘발성 메모리 장치

310...메모리 셀 어레이

310a,310b...물리적 셀 블록

310a1, 310b1...제1 논리적 셀 블록

310a2, 310b2...제2 논리적 셀 블록

320...페이지 버퍼부

330...컬럼 디코더

340...로우 디코더

350...블록 선택부

350a,350b...블록 스위칭부

350a1, 350b1...제1 블록 스위칭부

350a2, 350b2...제2 블록 스위칭부

360...동작 전압 생성부

370...제어부

Claims

하나의 물리적 셀 블록에 포함되는 제1 논리적 셀 블록의 전체 워드 라인들과, 인접한 물리적 셀 블록들에 걸쳐 포함되는 제2 논리적 셀 블록의 상위 및 하위 워드 라인 그룹 중 하나의 워드 라인 그룹이 다수의 물리적 셀 블록에 각각 포함되는 메모리 셀 어레이;

상기 논리적 셀 블록에 포함된 메모리 셀들의 동작을 위한 명령 신호와 로우 어드레스 신호를 생성하는 제어부;

상기 명령 신호에 따라 상기 메모리 셀들의 동작에 필요한 동작 전압을 생성하는 동작 전압 생성부;

상기 로우 어드레스 신호에 따라 선택된 물리적 셀 블록에 포함된 제1 논리적 셀 블록과 제2 논리적 셀 블록을 선택하기 위한 제1 및 제2 블록 선택 신호를 활성화시키는 로우 디코더; 및

상기 제1 및 제2 블록 선택 신호에 따라 선택된 물리적 셀 블록으로 상기 동작 전압을 전달하는 블록 선택부를 포함하는 불휘발성 메모리 장치.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 물리적 셀 블록은 드레인 선택 라인 및 소스 선택 라인을 포함하고,

상기 제1 논리적 셀 블록에 포함된 워드 라인들은 상기 드레인 선택 라인과 인접하여 순서대로 배치되고,
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제 2 항에 있어서,

상기 물리적 셀 블록은 상기 드레인 선택 라인 및 소스 선택 라인에 인접한 제1 및 제2 더미 워드 라인을 더 포함하는 불휘발성 메모리 장치.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제 3 항에 있어서,

상기 제1 및 제2 더미 워드 라인에 연결된 메모리 셀은 소거 상태인 불휘발성 메모리 장치.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 물리적 셀 블록은 상기 제1 논리적 셀 블록과 상기 제2 논리적 셀 블록 사이에, 인접한 메모리 셀간의 간섭 현상에 의해 문턱 전압이 변화되는 것을 방지하는 차단 워드 라인을 더 포함하는 불휘발성 메모리 장치.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제 5 항에 있어서,

상기 차단 워드 라인에 연결된 메모리 셀은 소거 상태인 불휘발성 메모리 장치.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 블록 선택부는,

상기 동작 전압 생성부에서 생성된 동작 전압을 상기 제1 블록 선택 신호에 따라 제1 논리적 셀 블록의 워드 라인들로 전달하기 위한 제1 블록 스위칭부; 및

상기 동작 전압 생성부에서 생성된 동작 전압을 상기 제2 블록 선택 신호에 따라 제2 논리적 셀 블록의 워드 라인들로 전달하기 위한 제2 블록 스위칭부를 포함하는 불휘발성 메모리 장치.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제 1 항에 있어서,

상기 로우 디코더는

상기 로우 어드레스 신호에 따라 물리적 셀 블록이 선택되면, 선택된 상기 물리적 셀 블록에 포함된 제1 논리적 셀 블록과 제2 논리적 셀 블록을 선택하기 위하여 상기 제1 및 제2 블록 선택 신호를 동시에 활성화시키는 불휘발성 메모리 장치.
하나의 물리적 셀 블록에 포함되는 제1 논리적 셀 블록의 전체 워드 라인들과, 인접한 물리적 셀 블록들에 걸쳐 포함되는 제2 논리적 셀 블록의 상위 및 하위 워드 라인 그룹 중 하나의 워드 라인 그룹이 다수의 물리적 셀 블록에 각각 포함되는 메모리 셀 어레이가 제공되는 단계;

상기 논리적 셀 블록에 포함된 메모리 셀들의 동작을 위한 명령 신호와 로우 어드레스 신호를 생성하는 단계;

상기 명령 신호에 따라 상기 메모리 셀들의 동작에 필요한 동작 전압을 생성하는 단계;

상기 로우 어드레스 신호에 따라 물리적 셀 블록에 포함된 제1 논리적 셀 블록과 제2 논리적 셀 블록을 선택하기 위한 제1 및 제2 블록 선택 신호를 활성화시키는 단계;

상기 제1 및 제2 블록 선택 신호에 따라 선택된 물리적 셀 블록으로 상기 동작 전압을 전달하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

제 9 항에 있어서,

상기 제1 논리적 셀 블록과 제2 논리적 셀 블록을 선택하기 위한 제1 및 제2 블록 선택 신호는 동시에 활성화되는 불휘발성 메모리 장치의 동작 방법.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제 10 항에 있어서,

상기 제2 논리적 셀 블록에 대한 소거 동작 시에, 상기 제2 논리적 셀 블록을 포함하는 인접한 물리적 셀 블록들이 순차적으로 선택되어, 선택된 상기 인접한 물리적 셀 블록들 내의 상기 제2 논리적 셀 블록의 상위 및 하위 워드 라인 그룹에 대해 순차적으로 소거 동작이 실시되는 불휘발성 메모리 장치의 동작 방법.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

제 10 항에 있어서,

상기 제2 논리적 셀 블록에 대한 소거 동작 시에, 상기 제2 논리적 셀 블록을 포함하는 인접한 물리적 셀 블록들이 동시에 선택되어, 선택된 상기 인접한 물리적 셀 블록들 내의 상기 제2 논리적 셀 블록의 상위 및 하위 워드 라인 그룹에 대해 동시에 소거 동작이 실시되는 불휘발성 메모리 장치의 동작 방법.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

제 9 항에 있어서,

상기 물리적 셀 블록은 상기 제1 논리적 셀 블록과 상기 제2 논리적 셀 블록 사이에, 인접한 메모리 셀간의 간섭 현상에 의해 문턱 전압이 변화되는 것을 방지하는 차단 워드 라인을 더 포함하는 불휘발성 메모리 장치의 동작 방법.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

제 13 항에 있어서,

상기 차단 워드 라인에 연결된 메모리 셀은 소거 상태인 불휘발성 메모리 장치의 동작 방법.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

제 9 항에 있어서,

상기 물리적 셀 블록은 드레인 선택 라인, 소스 선택 라인, 상기 드레인 선택 라인 및 상기 소스 선택 라인에 인접한 제1 및 제2 더미 워드 라인을 더 포함하는 불휘발성 메모리 장치의 동작 방법.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제 15 항에 있어서,

상기 제1 및 제2 더미 워드 라인에 연결된 메모리 셀은 소거 상태인 불휘발 성 메모리 장치의 동작 방법.