KR20080029758A - 플래시 메모리 소자 및 그의 프로그램 방법 - Google Patents

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Abstract

본 발명은 제1 레벨 및 제1 레벨보다 높은 제2 레벨 상태로 프로그램하기 위한 셀 들에 대하여 제1 프로그램 동작을 실시하는 단계 및 제2 레벨로 프로그램하기 위한 셀 들 및 제2 레벨보다 높은 제3 레벨로 프로그램하기 위한 셀 들에 대하여 제2 프로그램을 동시에 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법으로 구성된다.
멀티 레벨 셀, 프로그램, 문턱전압, 비트라인, 페이지 버퍼, 전압차

Description

플래시 메모리 소자 및 그의 프로그램 방법{Flash memory device and program method thereof}
도 1a 내지 도 1d는 종래의 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 회로도이다.
도 3은 도 2의 페이지 버퍼의 동작을 설명하기 위한 회로도이다.
도 4는 본 발명의 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도 2의 일부를 나타낸 회로도이다.
도 5a 내지 도 5f는 본 발명의 플래시 메모리 소자의 프로그램 방법을 순차적으로 설명하기 위한 도면이다.
도 6은 본 발명과 종래기술 간의 플래시 메모리 소자의 프로그램 회수를 비교하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 메모리 셀 어레이 110 : 선택된 페이지
S0~Sk : 스트링 BL0~BLk, BL, BLe, BLo : 비트라인
WL0~WLn : 워드라인 PB : 페이지 버퍼
본 발명은 플래시 메모리 소자 및 그의 프로그램 방법에 관한 것으로, 특히 프로그램 속도를 향상시킬 수 있는 플래시 메모리 소자 및 그의 프로그램 방법에 관한 것이다.
일반적으로, 플래시 메모리 소자는 반도체 기판상에 적층된 게이트 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트로 이루어진다. 이 중에서, 플로팅 게이트는 전하 저장층으로 사용되는데 구체적으로 설명하면 다음과 같다.
선택된 워드라인을 통하여 콘트롤 게이트에 프로그램 전압이 인가되면 반도체 기판과 플로팅 게이트 간에 Fowler-Nordheim(F-N) 터널링 현상이 발생하게 되고, 이로 인해 반도체 기판으로부터 전자가 플로팅 게이트로 유입되어 프로그램 동작이 이루어진다.
전자가 저장된 플로팅 게이트는 프로그램(program)된 셀이 되어 소거(erase) 셀의 문턱전압보다 높아지게 되는데, 이러한 문턱전압 분포의 차이를 독출(read)함으로써 소거 셀과 프로그램 셀을 구분할 수 있다.
일반적으로, 플래시 메모리 소자는 두 가지 상태, 즉, 소거상태 또는 프로그램상태를 가지는데, 하나의 소거상태와 하나의 프로그램상태로 구동되는 소자를 싱 글 레벨 칩(single level chip; 이하 SLC)이라고 부른다. 한편, SLC보다 대용량의 데이터를 저장하기 위하여 각각의 메모리 셀을 멀티 레벨로 프로그램하는 방식이 개발되었는데, 이를 멀티 레벨 칩(multi level chip; 이하 MLC)이라고 부른다. MLC는 분포 구간이 다른 각각의 문턱전압 구간마다 다른 데이터 상태를 정의하는 방식으로 동작한다. 구체적으로 설명하면 다음과 같다.
예를 들어, MLC에 데이터를 저장하는 경우, 하나의 메모리 셀이 가질 수 있는 상태를 소거상태, PV1상태, PV2상태 및 PV3상태로 구분하도록 하자. 여기서, PV1상태를 프로그램된 문턱전압 구간 중 가장 낮은 구간으로 프로그램된 상태라고 하면, PV2상태는 PV1 상태보다 문턱전압 분포가 높은 상태이고, PV3상태는 PV2상태보다 문턱전압 분포가 높은 상태로 구분될 수 있다. 이렇게 각각의 문턱전압 구간에 대하여 멀티비트의 데이터(예를 들어 11, 01, 00 및 01)를 순차적으로 정의할 수 있다. 이에 대하여 도 1을 참조하도록 한다.
도 1a 내지 도 1d는 종래의 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 도면이다. 메모리 셀이 가질 수 있는 각각의 문턱전압 구간을 소거상태, PV1상태, PV2상태 및 PV3상태로 구분하고, 이들 각각에 2비트(멀티 비트)의 데이터 값을 정의한다. 2비트의 데이터 값 중 하위비트를 로우 페이지(low page)라고 하고, 상위비트를 하이 페이지(high page)라고 한다. 이 중에서, 로우 페이지의 프로그램 동작은 로우 페이지 프로그램(이하, LSB 프로그램)이라 하고, 하이 페이지의 프로그램 동작은 하이 페이지 프로그램(이하, MSB 프로그램)이라 한다.
MLC의 프로그램 순서를 설명하면 다음과 같다.
먼저 블럭 단위로 구성된 메모리 셀 어레이에서, 선택된 블럭의 모든 메모리 셀 들을 소거(도 1a)한다. 다음으로, LSB 프로그램 동작을 수행한다. LSB 프로그램 동작에 있어서, 소거상태의 메모리 셀 들 중, 선택된 메모리 셀 들의 비트라인에는 접지전압을 인가하고 선택되지 않은 메모리 셀 들의 비트라인에는 전원전압을 인가한다. 그리고, 선택된 워드라인에 프로그램 전압을 인가하고 선택되지 않은 워드라인들에는 패스전압을 인가하여 LSB 프로그램 동작을 수행한다. 이렇게 LSB 프로그램 동작을 수행함에 따라 선택된 소거상태의 메모리 셀은 PV1상태(도 1b)가 된다.
MSB 프로그램 동작은 제1 MSB 프로그램 및 제2 MSB 프로그램 동작으로 구분하여 실시할 수 있다.
제1 MSB 프로그램 동작은 선택된 메모리 셀을 PV2상태로 프로그램하는 동작이다. 소거상태의 메모리 셀을 PV2상태로 프로그램하기 위해서는 선택된 메모리 셀을 소거상태에서 PV1상태로 LSB 프로그램하고, 이어서 제1 MSB 프로그램을 실시하여 선택된 메모리 셀을 PV2상태(도 1c)로 만든다.
제2 MSB 프로그램 동작은 선택된 메모리 셀을 PV3 상태(도 1d)로 프로그램하는 동작이다. 소거상태의 메모리 셀 들 중 선택된 메모리 셀 들의 비트라인에 접지전압을 인가하고, 선택된 메모리 셀과 연결된 워드라인에는 프로그램 전압을 인가하여 제2 MSB 프로그램을 수행한다.
이렇듯, MLC의 프로그램은 소거상태에서 각각의 프로그램 상태(PV1, PV2 또는 PV3상태)에 맞는 프로그램 동작을 각각 실시해야 하므로 프로그램 동작 속도가 늦어질 수 있다.
본 발명은 다양한 프로그램 문턱전압 구간을 갖는 멀티 레벨 칩의 프로그램 동작에 있어서, 비트라인에 문턱전압 차이만큼의 서로 다른 전압을 인가함으로써, 서로 다른 문턱전압 구간을 갖는 프로그램 동작을 동시에 수행하도록 한다. 이로 인해, 프로그램 동작 횟수를 줄일 수 있으므로 프로그램 동작시간을 줄일 수 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 프로그램 방법은, 제1 상태 및 상기 제1 상태보다 높은 제2 상태로 프로그램하기 위한 제1 프로그램 동작을 실시한다. 제2 상태 및 제2 상태보다 높은 제3 상태로 프로그램하기 위한 제2 프로그램을 상기 제1 프로그램과 동시에 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법으로 이루어진다.
제1 프로그램은 소거상태의 셀 들 중 선택된 셀 들을 제1 상태가 되도록 프로그램을 실시한다.
선택된 셀 들은 제1 상태 및 제2 상태로 프로그램될 셀 들이며, 제1 프로그램 동작 시, 제2 상태로 프로그램될 셀 들은 제1 상태로 프로그램될 셀 들과 동시에 제1 상태로 프로그램된다.
제2 프로그램 동작은 소거상태의 셀 들 중 선택된 셀 들을 제3 상태로 프로그램하며, 이와 동시에 제1 프로그램된 셀 들 중 제2 상태로 프로그램될 셀 들을 제2 상태로 프로그램한다.
제2 프로그램 동작 시, 제2 상태로 프로그램되는 셀과 연결된 비트라인에는 양전압을 인가한다.
양전압은 제2 상태의 문턱전압과 제3 레벨의 문턱전압의 차이만큼의 전압으로 인가된다.
본 발명의 다른 실시 예에 따른 플래시 메모리 소자의 프로그램 방법은, 소거상태, 제1 상태, 제2 상태 및 제3 상태 중 어느 하나의 상태를 갖는 플래시 메모리 소자에 있어서, 소거 상태의 제1 메모리 셀들 중 일부가 제1 상태의 제2 메모리 셀들이 되도록 제1 프로그램 동작을 실시한다. 제1 메모리 셀들을 포함하는 스트링들과 연결된 제1 비트라인들에 접지를 인가하고, 제2 메모리 셀들이 포함된 스트링과 연결된 제2 비트라인에는 양전압을 인가하여, 제1 메모리 셀들은 제2 상태의 제3 메모리 셀들이 되고 제2 메모리 셀들은 제3 상태의 제4 메모리 셀이 되도록 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법으로 이루어진다.
제2 상태는 제2 프로그램 동작에 의해 문턱전압이 제1 상태의 문턱전압보다 높고, 제3 상태는 제2 프로그램 동작에 의해 문턱전압이 제2 상태의 문턱전압보다 높다.
양전압은 접지보다 높고, 선택된 워드라인에 인가되는 프로그램 전압과 스트링에 포함된 드레인 셀렉트 트랜지스터 간의 문턱전압 차이보다 낮다.
본 발명의 또다른 실시 예에 따른 플래시 메모리 소자의 프로그램 방법은, 소거상태의 메모리 셀 들 중 제1 상태 및 제1 상태보다 높은 제2 상태로 메모리 셀들을 프로그램하기 위하여 제1 상태가 되도록 제1 프로그램 동작을 실시한다. 소거상태의 메모리 셀들 중 제2 상태보다 높은 제3 상태로 프로그램하기 위해 선택된 메모리 셀들이 포함된 스트링과 연결된 제1 비트라인에는 접지를 인가하고, 이와 동시에 제1 프로그램 동작이 수행된 메모리 셀들 중 제2 상태로 프로그램하기 위한 메모리 셀과 연결될 제2 비트라인에는 양전압을 인가하는 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법으로 이루어진다.
양전압은 제2 상태의 문턱전압과 제3 상태의 문턱전압 간 차이만큼의 전압으로 인가된다.
본 발명에 따른 플래시 메모리 소자는, 데이터가 저장되는 메모리 셀 어레이를 포함한다. 비트라인을 통하여 메모리 셀 어레이와 연결되고, 프로그램 동작 시에 비트라인 각각으로 제1 전압, 제2 전압 또는 제1 전압과 제2 전압의 사이 값인 제3 전압 중 어느 하나를 인가하는 페이지 버퍼들을 포함하는 플래시 메모리 소자로 이루어진다.
제1 전압은 전원전압이고, 제2 전압은 접지전압이며, 제3 전압은 양전압이다. 양전압은 제2 상태의 문턱전압과 제3 상태의 문턱전압 간의 차이만큼의 전압으로 인가된다.
양전압은 페이지 버퍼에서 비트라인으로 전압을 전달하는 소자의 턴 온 전압을 완전히 턴 온 시키지 않고 약하게 턴 온 시켜 전달한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 셀 어레이를 구성하는 어느 하나의 셀 블럭(100) 및 이와 연결된 페이지 버퍼(PB)를 도시한 회로도이다. 셀 블럭(100)은 다수의 스트링(S0 내지 Sk)을 포함한다. 각각의 스트링들은 드레인 셀렉트 트랜지스터(drain select transistor; DST), 메모리 셀(F0 내지 Fn) 및 소스 셀렉트 트랜지스터(source select transistor; SST)가 직렬로 연결되어 구성된다. 각각의 드레인 셀렉트 트랜지스터(DST)는 각각의 비트라인(BL0 내지 BLk)과 연결되어 스트링(S0 내지 Sk)에 페이지 버퍼(PB)의 전압을 전달하기도 하고, 전달받기도 한다. 각각의 소스 셀렉트 트랜지스터(SST)는 공통 소스 라인(common source line; CSL)과 연결된다. 다수의 메모리 셀 들(F0 내지 Fn)은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 배열된다.
드레인 셀렉트 트랜지스터(DST)의 게이트 전극은 드레인 셀렉트 라인(DSL)을 공유한다. 소스 셀렉트 트랜지스터(SST)의 각 게이트 전극은 소스 셀렉트 라인(SSL)을 공유하여 연결되어 있다.
페이지 버퍼(PB)는 프로그램(program), 소거(erase) 동작 시 비트라인(BL0 내지 BLk)으로 각각의 동작에 해당하는 전압을 비트라인으로 전달하고, 독출(read) 동작 시에는 비트라인(BL0 내지 BLk)으로부터 인가되는 전압을 전달받는다.
본 발명에서는 페이지 버퍼(PB)가 일반적인 프로그램 동작시 발생하는 제1 전압(예를 들어, 0V) 및 제2 전압(예를 들어, Vcc) 이외에도 제1 전압과 제2 전압 사이의 전압인 제3 전압(Vd)을 더 발생한다. 제3 전압(Vd)은 제1 전압과 제2 전압 사이의 양(+)전압이며, 이에 대하여 도 3a 및 도 3b을 참조하여 설명하도록 한다.
도 3은 도 2의 페이지 버퍼의 동작을 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명에 사용되는 페이지 버퍼(PB)는 상기 언급한 제3 전압을 더 발생하는 페이지 버퍼(PB)이지만, 그 구성은 일반적인 페이지 버퍼(PB)와 유사하다. 다만, 페이지 버퍼(PB)를 구성하는 소자들 중 일부 소자의 턴 온(turn on) 전압을 조절함으로써 페이지 버퍼(PB)에서 비트라인(BL)으로 제1 내지 제3 전압 중 어느 하나의 전압을 선택적으로 전달할 수 있다. 이에 따라, 이해의 편의를 돕기 위하여 다음 도면을 참조하여 페이지 버퍼(PB)를 간단히 설명하고자 한다.
페이지 버퍼(PB)는 다수의 비트라인을 선택하기 위한 선택회로(32)를 포함하며, 듀얼 래치(dual latch) 구조로 이루어져 있다.
구체적으로 설명하면, 프리차지소자(P1)는 프리차지신호(PRECHb)에 응답하여 동작하는 PMOS 트랜지스터로 구현될 수 있으며, 전원전압(Vcc)과 센싱노드(SO) 사이에 연결된다. 프로그램소자(P2)는 프로그램신호(PGM)에 응답하여 동작하며 센싱 노드(SO)와 제1 노드(E1) 사이에 연결된다. 제1 제어소자(P3)와 제2 제어소자(P4)는 제2 노드(E2)와 접지(Vss) 사이에 직렬로 연결되며, 제1 제어소자(P3)는 센싱노드(SO)의 전위에 응답하여 동작하고, 제2 제어소자(P4)는 제1 래치신호(LAT1)에 응답하여 동작한다. 제1 리셋소자(P5)는 제1 리셋신호(RST1)에 응답하여 동작하며 제1 노드(E1)와 접지(Vss) 사이에 연결된다. 제1 래치(33)는 제1 노드(E1) 및 제2 노드(E2) 사이에 연결되며, 두 개의 인버터(I3 및 I4)로 구성된다. 전달소자(P6)는 전달신호(PDUMP)에 응답하여 동작하며 센싱노드(SO)와 제3 노드(E3) 사이에 연결된다. 제3 제어소자(P7)와 제4 제어소자(P8)는 제3 노드(E3)와 접지(Vss) 간에 직렬로 연결되며, 제3 제어소자(P7)는 센싱노드(SO)에 인가되는 전위에 응답하여 동작하고 제4 제어소자(P8)는 제2 래치신호(LAT2)에 응답하여 동작한다. 제2 리셋소자(P9)는 제2 리셋신호(RST2)에 응답하여 동작하고 제4 노드(E4)와 접지(Vss) 사이에 연결된다. 제2 래치(34)는 제3 노드(E3) 및 제4 노드(E4) 사이에 연결되며, 두 개의 인버터(I5 및 I6)로 구성된다. 제2 래치(34)에 입력되는 데이터는 제1 입력소자(P10)와 제2 입력소자(P11)의 동작에 따라 저장된다. 제1 입력소자(P10)는 제1 입력신호(DI)에 응답하여 동작하며, 제4 노드(E4)와 제5 노드(E5) 사이에 연결된다. 제2 입력소자(P11)는 제2 입력신호(nDI)에 응답하여 동작하며 제3 노드(E3)와 제5 노드(E5) 사이에 연결된다. 입출력소자(P12)는 입출력신호(PBDO)에 응답하여 동작하며 제1 노드(E1)와 제5 노드(E5) 사이에 연결되고, 제5 노드(E5)는 입출력라인(DIO)과 연결된다.
선택회로(32)는 비트라인들(BLe 및 BLo)과 페이지 버퍼(PB)를 연결시키기 위 한 이븐차지소자(P13), 오드차지소자(P14), 이븐선택소자(P15) 및 오드선택소자(P16)로 구성된다. 이븐차지소자(P13)와 오드차지소자(P14)는 제6 노드(E6)를 통해 비트라인(BLe 및 BLo) 간에 직렬로 연결된다. 이븐차지소자(P13)는 이븐차지신호(DISCHe)에 응답하여 동작하며 이븐비트라인(BLe)과 제6 노드(E6) 사이에 연결되고, 오드차지소자(P14)는 오드차지신호(DISCHo)에 응답하여 동작하며 오드비트라인(BLo)과 제6 노드(E6) 사이에 연결된다. 제6 노드(E6)에는 차지전압(VIRPWR)이 인가된다. 이븐선택소자(P15)는 이븐선택신호(BSLe)에 응답하여 동작하며 센싱노드(SO)와 이븐비트라인(BLe)을 연결한다. 오드선택소자(P16)는 오드선택신호(BSLo)에 응답하여 동작하여 센싱노드(SO)와 오드비트라인(BLo)을 연결한다.
프로그램 동작 시, 프로그램신호(PGM)가 활성화되면 프로그램소자(P2)가 턴 온(turn on) 되어 제1 래치(33)의 전압이 센싱노드(SO)로 전달된다. 센싱노드(SO)로 전달된 전압은 선택회로(32)의 이븐선택소자(P15) 또는 오드선택소자(P16)를통해 이븐비트라인(BLe) 또는 오드비트라인(BLo)으로 전달된다.
한편, 이븐 또는 오드비트라인(BLe 또는 BLo)으로 제3 전압을 전달하는 경우에, 프로그램소자(P2)를 완전히 턴 온 시키는 것이 아니라 약하게 턴 온 시키고 선택된 선택신호(BSLe 또는 BSLo)를 활성화시키면 비트라인으로 제1 전압과 제2 전압 사이의 양전압인 제3 전압을 출력할 수 있다. 또는, 프로그램신호(PGM)를 활성화하고 선택된 선택신호(BSLe 또는 BSLo)를 약하게 턴 온 시켜도 비트라인(BLe 또는 BLo)으로 제3 전압을 출력할 수 있다. 이때, 비트라인(BLe 또는 BLo)의 전위가 0V인 상태에서 프로그램 동작을 실시하는 것이 바람직하다.
이어서, 본 발명의 프로그램 방법을 도 2의 어느 하나의 페이지(110)를 예로 들어 구체적으로 설명하도록 한다.
도 4는 본 발명의 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도 2의 일부를 나타낸 회로도이다. 선택된 페이지(110)의 메모리 셀 들(0F0 내지 kF0) 중, 제0 셀(0F0)은 소거상태로 하고, 제1 셀(1F0)은 PV1상태, 제2 셀(2F0)은 PV2상태, 제3 셀(3F0)은 PV3상태 그리고 제k 셀(kF0)은 PV2상태가 되도록 프로그램하는 경우를 예로 들어보도록 한다. 이때, 소거상태, PV1상태, PV2상태 및 PV3상태를 일반적으로 11, 10, 00 및 01로 구분하기도 하지만, 이는 정의하기에 따라 바뀔 수 있으므로 본 발명에서는 문턱전압이 높아지는 순서에 따라 소거상태, PV1상태, PV2상태 및 PV3상태로 프로그램 상태를 정의하도록 한다. 이에 대한 예를 도5a 내지 도 5f를 참조하여 설명하면 다음과 같다.
도 5a 내지 도 5f는 본 발명의 플래시 메모리 소자의 프로그램 방법을 순차적으로 설명하기 위한 도면이다.
도 5a를 참조하면, 프로그램 동작을 수행하기에 앞서 셀 블록 단위의 소거 동작을 실시하여 메모리 셀 들(0F0 내지 kF0을 포함한 셀 블록의 모든 메모리 셀 들)을 소거상태인 제1 메모리 셀이 되도록 한다. 소거 동작은 선택된 워드라인(WL0)에는 제1 전압(예를 들어 0V)을 인가하고 모든 비트라인들(BL0 내지 BLk)에는 제2 전압(예를 들어 Vcc)을 연결하여 실시할 수 있다. 소거 동작에 따라 문턱전압 분포를 소거상태(도 5b)가 되도록 한다.
도 5c를 참조하면, LSB 프로그램 동작인 제1 프로그램 동작을 실시하여 제1 셀(1F0)을 PV1상태인 제2 메모리 셀이 되도록 프로그램한다. 이때, PV2상태로 프로그램될 제2 및 제k 셀(2F0 및 kF0)에도 동시에 LSB 프로그램 동작을 실시하여 PV1 상태로 만든다.
구체적으로, LSB 프로그램 시, 선택된 워드라인(WL0)에는 프로그램 전압을 인가하고 선택된 비트라인들(BL1, BL2 및 BLk)에는 제1 전압(예를 들어 0V)을 인가하되, 선택되지 않은 비트라인들(BL0 및 BL3)에는 제2 전압(예를 들어 Vcc)을 인가한다. 이로써, 제0 셀(0F0)은 소거상태를 유지하고 제1 셀(1F0), 제2 셀(2F0) 및 제k 셀(kF0)은 PV1상태가 된다(도 5d).
도 5e를 참조하면, MSB 프로그램인 제2 프로그램 동작을 실시하여 제3 셀(3F0)을 PV3상태가 되도록 하고, 이와 동시에 제2 셀(2F0) 및 제k 셀(kF0)을 PV2상태로 프로그램한다. 구체적으로 설명하면 다음과 같다.
선택된 워드라인(WL0)에 프로그램 전압을 인가하고, 제3 셀(3F0)과 연결된 비트라인(BL3)에는 제1 전압(예를 들어, 0V)을 인가하여 제3 셀(3F0)을 PV3상태로 프로그램한다. 이와 동시에, 제2 셀(2F0)과 연결된 비트라인(BL2)에는 제3 전압(Vd)을 인가하여 PV1상태보다 높고 PV3상태보다 낮은 문턱전압 분포를 갖는 PV2상태(도 5f)가 되도록 프로그램한다.
이때, PV1상태의 베리파이 전압을 Va라고 하고 PV2상태의 베리파이 전압을 Vb라고 하며 PV3 상태의 베리파이 전압을 Vc라고 할 경우, 제3 전압(Vd)은 Vc와 Vb의 전압 차만큼의 전압으로 인가하는 것이 바람직하다. 왜냐하면, PV2상태의 문턱전압 분포가 PV1상태와 PV3상태의 문턱전압 사이에 분포하여야 하기 때문이다.
문턱전압 분포를 결정짓는 요소로는 여러 요인일 있을 수 있지만, 주로 플로팅 게이트에 저장되는 전자의 량에 따라 달라지게 된다. 플로팅 게이트에 저장되는 전자의 량은 워드라인과 반도체 기판 간의 전압 차에 의해 결정될 수 있다. 구체적으로 설명하면 다음과 같다.
워드라인으로 프로그램 전압이 인가되고 비트라인을 통하여 반도체 기판의 채널이 접지전압으로 인가된다면, 프로그램 전압에 의해 콘트롤 게이트와 플로팅 게이트 간에 커플링 현상이 발생하게 된다. 이러한 커플링 현상은 반도체 기판으로부터 플로팅 게이트로 전자가 유입될 수 있는 터널링(tunneling) 현상을 유도하고, 이렇게 터널링된 전자의 량에 따라 프로그램된 셀의 문턱전압은 달라진다. 따라서, 프로그램 셀의 문턱전압을 결정짓는 중요한 요소는 워드라인에 인가되는 프로그램 전압과 비트라인에 인가되는 전압 간의 전압차 라고 할 수 있다. 이에 대하여, 그래프를 참조하여 상세히 설명하면 다음과 같다.
도 6은 본 발명과 종래기술 간의 플래시 메모리 소자의 프로그램 회수를 비교하기 위한 그래프이다.
도 6을 참조하면, 그래프의 x축은 프로그램 횟수를 나타내고, y축은 문턱전압을 나타낸다. 종래기술에서는 PV3상태가 되도록 프로그램하기 위해서는 PV2상태까지 도달하는 프로그램 동작(a)을 수행하고, 이어서 문턱전압을 더 높여 PV3상태 가 될 수 있는 프로그램 동작(b)을 더 수행해야 한다.
하지만, 본 발명에서는 PV3상태와 PV2상태의 문턱전압 차만큼의 전압(Vd)을 PV2상태로 프로그램될 셀과 연결된 비트라인에 동시에 인가함으로써 한 번의 프로그램 동작(A)으로 PV3상태와 PV2상태의 프로그램을 수행할 수 있으므로 프로그램 동작시간을 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 다수의 문턱전압 구간을 갖는 멀티 레벨 칩의 프로그램 동작 시, 비트라인에 문턱전압 차이만큼의 서로 다른 전압을 인가함으로써, 서로 다른 문턱전압 구간을 갖는 프로그램 동작을 동시에 수행할 수 있다. 이로 인해, 다수의 프로그램 동작 횟수를 줄일 수 있으므로 프로그램 동작시간을 줄일 수 있다.

Claims (16)

  1. 제1 상태 및 상기 제1 상태 보다 높은 제2 상태로 프로그램하기 위한 제1 프로그램 동작을 실시하는 단계; 및
    상기 제2 상태 및 상기 제2 상태 보다 높은 제3 상태로 프로그램하기 위한 제2 프로그램을 상기 제1 프로그램과 동시에 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제1 프로그램은 소거상태의 셀 들 중 선택된 셀 들을 상기 제1 상태가 되도록 프로그램을 실시하는 플래시 메모리 소자의 프로그램 방법.
  3. 제 2 항에 있어서,
    상기 선택된 셀 들은 상기 제1 상태 및 제2 상태로 프로그램될 셀 들인 플래시 메모리 소자의 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 제1 프로그램 동작 시, 상기 제2 상태로 프로그램될 셀 들은 상기 제1 상태로 프로그램될 셀 들과 동시에 상기 제1 상태로 프로그램되는 플래시 메모리 소자의 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 제2 프로그램 동작은 소거상태의 셀 들 중 선택된 셀 들을 상기 제3 상태로 프로그램하며, 이와 동시에 상기 제1 프로그램된 셀 들 중 상기 제2 상태로 프로그램될 셀 들을 상기 제2 상태로 프로그램하는 플래시 메모리 소자의 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 제2 프로그램 동작 시, 상기 제2 상태로 프로그램되는 셀과 연결된 비트라인에는 양전압을 인가하는 플래시 메모리 소자의 프로그램 방법.
  7. 제 6 항에 있어서,
    상기 양전압은 상기 제2 상태의 문턱전압과 상기 제3 레벨의 문턱전압의 차이만큼의 전압으로 인가되는 플래시 메모리 소자의 프로그램 방법.
  8. 소거상태, 제1 상태, 제2 상태 및 제3 상태 중 어느 하나의 상태를 갖는 플래시 메모리 소자에 있어서,
    상기 소거 상태의 제1 메모리 셀들 중 일부가 상기 제1 상태의 제2 메모리 셀들이 되도록 제1 프로그램 동작을 실시하는 단계; 및
    상기 제1 메모리 셀들을 포함하는 스트링들과 연결된 제1 비트라인들에 접지를 인가하고, 상기 제2 메모리 셀들이 포함된 스트링과 연결된 제2 비트라인에는 양전압을 인가하여, 상기 제1 메모리 셀들은 상기 제2 상태의 제3 메모리 셀들이 되고 상기 제2 메모리 셀들은 상기 제3 상태의 제4 메모리 셀이 되도록 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 제2 상태는 상기 제2 프로그램 동작에 의해 문턱전압이 상기 제1 상태의 문턱전압보다 높고, 상기 제3 상태는 상기 제2 프로그램 동작에 의해 문턱전압이 상기 제2 상태의 문턱전압보다 높은 플래시 메모리 소자의 프로그램 방법.
  10. 제 8 항에 있어서,
    상기 양전압은 상기 접지보다 높고, 선택된 워드라인에 인가되는 프로그램 전압과 상기 스트링에 포함된 드레인 셀렉트 트랜지스터 간의 문턱전압 차이보다 낮은 전압인 플래시 메모리 소자의 프로그램 방법.
  11. 소거상태의 메모리 셀 들 중 제1 상태 및 상기 제1 상태보다 높은 제2 상태로 메모리 셀들을 프로그램하기 위하여 상기 제1 상태가 되도록 제1 프로그램 동작을 실시하는 단계; 및
    상기 소거상태의 메모리 셀들 중 상기 제2 상태보다 높은 제3 상태로 프로그램하기 위해 선택된 메모리 셀들이 포함된 스트링과 연결된 제1 비트라인에는 접지를 인가하고, 이와 동시에 상기 제1 프로그램 동작이 수행된 메모리 셀들 중 상기 제2 상태로 프로그램하기 위한 메모리 셀과 연결될 제2 비트라인에는 양전압을 인가하는 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
  12. 제 10 항에 있어서,
    상기 양전압은 상기 제2 상태의 문턱전압과 상기 제3 상태의 문턱전압 간 차이만큼의 전압으로 인가되는 플래시 메모리 소자의 프로그램 방법.
  13. 데이터가 저장되는 메모리 셀 어레이; 및
    비트라인을 통하여 상기 메모리 셀 어레이와 연결되고, 프로그램 동작 시에 상기 비트라인 각각으로 제1 전압, 제2 전압 또는 상기 제1 전압과 상기 제2 전압의 사이 값인 제3 전압 중 어느 하나를 인가하는 페이지 버퍼들을 포함하는 플래시 메모리 소자.
  14. 제 13 항에 있어서,
    상기 제1 전압은 전원전압이고, 상기 제2 전압은 접지전압이며, 상기 제3 전압은 양전압인 플래시 메모리 소자.
  15. 제 14 항에 있어서,
    상기 양전압은 상기 제2 상태의 문턱전압과 상기 제3 상태의 문턱전압 간의 차이만큼의 전압으로 인가되는 플래시 메모리 소자의 프로그램 방법.
  16. 제 14 항에 있어서,
    상기 양전압은 상기 페이지 버퍼에서 상기 비트라인으로 전압을 전달하는 소 자의 턴 온 전압을 완전히 턴 온 시키지 않고 약하게 턴 온 시켜 전달하는 플래시 메모리 소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101044540B1 (ko) * 2009-06-30 2011-06-27 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 프로그램 방법
US8031517B2 (en) 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800949B2 (en) * 2008-09-25 2010-09-21 Macronix International Co., Ltd Memory and method for programming the same
CN106856102B (zh) * 2015-12-08 2020-11-03 西安格易安创集成电路有限公司 一种Nand Flash的编程方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093288A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
KR100432889B1 (ko) * 2002-04-12 2004-05-22 삼성전자주식회사 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8031517B2 (en) 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
KR101044540B1 (ko) * 2009-06-30 2011-06-27 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 프로그램 방법
US8503232B2 (en) 2009-06-30 2013-08-06 SK Hynix Inc. Semiconductor memory device and programming method thereof
US8873300B2 (en) 2012-08-29 2014-10-28 SK Hynix Inc. Semiconductor memory device and method of operating the same

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