JP5467938B2 - 半導体メモリ - Google Patents

Description

本発明は、半導体メモリ（半導体記憶装置）に関し、特に、ＮＡＮＤ型のメモリセルへのデータの書込み（プログラム）方法に関する。

不揮発性の半導体メモリとして、電気的にプログラムすることができるＥＰＲＯＭや、電気的なプログラムおよび消去をすることができるＥＥＰＲＯＭが知られている。また、ＥＥＰＲＯＭをさらに進化させ、データの一括消去等を可能にしたフラッシュ型ＥＥＰＲＯＭが広く実用化されている。フラッシュ型ＥＥＰＲＯＭ（以下、フラッシュメモリという）には、大別して、ＮＡＮＤ型とＮＯＲ型が存在する。ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイを有する。このフラッシュメモリは、ＮＡＮＤストリングに対してビット線コンタクトを形成するため、事実上、１ビット当たりのメモリセルの占有面積を削減することができ、集積度の高いメモリセルアレイを実現することができる。このようなＮＡＮＤ型のフラッシュメモリは、主として大容量のデータを記憶する記憶装置に利用される。

また、フラッシュメモリでは、チップサイズを大きくすることなく記憶容量を増加させる方法として、１つのメモリセルに多値データ（例えば、２ビット）を記憶させることができる多値メモリが実用化されている。多値メモリは、多値データを判定するための複数のしきい値をメモリセルに設定することを要するが、素子の微細化が進むにつれ、メモリセル間の容量干渉による影響によりしきい値が変動することが予想される。さらに、多値メモリでは、複数回の読出しや書込み動作が必要になるため、典型的な１ビットデータを記憶するメモリと比べて動作速度が遅くなる。

特許文献１は、隣接するセルのデータによりしきい値電圧が変動することを防止するため、しきい値電圧を区別するフラグ用メモリセルを用いる技術を開示している。特許文献２や特許文献３は、データ書込み動作中に並行して書込みデータの入力動作を可能にし、書込みシーケンス全体の所要時間を短縮させる技術を開示している。

特開２００４−１９２７８９号公報 特開２００５−３５３２７５号公報 特許第４１０３９５号公報

しかしながら、半導体メモリの微細化が進みメモリセル間の物理的な距離が非常に小さくなる一方で、メモリセルには一定の電荷がフローティングゲートに蓄積されると、隣接するメモリセル間の容量干渉が無視できなくなる。特に、多値データを記憶するメモリの場合には、より正確なしきい値が要求されるため尚更である。同様に、ワード線のピッチが狭くなると、選択されたページと隣接するページの隣接するメモリセルに電荷が蓄積されていると、その影響を受けることになる。

本発明の目的は、上記従来の課題を解決し、メモリセル間の容量干渉を低減し、メモリセルのしきい値分布を細帯化できる半導体メモリを提供することにある。

本発明に係る半導体メモリは、行列状に配列されかつｉ値データ（ｉは、１以上の整数）を記憶可能な不揮発性のメモリセルを含み、複数のメモリセルが直列に接続されて１つのセルユニットを構成し、各ユニットセルが対応する列方向のビット線に接続され、行方向のメモリセルが対応するワード線に接続された、メモリセルアレイと、ページを選択する選択手段と、書込みデータを保持する保持手段と、前記保持手段に保持された書込みデータを用いて選択されたページに書込みを行う書込み制御手段とを有し、前記書込み制御手段は、選択されたページに書込みデータを用いて書込みを行う第１の書込みシーケンスと、第１の書込みシーケンス後に、前記選択されたページを複数のグループに分割し、分割されたグループ毎に前記書込みデータを用いて書込みを行う第２の書込みシーケンスとを有する。

好ましくは前記書込み制御手段は、現在選択されたページの第２の書込みシーケンスが実行される前に、次に選択されるページの第１の書込みシーケンスを実行する。好ましくは前記書込み制御手段は、現在選択されたページの第２の書込みシーケンスが実行された後に、次に選択されるページの第２の書込みシーケンスを実行する。好ましくは前記データ保持手段は、現在選択されたページの書込みが実行されている間に、次のページに書込むための書込みデータを保持する。好ましくは第２の書込みシーケンスにおいて、選択されたページは、奇数のビットのグループと偶数のビットのグループに分割される。好ましくは前記書込み制御手段は、第１の書込みシーケンスにおいて、選択されたページ上のメモリセルに書込みパルスを印加し、第２の書込みシーケンスにおいて、分割されたグループ上のメモリセルに書込みパルスを印加する。好ましくは前記第１の書込みパルスがパルス電圧を可変する複数の書込みパルスを含み、かつ前記第２の書込みパルスがパルス電圧を可変する複数の書込みパルスを含むとき、第１の書込みパルスの第１の差分電圧は、第２の書込みパルスの第２の差分電圧よりも大きくすることができる。好ましくは第１の書込みパルスが印加されたときの最後の書込みパルスの電圧と第２の書込みパルスが最初に印加されるときのパルス電圧との第３の差分電圧は、前記第１の差分電圧よりも小さくすることができる。前記書込み制御手段は、第２の書込みシーケンスにおいて、１つのグループに書込みを行っている間に、他のグループに書込まれたデータのベリファイを行うことができる。好ましくは前記メモリセルは、第１導電型の半導体基板または半導体領域内に形成された第２導電型の拡散領域と、前記半導体基板または半導体領域の表面上に形成されかつ電荷を蓄積可能なフローティングゲートと、フローティングゲートに容量結合されかつワード線に結合されるコントロールゲートとを含み、前記書込み制御手段は、前記半導体基板または半導体領域に第１の書込み電圧を印加し、かつ前記コントロールゲートに第２の書込み電圧を印加する。

本発明に係る半導体メモリの書込み方法は、行列状に配列されかつｉ値データ（ｉは、１以上の整数）を記憶可能な不揮発性のメモリセルを含み、複数のメモリセルが直列に接続されて１つのセルユニットを構成し、各ユニットセルは対応する列方向のビット線に接続され、行方向のメモリセルは対応するワード線に接続されたものであって、ページを選択するステップと、書込みデータを保持するステップと、選択されたページに前記保持された書込みデータを用いて第１の書込みシーケンスを実行するステップと、第１の書込みシーケンス後に、前記選択されたページを複数のグループに分割し、分割されたグループ毎に前記書込みデータを用いて第２の書込みシーケンスを実行するステップとを有する。

好ましくは書込み方法はさらに、現在選択されたページの第２のシーケンスが実行される前に、次に選択されるページの第１の書込みシーケンスを実行するステップを含む。好ましくは書込み方法はさらに、現在選択されたページの第２の書込みシーケンスが実行された後に、次に選択されるページの第２の書込みシーケンスを実行するステップを含む。好ましくは書込み方法はさらに、現在選択されたページに書込みが実行されている間に、次のページに書込むための書込みデータをロードするステップを含む。好ましくは第１の書込みシーケンスは、少なくとも１つの書込みパルスを印加し、第２の書込みシーケンスは、少なくとも１つの書込みパルスを印加する。ｉ値データの各ビット毎に書込みを行うようにしてもよい。この場合、ｉ値データの下位ビットから上位ビットに向けて書込みを行う。

本発明によれば、第１および第２の書込みシーケンスによりデータの書込みを分割して行うようにしたので、同一ページ内の隣接するメモリセルに蓄積されたデータによる干渉を低減させることができる。さらに、異なるページ間で第１および第２の書込みシーケンスを実行することにより、隣接するページ間のメモリセルに蓄積されたデータによる干渉を低減させることができる。

本発明の実施例に係る半導体メモリの典型的な構成を示すブロック図である。 図１に示すメモリセルアレイの典型的なセルユニットの構成を示す回路図である。 半導体メモリの消去、書込みおよび読出し動作時の電圧条件の例を示す表である。 図１に示すセンスアンプ回路に含まれるページバッファの構成を示す図である。 本実施例の半導体メモリにおける書込みシーケンスの動作を説明するフローチャートである。 本実施例のDBL書込みとOneway書込み動作を説明する図である。 Ｘ方向およびＹ方向の隣接するメモリセル間に生じる容量を模式的に示した図である。 Ｘ方向に隣接するメモリセルのフローティングゲートの干渉を説明する図であり、図９（ａ）は、３つのメモリセルが書込み動作されている状態を示し、図９（ｂ）は、両側のメモリセルがパスと判定され中央のメモリセルへの書込みが行われている状態を示している。 本実施例のメモリセルへのデータの書込み動作を説明する図であり、（１）メモリセルの初期状態、（２）第１ページのためのデータがロードされた状態を示す。 （３）第２のデータラッチ回路に保持されたデータを第１のデータラッチ回路に転送する状態、（４）DBLプログラムと第２ページのためのデータがロードされた状態を示す。 （５）第２ページのDBLプログラムの状態、（６）Onewayプログラムと第１ページのベリファイの状態を示す。 （７）第１ページが全てパスされた状態、（８）ラッチされたデータが転送された状態を示す。 （８）第３ページのデータがロードされた状態を示す。 本実施例の書込み動作を示すタイミングチャートである。 多値データを記憶するメモリセルにLSBデータを書き込む場合の動作フローをを示す図である。 多値データを記憶するメモリセルにMSBデータを書き込む場合の動作フローをを示す図である。 本実施例の第２の実施例による書込み動作を示すタイミングチャートである。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の実施例に係るＮＡＮＤ型の半導体メモリの主な構成を示すブロック図である。本実施例の半導体メモリ１０は、行列状に配列された複数のメモリセルが形成されたメモリセルアレイ１００と、外部入出力端子Ｉ／Ｏに接続され、入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からアドレスデータを受け取るアドレスレジスタ１２０と、入出力バッファ１１０からコマンドデータを受け取り、各部を制御するコントローラ１３０と、アドレスレジスタ１２０から行アドレスデータを受け取り、メモリセルアレイ１００の行方向のワード線またはページを選択するワード線駆動回路１４０と、メモリセルアレイ１００から読み出されたデータをセンスしたり書込みデータを保持するセンスアンプ回路１５０と、読み出されたデータを入出力バッファ１１０に出力したり、書込みデータをセンスアンプ回路１５０に転送する制御等を行う列制御回路１６０と、コントローラ１３０の制御により各動作モードに必要な内部電圧を発生する内部電圧発生回路１７０とを含んで構成される。

図２は、メモリセルアレイの典型的なＮＡＮＤセルユニットの構成を示している。メモリセルアレイ１００は、図２に示すように、複数のメモリセルを直列に接続したＮＡＮＤセルユニット（以下、セルユニットＮＵという）を含み、各セルユニットは、対応するビット線に接続される。１つのセルユニットＮＵは、複数の直列に接続されたメモリセルMCi(本例では、i=0，1，…，31)と、その両端に接続される選択トランジスタTR1、TR2とを含んで構成される。選択トランジスタTR1のドレインは、ビット線BLに、選択トランジスタTR2のソースは、共通ソース線SLに接続されている。

メモリセルMCiは、電気的書き換え可能な不揮発性メモリセルであり、典型的に、フローティングゲート（浮遊ゲート）とコントロールゲート（制御ゲート）の積層構造を持つトランジスタにより構成され、そのフローティングゲートに電荷を蓄積することにより、データの記憶を行う。具体的に、フローティングゲートが多くの電子を蓄積したときのしきい値が高い状態と、電子を放出したときのしきい値が低い状態とにより、２値データを記憶することができる。また、フローティングゲートに蓄積される電子の量を更に細かく制御することにより、１つのメモリセルに多値データを記憶することもできる。

セルユニットＮＵ内のメモリセルMCiの制御ゲートは、それぞれ対応するワード線WLiに接続される。選択トランジスタTR1、TR2のゲートは、ワード線WLと並行する選択ゲート線SGD、SGSにそれぞれ接続されている。１つのワード線を共有する複数のメモリセルブロックの集合は、１ページ或いは２ページを構成する。ワード線WLと選択ゲート線SGD、SGSを共有する複数のセルユニットＮＵの集合は、データ消去の単位となるブロック(BLK)を構成する。図２に示すように、メモリセルアレイ１００は、ビット線BL方向に複数のブロック(BLK0,BLK1,…,BLKm-1)を有し、１つのブロックは、一例としてｎ個のビット線を含んでいる。好ましくは、メモリセルアレイ１００は、１つのシリコン基板内に形成され、各ブロックは１つのウエル内に形成される。図３の表は、消去、書込みおよび読出し動作時の電圧条件の一例を示している。Ｆは、フローティングである。

メモリセルアレイ１００のセルユニットＮＵに接続されたビット線BL0、BL1、・・・BLn-1には、センスアンプ回路１５０のセンス回路SA0、SA1、・・・San-1が接続される。センスアンプ回路１５０は、ビット線から読み出されたデータをセンスし、またメモリセルに書込むデータを保持するためのページバッファを構成する。センスアンプ回路１５０は、列制御回路１６０およびデータバスを介して入出力バッファ１１０と接続される。

入出力バッファ１１０は、外部入出力端子Ｉ/Ｏとの間でデータの送受を行う。入出力バッファ１１０は、書込み時には、外部入出力端子Ｉ／Ｏから書込みのためのコマンド、アドレス、書込みデータ等を受け取り、読出し時には、外部入出力端子Ｉ／Ｏから読出しのためのコマンド、アドレス等を受け取り、センスアンプ回路１５０から読み出されたデータを外部入出力端子Ｉ／Ｏに出力する。

アドレスレジスタ１２０は、入出力バッファ１１０からアドレスデータを受け取り、ワード線駆動回路１４０に行アドレスデータＡｘを提供する。ワード線駆動回路１４０は、行デコーダを含み、受け取った行アドレスデータＡｘに基づきワード線を選択し、選択されたワード線や非選択のワード線に所望の電圧を印加する。また、ワード線駆動回路１４０は、動作条件に応じて選択トランジスタTR1、TR2の選択ゲート線SGD、SGSに所定の電圧を印加する。例えば、図２のワード線WL30への書込みが行われるとき、選択されたワード線WL30には15〜20Vの書込み電圧Vpgmが印加され、非選択ワード線には10Vのパス電圧Vpassが印加され、選択ゲート線SGDにはVccが印加され、選択ゲートSGSには0Vが印加され、共通ソース線SLには0Vが印加される。こうして、図１に示すように、ｎビットからなるページが選択される。

コントローラ１３０は、入出力バッファ１１０から受け取ったコマンドデータに基づきメモリ動作の全般を制御する。コマンドデータは、例えば、チップイネーブル信号CE、書込みイネーブル信号WE、読み出しイネーブル信号RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等を含む。例えば、コントローラ１３０は、コマンドデータに基づきアドレスデータと書込みデータを判別して、前者をアドレスレジスタ１２０を介してワード線駆動回路１４０や列制御回路１６０に転送し、後者をセンスアンプ回路１５０に転送する。また、コントローラ１３０は、外部または内部で発生されたコマンドデータに基づいて、書込みや消去のシーケンス制御、読み出しの制御を行う。

内部電圧発生回路１７０は、コントローラ１３０の制御により、各動作モードに必要な内部電圧を発生し、例えば、書込み時に選択されたワード線に与えられる書込み電圧Vpgmを発生するVpgm発生回路、書込み時に非選択ワード線に与えられるパス電圧Vpassを発生するVpass発生回路、読み出し時に非選択ワード線および選択ゲート線に与えられるパス電圧Vreadを発生するVread発生回路、消去時にセルアレイが形成されたPウェルに与えられる消去電圧Veraseを発生するVers発生回路等を有する。なお、選択ゲート線にパス電圧Vpass、Vreadとは異なる、選択トランジスタを十分にオンにできる別の駆動電圧Vsgを与える場合には、更にVsg発生回路が用意される。

書込み電圧Vpgmは、チャネルが0Vに設定された選択メモリセルにおいて、FNトンネリングによりチャンネルからフローティングゲートに電子を注入させるに必要な電圧である。書込みパス電圧Vpassおよび読み出しパス電圧Vreadは、非選択メモリセルを記憶されたデータによらずオンさせるに必要な電圧である。これらのパス電圧Vpass、Vreadおよび駆動電圧Vsgは、選択トランジスタを十分にオンさせるに必要な電圧である。内部電圧発生回路１７０から動作モードに応じて出力される書込み電圧Vpgm、書込みパス電圧Vpass、読み出しパス電圧Vread、駆動電圧Vsgは、入力されたアドレスデータと動作モードに応じて、ワード線駆動回路１４０で選択されて転送され、メモリセルアレイの対応するワード線や選択ゲート線に与えられる。

図４は、センスアンプ回路１５０内に構成されるページバッファの構成を示す図である。
本実施例では、ページバッファ２００は、第１のデータセットを保持する第１のデータラッチ回路２１０と、第２のデータセットを保持する第２のデータラッチ回路２２０と、第１および第２のデータラッチ回路間に接続された転送ゲート２３０とを含んで構成される。

第１のデータラッチ回路２１０は、各ビット線BL0、BL1、・・・BLn-1に対応するｎ個のデータラッチ部DL0、DL1、DL2、・・・DLn-1を含み、各データラッチ部DL0、DL1、DL2、・・・DLn-1は１ビットのデータを保持し、ここで保持されたデータによって選択されたページのメモリセルに書込みが行われる。

第２のデータラッチ回路２２０は、第１のデータラッチ回路２１０と同様に、ｎ個のデータラッチ部DL0、DL1、DL2、・・・DLn-1を含み、各データラッチ部DL0、DL1、DL2、・・・DLn-1には、１ビットのデータが保持され、ここで保持されたデータによって選択されたページのメモリセルに書込みが行われる。第２のデータラッチ回路２２０へは、列制御回路１６０によってデータのロードが行われ、第２のデータラッチ回路２２０の保持されたデータセットは、転送ゲート２３０によって第１のデータラッチ２１０に転送することができる。

転送ゲート２３０は、第１および第２のデータラッチ回路２１０、２２０のｎ個のデータラッチ部DL0、DL1、DL2、・・・DLn-1にそれぞれ接続されるｎ個の転送トランジスタを含み、各転送トランジスタのゲートには、転送制御信号TFが共通に接続される。転送制御信号TFは、コントローラ１３０または列制御回路１６０によって駆動され、転送制御信号TFがHレベルに駆動されたとき、各転送トランジスタはオンし、第２のデータラッチ回路２２０に保持されていたデータを第１のデータラッチ回路２１０に転送する。

また、図４に示すように、第１のデータラッチ回路２１０の各データラッチ部DL0、DL1、DL2、・・・DLn-1は、選択信号SEL1によってオン・オフが制御される選択トランジスタT1に接続される。選択信号SEL1によって選択トランジスタT1がオンされたとき、第１のデータラッチ回路２１０で保持されたｎビットのデータセットがセンス回路SA0、SA1、・・・San-1に転送されそこに保持される。また、第２のデータラッチ回路２２０のデータラッチ部DL0、DL1、DL2、・・・DLn-1は、選択信号SEL2によってオン・オフが制御される選択トランジスタT2に接続される。選択信号SEL2によって選択トランジスタT2がオンされたとき、第２のデータラッチ回路２２０で保持されたｎビットのデータセットがセンス回路SA0、SA1、・・・SAn-1に転送されそこに保持される。選択信号SEL1、SEL2は、メモリの書込み等の動作状態に応じてコントローラ１３０または列制御回路１６０により制御される。

センス回路SA0、SA1、・・・SAn-1は、それぞれ対応するビット線BL0、BL1、BLn-1に接続される。偶数ビット線(BL0、BL2、・・・BLn-2)とそれに対応するセンス回路SA0、SA2、・・・SAn-2との間には、偶数ビット線選択トランジスタTReが接続され、偶数ビット線トランジスタTReは、そのゲートに接続された偶数ビット線選択信号BLSeによってオン・オフが制御される。同様に、奇数ビット線(BL1、BL3、・・・BLn-1)とそれに対応するセンス回路SA1、SA3、・・・SAn-1との間には、奇数ビット線選択トランジスタTRoが接続され、奇数ビット線選択トランジスタTRoは、そのゲートに接続された奇数ビット線選択信号BLSoよってオン・オフが制御される。偶数ビット線および奇数ビット線選択信号BLSe、BLSoは、コントローラ１３０または列制御回路１６０によって駆動され、これらの選択信号BLSo、BLSeがHレベルに駆動されたとき、偶数および奇数ビット選択線トランジスタTRe、TRoがオンし、各センス回路SA0、SA1、・・・SAn-1に保持されたデータが対応するビット線を介してセルユニットNU0、NU1、・・・NUn-1に供給される。

次に、本発明の実施例に係る半導体メモリの書込みの動作について説明する。図５は、本実施例において半導体メモリへのデータの書込みを行うときの基本動作を説明するフローチャートである。先ず、図４に示すページバッファ２００に書込みデータがセットされる（ステップＳ１０１）。書込みデータは、入出力バッファ１１０、列制御回路１６０を介して第２のデータラッチ回路２２０にロードされ、転送ゲート２３０を介して第１のデータラッチ回路２１０に転送される。これの詳細は、後述する。

次に、ワード線駆動回路１４０によってワード線すなわちページが選択され、選択されたワード線には書込みVpgmが印加され、非選択のワード線にはパス電圧Vpassが印加され、書込みデータに基づき選択されたページのメモリセルへのDBL(Dual Bit Line)書込みが行われる（ステップＳ１０２）。DBL書込みは、選択されたページの偶数ビット線と奇数ビット線の双方に電気的に接続されたメモリセルに、不完全な状態での部分的な電荷の書込みを行うシーケンスである。従って、コントローラ１３０は、図４に示すビット線選択信号BLSe、BLSoの双方をHレベルに駆動し、偶数ビット線および奇数ビット線選択トランジスタTRe、TRoをオンさせ、センス回路SA0、SA1、・・・SAn-1に保持されたデータセットに基づきビット線BL0、BL1、・・・BLn-1を介して選択されたページのメモリセルに一斉にデータの書込みを行う。例えば、書込みデータが「０」のとき、フローティングゲートに電荷が蓄積される。

次に、DBL書込みをされたメモリセルのベリファイ（Passしている否かの判定）が行われ（ステップＳ１０３）、メモリセルのしきい値が予定された範囲に到達していなければ、パルス電圧をΔV1上昇させて再度DBL書込みを行い（ステップS１０４）、メモリセルのしきい値が予定された範囲に到達していれば、次に、Oneway書込みが行われる（ステップＳ１０５）。

Oneway書込みは、選択されたページを偶数ビット線または奇数ビット線に接続されたメモリセルのグループに分割し、それぞれのグループ毎に電荷の蓄積を行い、データの書込みを完了させる書込みシーケンスである。コントローラ１３０は、奇数ビット線選択信号BLSoをLレベルに駆動し、奇数ビット線選択トランジスタTRoをオフさせ、かつ偶数ビット線選択信号BLSeをHレベルに駆動し、偶数ビット線選択トランジスタTReをオンさせ、偶数ビット線BL0、BL2、・・・BLn-2をセンス回路SA0、SA2、・・・SAn-2に接続し、偶数ビット線に接続されたセルユニットの選択されたページのメモリセルの書込みを行う（ステップＳ１０５）。次に、偶数ビット線選択信号BLSeをLレベルに駆動し、偶数ビット線選択トランジスタTReをオフさせ、かつ奇数ビット線選択信号BLSoをHレベルに駆動し、奇数ビット線選択トランジスタTRoをオンさせ、奇数ビット線BL1、BL3、・・・BLn-1をセンス回路SA1、SA3、・・・SAn-1に接続し、奇数ビット線に接続されたセルユニットの選択されたページのメモリセルの書込みを行う（ステップＳ１０６）。次に、Oneway書込みをされたページのベリファイが行われ（ステップＳ１０７）、メモリセルのしきい値が予定された範囲に到達するまでOneway書込みが継続される。メモリセルのしきい値が予定された範囲に到達していない場合には、書込みパルス電圧をΔＶ２上昇させてOneway書込みが行われる（ステップS１０８）。なお、DBL書込みでは、メモリセルのしきい値が予期される範囲に到達する前までの書込みを実施するものであるため、ステップＳ１０３のベリファイを省略することも可能である。

図６は、DBL書込みとOneway書込みの動作を説明するグラフである。DBL書込みでは、選択されたページのメモリセルに予め決められた回数だけ書込みパルスが印加される。書込みパルスは、選択されたワード線に印加される書込み電圧Vpgmをパルス化したものである。複数の書込みパルスを印加する場合には、今回の書込みパルスの電圧が前回の書込みパルスの電圧よりもΔV1だけ大きく設定される。DBL書込みによって印加される書込みパルスの回数、時間、電圧値は予め決定され、コントローラ１３０の制御により内部電圧発生回路１７０が書込みパルスを生成する。

DBL書込みが行われた後、偶数ビット線または奇数ビット線にグループ分けされ、それぞれのグループのメモリセルへの書込みが行われる。奇数ビット線または偶数ビット線のいずれのグループを先行させてもよいが、ここでは、偶数ビット線のグループから先に書込みを行うものとする。選択されたページ内の偶数ビット線に接続された選択メモリセルに書込みパルスPe1が印加され、次に、奇数ビット線に接続された選択メモリセルに書込みパルスPo1が印加される。好ましくはOneway書込みで最初に印加される書込みパルスPe1、Po1の電圧とDBL書込みで最後に印加された書込みパルスの電圧との差分電圧ΔV3は、ΔV1よりも小さく設定される（ΔV3＜ΔV1）。差分電圧をΔV1ではなく、ΔV3にすると、ΔV1の時より、コントロールゲート電圧が大きく、最初のOneway 書込みで、初めて書込みを禁止するメモリセルが発生し、この時の書込み禁止メモリセルのチャネル電圧の上昇度が大きく、書込みメモリセルのフローティングゲート電位も容量結合による上昇度が大きく、書込みメモリセルのフローティングゲート電位とチャネル電位の電位差が大きく、書込みエラーを招く可能性が大きくなるためである。

偶数ビット線および奇数ビット線のそれぞれのメモリセルに書込みパルスPe1、Po1を印加した後に、これらのメモリセルのベリファイが行われる。選択メモリセルのしきい値が予定された範囲内であれば、当該選択メモリセルはパスと判定され書込みが終了される。他方、パスと判定されなかった選択メモリセルは、再度Oneway書込みが行われ、次の書込みパルスPe2、Po2が印加される。書込みパルスPe2、Po2の電圧は、前回の書込みパルスPe1、Po1よりもΔV2だけ大きな値に設定される。好ましくは、差分電圧ΔV2は、DBL書込み時の差分電圧ΔV1よりも小さい。差分電圧ΔV2を小さくすることで、メモリセルのしきい値をより正確に設定することができる。特に、多値データを記憶するメモリでは、しきい値の間隔が狭いので、設定されるしきい値に高い精度が要求される。但し、ΔV2は、必ずしもΔV1よりも小さくなくても良く、ΔV1と同じまたはそれよりも大きくてもよい。さらに好ましくは、DBL書込み時のベリファイ電圧は、Oneway書込み時のベリファイ電圧よりも小さい。DBL書込みは、メモリセルへ一定の電荷を蓄積することができれば十分であるため、Oneway書込みほどの高い精度でのベリファイは必要とされないためである。なお、Oneway書込みの書込みパルスもまた、内部電圧発生回路１７０によって生成される。

図７は、隣接するメモリセル間に生じる容量を模式的に表した図である。同図に示すように、p型のシリコン基板またはウエル３００には、セルユニット間を電気的に絶縁するためのトレンチ分離３１０が形成される。基板３００上には、トンネル酸化膜３２０を介してポリシリコン等からなるフローティングゲート３３０が形成される。コントロールゲート３５０は、SiO₂、Si₃N₄からなるONO等の誘電膜３４０を介してフローティングゲート３３０上をＸ方向（行方向）に平行に延びる。コントロールゲート３５０およびウエル（基板）３００に所望の電圧を印加することで、フローティングゲート３３０にトンネル酸化膜３２０を介して電子を蓄積させまたはそこから放出させる。

メモリセルのＸ方向、Ｙ方向の物理的な距離が短くなると、フローティングゲート３３０に蓄積された電荷によって隣接するメモリセルが容量的に結合し相互に干渉する。Ｘ方向のメモリセルのフローティングゲート３３０に電荷が蓄積されると、隣接するフローティングゲート３３０との間に容量Ｃｘが生じ得る。また、Ｙ方向のメモリセルのフローティングゲート３３０に電荷が蓄積されると、隣接するフローティング間に容量Ｃｙが生じ得る。これらの容量Ｃｘ、Ｃｙは、メモリセルにデータを書込むときに影響を及ぼす。

DBL書込みでは、選択されたページ内に書込むデータが連続して「０」、「０」であれば、偶数ビット線と奇数ビット線に同時に、つまりＸ方向に隣接するフローティングゲートに同時に電荷が蓄積される。しかし、DBL書込みでは、フローティングゲートに蓄積される電荷量は、一定以下の部分的なものであるため、Ｘ方向に隣接するメモリセル間の容量的な結合による干渉を抑制することができる。また、次に行われるOneway書込みは、Oneway書込みページの前ページのDBL書込み後に行われる為、隣接するメモリセル間の容量結合による干渉を低減させることができる。

図８は、DBL書込みのみを続けて行った場合における、隣接するメモリセル間の干渉をする例を説明する図である。図８は、Ｘ方向に隣接する３つのメモリセルMC1、MC2、MC3に書込みを行っている状態を示しており、図８（ａ）は、３つのメモリセルに書込みが行われている状態、図８（ｂ）は、両側のメモリセルMC1、MC3の書込みはベリファイによってパスと判定され、中央のメモリセルMC2がパスされておらず書込みが行われている状態を示している。

図８（ａ）において、両側のメモリセルMC1、MC3のフローティングゲート３３０には適切な電荷量が蓄積され、中央のメモリセルMC2のフローティングゲート３３０には不十分な電荷量が蓄積されている。この結果、ベリファイにおいて両側のメモリセルMC1、MC3のしきい値は所定の範囲内にありパスと判定され、他方、中央のメモリセルMC2への書込みが継続される。このとき、パスと判定されていないメモリセルMC2のチャネル電位は0Vのままであるが、パスと判定された両側のメモリセルMC1、MC3は書込み禁止制御によりチャネル電位は上昇する（例えば6V程度）為、メモリセルMC2のフローティングゲート３３０の電位も上昇し、メモリセルMC2のフローティングゲート３３０とチャネル間の電位差が予定よりも大きくなりすぎ、書込みエラーを招いてしまう。

本実施例では、DBL書込みとOneway書込みの２段階の書込みシーケンスを採用することで、隣接するメモリセル間の容量結合による干渉を低減させることができる。これにより、メモリセルへの電荷量の蓄積を精度良く行い、しきい値をより正確に設定し、書込みエラーを少なくすることができる。

次に、DBL書込みとOneway書込みをキャッシュ書込み動作に適用した例を、図９ないし図１３の状態説明図および図１４のタイミングチャートを参照して説明する。ここで、図９ないし図１３は、説明を容易にするため３つのワード線WL(0)〜WL(2)、４つのビット線BL(1)〜BL(4)を示し、便宜上、これらの１２のメモリセルをMC01、MC02、・・・MC11、MC12、・・・MC21、MC22、MC23、MC24とする。図９の（１）に示す状態において、メモリセルMC01〜MC24は、すべて初期状態または消去された状態にあり、この時点で、第１および第２のデータラッチ２１０、２２０には、「１」が保持されているものとする。また、ワード線WL(0)、(1)、(2)は、それぞれ第１ページ、第２ページ、第３ページに対応する。

外部入出力端子Ｉ／Ｏから入出力バッファ１１０にデータが取り込まれ（図１を参照）、受け取られたデータがコントローラ１３０によってデコードされる。コントローラ１３０は、コマンドデータをデコードして各部を制御する。

図１４に示すように、コントローラ１３０は、時刻ｔ１において、データロードを表すコマンド「ＣＭＤ１」を受け取り、入出力バッファ１１０で保持された第１のデータセット「００１１」が第２のデータラッチ回路２２０にロードされる。図９の状態（２）に示すように、第１ページに書込むためのデータ「００１１」が第２のデータラッチ回路２２０にセットされる。

次に、コントローラ１３０は、図４に示す転送制御信号TFをHレベルに駆動し、転送ゲート２３０の転送トランジスタをオンし、第２のデータラッチ２２０に保持された第１のデータセットが第１のデータラッチ回路２１０に移動される。また、第２のデータラッチ回路２２０は、「１１１１」にリセットされる。これを図１０の状態（３）に示す。

次に、コントローラ１３０は、時刻ｔ２において、外部入出力端子Ｉ／Ｏから入出力バッファ１１０を介してコマンド「ＣＭＤ２」を受け取り、DBL書込みシーケンスを開始する。これにより、ワード線駆動回路１４０は、アドレスレジスタ１２０に保持されていた行アドレスデータに基づき選択ゲート線SGDを駆動し、選択トランジスタTR1をオンし、かつ選択ワード線に書込み電圧Vpgm、非選択ワード線にパス電圧Vpassを印加する。

図１０の状態（４）に示すように、選択されたワード線WL(0)には、書込み電圧Vpgmが印加され、非選択ワード線WL(1)、(2)にはパス電圧Vpassが印加される。但し、DBL書込みシーケンスであるため、書込み電圧Vpgmとして、規定された回数の書込みパルスが選択ワード線WL(0)に印加される。また、選択信号SEL1（図４を参照）がHレベルに駆動され、選択トランジスタT1がオンし、第１のデータラッチ回路２１０に保持されたデータがセンス回路SA0、SA１、・・・SAn-1に保持され、さらに偶数ビット線選択信号BLSeおよび奇数ビット線選択信号BLSoがHレベルに駆動され、偶数ビット線選択トランジスタTReおよび奇数ビット線選択トランジスタTRoがオンされる。こうして、選択メモリセルMC01、MC02のフローティングゲートには、一定量の電荷が蓄積されるが、メモリセルMC01、MC02のしきい値は、最終的に要求される範囲にまでは上昇されない。

第１ページへのDBL書込みが行われている間の時刻ｔ３において、外部入出力端子Ｉ／Ｏを介してコマンド「ＣＭＤ１」がコントローラ１３０によって受け取られる。コントローラ１３０は、コマンド「ＣＭＤ１」に基づき、入出力バッファ１１０に受け取られた第２のデータセット、すなわち第２ページの書込みデータ「１００１」を、第２のデータラッチ回路２２０にロードする（図１０の状態（４））。また、第２ページを選択するための行アドレスデータがアドレスレジスタ１２０に保持される。

次に、時刻ｔ４において、外部入出力端子Ｉ／Ｏから第２ページの書込みを開始するためのコマンド「ＣＭＤ２」が受け取られ、コントローラ１３０は、コマンド「ＣＭＤ２」に従い第２ページのDBL書込みを開始する。図１１の状態（５）に示すように、ワード線WL(1)が選択され、書込み電圧Vpgmが印加され、残りのワード線WL(0)、(2)にはパス電圧Vpassが印加される。また、選択信号SEL2（図４を参照）がHレベルに駆動され、選択トランジスタT2がオンし、第２のデータラッチ回路２２０に保持されたデータがセンス回路SA0、SA１、・・・SAn-1に保持され、さらに偶数ビット線選択信号BLSeおよび奇数ビット線選択信号BLSoがHレベルに駆動され、偶数ビット線選択トランジスタTReおよび奇数ビット線選択トランジスタTRoがオンされる。こうして、メモリセルMC12、MC13へのDBL書込みが行われる。

ここで、WL(1)にDBL書込みを行うとき、WL(0)のメモリセルMC02に一定の電荷が蓄積されているため、メモリセルMC02とMC12は、Ｙ方向において容量的に結合し得る関係にある。しかしながら、メモリセルMC02、MC12には、DBL書込みにより一定量以下の電荷しか蓄積されていないため、メモリセルMC12へのDBL書込みに干渉による影響はほとんどない。

第２ページのDBL書込みが終了すると、コントローラ１３０は、再び、第１ページを選択し、Oneway書込みを開始する。図１１の状態（６）に示すように、ワード線WL(0)が選択され、書込み電圧Vpgmが印加され、残りのワード線WL(1)、(2)にはパス電圧Vpassが印加される。また、選択信号SEL1がHレベルに駆動され、選択トランジスタT1がオンし、第１のデータラッチ回路２１０に保持されたデータがセンス回路SA0、SA１、・・・SAn-1に保持され、偶数ビット線選択信号BLSeがHレベルに駆動され、偶数ビット線選択トランジスタTReがオンされ、初めに、偶数ビット線BL(2)に接続されたメモリセルMC02に書込みパルスが印加される。次に、奇数ビット線選択信号BLSoがHレベルに行動され、奇数ビット線選択トランジスタTRoがオンされ、奇数ビット線BL(1)に接続されたメモリセルMC01へのOneway書込みが行われる。

Oneway書込みにおいて、初めに偶数ビット線BL(2)に接続されたメモリセルMC02に書込みパルスが印加される。メモリセルMC02に書込みパルスが印加されるとき、MC02にＹ方向で隣接するメモリセルMC12には一定の電荷が蓄積されているため、メモリセルMC02、MC12間に容量的結合が生じる。メモリセルMC02のフローティングゲートの電位は、容量結合により負の方向へ引っ張られるため、メモリセルMC02のコントロールゲートとフローティングゲート間には、見かけよりも大きな電界が印加され、メモリセルMC02のフローティングゲートに急速に電荷を蓄積させることができる。

ワード線WL(0)へのOneway書込みとそのベリファイが行われ、第１ページのすべてのメモリセルがパスと判定されると、図１２の状態（７）に示すように、第１のデータラッチ回路２１０は「１１１１」となり、ワード線WL(0)への書込みが終了する。

第１ページの書込みが終了すると、コントローラ１３０は、図１２の状態（８）に示すように、第２のデータラッチ回路２２０に保持されていた第２のデータセット「１００１」を転送ゲート２３０を介して第１のデータラッチ回路２１０に転送する。次に、時刻ｔ５において、外部入出力端子Ｉ／Ｏを介してコマンド「ＣＭＤ１」がコマンド１３０に受け取られる。このデータロードは、第２ページの書込み動作中に行われる。コントローラ１３０は、コマンド「ＣＭＤ１」に応答して、第２のデータラッチ回路２２０に第３ページを書込むための第３のデータセット「１１１０」をロードする（図１３の状態（９））。

次に、時刻ｔ６において、コマンド「ＣＭＤ２」が受け取られ、第３ページのDBL書込みが開始される。ここでは、メモリセルMC24にDBL書込みが実施される。第３ページのDBL書込みが終了すると、次に、第２ページのOneway書込みが実施される。以降、同様にして各ページの書込みが行われる。

上記実施例は、１つのメモリセルに１ビットデータ（２値）を書込む例を示したが、本発明は、メモリセルに多値データを書込む多値メモリにも適用することができる。図１５は、４値データ（２ビットデータ）を書込むときの動作フローである。ここでは、１つのセルユニットが３２ストリング（３２ページ）を含む場合を例に説明する。

図１５Ａに示すように、１ページ目のLSB（最下位）データのDBL書込みを行い（ステップＳ２０１）、次いで、２ページ目のLSBデータのDBL書込みを行い（ステップＳ２０２）、次いで、１ページ目のLSBデータのOneway書込みを行い（ステップＳ２０３）、次いで、３ページ目のＬＳＢデータのＤＢＬ書込みを行い（ステップＳ２０４）、２ページ目のＬＳＢデータのOneway書込みを行い（ステップＳ２０５）、以下同様にして、３２ページまでＬＳＢデータの書込みを行う（ステップＳ２０６〜２１０）。
ＬＳＢデータの書込みが終了したならば、次に、図１５Ｂに示すように、１ページ目から順にMSB（最上位）データのDBL書込み、Oneway書込みが行われる（ステップS２１１〜Ｓ２２０）。

このように多値データを書込む場合にも、本実施例は、DBL書込みとOneway書込みのシーケンスを用いるため、メモリセルのしきい値をより正確に設定することができ、しきい値電圧の間隔がより狭い多値メモリには好適である。

次に、本発明の第２の実施例の書込み動作の例を説明する。上記実施例では、ページバッファ２００が、第１および第２のデータラッチ回路２１０、２２０を有し、ページバッファ２００が２ページ分の書込みデータを同時に保持することができるものであるが、第２の実施例では、ページバッファが３ページ分の書込みデータを保持する機能を有する。具体的には、第２の実施例のページバッファは、ｎビット線に対応するｎビットのデータを保持することができる第１、第２および第３のデータラッチ回路を有し、第１、第２および第３のデータラッチ回路は、第１、第２および第３ページの書込みデータを保持することができる。

図１６は、第２の実施例の書込み動作のタイミングチャートを示す図である。時刻ｔ１において、コマンド「ＣＭＤ１」が受け取られ、これに応答して第１のデータセットがページバッファにロードされる。時刻ｔ２において、コマンド「ＣＭＤ２」が受け取られ、第１のデータセットに基づき第１ページのDBL書込みが開始される。

第１ページのDBL書込み中に、コマンド「ＣＭＤ１」が受け取られ、第２のデータセットがページバッファにセットされる。時刻ｔ４において、コマンド「ＣＭＤ２」が受け取られ、第２のデータセットに基づき第２ページのDBL書込みが開始される。

第１および第２ページの書込み中である時刻ｔ５において、コマンド「ＣＭＤ１」が受け取られ、これに応答して第３のデータセットがページバッファにロードされる。また、第２ページのDBL書込みが終了すると、第１ページのOneway書込みが行われる。

時刻ｔ６において、コマンド「ＣＭＤ２」が受け取られ、第３のデータセットに基づき第３ページのDBL書込みが行われる。第３ページのDBL書込みが終了すると、第２ページのOneway書込みが行われる。第１ページのOneway書込みが終了した後、時刻ｔ７においてコマンド「ＣＭＤ１」が受け取られ、第４のデータセットがページバッファにロードされ、第４ページのDBL書込みの準備がなされる。

このように第２の実施例によれば、第１および第２ページの書込み動作中に第３ページのデータをロードする処理を実行することができるため、各ページへのデータの書込み時間をより短縮することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。上記実施例では、２値データ、４値データを記憶する半導体メモリを例示したが、これ以上のデータを記憶する半導体メモリにも適用することができる。さらに上記実施例では、Oneway書込みを、偶数ビット線と奇数ビット線の２つのグループに分けてそれぞれの書込みを行う例を示したが、これに限らず、Ｘ方向のメモリセルが隣接させないようなグループに分けて書込みを行うことも可能である。さらにOneway書き込みは、選択されたページを２つのグループに分割したが、これ以上のグループであってもよい。例えば、ビット線BL0、BL1、・・・BLn-1を４で徐したときの余り0、1、2、3の４つのグループに分けることも可能である。

１０：半導体メモリ １００：メモリセルアレイ
１１０：入出力バッファ １２０：アドレスレジスタ
１３０：コントローラ １４０：ワード線駆動回路
１５０：センスアンプ回路 １６０：列制御回路
１７０：内部電圧発生回路 ２００：ページバッファ
２１０：第１のデータラッチ回路 ２２０：第２のデータラッチ回路
２３０：転送ゲート ３００：基板またはウエル
３１０：トレンチ分離 ３２０：トンネル酸化膜
３３０：フローティングゲート ３４０：誘電膜
３５０：コントロールゲート

Claims (15)

1. 行列状に配列されかつｉ値データ（ｉは、１以上の整数）を記憶可能な不揮発性のメモリセルを含み、複数のメモリセルが直列に接続されて１つのセルユニットを構成し、各ユニットセルが対応する列方向のビット線に接続され、行方向のメモリセルが対応するワード線に接続された、メモリセルアレイと、
   ページを選択する選択手段と、
   書込みデータを保持する保持手段と、
   前記保持手段に保持された書込みデータを用いて選択されたページに書込みを行う書込み制御手段とを有し、
   前記書込み制御手段は、選択されたページに書込みデータを用いて書込みを行う第１の書込みシーケンスと、第１の書込みシーケンス後に、前記選択されたページを複数のグループに分割し、分割されたグループ毎に前記書込みデータを用いて書込みを行う第２の書込みシーケンスとを有し、
   前記書込み制御手段は、現在選択されたページの第２の書込みシーケンスが実行される前に、次に選択されるページの第１の書込みシーケンスを実行する、半導体メモリ。
2. 行列状に配列されかつｉ値データ（ｉは、１以上の整数）を記憶可能な不揮発性のメモリセルを含み、複数のメモリセルが直列に接続されて１つのセルユニットを構成し、各ユニットセルが対応する列方向のビット線に接続され、行方向のメモリセルが対応するワード線に接続された、メモリセルアレイと、
   ページを選択する選択手段と、
   書込みデータを保持する保持手段と、
   前記保持手段に保持された書込みデータを用いて選択されたページに書込みを行う書込み制御手段とを有し、
   前記書込み制御手段は、選択されたページに書込みデータを用いて書込みを行う第１の書込みシーケンスと、第１の書込みシーケンス後に、前記選択されたページを複数のグループに分割し、分割されたグループ毎に前記書込みデータを用いて書込みを行う第２の書込みシーケンスとを有し、
   前記書込み制御手段は、現在選択されたページの第２の書込みシーケンスが実行された後に、次に選択されるページの第２の書込みシーケンスを実行する、半導体メモリ。
3. 行列状に配列されかつｉ値データ（ｉは、１以上の整数）を記憶可能な不揮発性のメモリセルを含み、複数のメモリセルが直列に接続されて１つのセルユニットを構成し、各ユニットセルが対応する列方向のビット線に接続され、行方向のメモリセルが対応するワード線に接続された、メモリセルアレイと、
   ページを選択する選択手段と、
   書込みデータを保持する保持手段と、
   前記保持手段に保持された書込みデータを用いて選択されたページに書込みを行う書込み制御手段とを有し、
   前記書込み制御手段は、選択されたページに書込みデータを用いて書込みを行う第１の書込みシーケンスと、第１の書込みシーケンス後に、前記選択されたページを複数のグループに分割し、分割されたグループ毎に前記書込みデータを用いて書込みを行う第２の書込みシーケンスとを有し、
   前記書込み制御手段は、第１の書込みシーケンスにおいて、選択されたページ上のメモリセルに第１の書込みパルスを印加し、第２の書込みシーケンスにおいて、分割されたグループ上のメモリセルに第２の書込みパルスを印加し、前記第１の書込みパルスがパルス電圧を可変する複数の書込みパルスを含み、かつ前記第２の書込みパルスがパルス電圧を可変する複数の書込みパルスを含むとき、第１の書込みパルスの第１の差分電圧は、第２の書込みパルスの第２の差分電圧よりも大きい、半導体メモリ。
4. 行列状に配列されかつｉ値データ（ｉは、１以上の整数）を記憶可能な不揮発性のメモリセルを含み、複数のメモリセルが直列に接続されて１つのセルユニットを構成し、各ユニットセルが対応する列方向のビット線に接続され、行方向のメモリセルが対応するワード線に接続された、メモリセルアレイと、
   ページを選択する選択手段と、
   書込みデータを保持する保持手段と、
   前記保持手段に保持された書込みデータを用いて選択されたページに書込みを行う書込み制御手段とを有し、
   前記書込み制御手段は、選択されたページに書込みデータを用いて書込みを行う第１の書込みシーケンスと、第１の書込みシーケンス後に、前記選択されたページを複数のグループに分割し、分割されたグループ毎に前記書込みデータを用いて書込みを行う第２の書込みシーケンスとを有し、
   前記書込み制御手段は、第１の書込みシーケンスにおいて、選択されたページ上のメモリセルに第１の書込みパルスを印加し、第２の書込みシーケンスにおいて、分割されたグループ上のメモリセルに第２の書込みパルスを印加し、第１の書込みパルスが印加されたときの最後の書込みパルスの電圧と第２の書込みパルスが最初に印加されるときのパルス電圧との第３の差分電圧は、前記第１の差分電圧よりも小さい、半導体メモリ。
5. 前記データ保持手段は、現在選択されたページの書込みが実行されている間に、次のページに書込むための書込みデータを保持する、請求項１ないし４いずれか１つに記載の半導体メモリ。
6. 第２の書込みシーケンスにおいて、選択されたページは、奇数のビットのグループと偶数のビットのグループに分割される、請求項１ないし５いずれか１つに記載の半導体メモリ。
7. 前記書込み制御手段は、第１の書込みシーケンスのベリファイ後に第２の書込みシーケンスを行う、請求項１ないし６いずれか１つに記載の半導体メモリ。
8. 前記メモリセルは、第１導電型の半導体基板または半導体領域内に形成された第２導電型の拡散領域と、前記半導体基板または半導体領域の表面上に形成されかつ電荷を蓄積可能なフローティングゲートと、フローティングゲートに容量結合されかつワード線に結合されるコントロールゲートとを含み、
   前記書込み制御手段は、前記半導体基板または半導体領域に第１の書込み電圧を印加し、かつ前記コントロールゲートに第２の書込み電圧を印加する、請求項１ないし７いずれか１つに記載の半導体メモリ。
9. メモリセルアレイは、ＮＡＮＤ型のメモリセルアレイである、請求項１ないし８いずれか１つに記載の半導体メモリ。
10. 行列状に配列されかつｉ値データ（ｉは、１以上の整数）を記憶可能な不揮発性のメモリセルを含み、複数のメモリセルが直列に接続されて１つのセルユニットを構成し、各ユニットセルは対応する列方向のビット線に接続され、行方向のメモリセルは対応するワード線に接続された半導体メモリの書込み方法であって、
    ページを選択するステップと、
    書込みデータを保持するステップと、
    選択されたページに前記保持された書込みデータを用いて第１の書込みシーケンスを実行するステップと、
    第１の書込みシーケンス後に、前記選択されたページを複数のグループに分割し、分割されたグループ毎に前記書込みデータを用いて第２の書込みシーケンスを実行するステップとを有し、
    書込み方法はさらに、現在選択されたページの第２のシーケンスが実行される前に、次に選択されるページの第１の書込みシーケンスを実行するステップを含む、書込み方法。
11. 行列状に配列されかつｉ値データ（ｉは、１以上の整数）を記憶可能な不揮発性のメモリセルを含み、複数のメモリセルが直列に接続されて１つのセルユニットを構成し、各ユニットセルは対応する列方向のビット線に接続され、行方向のメモリセルは対応するワード線に接続された半導体メモリの書込み方法であって、
    ページを選択するステップと、
    書込みデータを保持するステップと、
    選択されたページに前記保持された書込みデータを用いて第１の書込みシーケンスを実行するステップと、
    第１の書込みシーケンス後に、前記選択されたページを複数のグループに分割し、分割されたグループ毎に前記書込みデータを用いて第２の書込みシーケンスを実行するステップとを有し、
    書込み方法はさらに、現在選択されたページの第２の書込みシーケンスが実行された後に、次に選択されるページの第２の書込みシーケンスを実行するステップを含む、書込み方法。
12. 書込み方法はさらに、現在選択されたページに書込みが実行されている間に、次のページに書込むための書込みデータをロードするステップを含む、請求項１０または１１に記載の書込み方法。
13. 第１の書込みシーケンスは、少なくとも１つの書込みパルスを印加し、第２の書込みシーケンスは、少なくとも１つの書込みパルスを印加する、請求項１０ないし１２いずれか１つに記載の書込み方法。
14. ｉ値データの各ビット毎に書込みを行う、請求項１０ないし１３いずれか１つに記載の書込み方法。
15. ｉ値データの下位ビットから上位ビットに向けて書込みを行う、請求項１０ないし１４いずれか１つに記載の書込み方法。
    

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