KR100882206B1 - 비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

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Abstract

메모리 셀의 리드마진을 향상시킬 수 있는 비휘발성 메모리 장치 및 그 동작 방법이 개시된다. 비휘발성 메모리 장치의 동작 방법은 프로그램 검증시 선택된 메모리 셀의 게이트에 검증 전압을 공급하고, 비선택된 제1 그룹 메모리 셀의 게이트에 제1 전압을 공급하는 프로그램 검증 단계; 및 리드 동작시 상기 선택된 메모리 셀의 게이트에 리드 전압을 공급하고, 비선택된 메모리 셀들의 각 게이트에 상기 제1 전압의 레벨보다 높은 레벨을 갖는 제2전압을 공급하는 리드 단계를 포함하며, 상기 비선택된 제1 그룹 메모리 셀과 중복되지 않는 비선택된 제2 그룹 메모리 셀의 게이트에 상기 제1 전압보다 높은 레벨을 갖는 제3 전압을 공급하는 단계를 더 구비할 수 있다.
비휘발성 메모리, 플래시 메모리, 프로그램 검증, 리드, 문턱전압, 오프셀, 온셀

Description

비휘발성 메모리 장치 및 그 동작 방법{non-volatile memory device and operation method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 NAND형 비휘발성 메모리 장치의 메모리 셀 어레이를 나타낸다.
도 2는 동작 모드에 따라 도 1에 도시된 메모리 셀에 인가되는 전압을 설명하기 위한 기능도이다.
도 3은 도 1에 도시된 메모리 셀의 문턱전압의 산포도를 나타낸 그래프이다.
도 4a는 도 1에 도시된 메모리 셀의 동작 모드에 따른 전류 변화를 개념적으로 설명하기 위한 회로도이다.
도 4b는 동작 모드에 따른 도 1의 메모리 셀에 흐르는 전류변화를 나타낸 그래프이다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 개략적인 블록도이다.
도 6은 본 발명의 일 실시예에 따른, 동작 모드에 따라 도 5에 도시된 메모리 셀에 인가되는 전압을 개념적으로 설명하기 위한 기능도이다.
도 7은 본 발명의 다른 일 실시예에 따른, 동작 모드에 따라 도 5에 도시된 메모리 셀에 인가되는 전압을 개념적으로 설명하기 위한 기능도이다.
도 8은 도 5에 도시된 메모리 셀의 문턱전압의 산포도를 나타낸 그래프이다.
도 9a는 본 발명의 실시예에 따른 동작 모드에 따라 메모리 셀에 흐르는 전류 변화를 개념적으로 설명하기 위한 회로도이다.
도 9b는 본 발명의 실시예에 따른 동작 모드에 따라 메모리 셀에 흐르는 전류 변화를 나타낸 그래프이다.
본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 BPD(back Pattern Dependency) 효과를 개선하여 메모리 셀의 리드마진을 향상시킬 수 있는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 및 리드 동작 방법에 관한 것이다.
도 1은 일반적인 NAND형 비휘발성 메모리 장치의 메모리 셀 어레이(10)를 나타낸다.
도 1을 참조하면, 상기 메모리 셀 어레이(10)는 비트라인(BLn), 다수의 워드라인들(WL0 내지 WLn), 스트링 선택 라인(String Selecting Line; SSL), 그라운드 선택 라인(Ground Selecting Line; GSL), 공통 소스 라인(Common Souce Line; CSL), 스트링 선택 트랜지스터(String Selecting Transistor; SST), 그라운드 선택 트랜지스터(Ground Selecting Transistor; GST), 및 다수의 메모리 셀(MC0~MCn)을 포함한다.
상기 스트링 선택 트랜지스터(SST)는 상기 비트라인(BLn)에 접속되며 스트링 선택 라인(SSL)을 통하여 제어되고, 상기 그라운드 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 접속되며 그라운드 선택 라인(GSL)을 통하여 제어된다.
상기 다수의 워드 라인(WL0 내지 WLn)은 상기 다수의 메모리 셀(MC0~MCn) 각각의 게이트에 접속되고, 대응되는 각각의 메모리 셀에 제어 전압을 인가한다.
상기 다수의 메모리 셀(MC0~MCn)은 상기 스트링 선택 트랜지스터(SST)와 상기 그라운드 선택 트랜지스터(GST) 사이에 직렬로 접속되어 하나의 스트링을 형성한다.
일반적으로 플래쉬 메모리와 같은 상기 비휘발성 메모리 장치는 다수의 메모리 셀(MC0~MCn)로부터 전기적으로 데이터를 읽기(read), 프로그램(program), 및 소거(erase)동작이 가능하다.
상기 프로그램은 다수의 메모리 셀(MC0~MCn) 각각에 데이터를 기록하는 것이다. 기록 동작(즉, 프로그램 동작)시 메모리 셀에 데이터가 정상적으로 프로그램되었는지 검증하기 위하여 상기 메모리 셀의 프로그램 동작마다 해당 메모리 셀에 대한 프로그램 검증 동작이 필요하다.
도 2는 동작 모드에 따라 도 1에 도시된 메모리 셀에 인가되는 전압을 설명하기 위한 기능도이다. 도 3은 도 1에 도시된 메모리 셀의 문턱전압의 산포도를 나타낸 그래프이다. 도 4a는 도 1에 도시된 메모리 셀의 동작 모드에 따른 전류 변화 를 개념적으로 설명하기 위한 회로도이다. 도 4b는 동작 모드에 따른 도 1의 메모리 셀에 흐르는 전류변화를 나타낸 그래프이다.
통상적으로 프로그램 검증은 선택된 메모리 셀(이하, 선택 셀)에 검증전압(Vvfy; Vvfy1, Vvfy2, 또는 Vvfy3)을 인가하고, 상기 선택 셀에 흐르는 전류를 감지함으로써 데이터를 리드할 수 있다. 이때, 선택 셀을 제외한 다수의 비선택된 메모리 셀(이하, 비선택 셀)에는 미리 정해진 전압레벨을 갖는 고전압(Vread)이 인가된다.
리드 동작은 선택된 메모리 셀(이하, 선택 셀)에 리드전압(Vr1, 또는 Vr2)을 인가하고, 상기 선택 셀에 흐르는 전류를 감지함으로써 데이터를 리드할 수 있다. 이때, 선택 셀을 제외한 다수의 비선택된 메모리 셀(이하, 비선택 셀)에는 미리 정해진 전압레벨을 갖는 고전압(Vread)이 인가된다.
도 2에서는, 하단의 메모리 셀부터 상단의 메모리 셀 순으로 순차적으로 프로그램되는 경우이다. 도 2의 (a)는 선택 셀(최하단 메모리 셀)이 "01"로 프로그램된 후의 프로그램 검증시 워드라인들(WL0~WLn)에 인가되는 전압을 나타내고, 도 2의 (b)는 선택 셀(최하단 메모리 셀)을 제외한 비선택 메모리 셀들이 모두 "00"으로 프로그램된 후에 선택 셀에 대한 리드 동작시 워드라인들(WL0~WLn)에 인가되는 전압을 나타낸다.
도 2에 도시된 바와 같이, 프로그램 검증시 비선택 셀들은 모두 "11"로 소거된 상태이고 리드시 비선택 셀들은 모두 "00"으로 프로그램된 경우, 프로그램 검증시 비선택 셀들이 갖는 문턱전압과 리드 동작시 상기 비선택 셀들이 갖는 문턱전압 은 서로 다른 레벨을 갖는다. 즉, 프로그램 검증시 비선택 셀들은 상기 문턱전압(Vth0, Vth1, Vth2, 또는 Vth3)중 가장 낮은 문턱전압(Vth0)을 갖는데 반하여 리드시 비선택 셀은 가장 높은 문턱전압(Vth3)을 갖는다. 이와 같이, 상기 비선택 셀들의 데이터 패턴의 변화(예컨대, "11"에서 "00"으로 변화)로 인한 문턱전압의 증가로 리드 동작시 상기 비선택 셀의 채널 저항(Rafter)은 프로그램 검증시 상기 비선택 셀의 채널 저항(Rinitial)보다 증가한다. 그러므로, 프로그램 검증시과 리드시에 상기 비선택 셀에 동일한 고전압(Vread)을 인가하는 경우, 리드 동작시 상기 선택 셀에 흐르는 온셀 전류(Icell') 혹은 오프셀 전류(Ioffcell')는 각각 프로그램 동작시 상기 선택 셀에 흐르는 온셀 전류(Icell) 혹은 오프셀 전류(Ioffcell)보다 줄어든다. 도 4b의 (b)그래프에 도시된 바와 같이 오프셀 전류의 변화(Ioffcell에서 Ioffcell'로의 변화)는 미약하지만, 도 4b의 (a)그래프에 도시된 바와 같이 온셀 전류의 변화(Icell에서 Icell'로의 변화)는 클 수 있다.
즉, 선택 셀이 온셀인 경우, 리드 동작시 상기 선택 셀에 흐르는 전류(Icell')는 프로그램 검증시 상기 선택 셀에 흐르는 전류(Icell)에 비하여 많이 줄어들 수 있다. 온셀이란 메모리 셀 트랜지스터의 부유 게이트(floating gate)로부터 전자가 빠져나와 문턱 전압이 낮아진 상태(예를 들어 0V 이하)의 메모리 셀로서, "소거된 셀"이라고도 한다. 이에 반해, 오프셀이란 메모리 셀 트랜지스터의 부유 게이트(floating gate)에 전자가 축적되어 문턱전압이 높아진 상태의 메모리 셀로서, "프로그램된 셀"이라고도 한다.
리드 동작시의 선택 셀의 전류(Icell')가 프로그램 검증 동작시의 선택 셀의 전류(Icell)보다 줄어드는 것은 결국, 도 3에 도시된 바와 같이, 리드 동작시의 선택 셀의 문턱전압의 산포가 프로그램 검증 동작시의 선택 셀의 산포에 비하여 달라짐을 의미한다.
도 3를 참조하면, 메모리 셀에 데이터("01")를 프로그램한 직후, 상기 선택 셀의 문턱전압의 산포는 도 2의 "L1"과 같을 수 있다. 그런데, 상기 선택 셀의 리드 동작시에는 비선택 셀에 의한 채널 저항의 증가로 상기 선택 셀의 문턱전압의 산포가 달라질 수 있다. 따라서, 도 2에 도시된 바와 같이, 상기 선택 셀은 "L2"와 같은 넓은 문턱전압의 산포도를 가질 수 있다.
상술한 바와 같이, 선택 셀의 문턱전압의 산포가 넓어짐에 따라, 리드 마진이 줄어들 수 있다.
문턱전압(예컨대, Vt1)과 리드전압(예컨대, Vr1)의 간격을 상기 리드마진이라 하며, 상기 리드마진은 상기 메모리 셀이 온셀(a)인지 오프셀(b)인지 결정하는데 영향을 미친다. 그런데, 오프셀(프로그램된 셀)의 문턱전압이 높아지면, 도 3에 도시된 바와 같이 선택 셀에 흐르는 전류량이 줄어든다. 이에 따라 리드 마진이 줄어들어, 온셀/오프셀을 판별하기 어려운 상태에 이를 수 있다. 온셀/오프셀의 판별이 어려워지면 판독 오류 등이 발생할 수 있다.
상술한 바와 같이, 프로그램 검증시와 리드시의 비선택 셀의 데이터 패턴의 변화로 인하여 비선택 셀의 채널 저항이 달라지고, 이에 따라 선택 셀에 흐르는 전류가 줄어들어 리드마진이 줄어들 수 있다. 이는 비선택 셀에 의해 선택 셀이 악영향을 받는 BPD(Back Pattern Dependency) 효과의 일종이다.
따라서, 상기 BPD(back Pattern Dependency) 효과를 개선하여 메모리 셀의 리드마진을 향상시킬 수 있는 비휘발성 메모리 장치가 요구된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 프로그램 검증시와 리드 동작시의 채널 저항의 변화를 줄여 BPD효과를 개선함으로써 메모리 셀의 리드 마진을 향상시킬 수 있는 비휘발성 메모리 장치 및 그 동작 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치의 동작 방법은 프로그램 검증시 선택된 메모리 셀의 게이트에 검증 전압을 공급하고, 비선택된 제1 그룹 메모리 셀의 게이트에 제1 전압을 공급하는 프로그램 검증 단계; 및 리드 동작시 상기 선택된 메모리 셀의 게이트에 리드 전압을 공급하고, 비선택된 메모리 셀들의 각 게이트에 상기 제1 전압의 레벨보다 높은 레벨을 갖는 제2전압을 공급하는 리드 단계를 구비하며, 상기 비선택된 제1 그룹 메모리 셀은 상기 비선택된 메모리 셀들의 전부 혹은 일부일 수 있다.
상기 프로그램 검증 단계는 상기 비선택된 제1 그룹 메모리 셀과 중복되지 않는 비선택된 제2 그룹 메모리 셀의 게이트에 상기 제1 전압보다 높은 레벨을 갖는 제3 전압을 공급하는 단계를 더 구비하며, 상기 비선택된 메모리 셀들은 상기 비선택된 제1 그룹 메모리 셀 및 상기 비선택된 제2 그룹 메모리 셀을 포함할 수 있다.
상기 비휘발성 메모리 장치는 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀이 직렬로 연결된 스트링 구조를 가지는 낸드 플래시 메모리 장치이고, 상기 선택된 메모리 셀은 상기 스트링의 제i(1≤i≤N, 정수) 메모리 셀일 수 있다.
상기 제1 메모리 셀부터 상기 제N(2이상의 정수) 메모리 셀의 순으로 프로그램되는 경우, 상기 비선택된 제1 그룹 메모리 셀은 상기 스트링의 제j(i<j≤N, 정수) 메모리 셀을 포함하고, 상기 비선택된 제2 그룹 메모리 셀은 상기 스트링의 제k(1≤k<i, 정수) 메모리 셀을 포함할 수 있다.
또한, 상기 제N(2이상의 정수) 메모리 셀부터 상기 제1 메모리 셀의 순으로 프로그램되는 경우, 상기 비선택된 제1 그룹 메모리 셀은 상기 스트링의 제k(1≤k<i, 정수) 메모리 셀을 포함하고, 상기 비선택된 제2 그룹 메모리 셀은 상기 스트링의 제j(i<j≤N, 정수) 메모리 셀을 포함할 수 있다.
상기 제1전압은 상기 선택된 메모리 셀의 상기 스트링 내의 위치에 기초하여 가변될 수 있다.
상기 제2전압과 상기 제3 전압의 레벨은 실질적으로 동일할 수 있다.
상기 선택된 메모리 셀 및 상기 비선택된 메모리 셀들 각각은 멀티 비트를 저장할 수 있는 멀티레벨 셀이고, 상기 검증 전압은 서로 다른 레벨을 가지는 적어도 두 개의 검증 전압들 중 하나이고, 상기 리드 전압은 서로 다른 레벨을 가지는 적어도 두 개의 리드 전압들 중 하나일 수 있다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 다수의 워드라인들; 다수의 비트라인들; 상기 다수의 비트라인들을 통하여 데이터를 독출하도록 구성되며, 그 게이트는 상기 다수의 워드라인들 중 대응하는 워드라인에 각각 접속되 는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 검증 전압, 리드 전압, 제1 전압 및 상기 제1 전압의 레벨보다 높은 레벨을 갖는 제2전압을 발생하는 고전압 발생부; 및 상기 고전압 발생부로부터 상기 검증 전압, 상기 리드 전압, 상기 제1 전압수신되 및 상기 제2 전압을 수신하여, 프로그램 검증시 상기 다수의 메모리 셀들 중 선택된 메모리 셀의 게이트에 상기 검증 전압이 공급되도록 하고 상기 다수의 메모리 셀들 중 비선택된 제1 그룹 메모리 셀의 게이트에 상기 제1 전압이 공급되도록 하며, 리드 동작시 상기 선택된 메모리 셀의 게이트에 상기 리드 전압이 공급되도록 하고 상기 다수의 메모리 셀들 중 비선택된 메모리 셀들에 상기 제2 전압이 공급되도록 하는 전압 선택부를 구비하며, 상기 비선택된 제1 그룹 메모리 셀은 상기 비선택된 메모리 셀들의 전부 혹은 일부일 수 있다.
상기 고전압 발생부는 상기 제1 전압의 레벨보다 높은 레벨을 갖는 제3전압을 더 발생하고, 상기 전압 선택부는 상기 프로그램 검증시 상기 비선택된 제1 그룹 메모리 셀과 중복되지 않는 비선택된 제2 그룹 메모리 셀의 게이트에 상기 제1 전압보다 높은 레벨을 갖는 제3 전압을 공급하며, 상기 비선택된 메모리 셀들은 상기 비선택된 제1 그룹 메모리 셀 및 상기 비선택된 제2 그룹 메모리 셀을 포함할 수 있다.
상기 다수의 메모리 셀들은 스트링 구조로 직렬로 연결된 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀을 포함하며, 상기 선택된 메모리 셀은 상기 스트링의 제i(1≤i≤N, 정수) 메모리 셀일 수 있다.
상기 제1 메모리 셀부터 상기 제N(2이상의 정수) 메모리 셀의 순으로 프로그 램되는 경우, 상기 비선택된 제1 그룹 메모리 셀은 상기 스트링의 제j(i<j≤N, 정수) 메모리 셀을 포함하고, 상기 비선택된 제2 그룹 메모리 셀은 상기 스트링의 제k(1≤k<i, 정수) 메모리 셀을 포함하는 포함할 수 있다.
또한, 상기 제N(2이상의 정수) 메모리 셀부터 상기 제1 메모리 셀의 순으로 프로그램되는 경우, 상기 비선택된 제1 그룹 메모리 셀은 상기 스트링의 제k(1≤k<i, 정수) 메모리 셀을 포함하고, 상기 비선택된 제2 그룹 메모리 셀은 상기 스트링의 제j(i<j≤N, 정수) 메모리 셀을 포함하는 포함할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 개략적인 기능 블록도이다. 도 5에 도시된 비휘발성 메모리 장치는 NAND형 플래쉬 메모리 장치이다.
도 5를 참조하면, 상기 비휘발성 메모리 장치는 메모리 셀 블록(20), 로우디코더(30), 페이지 버퍼(40), 고전압 발생부(43), 및 전압 선택부(45)를 포함한다. 도시되지는 않지만, 상기 비휘발성 메모리 장치는 제어 회로, 클록 신호 발생부, 어드레스 버퍼, 칼럼 디코더 등을 더 구비할 수 있다.
상기 페이지 버퍼(40)는 다수의 비트라인(BL0 내지 BLm)을 통하여 메모리 셀 블록(20)과 접속된다. 또한, 상기 페이지 버퍼(40)는 선택된 워드라인(WL0 내지 WLn)에 접속된 메모리 셀(MC0 내지 MCn)로부터 독출되어 상기 다수의 비트라인(BL0 내지 BLm)을 통해 출력되는 데이터를 감지하여 일시적으로 저장한다. 상기 로우디코더(30)는 블록 선택부(33), 및 다수의 셀렉트 트랜지스터(35)를 포함한다. 상기 블록 선택부(33)는 어드레스 신호에 기초하여, 메모리 셀 블록(20)을 선택하기 위한 블록 인에이블 신호(EN1)를 발생한다. 블록 인에이블 신호(EN1)는 상기 다수의 셀렉트 트랜지스터(35) 각각의 게이트에 공통으로 인가된다. 셀렉트 트랜지스터(35) 각각은 블록 인에이블 신호(EN1)에 응답하여 턴온됨으로써, 전압 선택부(45)로부터 출력되는 전압들이 상기 다수의 워드라인(WL0 내지 WLn), 스트링 선택 라인(SSL), 및 그라운드 선택 라인(GSL)으로 인가되도록 한다.
메모리 셀 블록(20)은 다수의 메모리 셀 어레이(10)를 포함한다.
메모리 셀 어레이(10)는 다수의 비트라인(BLj, j=0~m), 다수의 워드라인(14. WL0 내지 WLn), 스트링 선택 라인(16, String Selecting Line; SSL), 그라운드 선택 라인(18, Ground Selecting Line; GSL), 공통 소스 라인(19, Common Souce Line; CSL), 스트링 선택 트랜지스터(String Selecting Transistor; SST), 그라운드 선택 트랜지스터(Ground Selecting Transistor; GST), 및 다수의 메모리 셀(MC0~MCn)을 포함한다.
상기 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BLj, j=0~m)에 각각 접속되며 스트링 선택 라인(SSL)을 통하여 제어되고, 상기 그라운드 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 접속되며 그라운드 선택 라인(GSL)을 통하 여 제어된다.
상기 다수의 워드 라인(WL0 내지 WL31)은 상기 다수의 메모리 셀(MC0~MCn) 각각의 게이트에 접속되고, 대응되는 각각의 메모리 셀에 제어 전압을 인가한다.
상기 다수의 메모리 셀(MC0~MCn)은 상기 스트링 선택 트랜지스터(SST)와 상기 그라운드 선택 트랜지스터(GST) 사이에 직렬로 접속되어 하나의 스트링을 형성한다. 하나의 스트링을 형성하는 메모리 셀(MC0~MCn)의 개수(n+1)는 디바이스에 따라 16개, 32개, 64개로 구성될 수 있다.
상기 고전압 발생부(43)는 메모리 셀들을 프로그램, 소거, 및 리드시 필요한다수의 고전압을 생성한다. 상기 다수의 고전압은 제1, 제2 및 제3 검증전압(Vvfy1, Vvfy2, Vvfy3), 제1 리드 전압(Vr1), 제2 리드 전압(Vr2), 제1전압(Vread1), 제2전압(Vread2) 및 제3전압(Vread3)을 포함할 수 있다.
도 8에 도시된 멀티레벨 메모리 셀의 문턱전압의 산포도를 함께 참조하여, 동작 모드에 따라 선택셀 및 비선택셀에 인가되는 전압에 대해 기술하면 다음과 같다.
도 8을 참조하면, 메모리 셀은 2비트의 데이터를 저장할 수 있는 멀티레벨 메모리 셀(Multi Level Memory Cell)이다. 도 5에 도시된 NAND형 비휘발성 메모리 장치는 하나의 메모리 셀에 2비트의 데이터를 저장할 수 있는 멀티 레벨 셀로 구현될 수 있다. 2비트의 데이터("11", "10", "01", 및 "00")를 저장할 수 있는 메모리 셀은 프로그램 여부에 의해 4개의 문턱전압(Vt0, Vt1, Vt2, 및 Vt3) 산포를 가질 수 있다.
일반적으로 데이터 기록되기 전에 비휘발성 메모리 장치의 상기 메모리 셀(MC0 내지 MCn)은 제1레벨(예컨대, "11")로 초기화되어 있으며, 제1레벨의 메모리 셀의 문턱전압은 음의 레벨을 가질 수 있다.
프로그램 검증시 상기 제1, 제2 또는 제3 검증전압(Vvfy1, Vvfy2, 또는 Vvfy3)이 상기 선택 셀에 인가되며, 상기 제1 전압(Vread1)은 상기 비선택 셀에 인가된다. 상기 선택 셀이 "10", "01", "00" 중 어느 상태로 프로그램되었는지에 따라 선택 셀에 인가되는 검증 전압은 상기 제1, 제2 또는 제3 검증전압(Vvfy1, Vvfy2, 또는 Vvfy3)이 될 수 있다.
본 발명의 일 실시예에 따르면, 프로그램 검증 동작시에는 상기 선택셀에 검증전압(Vvfy1, Vvfy2, 또는 Vvfy3)이 인가되고 다수의 비선택 셀들에는 제1 전압(Vread1)이 인가될 수 있다. 이 경우, 리드 동작시에는 상기 선택 셀에 상기 제1 리드전압(Vr1) 또는 제2리드 전압(Vr2)이 인가되고, 상기 다수의 비선택 셀들에는 상기 제1 전압(Vread1)보다 높은 상기 제2전압(Vread2)이 인가될 수 있다. 이에 대해서는, 도 6을 참조하여 상세히 후술한다.
본 발명의 다른 일 실시예에 따르면, 프로그램 검증 동작시에는 상기 선택 셀에 검증전압(Vvfy1, Vvfy2, 또는 Vvfy3)이 인가되고 다수의 비선택 셀들 중 선택셀의 드레인측에 연결되는 제1 그룹 비선택 셀들에는 제1 전압(Vread1)이 인가되고 다수의 비선택 셀들중 선택 셀의 소오스측에 연결되는 제2 그룹 비선택 셀들에는 제제1 전압(Vread1)보다 높은 제3 전압(Vread3)이 인가될 수 있다. 이 경우, 리드 동작시에는 상기 선택 셀에 상기 제1 리드전압(Vr1) 또는 제2리드 전압(Vr2)이 인 가되고, 상기 다수의 비선택 셀들에는 상기 제1 전압(Vread1) 보다 높은 상기 제2전압(Vread2)이 인가될 수 있다. 상기 제2 전압(Vread2)과 제3 전압(Vread3)은 같을 수 있다. 이에 대해서는, 도 7을 참조하여 상세히 후술한다.
한편, 상기 제1 리드전압(Vr1)은 상기 선택셀에 저장된 데이터가 "01"일때 상기 선택 셀에 인가되는 전압일 수 있고, 상기 제2 리드전압(Vr2)은 상기 선택셀에 저장된 데이터가 "10"일때 상기 선택 셀에 인가되는 전압일 수 있다.
상기 제1 전압(Vread1)은 상기 선택된 메모리 셀의 해당 스트링 내에서의 순서(혹은 위치)에 따라 가변될 수 있다. 상기 가변되는 상기 제1 전압(Vread1)에 대한 상세한 설명 역시 도 6 내지 도 7을 참조하여 상세히 설명될 것이다.
상기 고전압 발생부(43)는 기준 전압을 펌핑하는 차지 펌프로 구현될 수 있다.
상기 전압 선택부(45)는 고전압 발생부(43)로부터 출력되는 고전압들(Vvfy1, Vvfy2, Vvfy3, Vr1, Vr2, Vread1, Vread2, Vread3)을 수신하여, 동작 모드에 따라 어드레스 신호(AS1)와 제1제어신호(CS1)에 응답하여 상기 다수의 고전압을 선택적으로 다수의 워드라인(WL0 내지 WLn), 스트링 선택 라인(SSL), 및 그라운드 선택 라인(GSL)로 출력할 수 있다. 어드레스 신호(AS1)는 어드레스 버퍼(미도시) 혹은 어르데스 디코딩부(미도시)로부터 출력되는 신호일 수 있고, 제1제어신호(CS1)는 명령 신호를 판독하여 비휘발성 메모리 장치의 동작 모드를 결정하고 동작 모드에 따른 제어 신호들을 생성하는 제어부(미도시)로부터 발생될 수 있다. 동작 모드는 프로그램, 프로그램 검증, 리드, 소거 모드 중의 하나일 수 있다.
상기 리드 동작은 다수의 메모리 셀(MC0 내지 MCn) 각각에 저장된 데이터를 읽어내는 것이며, 상기 프로그램 검증 동작은 프로그램 후에 선택 셀(MCi)이 원하는 문턱전압값으로 프로그램되었는지를 검사하기 위한 동작이다. 상기 리드 동작과 상기 프로그램 검증 동작은 용도는 다르지만 실질적으로 모두 동일할 수 있다.
상기 비휘발성 메모리 장치는 상기 선택 셀(MCi)이 충분히 프로그램되지 않았다면, 상기 선택 셀이 충분히 프로그램될 때까지 상기 프로그램, 및 프로그램 검증을 반복적으로 수행할 수 있다.
도 6은 본 발명의 일 실시예에 따른, 동작 모드에 따라 도 5에 도시된 메모리 셀에 인가되는 전압을 개념적으로 설명하기 위한 기능도이고, 도 7은 본 발명의 다른 일 실시예에 따른, 동작 모드에 따라 도 5에 도시된 메모리 셀에 인가되는 전압을 개념적으로 설명하기 위한 기능도이다.
도 6 및 도 7에는 제1 메모리 셀(MC0)부터 제(n+1) 메모리 셀(MCn)까지 직렬로 연결된 하나의 스트링이 도시된다. 그리고, 제1 메모리 셀(MC0)부터 제(n+1) 메모리 셀(MCn) 순으로 순차적으로 프로그램되는 경우를 가정한다.
도 6은 상기 선택된 메모리 셀(MCi)이 스트링내의 제1 메모리 셀(MC0)일 때, 즉, i=0일 때, 프로그램 검증을 위한 전압 조건 및 리드 동작을 위한 전압 조건을 나타낸다.
도 6의 (a)를 참조하면, 프로그램 검증시 상기 전압 선택부(45)는 데이터(예컨대, "01")을 저장하고 있는 선택 셀(MC0)의 워드라인(WL0)에 검증 전압(Vvfy)을 출력하고, 비선택 셀(MC1~MCn)의 워드라인(WL1 내지 WLn)에 제1 전압(Vread)을 출 력한다. 제1 메모리 셀(MC0)를 선택하여 소정의 데이터(예컨대, "01")로 프로그램하고 상기 프로그램된 셀(MC0)에 대한 프로그램 검증을 하는 경우, 제2 내지 제(n+1) 메모리 셀들(MC1~MCn)은 아직 프로그램되기 전의 초기 상태("11")이다.
도 6의 (b)를 참조하면, 리드 동작시 상기 전압 선택부(45)는 상기 선택된 메모리 셀(MC0)의 워드라인(WL0)에 제1 리드 전압(Vr1)을 출력하고, 상기 n개의 비선택 셀의 워드라인(WL1 내지 WLn)에 상기 제1 전압(Vread1)의 레벨보다 높은 레벨을 갖는 제2 전압(Vread2)을 출력한다. 리드 동작은 제(n+1) 메모리 셀(MCn)까지 모두 프로그램된 이후에 이루어질 수 있다. 제2 내지 제(n+1) 메모리 셀들(MC1~MCn)이 각각 가장 높은 문턱전압을 가지는 데이터(예컨대, "00")으로 프로그램된 경우가, 선택 셀(MC0)에 대한 프로그램 검증 동작시의 비선택 셀들의 채널 저항과 리드 동작시의 비선택 셀들의 채널 저항의 차이가 가장 많이 날 수 있는 경우이다. 따라서, 본 발명에서는 프로그램 검증 동작시 비선택 셀에 인가하는 제1 전압(Vread1)을 리드 동작시 비선택셀에 인가하는 제2 전압(Vread2)에 비하여 낮춤으로써, 프로그램 검증 동작시의 비선택셀들의 채널 저항과 리드 동작시의 비선택셀들의 채널 저항의 차이를 줄일 수 있다. 이로써, BPD 효과를 개선할 수 있다.
도 7은 상기 선택된 메모리 셀(MCi, i=0~n)이 스트링내의 임의의 위치에 위치하는 메모리 셀일 때, 프로그램 검증을 위한 전압 조건 및 리드 동작을 위한 전압 조건을 나타낸다.
도 7의 (a)를 참조하면, 상기 비선택 셀들은 데이터가 프로그램되기 전인, 즉, 소거된 셀들로 이루어지는 제1 그룹 비선택셀(이하, 비선택된 제1 그룹 메모리 셀이라고도 함, MCi+1 내지 MCn)과 데이터가 프로그램된 셀들로 이루어지는 제2 그룹 비선택 셀(이하, 비선택된 제2 그룹 메모리 셀이라고도 함, MC0 내지 MCi-1)과 구분될 수 있다.
상기 제1 그룹 비선택 셀(MCi+1 내지 MCn)은 상기 선택 셀(MCi)의 드레인측에 연결되는 (n-i)개의 메모리 셀을 포함하고, 제2 그룹 비선택셀(MC0 내지 MCi-1)은 상기 선택 셀(MCi)의 소오스 측에 연결되는 (i-1)개의 메모리 셀을 포함한다.
상기 제1 그룹 비선택 셀(MCi+1 내지 MCn)은 프로그램 검증시에는 프로그램되기 전이고 리드 동작시에는 프로그램된 후이므로, 문턱전압의 차이로 인해 채널 저항이 달라져 상기 선택 셀(MCi)에 영향을 미친다. 그러나, 상기 제2 그룹 비선택 셀(MC0 내지 MCi-1)은 프로그램 검증시와 리드 동작시 모두 프로그램되어 있었으므로 상기 선택 셀(MCi)에 영향을 주지 않거나, 미약한 영향을 준다. 따라서, 프로그램 검증시 상기 제1 그룹 비선택 셀(MCi+1 내지 MCn)의 게이트에 인가하는 제1 전압(Vread1)과 상기 제2 그룹 비선택 셀(MC0 내지 MCi-1)의 게이트에 인가하는 제3 전압(Vread3)을 다르게 할 수 있다.
좀 더 구체적으로는, 프로그램 동작시, 상기 전압 선택부(45)는 제1제어신호(CS1)와 제1어드레스 신호(AS1)에 응답하여 상기 선택 셀(MCi)의 워드라인(WLi), 즉 상기 선택 셀(MCi)의 게이트에 검증전압(Vvfy)을 공급한다. 또한 전압 선택부(45)는 제1 그룹 비선택셀(MCi+1 내지 MCn)의 각 게이트에는 제1전압(Vread1)을 공급하고, 제2 그룹 비선택셀(MC0 내지 MCi-1)의 각 게이트에는 상기 제1전압(Vread1)의 레벨보다 큰 제3전압(Vread3)을 공급한다.
리드 동작시 상기 전압 선택부(45)는 상기 선택 셀(MCi)의 워드라인(WLi)에 제1 리드 전압(Vr1)을 출력한다. 또한, 상기 전압 선택부(45)는 리드 동작시 상기 제1 그룹 비선택 셀(MCi+1 내지 MCn)의 각 워드라인(WLi+1 내지 WLn)과 상기 제2 그룹 비선택 셀(MC0 내지 MCi-1)의 각 워드라인(WL0 내지 WLi-1)에 프로그램되어 있는 데이터에 상관없이 상기 제2 전압(Vread2)을 출력한다.
도 7의 (b)는, 상기 제1 그룹 비선택 셀(MCi+1 내지 MCn)이 모두 "00"으로 프로그램된 경우의 리드 동작시의 전압 인가 조건을 나타내고, 도 7의 (c)는, 상기 제1 그룹 비선택 셀(MCi+1 내지 MCn)이 모두 "11"로 프로그램된 경우의 리드 동작시의 전압 인가 조건을 나타낸다.
도 7의 (b)의 경우에는, 선택 셀(MC0)에 대한 프로그램 검증 동작시의 비선택 셀들의 채널 저항과 리드 동작시의 비선택 셀들의 채널 저항의 차이가 많이 날 수 있지만, 제1 전압(Vread1)을 제2 전압(Vread2)에 비하여 낮춤으로써, 프로그램 검증 동작시의 비선택 셀들의 채널 저항과 리드 동작시의 비선택 셀들의 채널 저항의 차이를 줄여, BPD 효과를 개선할 수 있다. 제1 전압(Vread1)은 프로그램 검증 동작시의 비선택 셀들의 채널 저항과 리드 동작시의 비선택 셀들의 채널 저항이 거의 유사해질 수 있도록 실험적으로 혹은 시뮬레이션을 통해 결정될 수 있다.
도 7의 (c)의 경우에는, 프로그램 검증 동작시와 리드 동작시 모두 제1 그룹 비선택셀(MCi+1 내지 MCn)의 데이터가 "11"로서 동일한데 리드 동작시 제1 그룹 비선택셀(MCi+1 내지 MCn)의 게이트에 인가되는 제2 전압(Vread2)가 프로그램 검증 동작시 제1 그룹 비선택셀(MCi+1 내지 MCn)의 게이트에 인가되는 제1 전압(Vread1) 보다 높다. 따라서, 프로그램 검증 동작시보다 리드 동작시의 비선택 셀들의 채널 저항이 줄어들어, 프로그램 검증 동작시보다 리드 동작시 선택 셀의 온셀 전류가 더 많이 흐를 수 있다. 그러나, 리드 동작시 온셀 전류가 더 많이 흐르는 것은 온셀/오프셀 판단에 오히려 유리한 효과를 줄 수 있으므로, 리드 마진에 악영향을 주지 않는다. 한편, 프로그램 검증 동작시보다 리드 동작시 선택 셀의 오프셀 전류 역시 증가할 수 있으나, 오프셀 전류의 변화량은 도 9b에 도시되듯이 미약하다.
제1전압(Vread1)은 상기 선택된 메모리 셀(MCi)의 상기 스트링 내의 위치에 기초하여, 즉 i(i=0~n)에 따라 가변될 수 있다. 예컨대, 상기 제1전압(Vread1)은 상기 비선택된 제1 그룹 메모리 셀의 수(n-i)가 적을수록 상기 제2 전압(Vread2) 레벨과 가까워지도록 가변될 수 있다.
도 6 내지 도 7을 참조하면, 프로그램 검증시 도 6는 (n-1)개의 비선택 셀의 워드라인에 제1 전압이 인가되고 도 7은 (n-i)개의 제1 비선택 셀의 워드라인에 제1 전압(Vread1)이 인가된다. 제1 그룹 비선택 셀의 개수(n-i)가 감소할수록 프로그램 검증 동작시의 상기 비선택 셀의 채널 저항과 리드 동작시의 채널 저항이 유사해질 수 있다. 따라서, 제1 그룹 비선택 셀의 개수(n-i)가 감소할수록 상기 제1전압(Vread1)은 상기 제2 전압(Vread2) 레벨과 가까워지도록 가변될 수 있다.
상술한 도 6 및 도 7의 예는 상기 제1 메모리 셀(MC0)부터 상기 제(n+1) 메모리 셀(MCn)의 순으로 프로그램되는 경우이다.
상기 제(n+1) 메모리 셀(MCn)부터 상기 제1 메모리 셀(MC0)의 순으로 프로그램되는 경우에는, 상기 제1 그룹 비선택 셀(MC0 내지 MCi-1)은 상기 선택 셀(MCi) 의 소오스측에 연결되는 (i-1)개의 메모리 셀을 포함하고, 제2 그룹 비선택셀(MCi+1 내지 MCn)은 상기 선택 셀(MCi)의 드레인 측에 연결되는 (n-i)개의 메모리 셀을 포함할 수 있다.
도 8은 도 5에 도시된 메모리 셀의 문턱전압의 산포도를 나타낸 그래프이다. 도 9a는 본 발명의 실시예에 따른 동작 모드에 따라 메모리 셀에 흐르는 전류 변화를 개념적으로 설명하기 위한 회로도이다. 도 9b는 본 발명의 실시예에 따른 동작 모드에 따라 메모리 셀에 흐르는 전류 변화를 나타낸 그래프이다.
도 9a를 참조하면, 프로그램 검증시 비선택 셀(예컨대, 프로그램되기 전의 제1 그룹 비선택 셀)에 인가되는 전압을 리드시 동작시 비선택 셀에 인가되는 전압에 비하여 낮춤으로써, 프로그램 검증 동작시 상기 비선택 셀의 채널 저항(Rinitial')과 리드 동작시 상기 비선택 셀의 채널 저항(Rafter)이 거의 유사해질 수 있다. 이 때, 리드 동작시 상기 비선택 셀의 채널 저항(Rafter)은 도 7의 (b)에 도시된 경우의 비선택 셀의 채널 저항일 수 있다. 이에 따라, 도 9b에 도시된 바와 같이, 리드 동작시 상기 선택 셀에 흐르는 온셀 전류(Icell') 혹은 오프셀 전류(Ioffcell')는 각각 프로그램 동작시 상기 선택 셀에 흐르는 온셀 전류(Icell") 혹은 오프셀 전류(Ioffcell")와 비교하여 유사하거나 그 변화량이 미약하게 줄어들 수 있다. 따라서, 리드 마진이 줄어들지 않는다.
좀 더 구체적으로 설명하면, 도 7의 (a)에서 (b)로 변하는 경우, 본 발명은 상기 선택 셀의 프로그램 검증 동작은 다수의 비선택 셀에 제2전압보다 낮을 레벨을 갖는 제1전압(Vread1)을 인가함으로써 프로그램 검증시 상기 선택 셀에 흐르는 전류(Icell")는 리드 동작시 상기 선택 셀에 흐르는 전류(Icell')의 차이가 감소될 수 있다.
한편, 도 7의 (a)에서 (c)로 변하는 경우에는 리드 동작시 상기 비선택 셀의 채널 저항이 도 4a에 도시된 채널 저항(Rinitil)과 유사해질 수 있다. 이 경우에는, 채널 저항의 감소로, 도 9b에 도시된 바와 같이, 리드 동작시 상기 선택 셀에 흐르는 온셀 전류(Icell) 혹은 오프셀 전류(Ioffcell)는 각각 프로그램 동작시 상기 선택 셀에 흐르는 온셀 전류(Icell") 혹은 오프셀 전류(Ioffcell")와 비교하여 증가할 수 있다. 그러나, 리드 동작시 온셀 전류의 증가는 리드 마진의 증가를 가져올 수 있으므로, 온셀/오프셀 판독에 유리할 수 있다.
상기 선택 셀이 오프 셀인 경우, 도 9b에 도시된 바와 같이 리드 동작시 상기 선택 셀에 흐르는 오프셀 전류(Ioffcell', Ioffcell)는 프로그램 검증시 상기 선택 셀에 흐르는 오프셀 전류(Ioffcell")와 전류값의 차이가 미미하므로 무시할 수 있다.
도 8을 참조하면, 메모리 셀에 데이터("01")를 프로그램한 직후, 상기 선택 셀의 문턱전압의 산포는 도 8의 "L1"과 같을 수 있다. 본 발명은 프로그램 검증시와 리드 동작시의 비선택 셀의 채널 저항의 저항값의 차이를 줄임으로써, 종래의 상기 선택 셀에 미치는 비선택 셀의 영향, 즉 BPD 효과를 감소시킬 수 있다. 따라서, 도 8에 도시된 바와 같이, 리드 동작시의 상기 선택 셀은 프로그램 검증시의 상기 선택 셀의 산포와 별 차이가 없는 "L3"와 같은 좁은 문턱전압의 산포도를 가질 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 의하면, 프로그램 검증 동작시와 리드 동작시의 비선택 셀의 채널 저항의 차이를 줄임으로써, 프로그램 검증 동작시와 리드 동작시 선택 셀에 흐르는 전류의 변화가 줄어든다. 따라서, 리드마진이 충분히 확보됨으로써 상기 비휘발성 메모리 장치의 데이터 신뢰성이 향상될 있는 효과가 있다.

Claims (18)

  1. 프로그램 검증시 선택된 메모리 셀의 게이트에 검증 전압을 공급하고, 비선택된 제1 그룹 메모리 셀의 게이트에 제1 전압을 공급하는 프로그램 검증 단계; 및
    리드 동작시 상기 선택된 메모리 셀의 게이트에 리드 전압을 공급하고, 비선택된 메모리 셀들의 각 게이트에 상기 제1 전압의 레벨보다 높은 레벨을 갖는 제2전압을 공급하는 리드 단계를 구비하며,
    상기 비선택된 제1 그룹 메모리 셀은 상기 비선택된 메모리 셀들의 전부 혹은 일부인 비휘발성 메모리 장치의 동작 방법.
  2. 제 1항에 있어서, 상기 프로그램 검증 단계는,
    상기 비선택된 제1 그룹 메모리 셀과 중복되지 않는 비선택된 제2 그룹 메모리 셀의 게이트에 상기 제1 전압보다 높은 레벨을 갖는 제3 전압을 공급하는 단계를 더 구비하며,
    상기 비선택된 메모리 셀들은 상기 비선택된 제1 그룹 메모리 셀 및 상기 비선택된 제2 그룹 메모리 셀을 포함하는 비휘발성 메모리 장치의 동작 방법.
  3. 제 1항에 있어서,
    상기 비휘발성 메모리 장치는 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀이 직렬로 연결된 스트링 구조를 가지는 낸드 플래시 메모리 장치이고,
    상기 선택된 메모리 셀은 상기 스트링의 제i(1≤i≤N, 정수) 메모리 셀인 비휘발성 메모리 장치의 동작 방법.
  4. 제 3항에 있어서,
    상기 제1 메모리 셀부터 상기 제N(2이상의 정수) 메모리 셀의 순으로 프로그램되는 경우,
    상기 비선택된 제1 그룹 메모리 셀은 상기 스트링의 제j(i<j≤N, 정수) 메모리 셀을 포함하고,
    상기 비선택된 제2 그룹 메모리 셀은 상기 스트링의 제k(1≤k<i, 정수) 메모리 셀을 포함하는 비휘발성 메모리 장치의 동작 방법.
  5. 제 3항에 있어서,
    상기 제N(2이상의 정수) 메모리 셀부터 상기 제1 메모리 셀의 순으로 프로그램되는 경우,
    상기 비선택된 제1 그룹 메모리 셀은 상기 스트링의 제k(1≤k<i, 정수) 메모리 셀을 포함하고,
    상기 비선택된 제2 그룹 메모리 셀은 상기 스트링의 제j(i<j≤N, 정수) 메모리 셀을 포함하는 비휘발성 메모리 장치의 동작 방법.
  6. 제 3항에 있어서,
    상기 제1전압은 상기 선택된 메모리 셀의 상기 스트링 내의 위치에 기초하여 가변될 수 있는 비휘발성 메모리 장치의 동작 방법.
  7. 제 6항에 있어서,
    상기 제1전압은 상기 비선택된 제1 그룹 메모리 셀의 수가 적을수록 상기 제2 전압 레벨과 가까워지는 비휘발성 메모리 장치의 동작 방법.
  8. 제 2항에 있어서,
    상기 제2전압과 상기 제3 전압의 레벨은 동일한 비휘발성 메모리 장치의 동작 방법.
  9. 제 1항에 있어서, 상기 선택된 메모리 셀 및 상기 비선택된 메모리 셀들 각각은 멀티 비트를 저장할 수 있는 멀티레벨 셀이고,
    상기 검증 전압은 서로 다른 레벨을 가지는 적어도 두 개의 검증 전압들 중 하나이고,
    상기 리드 전압은 서로 다른 레벨을 가지는 적어도 두 개의 리드 전압들 중 하나인 비휘발성 메모리 장치의 동작 방법.
  10. 제 6항에 있어서, 상기 제1 전압의 레벨은
    상기 검증 전압 레벨 및 상기 리드 전압 레벨 보다 높은 비휘발성 메모리 장 치의 동작 방법.
  11. 다수의 워드라인들;
    다수의 비트라인들;
    상기 다수의 비트라인들을 통하여 데이터를 독출하도록 구성되며, 그 게이트는 상기 다수의 워드라인들 중 대응하는 워드라인에 각각 접속되는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    검증 전압, 리드 전압, 제1 전압 및 상기 제1 전압의 레벨보다 높은 레벨을 갖는 제2전압을 발생하는 고전압 발생부; 및
    상기 고전압 발생부로부터 상기 검증 전압, 상기 리드 전압, 상기 제1 전압 및 상기 제2 전압을 수신하여, 프로그램 검증시 상기 다수의 메모리 셀들 중 선택된 메모리 셀의 게이트에 상기 검증 전압이 공급되도록 하고 상기 다수의 메모리 셀들 중 비선택된 제1 그룹 메모리 셀의 게이트에 상기 제1 전압이 공급되도록 하며, 리드 동작시 상기 선택된 메모리 셀의 게이트에 상기 리드 전압이 공급되도록 하고 상기 다수의 메모리 셀들 중 비선택된 메모리 셀들에 상기 제2 전압이 공급되도록 하는 전압 선택부를 구비하며,
    상기 비선택된 제1 그룹 메모리 셀은 상기 비선택된 메모리 셀들의 전부 혹은 일부인 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 고전압 발생부는 상기 제1 전압의 레벨보다 높은 레벨을 갖는 제3전압을 더 발생하고,
    상기 전압 선택부는
    상기 프로그램 검증시 상기 비선택된 제1 그룹 메모리 셀과 중복되지 않는 비선택된 제2 그룹 메모리 셀의 게이트에 상기 제1 전압보다 높은 레벨을 갖는 제3 전압을 공급하며,
    상기 비선택된 메모리 셀들은 상기 비선택된 제1 그룹 메모리 셀 및 상기 비선택된 제2 그룹 메모리 셀을 포함하는 비휘발성 메모리 장치.
  13. 제 12항에 있어서,
    상기 다수의 메모리 셀들은 스트링 구조로 직렬로 연결된 제1 메모리 셀 내지 제N(2이상의 정수) 메모리 셀을 포함하며,
    상기 선택된 메모리 셀은 상기 스트링의 제i(1≤i≤N, 정수) 메모리 셀인 비휘발성 메모리 장치.
  14. 제 13항에 있어서,
    상기 제1 메모리 셀부터 상기 제N(2이상의 정수) 메모리 셀의 순으로 프로그램되는 경우,
    상기 비선택된 제1 그룹 메모리 셀은 상기 스트링의 제j(i<j≤N, 정수) 메모리 셀을 포함하고,
    상기 비선택된 제2 그룹 메모리 셀은 상기 스트링의 제k(1≤k<i, 정수) 메모리 셀을 포함하는 비휘발성 메모리 장치.
  15. 제 13항에 있어서,
    상기 제N(2이상의 정수) 메모리 셀부터 상기 제1 메모리 셀의 순으로 프로그램되는 경우,
    상기 비선택된 제1 그룹 메모리 셀은 상기 스트링의 제k(1≤k<i, 정수) 메모리 셀을 포함하고,
    상기 비선택된 제2 그룹 메모리 셀은 상기 스트링의 제j(i<j≤N, 정수) 메모리 셀을 포함하는 비휘발성 메모리 장치.
  16. 제 13항에 있어서,
    상기 제1전압은 상기 선택된 메모리 셀의 상기 스트링 내의 위치에 기초하여 가변될 수 있는 비휘발성 메모리 장치.
  17. 제 13항에 있어서,
    상기 제2전압과 상기 제3 전압의 레벨은 동일한 비휘발성 메모리 장치.
  18. 제 11항에 있어서, 상기 고전압 발생부는 기준 전압을 펌핑하는 차지 펌프로 구현될 수 있는 비휘발성 메모리 장치.
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