KR101625641B1 - 비휘발성 메모리 장치, 이의 동작 방법 및 이를 포함하는 장치들 - Google Patents

비휘발성 메모리 장치, 이의 동작 방법 및 이를 포함하는 장치들 Download PDF

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Abstract

비휘발성 메모리 장치가 개시된다. 상기 비휘발성 메모리 장치는 각각이 복수의 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이; 및 제1그룹의 검증 전압 레벨들 중 어느 하나에 따라 상기 복수의 비트들을 제1멀티 레벨 셀에 프로그램하고, 각각이 상기 제1그룹의 검증 전압 레벨들보다 높은 레벨을 가지는 제2그룹의 검증 전압 레벨들 중 어느 하나에 따라, 상기 제1멀티 레벨 셀에 프로그램된 복수의 비트들을 상기 제1멀티 레벨 셀에 재프로그램하도록 제어하는 제어 회로를 포함하며, 상기 제2그룹의 검증 전압 레벨들에 의하여 정의된 제2그룹의 상태들의 갯수는 상기 제1그룹의 검증 전압 레벨들에 의하여 정의된 제1그룹의 상태들의 갯수보다 작다.

Description

비휘발성 메모리 장치, 이의 동작 방법 및 이를 포함하는 장치들{Non volatile memory device, operation method thereof, and devices having the nonvolatile memory device}
본 발명의 개념에 따른 실시 예는 비휘발성 메모리 장치에 관한 것으로, 특히 소거(erase) 없이 페이지 단위로 데이터를 프로그램할 수 있는 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 장치들에 관한 것이다.
비휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 상기 비휘발성 메모리 장치에 저장된 데이터를 유지한다. 예컨대, 플래시(flash) 메모리 장치는 전기적으로 프로그램 동작과 소거 동작이 가능한 비휘발성 메모리 장치이다. 상기 플래시 메모리 장치는 NAND-타입 플래시 메모리와 NOR-타입 플래시 메모리로 분류될 수 있다.
상기 플래시 메모리 장치는 블록(block) 단위로 소거 동작을 수행하며, 페이지(page) 단위로 프로그램 동작을 수행한다. 일반적으로 한 블록(block)은 32~64개의 페이지들을 포함한다.
상기 소거 동작과 상기 프로그램 동작시에 수행되는 처리 단위의 차이는 여러 가지 문제점들을 초래한다. 예컨대, 하나의 페이지에 저장된 데이터만을 수정하고자 할 때, 플래시 메모리 장치는 상기 블록에 저장되는 모든 데이터를 소거하고나서, 수정하고자 하는 데이터를 프로그램한다.
이러한 방법은 처리 속도를 낮추고 P/E(Program/Erase) 사이클을 증가시키므로 플래시 메모리 장치의 신뢰성의 악화를 초래할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 페이지에 저장된 데이터를 수정하고자 할 때, 소거 동작 없이 페이지 단위로 데이터를 수정함으로써 비휘발성 메모리 장치의 속도를 향상시키고, 소거 동작 횟수를 줄임으로써 신뢰성을 향상시킬 수 있는 비휘발성 메모리 장치, 이의 동작 방법, 및 상기 방법을 수행할 수 있는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치는 각각이 복수의 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이; 및 제1그룹의 검증 전압 레벨들 중 어느 하나에 따라 상기 복수의 비트들을 제1멀티 레벨 셀에 프로그램하고, 각각이 상기 제1그룹의 검증 전압 레벨들보다 높은 레벨을 가지는 제2그룹의 검증 전압 레벨들 중 어느 하나에 따라, 상기 제1멀티 레벨 셀에 프로그램된 복수의 비트들을 상기 제1멀티 레벨 셀에 재프로그램하도록 제어하는 제어 회로를 포함하며, 상기 제2그룹의 검증 전압 레벨들에 의하여 정의된 제2그룹의 상태들의 갯수는 상기 제1그룹의 검증 전압 레벨들에 의하여 정의된 제1그룹의 상태들의 숫자보다 작다.
실시 예에 따라, 상기 제어 회로는 상기 제1그룹의 검증 전압 레벨들 각각을 상기 제2그룹의 검증 전압 레벨들 각각까지 상승시키고, 상기 제1그룹의 상태들을 상기 제1그룹의 상태들 중 어느 하나로 설정하고, 상기 제1멀티 레벨 셀에 프로그램된 복수의 비트들을 상기 제2그룹의 검증 전압 레벨들 중 어느 하나에 따라 상기 제1멀티 레벨 셀에 재프로그램하도록 제어한다.
실시 예에 따라 상기 제1그룹의 상태들 중에서 어느 하나는 삭제 상태이다.
실시 예에 따라 상기 제어 회로는 상기 제2그룹의 검증 전압 레벨들 각각까지 상승될 상기 제1그룹의 검증 전압 레벨들 중 어느 하나를 상기 제1그룹 내의 임의의 검증 전압 레벨까지 상승시키도록 제어할 수 있다.
실시 예에 따라, 상기 제2그룹의 상태들의 개수는 상기 제어 회로에 의해 조절될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 상기 비휘발성 메모리 장치와 상기 비휘발성 메모리 장치를 제어하는 프로세서를 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 프로그램 방법은 제1그룹의 검증 전압 레벨들 중 어느 하나에 따라 복수의 비트들을 멀티 레벨 셀들 중 제1멀티 레벨 셀에 프로그램하는 단계와, 프로그램된 복수의 비트들을 각각이 상기 제1그룹의 검증 전압 레벨들보다 높은 검증 전압 레벨을 가지는 제2그룹의 검증 전압 레벨들 중 어느 하나에 따라 상기 제1멀티 레벨 셀에 프로그램된 복수의 비트들을 재프로그램하는 단계를 포함하며, 상기 제2그룹의 검증 전압 레벨들에 의하여 정의된 제2그룹의 상태들의 개수는 상기 제1그룹의 검증 전압 레벨들에 의하여 정의된 제1그룹의 상태들의 개수보다 작다.
실시 예에 따라 상기 재프로그램 단계는 상기 제1그룹의 검증 전압 레벨들 각각을 상기 제2그룹의 검증 전압 레벨들 각각까지 상승시키는 단계와, 상기 제1그룹의 상태들을 상기 제1그룹의 상태들 중 어느 하나로 설정하는 단계와, 상기 제1멀티 레벨 셀에 프로그램된 복수의 비트들을 상기 제2그룹의 레벨들 중 어느 하나에 따라 상기 제1멀티 레벨 셀에 재프로그램하는 단계를 포함한다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치의 리드 방법은 멀티 레벨 셀의 최상위 비트 데이터를 리드하기 위해 선택된 워드 라인으로 제1리드 전압을 공급하는 단계와, 공급된 상기 제1리드 전압에 기초하여 상기 최상위 비트 데이터가 존재하는지 판단하는 단계와, 상기 최상위 비트 데이터가 존재하지 않는다고 판단될 때, 상기 멀티 레벨 셀의 상기 최상위 비트 데이터를 리드하기 위해 상기 선택된 워드 라인으로 제2리드 전압을 공급하는 단계와, 공급된 상기 제2리드 전압에 따라 상기 최상위 비트 데이터를 리드하는 단계를 포함하고, 상기 제2리드 전압의 레벨은 상기 제1리드 전압의 레벨보다 낮다.
본 발명의 실시 예에 따른 비휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 장치들은 소거 없이 페이지 단위로 데이터를 수정함으로써 처리 속도를 향상시키고 소거 동작 횟수를 줄임으로써 상기 비휘발성 메모리 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 멀티 레벨 비휘발성 메모리 장치의 블락도를 나타낸다.
도 2는 도 1에 도시된 메모리 셀 어레이의 회로도를 나타낸다.
도 3은 도 2에 도시된 본 발명의 일 실시 예에 따른 멀티 레벨 셀들의 프로그램 상태 분포를 나타내는 분포도이다.
도 4는 도 2에 도시된 본 발명의 다른 실시 예에 따른 멀티 레벨 셀들의 프로그램 상태 분포를 나타내는 분포도이다.
도 5는 도 1에 도시된 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 플로우차트이다.
도 6은 도 2에 도시된 본 발명의 일 실시 예에 따른 멀티 레벨 셀들의 리드 동작을 설명하기 위한 분포도이다.
도 7은 도 2에 도시된 본 발명의 다른 실시 예에 따른 멀티 레벨 셀들의 리드 동작을 설명하기 위한 분포도이다.
도 8은 도 1에 도시된 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 플로우차트이다.
도 9는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 블락도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블락도를 나타내고, 도 2는 도 1에 도시된 메모리 셀 어레이의 회로도를 나타낸다.
도 1과 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이 (110), 페이지 버퍼(120), Y-게이트(130), 고전압 발생기(140), 로우 디코더(150) 및 제어 회로(160)를 포함한다.
메모리 셀 어레이(110)는 각각이 복수의 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함한다. 상기 복수의 멀티 레벨 셀들 각각은 2비트 이상의 비트 데이터를 저장할 수 있다. 상기 복수의 멀티 레벨 셀들 각각은 비트 라인 및 워드 라인과 연결되어 있다. 페이지(111)는 데이터를 프로그램할 수 있는 가장 작은 단위로서 하나의 워드 라인에 연결된 복수의 멀티 레벨 셀들의 집합을 의미한다. 블록(113)은 데이터를 삭제할 수 있는 가장 작은 단위이며, 페이지들의 집합을 의미한다.
페이지 버퍼(120)는 동작 모드에 따라 감지 증폭기(sense amplifier) 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예컨대, 리드 동작시, 페이지 버퍼(120)는 메모리 셀 어레이(110)로부터 데이터를 리드 위해 감지 증폭기로서 동작한다. 페이지 버퍼(120)는 복수의 멀티 레벨 셀들에 저장된 데이터를 감지할 수 있다.
프로그램 동작시, 페이지 버퍼(120)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하기 위해 라이트 드라이버로서 동작한다. 페이지 버퍼(120)는 셀 어레이(110)에 프로그램될 데이터를 로드(load)할 수 있고, 로드된 데이터는 비트 라인으로 전달되어 메모리 셀들에 프로그램될 수 있다,
Y-게이트(130)는 리드 동작시 컬럼 어드레스(Y-Add)에 따라 페이지 버퍼 (120)에 래치된 데이터를 입출력 버퍼(미도시)로 전달할 수 있다.
프로그램 동작시 Y-게이트(130)는 입력되는 데이터를 페이지 버퍼(120)로 전달할 수 있다.
고전압 발생기(140)는 셀 어레이(110)로 제공되는 워드 라인 전압을 생성할 수 있다. 고전압 발생기(140)는 각 동작 모드에 따라 다양한 워드 라인 전압들을 생성하여 생성된 워드 라인 전압들을 선택된 워드 라인들로 제공할 수 있다. 프로그램 동작시, 고전압 발생기(140)는 프로그램 전압(Vpgm)을 생성하여 이를 선택된 워드 라인들로 제공할 수 있다. 리드 동작시, 고전압 발생기(140)는 선택된 워드 라인으로 선택된 데이터를 리드하기 위한 리드 전압(Vrd)를 제공할 수 있다. 검증 동작시, 고전압 발생기(140)는 선택된 워드 라인으로 선택된 데이터를 검증하기 위한 검증 검압(Vvrf)을 제공할 수 있다.
로우 디코더(150)는 로우 어드레스(X-Add)에 따라 워드 라인을 선택할 수 있다. 로우 디코더(150)는 선택된 워드 라인에 고전압 발생기(140)로부터 생성된 워드 라인 전압을 전달 수 있다.
제어 회로(160)는 외부로부터 제공되는 제어 신호(칩 인에이블 신호(/CE), 리드 인에이블 신호(/RE), 또는 라이트 인에이블 신호(/WE)) 또는 명령 신호(CMD)에 응답하여 프로그램 동작, 검증 동작, 리드 동작, 또는 이레이즈 동작을 위한 고전압 발생기(160)의 전압 생성을 제어할 수 있다. 특히, 제어 회로(160)는 프로그램된 복수의 멀티 레벨 셀들 중 어느 하나를 수정하고자 할 때, 블록(113)에 상응하는 데이터의 삭제 없이, 프로그램된 복수의 멀티 레벨 셀들에 복수의 비트들을 재프로그램하도록 검증 전압(Vvrf) 레벨을 제어할 수 있다.
도 3은 도 2에 도시된 본 발명의 일 실시 예에 따른 멀티 레벨 셀들의 프로그램 상태 분포를 나타내는 분포도이다.
도 1 내지 도 3을 참조하면, 복수의 멀티 레벨 셀들 각각은 2비트 이상의 비트 데이터를 저장할 수 있으나 설명의 편의상 2비트 데이터를 저장할 수 있는 멀티 레벨 셀로 설명한다.
도 3의 (a)는 제1그룹의 레벨들에 따라 프로그램된 멀티 레벨 셀들의 프로그램 상태 분포를 도시한다.
도 3의 (a)의 제1그룹(G1)은 4개의 상태들(S0, S1, S2, 및 S3)과 상기 4개의 상태들 각각을 구별 또는 정의하기 위한 3개의 레벨들(Lv1, Lv2, 및 Lv3)을 포함한다.
도 3의 (b)는 제2그룹의 레벨들에 따라 재프로그램된 멀티 레벨 셀들의 프로그램 상태 분포를 도시한다.
도 3의 (b)의 제2그룹(G2)은 3개의 상태들(S4, S5, 및 S6)과 상기 3개의 상태들 각각을 구별 또는 정의하기 위한 3개의 레벨들(Lv5, Lv6, 및 Lv7)을 포함한다.
제1그룹(G1)과 제2그룹(G2)은 각기 서로 다른 상태들과 서로 다른 레벨들을 설명의 편의상 구별하기 위한 용어를 의미한다.
각각의 레벨들(Lv1 내지 Lv3과 Lv5 내지 Lv7)은 멀티 레벨 셀들에 프로그램하기 위한 검증 전압(Vvrf) 레벨을 의미한다.
상기 4개의 상태들(S0, S1, S2, 및 S3)에 복수의 2비트 데이터를 매핑하는 방법은 여러 가지가 있다. 예컨대, 4개의 상태들(S0, S1, S2, 및 S3) 각각에 순서대로 2비트 데이터 '11', '10', '00', '01'로 매핑할 수 있다. 실시 예에 따라 데이터 비트가 매핑되는 순서는 다를 수 있다.
프로그램 동작은 ISPP(Incremental Step Pulse Programming : ISPP) 방식에 따라 수행될 수 있다. ISPP는 프로그램 동작과 검증 동작을 포함한다.
프로그램 동작은 고전압 발생기(140)가 프로그램 전압(Vpgm)을 생성하여 이를 선택된 워드 라인들로 제공하는 동작이다. 검증 동작은 고전압 발생기(140)가 검증 전압(Vvrf)을 생성하여 이를 선택된 워드 라인들로 제공하여 페이지 버퍼(120)가 프로그램되었는지 여부를 판단하는 동작이다.
제어 회로(160)는 제1그룹(G1)의 레벨들(Lv1, Lv2, 및 Lv3) 중 어느 하나에 따라 상기 복수의 비트들을 제1멀티 레벨 셀에 프로그램하도록 제어한다.
예컨대, 제어 회로(160)는 상기 제1멀티 레벨 셀에 '00' 비트 데이터를 프로그램하기 위해 검증 전압(Vvrf) 레벨을 제2레벨(Lv2)로 설정할 수 있다.
상기 제1멀티 레벨 셀은 셀 어레이(110)에 위치한 복수의 멀티 레벨 셀들을 중 어느 하나를 의미한다.
제어 회로(160)는 ISPP 조건을 설정하거나 변경할 수 있다. 상기 ISPP 조건은 프로그램 전압(Vpgm), 프로그램 전압(Vpgm) 인가 횟수, 검증 전압(Vvrf), 또는 전압 증가분을 포함한다.
프로그램된 복수의 멀티 레벨 셀들 중 어느 하나를 수정하고자 할 때, 제어 회로(160)는 블록(113)에 상응하는 데이터의 삭제 없이 제1그룹(G1)의 레벨들(Lv1, Lv2, 및 Lv3)을 제2그룹(G2)의 레벨들(Lv5, Lv6, 및 Lv7)로 상승시켜 프로그램된 복수의 비트들을 복수의 멀티 레벨 셀들에 재프로그램되도록 제어한다.
예컨대, 페이지(111)는 상기 제1멀티 레벨 셀과 제2멀티 레벨 셀을 포함할 수 있다. 비휘발성 메모리 장치(100)는 페이지 단위로 프로그램된다.
상기 제1멀티 레벨 셀은 제2레벨(Lv2)에 따라 '00'비트 데이터가 프로그램될 수 있으며, 상기 제2멀티 레벨 셀은 제3레벨(Lv3)에 따라 '01'비트 데이터가 프로그램될 수 있다.
'00'비트 데이터가 프로그램된 상기 제1멀티 레벨 셀이 '10'비트 데이터로 수정하고자 할 때, 제어 회로(160)는 '10'비트 데이터를 프로그램하기 위해 제1레벨(Lv1)을 제5레벨(Lv5)로 설정한다. '00'비트 데이터는 제5레벨(Lv5)에 따라 '10'비트 데이터로 재프로그램된다.
수정하고자 하는 셀을 제외한 나머지 프로그램된 멀티 레벨 셀들 각각은 제2그룹(G2)의 레벨들(Lv5, Lv6, 및 Lv7)에 따라 프로그램된 복수의 비트들을 복수의 멀티 레벨 셀들 각각에 재프로그램된다.
예컨대, '01' 비트 데이터가 프로그램된 제2멀티 레벨 셀은 상기 제1멀티 레벨 셀이 수정될 때, 제어 회로(160)는 '01'비트 데이터를 프로그램하기 위해 제3레벨(Lv3)을 제7레벨(Lv7)로 설정한다. '01'비트 데이터는 제7레벨(LV7)에 따라 '01'비트 데이터로 재프로그램될 수 있다.
따라서 비휘발성 메모리 장치(100)는 검증 전압(Vvrf) 레벨을 상승시켜 블록(113)에 상응하는 데이터의 삭제 없이 '00'비트 데이터가 프로그램된 상기 제1멀티 레벨 셀을 '10'비트 데이터로 재프로그램할 수 있다.
설명의 편의상 비휘발성 메모리 장치(100)는 제2그룹(G2)의 레벨들(Lv5, Lv6, 및 Lv7)을 이용하여 재프로그램하는 것을 설명하였으나, 비휘발성 메모지 장치(100)는 허용되는 검증 전압 레벨 범위 안에서 제N그룹(N은 3이상의 정수)까지 재프로그램할 수 있다.
또한, 제어 회로(160)는 제1그룹(G1)의 상태들(S0, S1, S2, 및 S3)을 제0상태(S0)로 설정한다.
제1그룹(G1)의 상태들(S0, S1, S2, 및 S3)을 제0상태(S0)로 설정함으로써 비휘발성 메모리 장치(100)는 제2그룹(G2)의 상태들(S4, S5, 및 S6)을 줄일 수 있다.
도 4는 도 2에 도시된 본 발명의 다른 실시 예에 따른 멀티 레벨 셀들의 프로그램 상태 분포를 나타내는 분포도이다.
도 4의 (a)는 제1그룹의 레벨들에 따라 프로그램된 멀티 레벨 셀들의 프로그램 상태 분포를 도시한다.
도 4의 (b)는 제2그룹의 레벨들 각각까지 상승될 제1그룹의 레벨들 중 어느 하나를 제1그룹 내의 임의의 레벨까지 상승시킨 프로그램 상태 분포를 도시한다.
도 4의 (c)는 제2그룹의 레벨들에 따라 재프로그램된 멀티 레벨 셀들의 재프로그램 상태 분포를 도시한다.
도 1 내지 도 4를 참조하면, 프로그램된 멀티 레벨 셀들 중 어느 하나를 수정하고자 할 때, 제어 회로(160)는 제1그룹의 레벨들(Lv1, Lv2, 및 Lv3) 중 어느 하나를 제1그룹(G1) 내의 임의의 레벨(LV4)까지 상승시키도록 제어한다.
상기 임의의 레벨(LV4)은 제2레벨(Lv2)과 제3레벨(Lv3) 사이의 범위를 가진다.
예컨대, 비휘발성 메모리(100)는 프로그램된 제1그룹(G1) 내의 제0상태(S0), 제1상태(S1), 또는 제2상태(S2)를 상기 임의의 레벨(Lv4)에 따라 상기 복수의 비트들을 멀티 레벨 셀들에 재프로그램할 수 있다.
비휘발성 메모리(100)는 임의의 레벨(Lv4)에 따라 상기 복수의 비트들을 멀티 레벨 셀들에 재프로그램함으로써, 제2그룹(G2)의 레벨들에 따라 재프로그램 동작 수행시 비휘발성 메모리 장치(100)는 커플링 효과를 줄일 수 있다.
상기 임의의 레벨(Lv4)로부터 제2그룹(G2)의 레벨들로 이동하여 재프로그램하는 것은 제1그룹(G1)의 레벨들(Lv1, Lv2, 및 Lv3)로부터 제2그룹(G2)의 레벨들(Lv5, Lv6, 및 Lv7)로 이동하여 재프로그램하는 것보다 전압의 시프트가 작기 때문이다.
도 5는 도 1에 도시된 비휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 플로우차트이다.
도 1 내지 도 5를 참조하면, 비휘발성 메모리 장치(100)는 제1그룹(G1)의 레벨들(Lv1, Lv2, 및 Lv3)에 따라 상기 복수의 비트들을 멀티 레벨 셀들에 프로그램한다(S10).
프로그램 동작은 ISPP 방법에 의해 수행된다. 프로그램 동작이 수행되면, 도 3의 (a)와 같은 분포를 가진다.
비휘발성 메모리 장치(100)는 프로그램된 멀티 레벨 셀들 중 어느 하나가 수정하고자 할 때, 프로그램된 제1그룹의 레벨들(Lv1, Lv2, 및 Lv3)보다 높은 레벨을 가지는 제2그룹의 레벨들(Lv4, Lv5, 및 Lv6)에 따라, 프로그램된 복수의 비트들을 상기 제1멀티 레벨 셀에 재프로그램한다(S20).
제어 회로(160)는 각각의 제1그룹(G1)의 레벨들(Lv1, Lv2, 및 Lv3) 각각을 제2그룹(G2)의 레벨들(Lv4, Lv5, 및 Lv6) 각각까지 상승시키도록 제어한다.
제어 회로(160)는 제1그룹(G1)의 상태들(S0, S1, S2, 및 S3)을 제1그룹의 상태들 중 어느 하나로 설정한다. 예컨대, 제1그룹(G1)의 상태들(S0, S1, S2, 및 S3)은 삭제 상태(S0)로 설정될 수 있다.
따라서 비휘발성 메모리 장치(100)는 블록의 삭제 없이 페이지 단위로 멀티 레벨 셀들을 수정할 수 있다.
또한, 추가되는 상태들은 제어 회로(160)에 의해 조절될 수 있다. 예컨대, 변경될 상태들이 2개라면, 제2그룹(G2)에 2개의 상태들만이 비휘발성 메모리 장치(100)에 의하여 추가할 수 있다.
도 6은 도 2에 도시된 본 발명의 일 실시 예에 따른 멀티 레벨 셀들의 리드 동작을 설명하기 위한 분포도이고, 도 7은 도 2에 도시된 본 발명의 다른 실시 예에 따른 멀티 레벨 셀들의 리드 동작을 설명하기 위한 분포도이고, 도 8은 도 1에 도시된 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 플로우차트이다.
도 1 및, 도 6 내지 도 8을 참조하면, 비휘발성 메모리 장치(100)는 복수의 멀티 레벨 셀들에 저장된 복수의 비트 데이터 중 최상위 비트(MSB) 데이터를 리드한 후, 최하위 비트(LSB) 데이터를 리드한다.
예컨대, 비트 데이터가 '11', '10', '00', 및 '01'이라면, 비휘발성 메모리 장치(100)는 우선 최상위 비트(MSB)가 '11'과 '10' 비트 데이터가 속하는 '1'인지 '00'과 '01' 비트 데이터가 속하는 '0'인지를 판단한다.
제어 회로(160)는 리드 전압(Vrd)을 제1리드 전압 레벨(Ref1)로 설정하도록 제어한다. 상기 설정은 제2그룹(G2)의 제5상태(S5)와 제6상태(S6)의 최상위 비트(MSB) 데이터 리드 동작을 수행하기 위함이다.
제2그룹(G2)은 제4상태(S4) 내지 제6상태(S6)를 포함한다.
고전압 발생기(140)는 선택된 워드 라인으로 선택된 제5상태(S5)와 제6상태(S6)의 최상위 비트 데이터를 리드하기 위해 제1리드 전압 레벨(Ref1)로 설정된 리드 전압(Vrd)을 제공한다(S30).
페이지 버퍼(120)는 리드 동작시 감지 증폭기로 동작한다.
페이지 버퍼(120)는 복수의 메모리 셀들에 프로그램된 제5상태(S5)와 제6상태(S6)의 최상위 비트 데이터가 존재하는지를 판단한다(S40).
페이지 버퍼(120)가 제5상태(S5)와 제6상태(S6)의 최상위 비트 데이터가 존재한다고 판단할 때, Y-게이트(130)는 컬럼 어드레스(Y-Add)에 응답하여 페이지 버퍼(120)에 래치된 제5상태(S5)와 제6상태(S6)의 최상위 비트 데이터를 입출력 버퍼(미도시)로 전달한다(S50).
페이지 버퍼(120)가 제5상태(S5)와 제6상태(S6)의 최상위 비트 데이터가 존재하지 않는다고 판단할 때, 제어 회로(160)는 리드 전압(Vrd)을 제2리드 전압 레벨(Ref2)로 설정하도록 제어한다(S60).
상기 설정은 제1그룹(G1)의 제2상태(S2)와 제3상태(S3)의 최상위 비트 데이터 리드 동작을 수행하기 위함이다.
제1그룹(G1)은 제0상태(S0) 내지 제3상태(S3)를 포함한다.
고전압 발생기(140)는 선택된 워드 라인으로 선택된 제2상태(S2)와 제3상태(S3)의 최상위 비트 데이터를 리드하기 위해 제2리드 전압 레벨(Ref2)로 설정된 리드 전압(Vrd)을 제공한다.
페이지 버퍼(120)는 복수의 메모리 셀들에 프로그램된 제2상태(S2)와 제3상태(S3)의 최상위 비트를 리드한다.
Y-게이트(130)는 컬럼 어드레스(Y-Add)에 응답하여 페이지 버퍼(120)에 래치된 제2상태(S2)와 제3상태(S3)의 최상위 비트를 입출력 버퍼(미도시)로 전달한다(S50).
비휘발성 메모리 장치(100)는 최하위 비트 리드 동작을 수행한다(S70).
제1그룹(G1)과 제2그룹(G2)의 셀 순서(cell ordering)가 동일하기 때문에 비휘발성 메모리 장치(100)는 데이터 리드 동작시 데이터를 변화하는 과정이 필요없다.
도 9는 도 1에 도시된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 블락도를 나타낸다.
도 1부터 도 9를 참조하면, 메모리 시스템(200)은 PC(personal computer), 포터블 컴퓨터(portable computer), 스마트 폰(smart phone), 핸드헬드 통신 장치 (handheld communication devcie), 디지털 TV, 넷-북, e-북, 또는 홈오토메이션 장치로 구현될 수 있다.
메모리 시스템(200)은 시스템 버스(201)를 통하여 서로 접속된 비휘발성 메모리 장치(100)와 CPU(210)를 포함할 수 있다.
CPU(210)는 도 1 내지 도 8에서 설명한 비휘발성 메모리 장치(100)의 전반적인 동작, 예컨대, 비휘발성 메모리 장치(100)의 프로그래밍 동작 또는 메모리 장치(100)의 리드 동작을 제어할 수 있다.
비휘발성 메모리 장치(100)는 PoP(Package on Packgage), Ball grid arrays(BGAs), Chip scale pakages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plasti Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같이 다양한 패키지들을 이용하여 구현될 수 있다.
컴퓨터 시스템(200)은 제1인터페이스(220)를 더 포함할 수 있다. 제1인터페이스(220)는 입출력 인터페이스일 수 있다. 상기 입출력 인터페이스는 모니터 또는 프린터와 같은 출력 장치이거나, 마우스 또는 키보드와 같은 입력 장치일 수 있다.
컴퓨터 시스템(200)은 제2인터페이스(230)를 더 포함할 수 있다. 제2인터페이스(230)는 외부 컴퓨터 시스템과 무선 통신을 위한 무선 통신 인터페이스일 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100 : 비휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 페이지 버퍼
130 : Y-게이트
140 : 고전압 발생기
150 : 로우 디코더
160 : 제어 회로
200 : 메모리 시스템

Claims (10)

  1. 각각이 복수의 비트들을 저장할 수 있는 복수의 멀티 레벨 셀들을 포함하는 메모리 셀 어레이; 및
    제1그룹의 검증 전압 레벨들 중 어느 하나에 따라 상기 복수의 비트들을 제1멀티 레벨 셀에 프로그램하고,
    각각이 상기 제1그룹의 검증 전압 레벨들보다 높은 레벨을 가지는 제2그룹의 검증 전압 레벨들 중 어느 하나에 따라, 상기 제1멀티 레벨 셀에 프로그램된 복수의 비트들을 상기 제1멀티 레벨 셀에 재프로그램하도록 제어하는 제어 회로를 포함하며,
    상기 제2그룹의 검증 전압 레벨들에 의하여 정의된 제2그룹의 상태들의 갯수는 상기 제1그룹의 검증 전압 레벨들에 의하여 정의된 제1그룹의 상태들의 갯수보다 작은 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 제어 회로는,
    상기 제1그룹의 검증 전압 레벨들 각각을 상기 제2그룹의 검증 전압 레벨들 각각까지 상승시키고, 상기 제1그룹의 상태들을 상기 제1그룹의 상태들 중 어느 하나로 설정하고,
    상기 제1멀티 레벨 셀에 프로그램된 복수의 비트들을 상기 제2그룹의 검증 전압 레벨들 중 어느 하나에 따라 상기 제1멀티 레벨 셀에 재프로그램하도록 제어하는 비휘발성 메모리 장치.
  3. 제2항에 있어서, 상기 제1그룹의 상태들 중 어느 하나는,
    삭제 상태인 비휘발성 메모리 장치.
  4. 제2항에 있어서, 상기 제어 회로는,
    상기 제2그룹의 검증 전압 레벨들 각각까지 상승될 상기 제1그룹의 검증 전압 레벨들 중 어느 하나를 상기 제1그룹 내의 임의의 검증 전압 레벨까지 상승시키도록 제어하는 비휘발성 메모리 장치.
  5. 제1항에 있어서, 상기 제2그룹의 상태들의 숫자는,
    상기 제어 회로에 의해 조절될 수 있는 비휘발성 메모리 장치.
  6. 제1항에 기재된 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치를 제어하는 프로세서를 포함하는 메모리 시스템.
  7. 제1그룹의 검증 전압 레벨들 중 어느 하나에 따라 복수의 비트들을 멀티 레벨 셀들 중 제1멀티 레벨 셀에 프로그램하는 단계; 및
    프로그램된 복수의 비트들을 각각이 상기 제1그룹의 검증 전압 레벨들보다 높은 검증 전압 레벨을 가지는 제2그룹의 검증 전압 레벨들 중 어느 하나에 따라 상기 제1멀티 레벨 셀에 프로그램된 복수의 비트들을 재프로그램하는 단계를 포함하며,
    상기 제2그룹의 검증 전압 레벨들에 의하여 정의된 제2그룹의 상태들의 갯수는 상기 제1그룹의 검증 전압 레벨들에 의하여 정의된 제1그룹의 상태들의 갯수보다 작은 비휘발성 메모리 장치의 프로그램 방법.
  8. 제7항에 있어서, 상기 재프로그램 단계는,
    상기 제1그룹의 검증 전압 레벨들 각각을 상기 제2그룹의 검증 전압 레벨들 각각까지 상승시키는 단계;
    상기 제1그룹의 상태들을 상기 제1그룹의 상태들 중 어느 하나로 설정하는 단계; 및
    프로그램된 복수의 비트들을 상기 제2그룹의 레벨들 중 어느 하나에 따라 상기 제1멀티 레벨 셀에 재프로그램하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제8항에 있어서, 상기 재프로그램하는 단계는,
    상기 제2그룹의 검증 전압 레벨들 각각까지 상승될 상기 제1그룹의 검증 전압 레벨들 중 어느 하나를 상기 제1그룹 내의 임의의 검증 전압 레벨까지 상승시키는 단계를 더 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  10. 멀티 레벨 셀의 최상위 비트 데이터를 리드하기 위해 선택된 워드 라인으로 제1리드 전압을 공급하는 단계;
    공급된 상기 제1리드 전압에 기초하여 상기 최상위 비트 데이터가 존재하는지 판단하는 단계;
    상기 최상위 비트 데이터가 존재하지 않는다고 판단될 때, 상기 멀티 레벨 셀의 상기 최상위 비트 데이터를 리드하기 위해 상기 선택된 워드 라인으로 제2리드 전압을 공급하는 단계; 및
    공급된 상기 제2리드 전압에 따라 상기 최상위 비트 데이터를 리드하는 단계를 포함하고,
    상기 제2리드 전압의 레벨은 상기 제1리드 전압의 레벨보다 낮은 비휘발성 메모리 장치의 리드 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9294224B2 (en) * 2011-09-28 2016-03-22 Intel Corporation Maximum-likelihood decoder in a memory controller for synchronization
KR20130042780A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US8792272B2 (en) * 2012-01-30 2014-07-29 HGST Netherlands B.V. Implementing enhanced data partial-erase for multi-level cell (MLC) memory using threshold voltage-drift or resistance drift tolerant moving baseline memory data encoding
KR20140021780A (ko) * 2012-08-10 2014-02-20 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 제어 방법
US9734912B2 (en) * 2015-11-25 2017-08-15 Macronix International Co., Ltd. Reprogramming single bit memory cells without intervening erasure

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815434A (en) 1995-09-29 1998-09-29 Intel Corporation Multiple writes per a single erase for a nonvolatile memory
KR100343285B1 (ko) * 2000-02-11 2002-07-15 윤종용 프로그램 시간을 단축시킬 수 있는 플래시 메모리 장치의프로그램 방법
DE60102203D1 (de) 2000-12-15 2004-04-08 St Microelectronics Srl Programmierverfahren für eine Mehrpegelspeicherzelle
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
US6836432B1 (en) 2002-02-11 2004-12-28 Advanced Micro Devices, Inc. Partial page programming of multi level flash
JP4256175B2 (ja) 2003-02-04 2009-04-22 株式会社東芝 不揮発性半導体メモリ
KR100504696B1 (ko) * 2003-02-26 2005-08-03 삼성전자주식회사 블록 소거/프로그램 정보를 저장하기 위한 상태 셀들의어레이를 포함한 낸드 플래시 메모리 장치
KR100541819B1 (ko) * 2003-12-30 2006-01-10 삼성전자주식회사 스타트 프로그램 전압을 차등적으로 사용하는 불휘발성반도체 메모리 장치 및 그에 따른 프로그램 방법
KR100590219B1 (ko) * 2004-12-01 2006-06-19 삼성전자주식회사 프로그램 시간을 줄일 수 있는 불 휘발성 메모리 장치
KR100621634B1 (ko) * 2005-05-06 2006-09-07 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
KR100882206B1 (ko) * 2007-06-19 2009-02-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법

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