KR20120070445A - 페이지 버퍼 회로 - Google Patents

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Abstract

본 발명의 페이지 버퍼 회로는 서브 래치 출력 신호에 따라 메인 래치 값을 달리하고, 메인 래치 값을 제 1 노드로 출력하는 메인 래치부, 저장 인에이블 신호에 응답하여 제 2 노드의 전압을 서브 래치 값으로서 래치하고, 출력 인에이블 신호가 활성화되면 서브 래치 값에 따라 서브 래치 출력 신호를 생성하는 서브 래치부 및 제 1 노드 및 제 2 노드 사이에 연결되고, 저장 인에이블 신호에 응답하여 제 1 노드 및 제 2 노드를 전기적으로 연결 또는 차단하고 저장 인에이블 신호에 응답하여 제 2 노드의 전압 레벨을 결정하는 전압 결정부를 포함한다.

Description

페이지 버퍼 회로{Page Buffer Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 페이지 버퍼 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
낸드(NAND) 플래시 메모리와 같은 반도체 메모리 장치는 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함하고, 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위한 페이지 버퍼 회로를 포함하여 구성된다.
또한 플래시 메모리와 같은 반도체 메모리 장치는 하나의 메모리 셀 당 저장할 수 있는 데이터의 비트에 따라 SLC(Single Level Cell), MLC(Multi Level Cell) 및 TCL(Triple Level Cell) 방식으로 구분된다.
페이지 버퍼 회로는 임시적으로 데이터를 저장하기 위해 래치 회로를 포함하여 구성되는데 SLC, MLC, TLC 방식에 따라 필요한 래치 회로의 수가 달라진다. 예를 들어 MLC방식의 경우, 하나의 캐쉬 래치, 하나의 메인 래치 및 두 개의 서브 래치가 필요하다. 또한 TLC 방식의 경우, 하나의 캐쉬 래치, 하나의 메인 래치 및 세 개의 서브 래치가 필요하다.
페이지 버퍼 회로가 포함하는 래치 회로는 일반 래치 및 다이나믹 래치(Dynamic Latch)로 구성될 수 있는데, 일반 래치는 데이터의 유지력 및 구동력이 우수하지만 면적을 많이 차지하는 한다는 단점이 있다. 이에 따라 페이지 버퍼 회로의 전체 사이즈를 줄이기 위해 래치회로를 면적적으로 유리한 다이나믹 래치(Dynamic Latch)로 구성하는 방식이 사용된다.
도 1은 서브 래치로서 다이나믹 래치를 사용하는 일반적인 페이지 버퍼 회로의 개략적인 도면이다.
페이지 버퍼 회로는 메인 래치부(10) 및 서브 래치부(20)를 포함한다.
일반적으로 메인 래치부(10)는 캐쉬 래치 회로(미도시) 및 메모리 셀 어레이(미도시)와 데이터를 주고 받는 역할을 수행한다. 본 발명의 배경 기술을 설명하는 데에 핵심적인 부분이 아니므로 캐쉬 래치 회로(미도시) 및 메모리 셀 어레이(미도시)에 대한 설명은 생략한다.
메인 래치부(10)는 메인 래치 값을 갖는 래치회로를 포함한다. 메인 래치부(10)는 메모리 셀 어레이와 무리 없이 데이터를 주고 받을 수 있도록 충분히 큰 구동력을 갖기 위해 일반적인 래치 회로로 구성된다. 다이나믹 래치는 면적적으로 일반적 래치 회로보다 유리하지만, 일반적 래치 회로보다 구동력이 작아 메인 래치부(10)로서 사용되기에는 부적합 하다. 메인 래치부(10)의 메인 래치 값은 셀 어레이와 통신하는 데이터, 캐쉬 래치 회로와 통신하는 데이터 및 서브 래치 출력 신호(SLO)에 따라 변경될 수 있다.
서브 래치부(20)는 저장 인에이블 신호(F1SET)에 따라 메인 래치 값을 서브 래치 값으로서 저장 노드(ns)로 저장한다. 또한 서브 래치부(20)는 출력 인에이블 신호(F1TRAN)에 따라 저장 래치 값을 서브 래치 출력 신호(SLO)로서 출력한다.
서브 래치부(20)는 메인 래치부(10)에서 임시 데이터를 수신하여 래치하고 서브 래치 신호(DLS)를 통해 메인 래치부(10)로 임시 데이터를 복원시키는 역할을 수행한다.
따라서 서브 래치부(20)는 메인 래치부(10)로부터 임시 데이터를 수신하면 메인 래치부(10)가 셀 어레이 또는 캐쉬 래치와 데이터를 주고 받는 동안 임시 데이터를 유지할 수 있어야 한다.
하지만 도 1에서 연결 노드(nt)가 로우 레벨이고 저장 노드(ns)가 하이 레벨이면 트랜지스터(101)의 누설 전류에 따라 저장 래치 값인 저장 노드(ns)의 전압 레벨이 낮아지게 된다. 즉 누설 전류에 의해 저장 래치 값에 대한 오류가 발생할 수 있다.
이에 따라 저장 노드(ns)에 커패시터 트랜지스터(104)를 연결함으로써 저장 노드(ns)에서 보이는 정전 용량을 크게 하는 방법이 사용되지만, 커패시터 트랜지스터(104)는 상대적으로 면적을 크게 차지하는 소자이므로 쉽게 사용할 수 없다.
또한 저장 노드(ns)의 전압 레벨을 유지하기 위해 주기적으로 리프레쉬 동작을 수행한다. 리프레쉬 동작은 메인 래치부(10)가 캐쉬 래치 또는 메모리 셀 어레이와 통신하지 않는 동안 저장 래치 값을 서브 래치 출력 신호(SLO)로서 메인 래치부(10)로 송신하고, 메인 래치부(10)가 서브 래치 출력 신호(SLO)를 메인 래치 값으로서 수신하여 다시 저장 래치 값으로서 서브 래치부(20)의 저장 노드(ns)에 전달하는 동작이다.
하지만 이러한 리프레쉬 동작은 메인 래치부(10)를 사용하므로 플래시 메모리 장치의 동작 속도를 떨어뜨리게 한다.
위에서 언급한 것처럼 MLC의 경우 페이지 버퍼 회로가 두 개의 서브 래치를 포함하고 TLC의 경우 페이지 버퍼 회로가 세 개의 서브 래치를 포함한다.
일반적으로 페이지 버퍼 회로는 리프레쉬 동작으로 인해 동작 속도가 저하됨에 따라 두 개(MLC)의 서브 래치로서 모두 다이나믹 래치를 사용하지 못하고, 하나 이하 서브 래치로서 다이나믹 래치를 사용하고 나머지 서브 래치는 일반적 래치 회로를 사용하도록 구성된다. 일반적 래치 회로는 다이나믹 래치회로보다 차지하는 면적이 크므로 반도체 장치의 집적화에 단점으로 적용된다.
본 발명은 보다 적은 면적을 차지하고 보다 오래 동안 서브 래치 값을 유지할 수 있는 다이나믹 래치 회로를 포함하는 페이지 버퍼 회로를 제시하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 페이지 버퍼 회로는 서브 래치 출력 신호에 따라 메인 래치 값을 달리하고, 상기 메인 래치 값을 제 1 노드로 출력하는 메인 래치부, 저장 인에이블 신호에 응답하여 제 2 노드의 전압을 서브 래치 값으로서 래치하고, 출력 인에이블 신호가 활성화되면 상기 서브 래치 값에 따라 상기 서브 래치 출력 신호를 생성하는 서브 래치부 및 상기 제 1 노드 및 상기 제 2 노드 사이에 연결되고, 상기 저장 인에이블 신호에 응답하여 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 연결 또는 차단하고 상기 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압 레벨을 결정하는 전압 결정부를 포함한다.
또한 본 발명의 다른 실시예에 따른 페이지 버퍼 회로는 서브 래치 출력 신호에 따라 메인 래치 값을 달리하고, 상기 메인 래치 값을 제 1 노드로 출력하는 메인 래치부, 제 1 저장 인에이블 신호에 응답하여 제 2 노드의 전압을 제 1 서브 래치 값으로서 래치하고, 제 1 출력 인에이블 신호가 활성화되면 상기 제 1 서브 래치 값에 따라 상기 서브 래치 출력 신호를 생성하는 제 1 서브 래치부, 제 2 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압을 제 2 서브 래치 값으로서 래치하고, 제 2 출력 인에이블 신호가 활성화되면 상기 제 2 서브 래치 값에 따라 상기 서브 래치 출력 신호를 생성하는 제 2 서브 래치부 및 상기 제 1 노드 및 상기 제 2 노드 사이에 연결되고, 상기 제 1 저장 인에이블 신호 및 제 2 저장 인에이블 신호에 응답하여 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 연결 또는 차단하고 상기 제 1 저장 인에이블 신호 및 상기 제 2 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압 레벨을 결정하는 전압 결정부를 포함한다.
또한 본 발명의 일 실시예에 따른 페이지 버퍼 회로는 메인 래치 값을 갖는 메인 래치부,
저장 인에이블 신호에 응답하여, 상기 메인 래치 값 또는 하이 레벨을 제 2 노드에 전달하는 전압 결정부 및 상기 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압을 서브 래치 값으로서 래치하는 서브 래치부를 포함한다.
또한 본 발명의 다른 실시예에 따른 페이지 버퍼 회로는 메인 래치 값을 갖는 메인 래치부, 제 1 저장 인에이블 신호 및 제 2 저장 인에이블 신호에 응답하여 상기 메인 래치 값 또는 하이 레벨을 제 2 노드에 전달하는 전압 결정부, 상기 제 1 저장 인에이블 신호에 응답하여 제 2 노드의 전압을 제 1 서브 래치 값으로서 래치하는 제 1 서브 래치부 및 상기 제 2 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압을 제 2 서브 래치 값으로서 래치하는 제 2 서브 래치부를 포함한다.
본 발명의 일 실시예에 따른 페이지 버퍼 회로는 트랜지스터의 누설 전류를 작게 하여 다이나믹 래치가 서브 래치 값을 보다 오랫동안 유지하는 효과를 창출한다.
또한 본 발명의 일 실시예에 따른 페이지 버퍼 회로는 서브 래치 값이 보다 오랫동안 유지 되므로 다이나믹 래치에 대한 리프레쉬 동작을 삭제할 수 있는 효과를 창출한다.
또한 본 발명의 일 실시예에 따른 페이지 버퍼 회로는 다이나믹 래치에 대한 리프레쉬 동작을 삭제하므로 반도체 메모리 장치의 동작 속도를 개선하는 효과를 창출한다.
또한 본 발명의 일 실시예에 따른 페이지 버퍼 회로는 커패시터 트랜지스터에 대한 필요를 삭제하므로 반도체 메모리 장치의 필요 면적을 감소시킬 수 있는 효과를 창출한다.
또한 본 발명의 일 실시예에 따른 페이지 버퍼 회로는 다이나믹 래치에 대한 리프레쉬 동작을 삭제하므로 보다 많은 서브 래치로서 다이나믹 래치를 사용할 수 있도록 한다. 이에 따라 반도체 메모리 장치의 필요 면적을 감소시킬 수 있는 효과를 창출한다.
도 1은 서브 래치로서 다이나믹 래치를 사용하는 일반적인 페이지 버퍼 회로의 개략적인 도면,
도 2는 본 발명의 일 실시예에 따른 페이지 버퍼 회로의 회로도,
도 3은 본 발명의 다른 실시예에 따른 페이지 버퍼 회로의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 페이지 버퍼 회로의 회로도이다.
상기 페이지 버퍼 회로는 메인 래치부(10), 서브 래치부(20) 및 전압 결정부(100)를 포함한다.
상기 메인 래치부(10)는 서브 래치 출력 신호(SLO)에 따라 메인 래치 값을 달리하고, 상기 메인 래치 값을 제 1 노드(n1)로 출력한다.
상기 서브 래치부(20)는 저장 인에이블 신호(F1SET)에 응답하여 제 2 노드(n2)의 전압을 서브 래치 값으로서 래치하고, 출력 인에이블 신호(F1TRAN)가 활성화되면 상기 서브 래치 값에 따라 상기 서브 래치 출력 신호(SLO)를 생성한다.
상기 전압 결정부(100)는 상기 제 1 및 제 2 노드(n1, n2) 사이에 연결되고, 상기 저장 인에이블 신호(F1SET)에 응답하여 상기 제 1 노드(n1) 및 상기 제 2 노드(n2)를 전기적으로 연결 또는 차단한다. 또한 상기 전압 결정부(100)는 상기 저장 인에이블 신호(F1SET)에 응답하여 상기 제 2 노드(n2)의 전압 레벨을 결정한다.
상기 전압 결정부(100)는 상기 제 2 노드(n2)의 전압 레벨을 저장 노드(ns)의 전압 레벨과 같게 함으로써, 상기 저장 노드(ns)의 전압 레벨이 변동되지 않도록 한다. 저장 노드(ns)는 상기 서브 래치 값이 저장되는 노드이다(도 2참조). 이에 따라 상기 저장 노드(ns)의 전압 레벨, 즉 상기 서브 래치 값은 보다 오래 유지될 수 있다.
상기 메인 래치부(10)는 도 1에 도시된 종래의 메인 래치부(10)를 포함하여 구성될 수 있다. 상기 메인 래치부(10)는 서브 래치 출력 신호(SLO)에 따라 상기 메인 래치 값을 달리하고, 상기 메인 래치 값을 제 1 노드(n1)로 출력한다.
상기 서브 래치부(20)는 도 1에 도시된 종래의 서브 래치부(20)를 포함하여 구성될 수 있다. 상기 서브 래치부(2)는 엔모스 트랜지스터(203, 204, 205)를 포함하여 구성될 수 있다.
상기 엔모스 트랜지스터(203)는 상기 제 2 노드(n2) 및 상기 저장 노드(ns) 사이에 연결되어 상기 저장 인에이블 신호(F1SET)를 게이트 단자로 수신한다. 상기 엔모스 트랜지스터(204, 205)는 서로 직렬로 연결된다. 상기 저장 노드(ns)의 전압 레벨은 상기 엔모스 트랜지스터(204)의 게이트 단자로 인가된다. 상기 엔모스 트랜지스터(204) 소스 단자는 접지 전원(VSS)과 연결되었다. 상기 출력 인에이블 신호(F1TRAN)는 상기 엔모스 트랜지스터(205)의 게이트 단자에 인가된다. 상기 엔모스 트랜지스터(205)의 드레인 단자의 전압은 상기 서브 래치 출력 신호(SLO)로서 출력된다.
도 2에 도시된 상기 서브 래치부(20)에서 상기 저장 인에이블 신호(F1SET)가 하이 레벨로 활성화되면, 상기 엔모스 트랜지스터(203)가 턴온(turn on)되어 상기 제 2 노드(n2)의 전압이 상기 저장 노드(ns)로 전달된다. 이후 상기 저장 인에이블 신호(F1SET)가 로우 레벨로 비활성화되면, 상기 엔모스 트랜지스터(203)가 턴 오프(turn off)되어 상기 저장 노드(ns)의 전압 레벨, 즉 상기 서브 래치 값은 유지된다.
또한 도 2에 도시된 상기 서브 래치부(20)에서 상기 출력 인에이블 신호(F1TRAN)이 하이 레벨로 활성화되면, 상기 엔모스 트랜지스터(205)가 턴온되어 상기 엔모스 트랜지스터(205)의 드레인 단자에서 소스 단자로의 전류 경로가 형성된다. 이때 상기 저장 노드(ns)의 전압 레벨이 하이 레벨이면, 상기 엔모스 트랜지스터(204)가 턴온되어 상기 엔모스 트랜지스터(205)의 드레인 단자에서 접지 단자(VSS)로의 전류 경로가 형성된다. 이에 따라 상기 엔모스 트랜지스터(205)의 드레인 단자가 디스차지(discharge)되어 상기 서브 래치 출력 신호(SLO)는 로우 레벨로 변경된다. 반대로, 상기 엔모스 트랜지스터(205)가 턴온된 상태에서 상기 저장 노드(ns)의 전압 레벨이 로우 레벨이면, 상기 엔모스 트랜지스터(205)의 드레인 단자에서 소스 단자로의 전류 경로는 형성되지만, 상기 엔모스 트랜지스터(204)의 드레인 단자에서 접지 단자(VSS)로의 전류 경로는 차단된다. 이에 따라 상기 서브 래치 출력 신호(SLO)는 변경되지 않는다. 상기 서브 래치 출력 신호(SLO)가 하이 레벨인 상태에서, 상기 엔모스 트랜지스터(205)가 턴온되고 상기 저장 노드(ns)의 전압 레벨이 로우 레벨이면 상기 서브 래치 출력 신호(SLO)는 하이 레벨을 유지한다.
상기 전압 결정부(100)는 엔모스 트랜지스터(201, 202)를 포함하여 구성될 수 있다. 상기 엔모스 트랜지스터(201)는 상기 제 1 노드(n1) 및 상기 제 2 노드(n2) 사이에 연결되고 상기 저장 인에이블 신호(F1SET)를 게이트 단자로 수신한다. 상기 엔모스 트랜지스터(202)는 전원 전압(VDD) 및 상기 제 2 노드(n2) 사이에 연결되고 상기 저장 인에이블 신호(F1SET)를 게이트 단자로 수신한다.
도 2에 도시된 상기 전압 결정부(100)에서, 상기 저장 인에이블 신호(F1SET)가 하이 레벨로 활성화되면, 상기 엔모스 트랜지스터(201)는 턴온되어 상기 제 1 노드(n1) 및 상기 제 2 노드(n2)를 전기적으로 연결한다. 또한 상기 엔모스 트랜지스터(202)는 턴오프된다. 이에 따라 상기 제 1 노드(n1)의 전압 레벨이 상기 제 2 노드(n2)로 전달된다. 앞에서 설명한 것처럼, 상기 저장 인에이블 신호(F1SET)가 하이 레벨로 활성화되면 상기 엔모스 트랜지스터(203)도 턴온되므로, 상기 제 1 노드(n1), 상기 제 2 노드(n2) 및 상기 저장 노드(ns)는 모두 전기적으로 연결된다. 이에 따라 상기 제 1 노드(n1)의 전압 레벨이 상기 저장 노드(ns)로 전달된다. 즉 상기 메인 래치 값이 상기 서브 래치 값으로 저장된다.
반대로 상기 저장 인에이블 신호(F1SET)가 로우 레벨로 비활성화되면, 상기 엔모스 트랜지스터(201)는 턴오프되어 상기 제 1 노드(n1) 및 상기 제 2 노드(n2)를 전기적으로 차단한다. 또한 상기 엔모스 트랜지스터(202)는 턴온되어 상기 제 2 노드(n2)를 차지(charge)한다. 이에 따라 상기 제 2 노드(n2)의 전압 레벨은 하이 레벨이 된다. 이에 따라 종래 기술에서 문제가 되었던 상기 저장 노드(ns)는 하이 레벨이고 상기 제 2 노드(n2, 도 1의 연결 노드(nt))는 로우 레벨인 경우가 발생하지 않는다. 상기 저장 노드(ns)가 하이 레벨이라면, 상기 제 2 노드(n2) 및 상기 저장 노드(ns)는 모두 하이 레벨이다. 이에 따라 상기 엔모스 트랜지스터(203)는 누설 전류가 발생하지 않고, 상기 서브 래치 값이 보다 오래 유지될 수 있다.
또한 도 2에 도시된 상기 페이지 버퍼 회로에서, 상기 저장 노드(ns)가 로우 레벨인 경우, 상기 제 2 노드(n2)는 하이 레벨이고 상기 저장 노드(ns)는 로우 레벨인 경우가 발생한다. 하지만 이러한 경우는 상기 서브 래치 값에 크게 영향을 주지 않는다. 본 발명의 발명자는 엔모스 트랜지스터(203, 204)의 전달 특성 및 상기 저장 노드(ns)에서 보이는 임피던스를 고려한 시뮬레이션을 하였다. 그 결과 본 발명의 발명자는 상기 제 2 노드(n2)는 하이 레벨이고 상기 저장 노드(ns)가 로우 레벨인 경우에서 상기 페이지 버퍼 회로를 포함하는 반도체 메모리 장치의 기록 동작 시간 동안 상기 서브 래치 값이 우려할 정도로 영향 받지 않음(상기 서브 래치 값이 변경되지 않음)을 확인하였다.
도 3은 본 발명의 다른 실시예에 따른 페이지 버퍼 회로의 회로도이다.
도 3에 도시된 페이지 버퍼 회로는 복수 개의 서브 래치를 구비하는 페이지 버퍼에 사용되기 적합하다.
위에서 언급한 것처럼, MLC 또는 TLC 방식은 복수 개의 서브 래치를 구비한다. 도 3에 도시된 페이지 버퍼 회로는 한정하려는 것은 아니지만 하나의 메인 래치부(10) 및 두 개의 서브 래치부(21, 22)를 포함하도록 구성되었다.
도 3에 도시된 상기 페이지 버퍼 회로는 메인 래치부(10), 제 1 서브 래치부(21), 제 2 서브 래치부(22) 및 전압 결정부(100-1)를 포함하여 구성될 수 있다.
상기 메인 래치부(10)는 서브 래치 출력 신호(SLO)에 따라 메인 래치 값을 달리하고, 상기 메인 래치 값을 제 1 노드(n3)로 출력한다.
상기 제 1 서브 래치부(21)는 제 1 저장 인에이블 신호(F1SET)에 응답하여 제 2 노드(n4)의 전압을 제 1 서브 래치 값으로서 래치하고, 제 1 출력 인에이블 신호(F1TRAN)가 활성화되면 상기 제 1 서브 래치 값에 따라 상기 서브 래치 출력 신호(SLO)를 생성한다.
상기 제 2 서브 래치부(22)는 제 2 저장 인에이블 신호(F2SET)에 응답하여 상기 제 2 노드(n4)의 전압을 제 2 서브 래치 값으로서 래치하고, 제 2 출력 인에이블 신호(F2TRAN)가 활성화되면 상기 제 2 서브 래치 값에 따라 상기 서브 래치 출력 신호(SLO)를 생성한다.
상기 전압 결정부는 상기 제 1 및 제 2 저장 인에이블 신호(F1SET, F2SET)에 응답하여 상기 제 1 노드(n3) 및 상기 제 2 노드(n4)를 전기적으로 연결 또는 차단하고, 상기 제 1 및 제 2 저장 인에이블 신호(F1SET, F2SET)에 응답하여 상기 제 2 노드(n4)의 전압 레벨을 결정한다.
상기 메인 래치부(10)는 도 1 및 도 2에 도시된 메인 래치부(10)를 포함하여 구성될 수 있다. 상기 메인 래치부(10)는 서브 래치 출력 신호(SLO)에 따라 상기 메인 래치 값을 달리하고, 상기 메인 래치 값을 제 1 노드(n3)로 출력한다.
상기 제 1 및 제 2 서브 래치부(21, 22)는 도 1 및 도 2에 도시된 서브 래치부(20)를 포함하여 구성될 수 있다.
상기 제 1 및 제 2 서브 래치부(21, 22)는 각각 제 1 서브 래치 값 및 제 2 서브 래치 값을 저장하기 위해 제 1 저장 노드(ns1) 및 제 2 저장 노드(ns2)를 포함한다.
일반적인 반도체 메모리 장치에서, 상기 제 1 및 제 2 서브 래치부(21, 22)는 서로 다른 임시 데이터를 저장하기 위한 래치부이므로 상기 제 1 및 제 2 저장 인에이블 신호(F1SET, F2SET)는 동시에 활성화되지 않는 신호이다.
또한 상기 제 1 및 제 2 출력 인에이블 신호(F1TRAN, F2TRAN)도 동시에 활성화되지 않는 신호이다. 따라서 상기 제 1 및 제 2 서브 래치부(21, 22)에서 각각 생성하는 상기 서브 래치 출력 신호(SLO)는 동일한 신호이지만, 그 활성화 시점을 달리한다.
상기 제 1 및 제 2 서브 래치부(21, 22)는 신호의 입출력 관계를 제외하고 도 2에 도시된 상기 서브 래치부(20)와 동일하게 구성되고 동일하게 동작한다. 따라서 상세한 설명은 생략한다.
상기 전압 결정부(100-1)는 엔모스 트랜지스터(301), 피모스 트랜지스터(302) 및 오어 게이트(303)를 포함하여 구성될 수 있다.
상기 오어 게이트(303)는 상기 제 1 및 제 2 저장 인에이블 신호(F1SET, F2SET)를 오어(OR) 연산하여 출력한다. 상기 엔모스 트랜지스터(301)는 상기 제 1 및 제 2 노드(n3, n4) 사이에 연결되고, 상기 오어 게이트(303)의 출력 신호를 게이트 단자로 수신한다. 상기 피모스 트랜지스터(302)는 전원 전압(VDD) 및 상기 제 2 노드(n4) 사이에 연결되고, 상기 오어 게이트(303)의 출력 신호를 게이트 단자로 수신한다.
상기 엔모스 트랜지스터(301)는 상기 오어 게이트(303)의 출력 신호를 게이트 단자로 수신하므로, 상기 엔모스 트랜지스터(301)는 상기 제 1 저장 인에이블 신호(F1SET) 또는 상기 제 2 저장 인에이블 신호(F2SET)가 하이 레벨로 활성화되면 상기 제 1 노드(n3) 및 상기 제 2 노드(n4)를 전기적으로 연결한다.
또한 상기 엔모스 트랜지스터(301)는 상기 제 1 및 상기 제 2 저장 인에이블 신호(F1SET, F2SET)가 모두 로우 레벨로 비활성화되면 상기 제 1 노드(n3) 및 상기 제 2 노드(n4)를 전기적으로 차단한다.
상기 피모스 트랜지스터(302)는 상기 오어 게이트(303)의 출력 신호를 게이트 단자로 수신하므로, 상기 제 1 저장 인에이블 신호(F1SET) 또는 상기 제 2 저장 인에이블 신호(F2SET)가 하이 레벨로 활성화되면 상기 피모스 트랜지스터(302)는 턴오프된다.
또한 상기 제 1 저장 인에이블 신호(F1SET) 및 상기 제 2 저장 인에이블 신호(F2SET)가 모두 로우 레벨로 비활성화되면 상기 피모스 트랜지스터(302)가 턴온되어 상기 제 2 노드(n4)를 차지한다. 따라서 상기 제 2 노드(n4)의 전압이 하이 레벨로 고정한다.
도 3에 도시된 상기 페이지 버퍼 회로는 도 2에 도시된 상기 페이지 버퍼 회로와 유사하게 동작한다. 도 3에 도시된 상기 페이지 버퍼 회로는 상기 제 1 및 제 2 저장 인에이블 신호(F1SET, F2SET)가 모두 비활성화되면 상기 제 2 노드(n2)를 하이 레벨로 고정함으로써, 종래의 페이지 버퍼의 문제점이었던 상기 제 1 저장 노드(ns1) 또는 상기 제 2 저장 노드(ns2)가 하이 레벨이고 상기 제 2 노드(n2, 도 1의 연결노드(nt))가 로우 레벨인 경우를 방지한다.
이에 따라 도 3의 엔모스 트랜지스터(304, 307)는 누설 전류가 발생하지 않고, 상기 제 1 및 제 2 서브 래치 값이 보다 오래 유지될 수 있다.
본 발명의 실시예에 따른 페이지 버퍼 회로는 트랜지스터의 누설 전류를 작게 하여 다이나믹 래치가 서브 래치 값을 보다 오랫동안 유지하는 효과를 창출한다.
또한 본 발명의 실시예에 따른 페이지 버퍼 회로는 서브 래치 값이 보다 오랫동안 유지 되므로 다이나믹 래치에 대한 리프레쉬 동작을 삭제할 수 있는 효과를 창출한다. 종래 기술에 따른 페이지 버퍼 회로는 상기 서브 래치 값을 보존하기 위해 상기 메인 래치부(10)를 사용하는 리프레쉬 동작을 수행하여야 하지만, 본 발명의 실시예에 따른 페이지 버퍼 회로는 리프레쉬 동작을 삭제할 수 있다.
또한 본 발명의 일 실시예에 따른 페이지 버퍼 회로는 다이나믹 래치에 대한 리프레쉬 동작을 삭제하므로 반도체 메모리 장치의 동작 속도를 개선하는 효과를 창출한다. 본 발명의 실시예에 따른 페이지 버퍼 회로는 서브 래치 값을 보전하기 위한 리프레쉬 동작을 삭제할 수 있으므로, 리프레쉬 동작에 따른 동작 시간을 감소시킬 수 있다. 이에 따라 본 발명의 실시예에 따른 페이지 버퍼 회로를 포함하는 반도체 메모리 장치의 동작 속도는 개선될 수 있다.
또한 본 발명의 실시예에 따른 페이지 버퍼 회로는 커패시터 트랜지스터에 대한 필요를 삭제하므로 반도체 메모리 장치의 필요 면적을 감소시킬 수 있는 효과를 창출한다. 본 발명의 실시예에 따른 페이지 버퍼 회로는 상기 저장노드(ns, ns1, ns2)의 전압 레벨이 보다 오래 유지되므로 종래 기술에 따른 페이지 버퍼 회로가 포함하는 상기 저장 노드(ns)의 전압을 유지하기 위한 커패시터 트랜지스터에 대한 필요를 삭제할 수 있다. 위에서 언급한 것처럼, 상기 커패시터 트랜지스터는 다른 소자에 비해 면적을 크게 차지하는 소자이므로, 본 발명의 실시예에 따른 페이지 버퍼 회로는 다이나믹 래치의 필요 면적을 감소시킬 수 있는 효과를 창출한다.
또한 본 발명의 실시예에 따른 페이지 버퍼 회로는 다이나믹 래치에 대한 리프레쉬 동작을 삭제하므로 보다 많은 서브 래치로서 다이나믹 래치를 사용할 수 있도록 한다. 이에 따라 반도체 메모리 장치의 필요 면적을 감소시킬 수 있는 효과를 창출한다.
위에서 언급한 것처럼, 종래 기술에 따른 페이지 버퍼 회로는 서브 래치부(20)를 다이나믹 래치로서 구성할 경우 리프레쉬 동작을 추가로 수행하여 동작 속도가 제한될 수 있으므로, 상기 서브 래치부(20)로서 다이나믹 래치를 사용하는 데에 한계가 있다. 일반적으로 MLC 및 TLC 방식과 같이 복수 개의 서브 래치부(20)를 포함하는 반도체 메모리 장치는 하나 이하의 서브 래치부(20)로서 다이나믹 래치를 사용하도록 구성될 수 있다. 하지만, 본 발명의 실시예에 따른 페이지 버퍼 회로는 리프레쉬 동작을 수행할 필요가 없으므로 보다 많은 서브 래치부(20)를 다이나믹 래치로 구성할 수 있다. 위에서 언급한 것처럼, 다이나믹 래치 회로는 일반 래치 회로보다 적은 면적을 차지하므로 본 발명의 실시예에 따른 페이지 버퍼 회로는 반도체 메모리 장치의 필요 면적을 감소시키는 효과를 창출한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 메인 래치부 20: 서브 래치부
21: 제 1 서브 래치부 22: 제 2 서브 래치부
100/100-1: 전압 결정부

Claims (20)

  1. 서브 래치 출력 신호에 따라 메인 래치 값을 달리하고, 상기 메인 래치 값을 제 1 노드로 출력하는 메인 래치부;
    저장 인에이블 신호에 응답하여 제 2 노드의 전압을 서브 래치 값으로서 래치하고,
    출력 인에이블 신호가 활성화되면 상기 서브 래치 값에 따라 상기 서브 래치 출력 신호를 생성하는 서브 래치부; 및
    상기 제 1 노드 및 상기 제 2 노드 사이에 연결되고, 상기 저장 인에이블 신호에 응답하여 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 연결 또는 차단하고 상기 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압 레벨을 결정하는 전압 결정부를 포함하는 페이지 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 전압 결정부는
    상기 저장 인에이블 신호에 따라 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 연결 또는 차단하는 스위치 수단; 및
    상기 저장 인에이블 신호에 따라 상기 제 2 노드를 소정 레벨로 차지하는 구동 수단을 포함하는 페이지 버퍼 회로.
  3. 제 2 항에 있어서,
    상기 전압 결정부는
    상기 저장 인에이블 신호가 활성화되면 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 연결하고,
    상기 저장 인에이블 신호가 비활성화되면 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 차단하고 상기 제 2 노드의 전압을 상기 소정 레벨로 고정하는 페이지 버퍼 회로.
  4. 제 3 항에 있어서,
    상기 소정 레벨은 논리적으로 하이 레벨인 페이지 버퍼 회로.
  5. 제 1 항에 있어서,
    상기 서브 래치부는
    상기 저장 인에이블 신호에 응답하여 제 2 노드 및 저장 노드를 전기적으로 연결하는 스위치 수단; 및
    상기 출력 인에이블 신호 및 상기 저장 노드의 전압 레벨에 따라 상기 서브 래치 출력 신호를 생성하는 출력 수단을 포함하는 페이지 버퍼 회로.
  6. 서브 래치 출력 신호에 따라 메인 래치 값을 달리하고, 상기 메인 래치 값을 제 1 노드로 출력하는 메인 래치부;
    제 1 저장 인에이블 신호에 응답하여 제 2 노드의 전압을 제 1 서브 래치 값으로서 래치하고, 제 1 출력 인에이블 신호가 활성화되면 상기 제 1 서브 래치 값에 따라 상기 서브 래치 출력 신호를 생성하는 제 1 서브 래치부;
    제 2 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압을 제 2 서브 래치 값으로서 래치하고, 제 2 출력 인에이블 신호가 활성화되면 상기 제 2 서브 래치 값에 따라 상기 서브 래치 출력 신호를 생성하는 제 2 서브 래치부; 및
    상기 제 1 노드 및 상기 제 2 노드 사이에 연결되고, 상기 제 1 저장 인에이블 신호 및 제 2 저장 인에이블 신호에 응답하여 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 연결 또는 차단하고 상기 제 1 저장 인에이블 신호 및 상기 제 2 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압 레벨을 결정하는 전압 결정부를 포함하는 페이지 버퍼 회로.
  7. 제 6 항에 있어서,
    상기 전압 결정부는
    상기 제 1 저장 인에이블 신호 및 제 2 저장 인에이블 신호에 따라 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 연결 또는 차단하는 스위치 수단; 및
    상기 제 1 저장 인에이블 신호 및 제 2 저장 인에이블 신호에 따라 상기 제 2 노드를 하이 레벨로 차지하는 구동 수단을 포함하는 페이지 버퍼 회로.
  8. 제 7 항에 있어서,
    상기 전압 결정부는
    상기 제 1 저장 인에이블 신호 또는 제 2 저장 인에이블 신호가 활성화되면 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 연결하고, 상기 제 1 저장 인에이블 신호 및 제 2 저장 인에이블 신호가 모두 비활성화되면 상기 제 1 노드 및 상기 제 2 노드를 전기적으로 차단하고 상기 제 2 노드의 전압을 소정 레벨로 고정하는 페이지 버퍼 회로.
  9. 제 9 항에 있어서,
    상기 소정 레벨은 논리적으로 하이 레벨인 페이지 버퍼 회로.
  10. 제 6 항에 있어서,
    상기 제 1 서브 래치부는
    상기 제 1 저장 인에이블 신호에 응답하여 제 2 노드 및 제 1 저장 노드를 전기적으로 연결하는 스위치 수단; 및
    상기 제 1 출력 인에이블 신호 및 상기 제 1 저장 노드의 전압 레벨에 따라 상기 서브 래치 출력 신호를 생성하는 출력 수단을 포함하는 페이지 버퍼 회로.
  11. 제 6 항에 있어서,
    상기 제 2 서브 래치부는
    상기 제 2 저장 인에이블 신호에 응답하여 제 2 노드 및 제 2 저장 노드를 전기적으로 연결하는 스위치 수단; 및
    상기 제 2 출력 인에이블 신호 및 상기 제 2 저장 노드의 전압 레벨에 따라 상기 서브 래치 출력 신호를 생성하는 출력 수단을 포함하는 페이지 버퍼 회로.
  12. 메인 래치 값을 갖는 메인 래치부;
    저장 인에이블 신호에 응답하여, 상기 메인 래치 값 또는 하이 레벨을 제 2 노드에 전달하는 전압 결정부; 및
    상기 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압을 서브 래치 값으로서 래치하는 서브 래치부를 포함하는 페이지 버퍼 회로.
  13. 제 12 항에 있어서,
    상기 전압 결정부는
    상기 저장 인에이블 신호가 활성화되면 상기 메인 래치 값을 상기 제 2 노드로 전달하는 스위치 수단; 및
    상기 저장 인에이블 신호가 비활성화되면 상기 제 2 노드를 하이 레벨로 차지하는 구동 수단을 포함하는 페이지 버퍼 회로.
  14. 제 12 항에 있어서,
    상기 서브 래치부는 출력 인에이블 신호가 활성화되면 상기 서브 래치 값에 따라 상기 서브 래치 출력 신호를 생성하는 동작을 더 수행하고,
    상기 메인 래치부는 상기 서브 래치 출력 신호에 따라 메인 래치 값을 달리하는 페이지 버퍼 회로.
  15. 제 14 항에 있어서,
    상기 서브 래치부는
    상기 저장 인에이블 신호에 응답하여 상기 제 2 노드 및 저장 노드를 전기적으로 연결하는 스위치 수단; 및
    상기 출력 인에이블 신호 및 상기 저장 노드의 전압 레벨에 따라 상기 서브 래치 출력 신호를 생성하는 출력 수단을 포함하는 페이지 버퍼 회로.
  16. 메인 래치 값을 갖는 메인 래치부;
    제 1 저장 인에이블 신호 및 제 2 저장 인에이블 신호에 응답하여 상기 메인 래치 값 또는 하이 레벨을 제 2 노드에 전달하는 전압 결정부;
    상기 제 1 저장 인에이블 신호에 응답하여 제 2 노드의 전압을 제 1 서브 래치 값으로서 래치하는 제 1 서브 래치부; 및
    상기 제 2 저장 인에이블 신호에 응답하여 상기 제 2 노드의 전압을 제 2 서브 래치 값으로서 래치하는 제 2 서브 래치부를 포함하는 페이지 버퍼 회로.
  17. 제 16 항에 있어서,
    상기 전압 결정부는 상기 제 1 저장 인에이블 신호 또는 상기 제 2 저장 인에이블 신호가 활성화되면 상기 메인 래치 값을 상기 제 2 노드로 전달하는 스위치 수단; 및
    상기 제 1 저장 인에이블 신호 및 상기 제 2 저장 인에이블 신호 중 하나 이상이 비활성화되면 상기 제 2 노드를 하이 레벨로 차지하는 구동 수단을 포함하는 페이지 버퍼 회로.
  18. 제 16 항에 있어서,
    상기 제 1 서브 래치부는 제 1 출력 인에이블 신호가 활성화되면 상기 제 1 서브 래치 값에 따라 상기 제 1 서브 래치 출력 신호를 생성하는 동작을 더 수행하고,
    상기 제 2 서브 래치부는 제 2 출력 인에이블 신호가 활성화되면 상기 제 2 서브 래치 값에 따라 상기 제 2 서브 래치 출력 신호를 생성하는 동작을 더 수행하고,
    상기 메인 래치부는 상기 제 1 서브 래치 출력 신호 및 상기 제 2 서브 래치 신호에 따라 상기 메인 래치 값을 달리하는 페이지 버퍼 회로.
  19. 제 18 항에 있어서,
    상기 제 1 서브 래치부는
    상기 제 1 저장 인에이블 신호에 응답하여 상기 제 2 노드 및 저장 노드를 전기적으로 연결하는 스위치 수단; 및
    상기 제 1 출력 인에이블 신호 및 상기 저장 노드의 전압 레벨에 따라 상기 제 1 서브 래치 출력 신호를 생성하는 출력 수단을 포함하는 페이지 버퍼 회로.
  20. 제 18 항에 있어서,
    상기 제 2 서브 래치부는
    상기 제 2 저장 인에이블 신호에 응답하여 상기 제 2 노드 및 저장 노드를 전기적으로 연결하는 스위치 수단; 및
    상기 제 2 출력 인에이블 신호 및 상기 저장 노드의 전압 레벨에 따라 상기 제 2 서브 래치 출력 신호를 생성하는 출력 수단을 포함하는 페이지 버퍼 회로.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
JP6645940B2 (ja) * 2016-09-20 2020-02-14 キオクシア株式会社 不揮発性半導体記憶装置
KR20200136750A (ko) * 2019-05-28 2020-12-08 삼성전자주식회사 페이지 버퍼 및 이를 포함하는 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5612632A (en) * 1994-11-29 1997-03-18 Texas Instruments Incorporated High speed flip-flop for gate array
KR100514415B1 (ko) * 2003-01-22 2005-09-09 주식회사 하이닉스반도체 낸드 플래시 메모리의 페이지 버퍼
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
KR100672148B1 (ko) * 2005-02-17 2007-01-19 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 페이지 버퍼 동작 방법
US7813170B2 (en) 2005-11-11 2010-10-12 Kabushiki Kaisha Toshiba Semiconductor memory device capable of memorizing multivalued data
JP4796841B2 (ja) * 2005-12-28 2011-10-19 株式会社日立産機システム 電力変換装置、及びその制御方法
KR100773400B1 (ko) * 2006-10-26 2007-11-05 삼성전자주식회사 멀티 비트 플래시 메모리 장치
US8014208B1 (en) * 2009-01-22 2011-09-06 Micron Technology, Inc. Erase verification for flash memory
KR20120122595A (ko) * 2011-04-29 2012-11-07 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그의 리프레쉬 방법

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