TWI410971B - 靜態隨機存取記憶體 - Google Patents
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Description
本發明係關於一靜態隨機存取記憶體，尤指一具有廣泛操作電壓範圍，可於低電壓操作的高密度和高速存取的靜態隨機存取記憶體。
請參考第1圖。第1圖所示係傳統的靜態隨機存取記憶體單元(Static Random Access Memory Cell)10的示意圖。靜態隨機存取記憶體包含靜態隨機存取記憶體單元10及感測放大器(Sense Amplifier,第一圖未繪出)，傳統的靜態隨機存取記憶體單元有六個場效電晶體，亦即所謂的6-T靜態隨機存取記憶體，當讀取靜態隨機存取記憶體單元10之邏輯值(待讀取位元)時，第一位元線12以及第二位元線16上的電壓準位均會被充電至高電壓準位。接者，字元線14的電壓準位會被提升至高電壓準位以導通場效電晶體Me、Mf。接著，靜態隨機存取記憶體的感測放大器就會依據第一位元線12以及第二位元線16上的電壓準位來判斷儲存於閂鎖電路11內的邏輯值，其中閂鎖電路11係由兩個反相器11a、11b所構成。
另一方面，當邏輯值(待寫入位元)被寫入靜態隨機存取記憶體單元10時，字元線14的電壓準位會被提升至一高電壓準位以導通場效電晶體Me、Mf。接著，第一位元線12上的電壓準位會被充電至高電壓準位以及第二位元線16上的電壓準位會被放電至低電壓準位(若待寫入位元為邏輯1)，或第一位元線12上的電壓準位會被放電至低電壓準位以及第二位元線16上的電壓準位會被充電至高電壓準位(若待寫入位元為邏輯0)。如此，邏輯值(待寫入位元)就藉由出現在第一位元線12以及第二位元線16上互補的電壓準位而被寫入閂鎖電路11內。
但在讀取的過程中，由於對應於閂鎖電路11的0邏輯值端的位元線會被儲存於閂鎖電路11內的0邏輯值放電至低電位，因此此位元線上的電荷就會灌進該閂鎖電路的0邏輯值端，且因開關電晶體(Me或Mf)和閂鎖電路11內N-型場效電晶體的分壓效應，在閂鎖電路11內的0邏輯值端形成一干擾電位(Dirturb Voltage)。如干擾電位過大，則可能改變儲存在該閂鎖電路內的邏輯值。如此一來，該控制單元就可能讀取到一錯誤的邏輯值，亦即所謂的讀取干擾現象(Read-Select-Disturb)。
另外，在讀取或寫入的過程中，當字元線14的電壓準位被提升至高電壓準位時，耦接於字元線14上的每一個靜態隨機存取記憶體內的開關電晶體均會被導通，因此就會造成字元線14上未耦接於第一位元線12以及第二位元線16的該靜態隨機存取記憶體出現相當於讀取干擾的干擾現象而可能改變儲存於其閂鎖電路內的邏輯值，亦即所謂的半選干擾現象(Half-Select-Disturb)。此半選干擾現象在讀取或寫入時均會產生，分別稱為讀取半選干擾現象(Read Half-Select-Disturb)及寫入半選干擾現象(Write Half-Select-Disturb)。
此外，由於傳統靜態隨機存取記憶體的資料寫入和資料讀取均係透過同樣的開關電晶體(如第1圖場效電晶體Me、Mf)，因此一般傳統的靜態隨機存取記憶體必須在資料儲存的穩定度與資料寫入的速度兩者之中犧牲其中一個特性，而無法兩者兼具。而且，隨著製程的演進，靜態隨機存取記憶體的電源電壓也會越來越低。當存取使用低壓製程的靜態隨機存取記憶體時，場效電晶體的臨界電壓(Threshold Voltage,VT
)的偏移亦會影響內部閂鎖電路所儲存的邏輯值的穩定度。因此，如何同時增加靜態隨機存取記憶體的資料寫入速度並提高其資料儲存的穩定度已成為記憶體領域急需解決的問題。
因此，本發明之一目的在於提供一具有廣泛操作電壓範圍，可於低電壓操作的高密度和高速存取的靜態隨機存取記憶體。
依據本發明之一第一實施例，其係提供一種靜態隨機存取記憶體，其包含有一閂鎖電路、一第一開關電路、一第二開關電路、一第三開關電路以及一感測放大器。該閂鎖電路具有一第一存取端和一第二存取端。該第一開關電路具有一第一位元傳送端耦接於該第一存取端，一第一控制端耦接於一第一寫入字元線，和一第二位元傳送端。該第二開關電路具有一第三位元傳送端耦接於該第二存取端，一第二控制端耦接於一第二寫入字元線，和一第四位元傳送端耦接於該第二位元傳送端。該第三開關電路具有一第五位元傳送端耦接於該第四位元傳送端，一第三控制端點耦接於一字元線，和一第六位元傳送端耦接於一位元線。該感測放大器耦接於該位元線，用以判斷藉由該位元線所傳遞之位元值，其中該第一開關的該第一控制端上的一第一控制訊號及該第二開關的該第二控制端上的一第二控制訊號係以欄為基準，該第一控制訊號以及該第二控制訊號係用以分別控制沿著該位元線的第一開關及第二開關，該第三開關的該第三控制端上的一第三控制訊號係以列為基準，該第三控制訊號係用以控制沿著該字元線的該第三開關，以及當該靜態隨機存取記憶體處於一資料寫入模式時，該第一控制訊號以及該第二控制訊號係分別控制該第一開關電路以及該第二開關電路不同時導通。
依據本發明之一第二實施例，其係提供一種靜態隨機存取記憶體，其包含一閂鎖電路、一第一開關電路、一第二開關電路、一第三開關電路以及一第四開關電路。該閂鎖電路具有一第一存取端和一第二存取端。該第一開關電路具有一第一位元傳送端耦接於該閂鎖電路之該第一存取端，一第一控制端耦接於一第一寫入字元線，和一第二位元傳送端。該第二開關電路具有一第三位元傳送端耦接於該閂鎖電路之該第二存取端，一第二控制端耦接於一第二寫入字元線，和一第四位元傳送端耦接於該第二位元傳送端。該第三開關電路具有一第五位元傳送端耦接於該第四位元傳送端，一第三控制端點耦接於一字元線，和一第六位元傳送端耦接於一位元線。該第四開關電路具有一控制端點耦接於該第一開關電路之該第一位元傳送端，一第一端點耦接於該第三開關電路之該第五位元傳送端，以及一第二端點耦接於一參考電位；其中該第一開關的該第一控制端上的一第一控制訊號及該第二開關的該第二控制端上的一第二控制訊號係以欄為基準，該第一控制訊號以及該第二控制訊號係用以分別控制沿著該位元線的第一開關及第二開關，該其第三開關的該第三控制端上的一第三控制訊號係以列為基準，該第三控制訊號係用以控制沿著該字元線的該第三開關，以及當該靜態隨機存取記憶體處於一資料讀出模式時，該第一控制訊號不導通該第一開關電路以及該第二控制訊號不導通該第二開關電路。
依據本發明之一第三實施例，其係提供一種靜態隨機存取記憶體，其包含一閂鎖電路、一第一開關電路、一第二開關電路、一第三開關電路以及一第四開關電路。該閂鎖電路具有一第一存取端和一第二存取端。該第一開關電路具有一第一位元傳送端耦接於該閂鎖電路之該第一存取端，一第一控制端耦接於一第一寫入字元線，和一第二位元傳送端。該第二開關電路具有一第三位元傳送耦接於該閂鎖電路之該第二存取端，一第二控制端耦接於一第二寫入字元線，和一第四位元傳送端耦接於該第二位元傳送端。該第三開關電路具有一第五位元傳送端耦接於該第四位元傳送端，一第三控制端點耦接於一字元線，和一第六位元傳送端耦接於一位元線。該第四開關電路具有一控制端點耦接於該第一開關電路之該第一位元傳送端，一第一端點耦接於該第三開關電路之該第五位元傳送端，以及一第二端點耦接於一參考電位；其中該第一開關的該第一控制端上的一第一控制訊號及該第二開關的該第二控制端上的一第二控制訊號係以欄為基準，該第一控制訊號以及該第二控制訊號係用以分別控制沿著該位元線的第一開關及第二開關，該第三開關的該第三控制端上的一第三控制訊號係以列為基準，該第三控制訊號係用以控制沿著該字元線的該第三開關，以及當該靜態隨機存取記憶體處於一待機模式時，該位元線與該參考電位係處於同一邏輯準位，該字元線不導通該第三開關電路，該第一控制訊號不導通該第一開關電路以及該第二控制訊號不導通該第二開關電路。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請參考第2圖。第2圖所示係本發明一靜態隨機存取記憶體100之一實施例示意圖。靜態隨機存取記憶體100包含有一閂鎖電路102、一第一開關電路104、一第二開關電路106、一第三開關電路108、一第四開關電路110以及一感測放大器(未繪示於第2圖中)。閂鎖電路102係用來儲存一位元資料(亦即邏輯1或邏輯0)。在本實施例中，閂鎖電路102包含有四個場效電晶體M1-M4，其中場效電晶體M1、M3構成一第一反相器，場效電晶體M2、M4構成一第二反相器，該第一反相器與該第二反相器係以一正廻授的方式連接以構成一閂鎖電路(Latch)，亦即該第一反相器之一輸出端N1(亦即該閂鎖電路之一第一存取端)係耦接於該第二反相器之一輸入端，該第二反相器之一輸出端N2(亦即該閂鎖電路之一第二存取端)係耦接於該第一反相器之一輸入端。此外，閂鎖電路102係操作於一電源電壓VCS和一接地電壓VSS之間。第一開關電路104具有一第一端點(亦即第一開關電路104之一位元傳送端)耦接於閂鎖電路102之輸出端N1，一第二端點N3(亦即第一開關電路104之另一位元傳送端)，以及一控制端點N4用以接收一第一控制訊號WWLB。第二開關電路106具有一第一端點(亦即第二開關電路106之一位元傳送端)耦接於閂鎖電路102之輸出端N2，一第二端點(亦即第二開關電路106之另一位元傳送端)耦接於第一開關電路104之第二端點N3，以及一控制端點N5耦接於一第二控制訊號WWL。第三開關電路108具有一第一端點(亦即第三開關電路108之一位元傳送端)耦接於第一開關電路之第二端點N3，一第二端點N6(亦即第三開關電路108之另一位元傳送端)耦接於一位元線112，以及一控制端點N7耦接於一字元線114。第四開關電路110具有一控制端點耦接於閂鎖電路102之輸出端N1，一第一端點耦接於第三開關電路108之該第一端點N3，以及一第二端點N8耦接於一參考電位VVSS，其中第一開關電路104的第一控制訊號WWLB及第二開關電路106的第二控制訊號WWL係以欄為基準(Column Based)，用以控制沿著位元線112的第一開關電路104及第二開關電路106；以及第三開關電路108的控制端點N7(耦接於字元線114)係以列為基準(Row Based)，用以控制沿著字元線114的第三開關電路108。此外，該感測放大器係耦接於位元線112，用以判斷藉由位元線112所傳遞之位元值。
依據本發明之實施例靜態隨機存取記憶體100，第一開關電路104、第二開關電路106、第三開關電路108以及第四開關電路110均係以N型場效電晶體來加以實作，其耦接關系已繪示於第2圖中，在此不另加贅述。由於靜態隨機存取記憶體100包含有八個場效電晶體，因此靜態隨機存取記憶體100可以係一8-T靜態隨機存取記憶體單元。此外，當靜態隨機存取記憶體100處於一資料寫入模式時，第一控制訊號WWLB以及第二控制訊號WWL係分別控制第一開關電路104以及第二開關電路106不同時導通。更進一步來說，當靜態隨機存取記憶體100處於該資料寫入模式時，第一控制訊號WWLB以及第二控制訊號WWL係依據待寫入閂鎖電路102之一位元資料來分別控制第一開關電路104以及第二開關電路106之導通與否。也就是說，當待寫入閂鎖電路102之該位元資料係對應一第一邏輯準位時，位元線112係處於異於該第一邏輯準位之一第二邏輯準位，字元線114導通第三開關電路108，第一控制訊號WWLB不導通第一開關電路104以及第二控制訊號WWL導通第二開關電路106；以及當待寫入閂鎖電路102之該位元資料係對應該第二邏輯準位時，位元線112係處於該第二邏輯準位，字元線114導通第三開關電路108，第一控制訊號WWLB導通第一開關電路104以及第二控制訊號WWL不導通第二開關電路106。
另一方面，當靜態隨機存取記憶體100處於一資料讀出模式時，位元線112係處於該第一邏輯準位，參考電位VVSS係處於異於該第一邏輯準位之該第二邏輯準位，字元線114導通第三開關電路108，第一控制訊號WWLB不導通第一開關電路104以及第二控制訊號WWL不導通第二開關電路106。當靜態隨機存取記憶體100處於一待機模式時，位元線112與參考電位VVSS係對應同一邏輯準位，字元線112不導通第三開關電路108，第一控制訊號WWLB不導通第一開關電路104以及第二控制訊號WWL不導通第二開關電路106。
請參考第3圖。第3圖係本發明實施例靜態隨機存取記憶體100處於該資料讀出模式時的一示意圖。當靜態隨機存取記憶體100處於該資料讀出模式時，第一控制訊號WWLB以及第二控制訊號WWL的電壓準位均會係一低電壓準位VL以分別將第一開關電路104以及第二開關電路106關閉。接著，位元線112上的電壓準位會先被充電至一高電壓準位VH，亦即該第一邏輯準位係高電壓準位VH，以及參考電位VVSS係低電壓準位VL。接著，字元線114上的電壓準位會被充電至高電壓準位VH以導通第三開關電路108。當第三開關電路108被導通時，位元線112上的電壓準位就會依據閂鎖電路102內所儲存的位元資料而被放電至大致上接近參考電位VVSS，亦即低電壓準位VL，或大致上維持在高電壓準位VH。更進一步來說，在本實施例中，當閂鎖電路102內所儲存的位元資料係邏輯0時，則輸出端N1上的電壓準位會係高電壓準位VH，因此第四開關電路110就會被高電壓準位VH所導通。如此一來，位元線112上的電荷就會通過第三開關電路108以及第四開關電路110而被放電至第四開關電路110的第二端點N8，進而使得位元線112上的電壓準位降為低電壓準位VL。反之，當閂鎖電路102內所儲存的位元資料係邏輯1時，則輸出端N1上的電壓準位會係低電壓準位VL，因此第四開關電路110就不會被導通。如此一來，位元線112上的電荷就不會被放電至第四開關電路110的第二端點N8，進而使得位元線112上的電壓準位能大致上維持在高電壓準位VH。因此，當靜態隨機存取記憶體100處於該資料讀出模式時，靜態隨機存取記憶體100的一感測單元(例如本實施例的該感測放大器)就可以依據位元線112上的電壓準位來判斷儲存在閂鎖電路102內的位元資料。
請注意，當靜態隨機存取記憶體100處於該資料讀出模式時，由於第一開關電路104以及第二開關電路106均係處於不導通的狀態，因此位元線112上的電荷並不會影像到儲存在閂鎖電路102內的位元資料。換句話說，本發明實施例克服了傳統靜態隨機存取記憶體10所面臨的讀取干擾現象(Read-Select-Disturb)。同理，當靜態隨機存取記憶體100處於該資料讀出模式時，對於耦接於同一條字元線114上的一特定靜態隨機存取記憶體而言，其對應的第三開關電路亦會同時被導通。然而，由於該特定靜態隨機存取記憶體內對應的該第一開關電路以及該第二開關電路係處於不導通的狀態，因此該特定靜態隨機存取記憶體的一特定位元線上的電荷不會影響到該特定靜態隨機存取記憶體內的一特定閂鎖電路所儲存的位元資料。換句話說，本發明實施例亦克服了傳統靜態隨機存取記憶體10所面臨的讀取半選干擾現象(Read Half-Select-Disturb)。
請參考第4圖。第4圖係本發明實施例靜態隨機存取記憶體100於該資料寫入模式時將邏輯0寫入閂鎖電路102的一示意圖。在本實施例中，當靜態隨機存取記憶體100要將該資料位元為邏輯0寫入閂鎖電路102時，靜態隨機存取記憶體100的一控制單元會將位元線112上的電壓準位先充電至高電壓準位VH，以及將參考電位VVSS設定為低電壓準位VL。接著，該控制單元會將第一控制訊號WWLB的電壓準位設定為低電壓準位VL以關閉第一開關電路104，以及將第二控制訊號WWL的電壓準位設定為高電壓準位VH以導通第二開關電路106。同時，字元線114上的電壓準位會被充電至高電壓準位VH以導通第三開關電路108。接著，靜態隨機存取記憶體100的位元線112上的電壓準位就會被放電至低電壓準位VL。此時，由於第二開關電路106以及第三開關電路108係處於導通的狀態，因此閂鎖電路102的輸出端N2上的電荷就會被放電至位元線112的低電壓準位VL，而使得輸出端N2上的電壓準位為低電壓準位VL(亦即該閂鎖電路的資料Q)，而閂鎖電路102的輸出端N1上的電壓準位則會係對應的高電壓準位VH(亦即該閂鎖電路的資料QB)。如此一來，邏輯0就被寫入閂鎖電路102內了。
反之，第5圖則係本發明實施例靜態隨機存取記憶體100於該資料寫入模式時將邏輯1寫入閂鎖電路102的一示意圖。在本實施例中，當靜態隨機存取記憶體100要將該資料位元為邏輯1寫入閂鎖電路102時，靜態隨機存取記憶體100的該控制單元亦會將位元線112上的電壓準位先充電至高電壓準位VH，以及將參考電位VVSS設定為低電壓準位VL。接著，該控制單元會將第一控制訊號WWLB的電壓準位設定為高電壓準位VH以導通第一開關電路104，以及將第二控制訊號WWL的電壓準位設定為低電壓準位VL以關閉第二開關電路106。同時，字元線114上的電壓準位會被充電至高電壓準位VH以導通第三開關電路108。接著，靜態隨機存取記憶體100的位元線112上的電壓準位就會被放電至低電壓準位VL。此時，由於第一開關電路104以及第三開關電路108係處於導通的狀態，因此閂鎖電路102的輸出端N1上的電荷就會被放電至位元線112而使得輸出端N1上的電壓準位為低電壓準位VL(亦即該閂鎖電路的資料QB)，而閂鎖電路102的輸出端N2上的電壓準位則會係對應的高電壓準位VH(亦即該閂鎖電路的資料Q)。如此一來，邏輯1就被寫入閂鎖電路102內了。
從第4圖以及第5圖可以得知，為了將該資料位元的邏輯值正確地寫入閂鎖電路102，該控制單元會依據該資料位元的邏輯值來決定導通第一開關電路104以及第二開關電路106中的一個開關電路，並關閉第一開關電路104以及第二開關電路106中的另一個開關電路。此外，無論待寫入閂鎖電路102的該資料位元係邏輯0或邏輯1，在將該資料位元寫入閂鎖電路102時，靜態隨機存取記憶體100的位元線112上的電壓準位都會處於低電壓準位VL，以經過N-型開關電晶體(Pass Transistor)對閂鎖電路102內的電荷進行放電的操作。因此，靜態隨機存取記憶體100的閂鎖電路102在寫入邏輯0以及邏輯1時都會具有相同的高效率。換句話說，靜態隨機存取記憶體100可以提高將該資料位元寫入閂鎖電路102的速率。此外，由於靜態隨機存取記憶體100在寫入邏輯1時並不係對閂鎖電路102進行充電來改變閂鎖電路102所儲存的邏輯值，因此靜態隨機存取記憶體100可操作在較低的位元線電壓。另一方面，相較於傳統的靜態隨機存取記憶體10，本實施例靜態隨機存取記憶體100僅利用一個外部的開關電路(亦即第三開關電路108)來連接兩個內部的開關電路(亦即第一開關電路104以及第二開關電路106)，以及僅利用一條位元線112來寫入/讀取閂鎖電路102內的該資料位元的邏輯值，因此靜態隨機存取記憶體100所佔用的面積會大幅地減小，以使得由靜態隨機存取記憶體100所組成的一靜態隨機存取記憶體具有高密度的特性。
請注意並參考第4圖及第5圖，當靜態隨機存取記憶體100處於該資料寫入模式時，由於第一開關電路104以及第二開關電路106的控制訊號(WWLB、WWL)均係以欄為基準(Column Based)，而第三開關電路108的控制端點N7(耦接於字元線114)係以列為基準(Row Based)。因此只有被選取的閂鎖電路(位於被選取的列和被選取的欄的交會點)，其第三開關電路108被導通以及第一開關電路104與第二開關電路106其中之一被導通來進行寫入的動作。對於耦接於同一條字元線114上的其他半選閂鎖電路(Half-Select Cell)，其對應的第一開關電路及第二開關電路皆不導通。對於耦接於同一條位元線112上的其他半選閂鎖電路(Half-Select Cell)，其對應的第三開關電路不導通。因此該特定靜態隨機存取記憶體的一特定位元線上的電荷不會影響到該特定靜態隨機存取記憶體內半選閂鎖電路的一特定閂鎖電路所儲存的位元資料。換句話說，本發明實施例亦克服了傳統靜態隨機存取記憶體10所面臨的寫入半選干擾現象(Write Half-Select-Disturb)。
請參考第6圖。第6圖係本發明實施例靜態隨機存取記憶體100於該待機模式時的一示意圖。在本實施例中，當靜態隨機存取記憶體100處於該待機模式時，靜態隨機存取記憶體100的該控制單元會將位元線112上的電壓準位充電至高電壓準位VH，將字元線114上的電壓準位放電至低電壓準位VL以關閉第三開關電路108，以及將第一控制訊號WWLB以及第二控制訊號WWL的電壓準位設定為低電壓準位VL以分別關閉第一開關電路104以及第二開關電路106。此外，為了減少位元線112上的電荷的漏電現象，該控制單元會提升參考電位VVSS的電壓準位。舉例來說，當靜態隨機存取記憶體100處於該待機模式時，該控制單元會將參考電位VVSS的電壓準位設定為高電壓準位VH。如此一來，由於位元線112和第四開關電路110之第二端點N8之間會被一個開關電路(亦即第三開關電路108)所斷開，且位元線112上的電壓準位係大致上相等於第四開關電路110之第二端點N8的電壓準位，因此位元線112上的電荷就不會透過第四開關電路110而漏電至第四開關電路110之第二端點N8。
此外，為了更進一步改善靜態隨機存取記憶體100處於該待機模式時的漏電現象，在本發明之另一實施例靜態隨機存取記憶體200中另包含有一第五開關電路，如第7圖所示。第7圖係本發明一靜態隨機存取記憶體200之一第二實施例示意圖。靜態隨機存取記憶體200包含有一閂鎖電路202、一第一開關電路204、一第二開關電路206、一第三開關電路208、一第四開關電路210以及一第五開關電路212。閂鎖電路202係用來儲存一位元資料(亦即邏輯1或邏輯0)。相似於該第一實施例記憶體將置100，閂鎖電路202包含有四個場效電晶體M1’-M4’，其係以一正廻授的方式連接以構成一閂鎖電路(Latch)。此外，閂鎖電路202係操作於一電源電壓VCS’和一接地電壓VSS’之間。第一開關電路204具有一第一端點耦接於閂鎖電路202之輸出端N1’，一第二端點N3’，以及一控制端點N4’用以接收一第一控制訊號WWLB’。第二開關電路206具有一第一端點耦接於閂鎖電路202之輸出端N2’，一第二端點耦接於第一開關電路204之第二端點N3’，以及一控制端點N5’耦接於一第二控制訊號WWL’。第三開關電路208具有一第一端點耦接於第一開關電路之第二端點N3’，一第二端點N6’耦接於一位元線214，以及一控制端點N7’耦接於一字元線216。第四開關電路210具有一控制端點耦接於閂鎖電路202之輸出端N1’，一第一端點N8’，以及一第二端點N9’耦接於一參考電位VVSS’。第五開關電路212具有一第一端點耦接於第四開關電路210之第一端點N8’，一第二端點耦接於第三開關電路208之第一端點以及一控制端點耦接於字元線216(亦即N7’)，其中第一開關電路204的第一控制訊號WWLB’及第二開關電路206的第二控制訊號WWL’係以欄為基準(Column Based)，用以控制沿著位元線214的第一開關電路204及第二開關電路206；以及第三開關電路208的控制端點N7’(耦接於字元線216)係以列為基準(Row Based)，用以控制沿著字元線216的第三開關電路208。
依據本發明之實施例靜態隨機存取記憶體200，第一開關電路204、第二開關電路206、第三開關電路208、第四開關電路210以及第五開關電路212均係以N型場效電晶體來加以實作，其耦接關系已繪示於第7圖中，在此不另加贅述。由於靜態隨機存取記憶體200包含有九個場效電晶體，因此靜態隨機存取記憶體200可以係一9-T靜態隨機存取記憶體單元。相似於靜態隨機存取記憶體100，當靜態隨機存取記憶體200處於一資料寫入模式時，第一控制訊號WWLB’以及第二控制訊號WWL’係分別控制第一開關電路204以及第二開關電路206不同時導通。更進一步來說，當靜態隨機存取記憶體200處於該資料寫入模式時，第一控制訊號WWLB’以及第二控制訊號WVL’係依據待寫入閂鎖電路202之一位元資料來分別控制第一開關電路204以及第二開關電路206之導通與否。也就是說，當待寫入閂鎖電路202之該位元資料係對應一第一邏輯準位時，位元線214係處於異於該第一邏輯準位之一第二邏輯準位，字元線216導通第三開關電路208，第一控制訊號WWLB’不導通第一開關電路204以及第二控制訊號WWL’導通第二開關電路206；以及當待寫入閂鎖電路202之該位元資料係對應該第二邏輯準位時，位元線214係處於該第二邏輯準位，字元線216導通第三開關電路208，第一控制訊號WWLB’導通第一開關電路204以及第二控制訊號WWL’不導通第二開關電路206。
另一方面，當靜態隨機存取記憶體200處於一資料讀出模式時，位元線214係處於該第一邏輯準位，參考電位VVSS’係處於異於該第一邏輯準位之該第二邏輯準位，字元線216導通第三開關電路208及第五開關電路212，第一控制訊號WWLB’不導通第一開關電路204以及第二控制訊號WWL’不導通第二開關電路206。當靜態隨機存取記憶體200處於一待機模式時，位元線214與參考電位VVSS’係對應同一邏輯準位(第一邏輯準位)，字元線214不導通第三開關電路208以及第五開關電路212，第一控制訊號WWLB’不導通第一開關電路204以及第二控制訊號WWL’不導通第二開關電路206。
請注意，靜態隨機存取記憶體200和靜態隨機存取記憶體100係具相似的該資料讀出模式、該資料寫入模式以及該待機模式。換句話說，上述用來控制靜態隨機存取記憶體100以進行該資料位元讀出、該資料位元寫入以及該待機的操作方法均適用於靜態隨機存取記憶體200，因此在此不另加贅述。本段僅針對第五開關電路212的操作做進一步地描述。請參考第8圖。第8圖係本發明實施例靜態隨機存取記憶體200於該待機模式時的一示意圖。當靜態隨機存取記憶體200處於該待機模式時，靜態隨機存取記憶體200的一控制單元會將位元線214上的電壓準位充電至一高電壓準位VH’，將字元線216上的電壓準位放電至一低電壓準位VL’以關閉第三開關電路208以及第五開關電路212，以及將第一控制訊號WWLB’以及第二控制訊號WWL’的電壓準位設定為低電壓準位VL’以分別關閉第一開關電路204以及第二開關電路206。同時，該控制單元會提升參考電位VVSS’的電壓準位。舉例來說，當靜態隨機存取記憶體200處於該待機模式時，該控制單元會將參考電位VVSS’的電壓準位設定為高電壓準位VH’。如此一來，由於位元線214和第四開關電路210之第二端點N9’之間會被兩個開關電路(亦即第三開關電路208和第五開關電路212)所斷開，且位元線214上的電壓準位係大致上相等於第四開關電路210之第二端點N9’的電壓準位，因此位元線214上的電荷就不會透過第四開關電路210而漏電至第四開關電路210之第二端點N9’。
另一方面，本發明所揭露的實施例靜態隨機存取記憶體100以及靜態隨機存取記憶體200並不受限於操作於上述所揭露的該資料寫入模式、該資料讀出模式以及該待機模式。此領域具有通常知識者應可瞭解靜態隨機存取記憶體100以及靜態隨機存取記憶體200亦可以只執行上述所揭露的該資料寫入模式、該資料讀出模式以及該待機模式中的一個或兩個模式，此亦為本發明之範疇所在。
此外，請再次參考第3圖以及第9圖。第9圖係本發明另一實施例靜態隨機存取記憶體900處於該資料讀出模式時的一示意圖。相較於第3圖所示的實施例靜態隨機存取記憶體100，靜態隨機存取記憶體900係省略了靜態隨機存取記憶體100的第四開關電路110。為了方便起見，靜態隨機存取記憶體900內的元件和訊號的標號均相似於靜態隨機存取記憶體100內的元件和訊號的標號，然而此領域具有通常知識者應可瞭解靜態隨機存取記憶體900內的元件和訊號的電氣特性並不受限於靜態隨機存取記憶體900內的元件和訊號的電氣特性。更進一步來說，靜態隨機存取記憶體100的第四開關電路110對靜態隨機存取記憶體100來說是非必須的(optional)。換句話說，靜態隨機存取記憶體900亦可以包含有第四開關電路110，其操作相似於靜態隨機存取記憶體100的第四開關電路110。同理，靜態隨機存取記憶體900亦可以包含有第四開關電路210以及第五開關電路212，其操作相似於靜態隨機存取記憶體200的第四開關電路210以及第五開關電路212。
靜態隨機存取記憶體900處於該資料讀出模式時，第一控制訊號WWLB的電壓準位會係一低電壓準位VL以將第一開關電路104關閉，而第二控制訊號WWL的電壓準位會係一高電壓準位VH以導通第二開關電路106。接著，位元線112上的電壓準位會先被充電至高電壓準位VH，亦即該第一邏輯準位係高電壓準位VH。接著，字元線114上的電壓準位會被充電至高電壓準位VH以導通第三開關電路108。當第三開關電路108被導通時，位元線112上的電壓準位就會依據閂鎖電路102內所儲存的位元資料而被放電至大致上接近參考電位VVSS，亦即低電壓準位VL，或大致上維持在高電壓準位VH。更進一步來說，在本實施例中，當閂鎖電路102內所儲存的位元資料係邏輯0時，則輸出端N2上的電壓準位會係低電壓準位VL。如此一來，位元線112上的電荷就會通過第二開關電路106以及第三開關電路108而被放電至輸出端N2，進而使得位元線112上的電壓準位降為低電壓準位VL。反之，當閂鎖電路102內所儲存的位元資料係邏輯1時，則輸出端N2上的電壓準位會係高電壓準位VH。如此一來，位元線112上的電荷就不會被放電，進而使得位元線112上的電壓準位能大致上維持在高電壓準位VH。因此，當靜態隨機存取記憶體900處於該資料讀出模式時，靜態隨機存取記憶體900的一感測單元(例如本實施例的該感測放大器)就可以依據位元線112上的電壓準位來判斷儲存在閂鎖電路102內的位元資料。請注意，由於靜態隨機存取記憶體900處於該資料寫入模式和該待機模式時的操作係大致上相似於靜態隨機存取記憶體100的該資料寫入模式和該待機模式，故在此不另贅述。請注意靜態隨機存取記憶體900克服了傳統靜態隨機存取記憶體10所面臨的讀取半選干擾和寫入半選干擾現象。但由於資料讀出模式類似傳統靜態隨機存取記憶體10的讀出模式，故仍有讀取干擾現象。惟由於態隨機存取記憶體900係經由第二開關電路106以及第三開關電路108兩層開關來讀取，故其讀取干擾會較傳統靜態隨機存取記憶體10為小。
綜上所述，本發明所揭露的實施例靜態隨機存取記憶體100、靜態隨機存取記憶體200以及靜態隨機存取記憶體900可操作在較低的電源電壓VCS’，且克服了傳統靜態隨機存取記憶體10所面臨的讀取干擾現象以及讀取半選干擾和寫入半選干擾現象。此外，由於靜態隨機存取記憶體100、靜態隨機存取記憶體200以及靜態隨機存取記憶體900僅使用一個外部開關電路以及一條位元線，因此靜態隨機存取記憶體100、靜態隨機存取記憶體200以及靜態隨機存取記憶體900所佔用的面積會大幅地減小。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．靜態隨機存取記憶體單元
11、102、202．．．閂鎖電路
11a、11b．．．反相器
12、16、112、214．．．位元線
14、114、216．．．字元線
100、200、900．．．靜態隨機存取記憶體
104、106、108、110、204、206、208、210、212．．．開關電路
第1圖係一傳統的靜態隨機存取記憶體的一示意圖。
第2圖係本發明一靜態隨機存取記憶體之一實施例示意圖。
第3圖係本發明實施例該靜態隨機存取記憶體處於一資料讀出模式時的一示意圖。
第4圖係本發明實施例該靜態隨機存取記憶體於一資料寫入模式時將邏輯0寫入一閂鎖電路的一示意圖。
第5圖係本發明實施例該靜態隨機存取記憶體於該資料寫入模式時將邏輯1寫入該閂鎖電路的一示意圖。
第6圖係本發明實施例該靜態隨機存取記憶體於一待機模式時的一示意圖。
第7圖係本發明該靜態隨機存取記憶體之一第二實施例示意圖。
第8圖係本發明該第二實施例之該靜態隨機存取記憶體於該待機模式時的一示意圖。
第9圖係本發明一第三實施例之該靜態隨機存取記憶體處於該資料讀出模式時的一示意圖。
112．．．位元線
114．．．字元線
100．．．靜態隨機存取記憶體
102．．．閂鎖電路
104、106、108、110．．．開關電路
Claims (16)
- 一種靜態隨機存取記憶體(Static Random Access Memory)，包含有：一閂鎖電路，具有一第一存取端和一第二存取端；一第一開關電路，具有一第一位元傳送端耦接於該第一存取端，一第一控制端耦接於一第一寫入字元線，和一第二位元傳送端；一第二開關電路，具有一第三位元傳送端耦接於該第二存取端，一第二控制端耦接於一第二寫入字元線，和一第四位元傳送端耦接於該第二位元傳送端；一第三開關電路，具有一第五位元傳送端耦接於該第四位元傳送端，一第三控制端點耦接於一字元線，和一第六位元傳送端耦接於一位元線；以及一感測放大器，耦接於該位元線，用以判斷藉由該位元線所傳遞之位元值。
- 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該第一開關的該第一控制端上的一第一控制訊號及該第二開關的該第二控制端上的一第二控制訊號係以欄為基準(Column Based)，該第一控制訊號以及該第二控制訊號係用以分別控制沿著該位元線的第一開關及第二開關，該第三開關的該第三控制端上的一第三控制訊號係以列為基準(Row Based)，該第三控制訊號係用以控制沿著該字元線的該第三開關，以及當該靜態隨機存取記憶體處於一資料寫入模式時，該第一控制訊號以及該第二控制訊號係分別控制該第一開關電路以及該第二開關電路不同時導通。
- 如申請專利範圍第2項所述之靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於該資料寫入模式時，該第一控制訊號以及該第二控制訊號係依據待寫入該閂鎖電路之一位元資料來分別控制該第一開關電路以及該第二開關電路之導通與否。
- 如申請專利範圍第3項所述之靜態隨機存取記憶體，其中當待寫入該閂鎖電路之該位元資料係對應一第一邏輯準位時，該位元線係處於異於該第一邏輯準位之一第二邏輯準位，該字元線導通該第三開關電路，該第一控制訊號導通該第一開關電路以及該第二控制訊號不導通該第二開關電路；以及當待寫入該閂鎖電路之該位元資料係對應該第二邏輯準位時，該位元線係處於該第二邏輯準位，該字元線導通該第三開關電路，該第一控制訊號不導通該第一開關電路以及該第二控制訊號導通該第二開關電路。
- 如申請專利範圍第2項所述之靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於一資料讀出模式時，該字元線導通該第三開關電路，該第一控制訊號不導通該第一開關電路以及該第二控制訊號導通該第二開關電路。
- 如申請專利範圍第2項所述之靜態隨機存取記憶體，更包含有：一第四開關電路，具有一控制端點耦接於該第一開關電路之該第一位元傳送端，一第一端點耦接於該第三開關電路之該第五位元傳送端，以及一第二端點耦接於一參考電位。
- 如申請專利範圍第6項所述之靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於一資料讀出模式時，該位元線係處於一第一邏輯準位，該參考電位係處於異於該第一邏輯準位之一第二邏輯準位，該字元線導通該第三開關電路，該第一控制訊號不導通該第一開關電路以及該第二控制訊號不導通該第二開關電路。
- 如申請專利範圍第6項所述之靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於一待機模式時，該位元線與該參考電位係對應同一邏輯準位，該字元線不導通該第三開關電路，該第一控制訊號不導通該第一開關電路以及該第二控制訊號不導通該第二開關電路。
- 如申請專利範圍第6項所述之靜態隨機存取記憶體，更包含：一第五開關電路，具有一第一端點耦接於該第四開關電路之該第一端點，一第二端點耦接於該第三開關電路之該第五位元傳送端以及一控制端點耦接於該字元線。
- 如申請專利範圍第9項所述之靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於一資料讀出模式時，該位元線係處於一第一邏輯準位，該參考電位係對應異於該第一邏輯準位之一第二邏輯準位，該字元線導通該第三開關電路以及該第五開關電路，該第一控制訊號不導通該第一開關電路以及該第二控制訊號不導通該第二開關電路。
- 如申請專利範圍第9項所述之靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於一待機模式時，該位元線與該參考電位係處於同一邏輯準位，該字元線不導通該第三開關電路以及該第五開關電路，該第一控制訊號不導通該第一開關電路以及該第二控制訊號不導通該第二開關電路。
- 一種靜態隨機存取記憶體，包含有：一閂鎖電路，具有一第一存取端和一第二存取端；一第一開關電路，具有一第一位元傳送端耦接於該閂鎖電路之該第一存取端，一第一控制端耦接於一第一寫入字元線，和一第二位元傳送端；一第二開關電路，具有一第三位元傳送端耦接於該閂鎖電路之該第二存取端，一第二控制端耦接於一第二寫入字元線，和一第四位元傳送端耦接於該第二位元傳送端；一第三開關電路，具有一第五位元傳送端耦接於該第四位元傳送端，一第三控制端點耦接於一字元線，和一第六位元傳送端耦接於一位元線；以及一第四開關電路，具有一控制端點耦接於該第一開關電路之該第一位元傳送端，一第一端點耦接於該第三開關電路之該第五位元傳送端，以及一第二端點耦接於一參考電位；其中該第一開關的該第一控制端上的一第一控制訊號及該第二開關的該第二控制端上的一第二控制訊號係以欄為基準(Column Based)，該第一控制訊號以及該第二控制訊號係用以分別控制沿著該位元線的第一開關及第二開關，該其第三開關的該第三控制端上的一第三控制訊號係以列為基準(Row Based)，該第三控制訊號係用以控制沿著該字元線的該第三開關，以及當該靜態隨機存取記憶體處於一資料讀出模式時，該第一控制訊號不導通該第一開關電路以及該第二控制訊號不導通該第二開關電路。
- 如申請專利範圍第12項所述之靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於該資料讀出模式時，該位元線係處於一第一邏輯準位，該參考電位係處於異於該第一邏輯準位之一第二邏輯準位，以及該字元線導通該第三開關電路。
- 如申請專利範圍第12項所述之靜態隨機存取記憶體，其中當該靜態隨機存取記憶體處於一待機模式時，該位元線與該參考電位係對應同一邏輯準位，該字元線不導通該第三開關電路，該第一控制訊號不導通該第一開關電路以及該第二控制訊號不導通該第二開關電路。
- 一種靜態隨機存取記憶體，包含有：一閂鎖電路，具有一第一存取端和一第二存取端；一第一開關電路，具有一第一位元傳送端耦接於該閂鎖電路之該第一存取端，一第一控制端耦接於一第一寫入字元線，和一第二位元傳送端；一第二開關電路，具有一第三位元傳送耦接於該閂鎖電路之該第二存取端，一第二控制端耦接於一第二寫入字元線，和一第四位元傳送端耦接於該第二位元傳送端；一第三開關電路，具有一第五位元傳送端耦接於該第四位元傳送端，一第三控制端點耦接於一字元線，和一第六位元傳送端耦接於一位元線；以及一第四開關電路，具有一控制端點耦接於該第一開關電路之該第一位元傳送端，一第一端點耦接於該第三開關電路之該第五位元傳送端，以及一第二端點耦接於一參考電位；其中該第一開關的該第一控制端上的一第一控制訊號及該第二開關的該第二控制端上的一第二控制訊號係以欄為基準(Column Based)，該第一控制訊號以及該第二控制訊號係用以分別控制沿著該位元線的第一開關及第二開關，該第三開關的該第三控制端上的一第三控制訊號係以列為基準(Row Based)，該第三控制訊號係用以控制沿著該字元線的該第三開關，以及當該靜態隨機存取記憶體處於一待機模式時，該位元線與該參考電位係處於同一邏輯準位，該字元線不導通該第三開關電路，該第一控制訊號不導通該第一開關電路以及該第二控制訊號不導通該第二開關電路。
- 如申請專利範圍第15項所述之靜態隨機存取記憶體，另包含：一第五開關電路，具有一第一端點耦接於該第四開關電路之該第一端點，一第二端點耦接於該第三開關電路之該第五位元傳送端以及一控制端點耦接於該字元線；其中當該靜態隨機存取記憶體處於該待機模式時，該字元線不導通該第五開關電路。
Priority Applications (2)
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