JPH10320987A - 多値不揮発性半導体記憶装置 - Google Patents
多値不揮発性半導体記憶装置Info
- Publication number
- JPH10320987A JPH10320987A JP13239697A JP13239697A JPH10320987A JP H10320987 A JPH10320987 A JP H10320987A JP 13239697 A JP13239697 A JP 13239697A JP 13239697 A JP13239697 A JP 13239697A JP H10320987 A JPH10320987 A JP H10320987A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- latch circuit
- node
- circuit
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5621—Multilevel programming verification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5624—Concurrent multilevel programming and programming verification
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
Abstract
(57)【要約】
【課題】多値不揮発性半導体記憶装置のメモリセルへの
書き込みしきい値分布を正確に制御し、書き込みデータ
のベリファイ結果をページごとに一括して検知する。 【解決手段】“１０”データ書き込みの際、下位ビット
がビット線に転送される経路を上位ビットで制御するこ
とにより従来問題であった“００”データの過剰書き込
みを禁止する。書き込みベリファイの際も上位ビットで
制御することによりページ単位に一括してベリファイ結
果を検知する。“０１”データの書き込みの際、ビット
線経路を下位ビットで制御し、“００”データの書き込
みを禁止する。書き込みベリファイの際も下位ビットで
制御することによりページ単位に一括してベリファイ結
果を検知する。“００”データの書き込みとベリファイ
は、始めに“００”データの下位ビットを反転すること
により、“０１”データと同様にして行うことができ
る。
書き込みしきい値分布を正確に制御し、書き込みデータ
のベリファイ結果をページごとに一括して検知する。 【解決手段】“１０”データ書き込みの際、下位ビット
がビット線に転送される経路を上位ビットで制御するこ
とにより従来問題であった“００”データの過剰書き込
みを禁止する。書き込みベリファイの際も上位ビットで
制御することによりページ単位に一括してベリファイ結
果を検知する。“０１”データの書き込みの際、ビット
線経路を下位ビットで制御し、“００”データの書き込
みを禁止する。書き込みベリファイの際も下位ビットで
制御することによりページ単位に一括してベリファイ結
果を検知する。“００”データの書き込みとベリファイ
は、始めに“００”データの下位ビットを反転すること
により、“０１”データと同様にして行うことができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は多値不揮発性半導体
記憶装置に係り、特にメモリセルへの多値の情報の書き
込みが複数の書き込みフェーズで行われ、各書き込みフ
ェーズ毎にメモリセルの書き込み状態におけるしきい値
分布が正確に制御されるよう、書き込まれたデータのベ
リファイを行う多値不揮発性半導体記憶装置に関するも
のである。
記憶装置に係り、特にメモリセルへの多値の情報の書き
込みが複数の書き込みフェーズで行われ、各書き込みフ
ェーズ毎にメモリセルの書き込み状態におけるしきい値
分布が正確に制御されるよう、書き込まれたデータのベ
リファイを行う多値不揮発性半導体記憶装置に関するも
のである。
【０００２】
【従来の技術】従来、１つのメモリセルに４つの記憶状
態を持つ多値不揮発性半導体記憶装置の書き込みと読み
出しは以下のようになされていた。フローティングゲー
ト構造を有するメモリセルトランジスタにおいて、書き
込み時にフローティングゲート内に注入する電子の量
を、フローティングゲート上に形成された制御ゲートを
用いて制御することにより、しきい値電圧を図９に示す
４つの領域のいずれかにシフトする。
態を持つ多値不揮発性半導体記憶装置の書き込みと読み
出しは以下のようになされていた。フローティングゲー
ト構造を有するメモリセルトランジスタにおいて、書き
込み時にフローティングゲート内に注入する電子の量
を、フローティングゲート上に形成された制御ゲートを
用いて制御することにより、しきい値電圧を図９に示す
４つの領域のいずれかにシフトする。
【０００３】記憶状態はメモリセルトランジスタのしき
い値電圧Ｖthが、Ｖth≦−２．０Ｖ、０．４Ｖ≦Ｖth≦
０．８Ｖ、１．６Ｖ≦Ｖth≦２．０Ｖ、２．８Ｖ≦Ｖth
≦３．２Ｖの各領域内にある場合をそれぞれ２ビットの
数に対応させて“１１”、“１０”、“０１”、“０
０”と定義する。なお図９の横軸に示した０Ｖ、１．２
Ｖ及び２．４Ｖはそれぞれ“１０”、“０１”、“０
０”を読み出す際にワード線に与える電圧である。
い値電圧Ｖthが、Ｖth≦−２．０Ｖ、０．４Ｖ≦Ｖth≦
０．８Ｖ、１．６Ｖ≦Ｖth≦２．０Ｖ、２．８Ｖ≦Ｖth
≦３．２Ｖの各領域内にある場合をそれぞれ２ビットの
数に対応させて“１１”、“１０”、“０１”、“０
０”と定義する。なお図９の横軸に示した０Ｖ、１．２
Ｖ及び２．４Ｖはそれぞれ“１０”、“０１”、“０
０”を読み出す際にワード線に与える電圧である。
【０００４】ＮＡＮＤ型フラッシュメモリからなる従来
の４値不揮発性半導体記憶装置のセンスラッチ回路の一
例を図１０に示す。この回路は、ＩＳＳＣＣ 1996 Dige
st of Technical Papers, vol.31, pp.32-33に記載され
ている。
の４値不揮発性半導体記憶装置のセンスラッチ回路の一
例を図１０に示す。この回路は、ＩＳＳＣＣ 1996 Dige
st of Technical Papers, vol.31, pp.32-33に記載され
ている。
【０００５】メモリセルアレイ１は前記フローティング
ゲート構造を有するメモリセルを複数個直列に接続した
ＮＡＮＤ型のセルからなるものを用いている。ここでは
メモリセルＭC0〜ＭC15 が、ドレイン側の選択トランジ
スタＳ1 とソース側の選択トランジスタＳ2 を介して、
それぞれビット線ＢＬ1 と矢印で示す所定の電源端子
（通常接地される）に接続される。ＷＬ0 〜ＷＬ15はワ
ード線、ＳＧＤ及びＳＧＳはそれぞれドレイン側及びソ
ース側の選択線である。４値の情報を保持する第１のラ
ッチ１０と第２のラッチ１１からなるセンスアンプ（以
下センスラッチ回路と呼ぶ）が２つのビット線につき１
つの割合で形成されている。
ゲート構造を有するメモリセルを複数個直列に接続した
ＮＡＮＤ型のセルからなるものを用いている。ここでは
メモリセルＭC0〜ＭC15 が、ドレイン側の選択トランジ
スタＳ1 とソース側の選択トランジスタＳ2 を介して、
それぞれビット線ＢＬ1 と矢印で示す所定の電源端子
（通常接地される）に接続される。ＷＬ0 〜ＷＬ15はワ
ード線、ＳＧＤ及びＳＧＳはそれぞれドレイン側及びソ
ース側の選択線である。４値の情報を保持する第１のラ
ッチ１０と第２のラッチ１１からなるセンスアンプ（以
下センスラッチ回路と呼ぶ）が２つのビット線につき１
つの割合で形成されている。
【０００６】ＮＡＮＤ型フラッシュメモリにおいては、
読み出し等の動作の際に選択されたメモリセルと直列に
接続される非選択状態のメモリセルのしきい値電圧がワ
ード線の電圧よりも低くなるようにして、オン状態とし
なければならない。
読み出し等の動作の際に選択されたメモリセルと直列に
接続される非選択状態のメモリセルのしきい値電圧がワ
ード線の電圧よりも低くなるようにして、オン状態とし
なければならない。
【０００７】また、ＮＡＮＤ型フラッシュメモリからな
る多値不揮発性半導体記憶装置へのデータの書き込み、
書き込み状態のベリファイ（以下単にベリファイとい
う）及び読み出し等の動作はページ単位で行われるた
め、書き込み時にはデータラッチ回路を含むセンスアン
プに１ページ分のデータを一時的に保持してそのデータ
をビット線に出力し、ワード線に書き込み電圧を付与す
ることによりメモリセルにデータを書き込み、読み出し
時にはワード線に読み出し用の電圧を付与して、ビット
線に読み出された情報をデータラッチ回路を含むセンス
アンプに取り込むことにより行われる。
る多値不揮発性半導体記憶装置へのデータの書き込み、
書き込み状態のベリファイ（以下単にベリファイとい
う）及び読み出し等の動作はページ単位で行われるた
め、書き込み時にはデータラッチ回路を含むセンスアン
プに１ページ分のデータを一時的に保持してそのデータ
をビット線に出力し、ワード線に書き込み電圧を付与す
ることによりメモリセルにデータを書き込み、読み出し
時にはワード線に読み出し用の電圧を付与して、ビット
線に読み出された情報をデータラッチ回路を含むセンス
アンプに取り込むことにより行われる。
【０００８】
【表１】
【０００９】書き込み及び読み出し動作におけるメモリ
セルアレイのワード線及び選択線に設定される電圧の例
を表１に示す。ＷＬi-1 、ＷＬi （選択）、ＷＬi+1 は
選択されたワード線と、これに隣接するワード線に設定
される電圧を示している。上記以外の非選択ワード線に
は中間電圧１１Ｖを与え、前記隣接するワード線には選
択されたメモリセルのチャネルを部分的に自己昇圧（ロ
ーカルセルフブースト）するため、チャネルをフローテ
ィングにするワード線電圧０Ｖが与えられる。選択され
たワード線には書き込み電圧２０Ｖが与えられる。
セルアレイのワード線及び選択線に設定される電圧の例
を表１に示す。ＷＬi-1 、ＷＬi （選択）、ＷＬi+1 は
選択されたワード線と、これに隣接するワード線に設定
される電圧を示している。上記以外の非選択ワード線に
は中間電圧１１Ｖを与え、前記隣接するワード線には選
択されたメモリセルのチャネルを部分的に自己昇圧（ロ
ーカルセルフブースト）するため、チャネルをフローテ
ィングにするワード線電圧０Ｖが与えられる。選択され
たワード線には書き込み電圧２０Ｖが与えられる。
【００１０】自己昇圧（セルフブースト）による書き込
み法を用いれば、通常の固定書き込み法において書き込
み時にビット線に与えられる書き込み電圧０Ｖから１０
Ｖ程度（書き込み禁止中間電圧）までの電圧振幅が、０
Ｖから３．３Ｖ（Ｖcc) までに低減され、ビット線電圧
用の中間電圧発生回路を省略することができる。
み法を用いれば、通常の固定書き込み法において書き込
み時にビット線に与えられる書き込み電圧０Ｖから１０
Ｖ程度（書き込み禁止中間電圧）までの電圧振幅が、０
Ｖから３．３Ｖ（Ｖcc) までに低減され、ビット線電圧
用の中間電圧発生回路を省略することができる。
【００１１】なお自己昇圧による書き込み法について
は、K.D.Suh et al., IEEE Journal of Solid State Ci
rcuits, vol.30, No.11, pp.1149-1156 (1995)に、また
部分的自己昇圧による書き込み法については、T.S.Jung
et al., ISSCC 1996 Digest of Technical Papers, p.
32に詳細な記載がある。
は、K.D.Suh et al., IEEE Journal of Solid State Ci
rcuits, vol.30, No.11, pp.1149-1156 (1995)に、また
部分的自己昇圧による書き込み法については、T.S.Jung
et al., ISSCC 1996 Digest of Technical Papers, p.
32に詳細な記載がある。
【００１２】次に図１０、図１１を用いて従来の４値不
揮発性半導体記憶装置の書き込み及びベリファイ動作を
具体的に説明する。図１１は図１０の回路の書き込み及
びベリファイ動作を示すタイミング波形図である。
揮発性半導体記憶装置の書き込み及びベリファイ動作を
具体的に説明する。図１１は図１０の回路の書き込み及
びベリファイ動作を示すタイミング波形図である。
【００１３】ただし、図１０においてDecoupleはメモリ
セルを消去する際、消去時の電圧がセンスラッチ回路に
及ばないようメモリセルアレイ１を切り離し、また読み
出し時にセンスが高速化されるよう電位制御するための
制御線である。以下、本発明に直接関連しないので、De
coupleの動作については特にふれないことにする。
セルを消去する際、消去時の電圧がセンスラッチ回路に
及ばないようメモリセルアレイ１を切り離し、また読み
出し時にセンスが高速化されるよう電位制御するための
制御線である。以下、本発明に直接関連しないので、De
coupleの動作については特にふれないことにする。
【００１４】センスラッチ回路２は１０、１１に破線で
囲んだラッチ１、ラッチ２を備えている。ＩＮＨ1 、Ｉ
ＮＨ2 はビット線にＶccを与えるためのインヒビット信
号、Ｖref は読み出し等に用いる参照信号である。Ａ1
、Ａ2 はビット線のアドレス信号、Reset はリセット
信号、ＰＧＭ1 、ＰＧＭ2 は前記４値のデータの一連の
書き込み動作で与えられるプログラム信号である。
囲んだラッチ１、ラッチ２を備えている。ＩＮＨ1 、Ｉ
ＮＨ2 はビット線にＶccを与えるためのインヒビット信
号、Ｖref は読み出し等に用いる参照信号である。Ａ1
、Ａ2 はビット線のアドレス信号、Reset はリセット
信号、ＰＧＭ1 、ＰＧＭ2 は前記４値のデータの一連の
書き込み動作で与えられるプログラム信号である。
【００１５】なおＮ1 は、ビット線ＢＬ1 、ＢＬ2 にそ
れぞれ直列に接続されたアドレス信号入力用トランジス
タとプログラム信号入力用トランジスタとの接続点を結
ぶノードであり、これを単にＮ1 又は１のノードと呼ぶ
ことにする。前記Reset 用のトランジスタのドレインも
Ｎ1 に接続される。Ｌ1 、Ｌ2 、Ｌ3 はそれぞれメモリ
セルに書き込まれた情報をラッチ１、ラッチ２に読みだ
す時に用いる読み出し信号、３はカラムデコーダであ
る。
れぞれ直列に接続されたアドレス信号入力用トランジス
タとプログラム信号入力用トランジスタとの接続点を結
ぶノードであり、これを単にＮ1 又は１のノードと呼ぶ
ことにする。前記Reset 用のトランジスタのドレインも
Ｎ1 に接続される。Ｌ1 、Ｌ2 、Ｌ3 はそれぞれメモリ
セルに書き込まれた情報をラッチ１、ラッチ２に読みだ
す時に用いる読み出し信号、３はカラムデコーダであ
る。
【００１６】メモリセルにデータを書き込むには、前述
のように制御ゲートに約２０Ｖ、基板表面のチャネルに
０Ｖを印加し、トンネル現象により電子が制御ゲート下
部のフローティングゲートに注入されるようにする。書
き込みを行うセルとワード線を共有する非書き込みセル
に対しては、基板表面のチャネルの電圧を約１０Ｖにす
ることにより前記トンネル現象の起こる確率を著しく減
少させ書き込みを禁止する。
のように制御ゲートに約２０Ｖ、基板表面のチャネルに
０Ｖを印加し、トンネル現象により電子が制御ゲート下
部のフローティングゲートに注入されるようにする。書
き込みを行うセルとワード線を共有する非書き込みセル
に対しては、基板表面のチャネルの電圧を約１０Ｖにす
ることにより前記トンネル現象の起こる確率を著しく減
少させ書き込みを禁止する。
【００１７】この約１０Ｖの電圧は、チャネルをフロー
ティング状態にして制御ゲートに加える電圧をメモリセ
ルの電極間容量により容量分割し、ビット線から供給さ
れた電源電圧Ｖccを昇圧する自己昇圧法を用いてチャネ
ルに与えられる。従って書き込みを行うセルに対して
は、ビット線電圧をＶccとすればよいことになる。
ティング状態にして制御ゲートに加える電圧をメモリセ
ルの電極間容量により容量分割し、ビット線から供給さ
れた電源電圧Ｖccを昇圧する自己昇圧法を用いてチャネ
ルに与えられる。従って書き込みを行うセルに対して
は、ビット線電圧をＶccとすればよいことになる。
【００１８】メモリセルに４値の記憶状態を与えるため
には、図１１に示すように、セルのしきい値をそれぞれ
“１０”プログラム、“０１”プログラム、“００”プ
ログラムの３段階に分けて制御する。まずアドレス信号
Ａ1 で選択されたビット線ＢＬ1 上のメモリセルへの４
値データの書き込みを行う。
には、図１１に示すように、セルのしきい値をそれぞれ
“１０”プログラム、“０１”プログラム、“００”プ
ログラムの３段階に分けて制御する。まずアドレス信号
Ａ1 で選択されたビット線ＢＬ1 上のメモリセルへの４
値データの書き込みを行う。
【００１９】書き込み時にはラッチ回路１、２には、図
９の定義に従って書き込み情報が２ビットのデータとし
て（Ｑ2 ，Ｑ1 ）のように付与される。ここにＱ1 、Ｑ
2 はそれぞれ図１０に示すラッチ回路１、２がビット線
に接続される側の、ラッチ回路の一方のノードである。
すなわち“１０”データがＱ1 ：Ｌ、Ｑ2 ：Ｈとして、
“０１”データがＱ1 ：Ｈ、Ｑ2 ：Ｌとして、“００”
データがＱ1 ：Ｌ、Ｑ2 ：Ｌとしてそれぞれラッチ回路
にロードされる。
９の定義に従って書き込み情報が２ビットのデータとし
て（Ｑ2 ，Ｑ1 ）のように付与される。ここにＱ1 、Ｑ
2 はそれぞれ図１０に示すラッチ回路１、２がビット線
に接続される側の、ラッチ回路の一方のノードである。
すなわち“１０”データがＱ1 ：Ｌ、Ｑ2 ：Ｈとして、
“０１”データがＱ1 ：Ｈ、Ｑ2 ：Ｌとして、“００”
データがＱ1 ：Ｌ、Ｑ2 ：Ｌとしてそれぞれラッチ回路
にロードされる。
【００２０】書き込みはページ単位で行われ、ベリファ
イはビットごとになされる。なおベリファイは、本従来
例では書き込み後ビット線の電流を検出する方法により
行われる。このほかビット線のプリチャージ電圧が維持
されるか否かにより判定する方法も通常行われている。
イはビットごとになされる。なおベリファイは、本従来
例では書き込み後ビット線の電流を検出する方法により
行われる。このほかビット線のプリチャージ電圧が維持
されるか否かにより判定する方法も通常行われている。
【００２１】図１１の“１０”プログラムにおいて、ま
ずＡ2 を“Ｌ”、ＩＮＨ2 を“Ｈ”としてビット線ＢＬ
2 を切り離し、下位ビットＱ1 の情報がＰＧＭ1 とアド
レス信号Ａ1 を“Ｈ”としてビット線ＢＬ1 に転送され
る。この時Ｑ1 が“Ｌ”の場合にはビット線はＧＮＤに
落される。
ずＡ2 を“Ｌ”、ＩＮＨ2 を“Ｈ”としてビット線ＢＬ
2 を切り離し、下位ビットＱ1 の情報がＰＧＭ1 とアド
レス信号Ａ1 を“Ｈ”としてビット線ＢＬ1 に転送され
る。この時Ｑ1 が“Ｌ”の場合にはビット線はＧＮＤに
落される。
【００２２】その後選択されたワード線に、図１１のＷ
Ｌに示すように一定時間書き込み電圧２０Ｖを印加し、
次にＷＬの電圧を“１０”データのベリファイ電圧０．
４Ｖに戻して書き込みベリファイを行う。
Ｌに示すように一定時間書き込み電圧２０Ｖを印加し、
次にＷＬの電圧を“１０”データのベリファイ電圧０．
４Ｖに戻して書き込みベリファイを行う。
【００２３】書き込み電圧によりメモリセルのしきい値
電圧が０．４Ｖを越えればメモリセルはオフとなりビッ
ト線には電流が流れず、ビット線の電圧はＭ1 で受けら
れ、Ｍ2 にはＱ2 の“Ｈ”が入力されるため、Ｍ3 に読
み出し信号Ｌ1 を加えることによりＱ1 の反転ノードＱ
1BがＭ1 、Ｍ2 、Ｍ3 を介して接地され、図１１の矢印
に示すようにＱ1 が“Ｈ”に反転する。このとき“０
０”データのＱ1 の“Ｌ”は、Ｑ2 が“Ｌ”であるため
Ｍ2 で阻止され、“１”に反転することはない。
電圧が０．４Ｖを越えればメモリセルはオフとなりビッ
ト線には電流が流れず、ビット線の電圧はＭ1 で受けら
れ、Ｍ2 にはＱ2 の“Ｈ”が入力されるため、Ｍ3 に読
み出し信号Ｌ1 を加えることによりＱ1 の反転ノードＱ
1BがＭ1 、Ｍ2 、Ｍ3 を介して接地され、図１１の矢印
に示すようにＱ1 が“Ｈ”に反転する。このとき“０
０”データのＱ1 の“Ｌ”は、Ｑ2 が“Ｌ”であるため
Ｍ2 で阻止され、“１”に反転することはない。
【００２４】なおここでＬ1 は書き込み状態をベリファ
イするための信号として用いているが、上記のようにベ
リファイ動作も書き込み状態をラッチ回路に読みだすこ
とにより行われるため、以下ベリファイ動作においても
Ｌ1 を読み出し信号と呼ぶことにする。Ｌ2 、Ｌ3 につ
いても同様である。
イするための信号として用いているが、上記のようにベ
リファイ動作も書き込み状態をラッチ回路に読みだすこ
とにより行われるため、以下ベリファイ動作においても
Ｌ1 を読み出し信号と呼ぶことにする。Ｌ2 、Ｌ3 につ
いても同様である。
【００２５】また複数の直列接続したトランジスタを介
してＢＬ1 に接続されるラッチ１の接続点Ｑ1 を、ラッ
チ1 の一方のノードと呼び、これに対してＱ1Bをラッチ
１の反転ノードと呼ぶことにする。Ｑ2 、Ｑ2Bについて
も同様である。
してＢＬ1 に接続されるラッチ１の接続点Ｑ1 を、ラッ
チ1 の一方のノードと呼び、これに対してＱ1Bをラッチ
１の反転ノードと呼ぶことにする。Ｑ2 、Ｑ2Bについて
も同様である。
【００２６】この一連の書き込みとベリファイ動作を所
定の回数ｎ（ｎ≧１なる自然数）繰り返した後、“１
０”プログラムが終了する。書き込みの際Ｑ1 が“Ｈ”
であれば書き込みは禁止されるので、“１０”プログラ
ムにおいて書き込みが行われるのは“００”及び“１
０”の場合のみである。
定の回数ｎ（ｎ≧１なる自然数）繰り返した後、“１
０”プログラムが終了する。書き込みの際Ｑ1 が“Ｈ”
であれば書き込みは禁止されるので、“１０”プログラ
ムにおいて書き込みが行われるのは“００”及び“１
０”の場合のみである。
【００２７】このうちデータが“１０”であり、かつｉ
回目（ｎ≧ｉ≧１なる自然数）の書き込み動作でメモリ
セルのしきい値が０．４Ｖ以上になった場合には、Ｍ3
がオンした時点でＱ1 が“Ｈ”に反転し、ｉ＋１回目以
降の書き込みが禁止される。しかしデータが“００”の
場合には、上記のようにＱ１が“Ｈ”に反転しないの
で、“１０”プログラムが終了するまでのｎ回にわたっ
て書き込みが繰り返されることになる。
回目（ｎ≧ｉ≧１なる自然数）の書き込み動作でメモリ
セルのしきい値が０．４Ｖ以上になった場合には、Ｍ3
がオンした時点でＱ1 が“Ｈ”に反転し、ｉ＋１回目以
降の書き込みが禁止される。しかしデータが“００”の
場合には、上記のようにＱ１が“Ｈ”に反転しないの
で、“１０”プログラムが終了するまでのｎ回にわたっ
て書き込みが繰り返されることになる。
【００２８】次に“０１”プログラムにおいて、ラッチ
２のＱ2 の“Ｌ”がＰＧＭ2 とＡ1によりビット線ＢＬ1
に転送され、メモリセルのワード線ＷＬに一定時間書
き込み電圧２０Ｖを印加すれば書き込みが行われる。次
にＷＬの電圧を“０１”データのベリファイ電圧１．６
Ｖに戻して書き込みベリファイを行う。メモリセルのし
きい値が１．６Ｖを越えれば検出電流が流れず、検出電
圧を受けるＭ4 と読み出し信号Ｌ2 を受けるＭ5 により
Ｑ2 の反転ノードＱ2Bが接地され、図１１の矢印に示す
ようにＱ2 が“Ｈ”に反転する。このとき矢印に示すよ
うに“００”データのＱ2 も同時に“Ｈ”に反転する。
２のＱ2 の“Ｌ”がＰＧＭ2 とＡ1によりビット線ＢＬ1
に転送され、メモリセルのワード線ＷＬに一定時間書
き込み電圧２０Ｖを印加すれば書き込みが行われる。次
にＷＬの電圧を“０１”データのベリファイ電圧１．６
Ｖに戻して書き込みベリファイを行う。メモリセルのし
きい値が１．６Ｖを越えれば検出電流が流れず、検出電
圧を受けるＭ4 と読み出し信号Ｌ2 を受けるＭ5 により
Ｑ2 の反転ノードＱ2Bが接地され、図１１の矢印に示す
ようにＱ2 が“Ｈ”に反転する。このとき矢印に示すよ
うに“００”データのＱ2 も同時に“Ｈ”に反転する。
【００２９】最後に“００”プログラムにおいて、メモ
リセルのしきい値電圧が２．８Ｖを越えれば、図１１の
矢印に示すように“００”データのＱ1 が読み出し信号
Ｌ1により“Ｈ”に反転する。“００”プログラムで書
き込み動作が行われるのは“００”データを書き込むメ
モリセルのみである。
リセルのしきい値電圧が２．８Ｖを越えれば、図１１の
矢印に示すように“００”データのＱ1 が読み出し信号
Ｌ1により“Ｈ”に反転する。“００”プログラムで書
き込み動作が行われるのは“００”データを書き込むメ
モリセルのみである。
【００３０】このように、“１０”、“０１”、“０
０”の各プログラムを経た後、４値のデータを与える全
てのＱ1 、Ｑ2 が“Ｈ”に反転し、メモリセルに書き込
まれた４値のデータに書き込み不足がないことがベリフ
ァイされる。しかし、ここで説明した従来の書き込み及
びベリファイ動作では、前述のように“１０”プログラ
ムにおいて、“１０”データの書き込みと同時に“０
０”データを書き込むメモリセルへの好ましくない書き
込み動作が繰り返され、“００”データの過剰書き込み
を生ずる恐れがあった。
０”の各プログラムを経た後、４値のデータを与える全
てのＱ1 、Ｑ2 が“Ｈ”に反転し、メモリセルに書き込
まれた４値のデータに書き込み不足がないことがベリフ
ァイされる。しかし、ここで説明した従来の書き込み及
びベリファイ動作では、前述のように“１０”プログラ
ムにおいて、“１０”データの書き込みと同時に“０
０”データを書き込むメモリセルへの好ましくない書き
込み動作が繰り返され、“００”データの過剰書き込み
を生ずる恐れがあった。
【００３１】次に４値データの読み出し動作について説
明する。ラッチ１、２へのデータの読み出しは、図１２
に示すように３つのフェーズに分割して行われる。読み
出しに先立ちReset 信号とＰＧＭ1 、ＰＧＭ2 信号を
“Ｈ”としてノードＱ1 、Ｑ2を全て“Ｌ”とすること
によりラッチ１、２をリセットする。なお読み出し動作
においてＬ1 は“Ｌ”に設定される。
明する。ラッチ１、２へのデータの読み出しは、図１２
に示すように３つのフェーズに分割して行われる。読み
出しに先立ちReset 信号とＰＧＭ1 、ＰＧＭ2 信号を
“Ｈ”としてノードＱ1 、Ｑ2を全て“Ｌ”とすること
によりラッチ１、２をリセットする。なお読み出し動作
においてＬ1 は“Ｌ”に設定される。
【００３２】フェーズ１ではメモリセルに書き込まれた
“００”データの下位ビットＱ1 が読み出される。メモ
リセルの制御ゲートに接続されたワード線を２．４Ｖに
設定する。メモリセルのしきい値が２．４Ｖ以上、すな
わち図９に示す“００”の分布に含まれていれば、“０
０”データが書き込まれたメモリセルはオフとなるた
め、ビット線に電流が流れず電圧が検出されるが、それ
以外の書き込みデータではビット線に電流が流れて接地
される。
“００”データの下位ビットＱ1 が読み出される。メモ
リセルの制御ゲートに接続されたワード線を２．４Ｖに
設定する。メモリセルのしきい値が２．４Ｖ以上、すな
わち図９に示す“００”の分布に含まれていれば、“０
０”データが書き込まれたメモリセルはオフとなるた
め、ビット線に電流が流れず電圧が検出されるが、それ
以外の書き込みデータではビット線に電流が流れて接地
される。
【００３３】ビット線電圧はトランジスタＭ1 で受けら
れ、Ｍ20に入力する読み出し信号Ｌ3 でラッチ１に取り
込まれるが、このとき読み出し動作はさらにＭ19を介し
てＱ2Bで制御される。さきのリセット動作でＱ2 は
“Ｌ”にされているのでＱ2Bは“Ｈ”であり、従ってＭ
19がオンとなり、Ｑ1BがＭ1 、Ｍ19、Ｍ20を介して接地
されて“Ｌ”となるため、フェーズ１では“００”デー
タの下位ビットＱ1 のみが、図１２に示すように“Ｈ”
としてラッチ１に読み出される。
れ、Ｍ20に入力する読み出し信号Ｌ3 でラッチ１に取り
込まれるが、このとき読み出し動作はさらにＭ19を介し
てＱ2Bで制御される。さきのリセット動作でＱ2 は
“Ｌ”にされているのでＱ2Bは“Ｈ”であり、従ってＭ
19がオンとなり、Ｑ1BがＭ1 、Ｍ19、Ｍ20を介して接地
されて“Ｌ”となるため、フェーズ１では“００”デー
タの下位ビットＱ1 のみが、図１２に示すように“Ｈ”
としてラッチ１に読み出される。
【００３４】フェーズ２では、ワード線電位を１．２Ｖ
とし、“０１”データと“００”データの上位ビットＱ
2 が読み出される。ビット線電圧はトランジスタＭ4 で
受けられ、Ｍ5 に入力する読み出し信号Ｌ2 でラッチ２
のＱ2Bが接地されＱ2 が“Ｈ”となることにより、“０
１”データの上位ビットが図１２に示すように読み出さ
れる。このとき、前記“００”データが書き込まれたメ
モリセルのＱ2 も“Ｈ”となる。
とし、“０１”データと“００”データの上位ビットＱ
2 が読み出される。ビット線電圧はトランジスタＭ4 で
受けられ、Ｍ5 に入力する読み出し信号Ｌ2 でラッチ２
のＱ2Bが接地されＱ2 が“Ｈ”となることにより、“０
１”データの上位ビットが図１２に示すように読み出さ
れる。このとき、前記“００”データが書き込まれたメ
モリセルのＱ2 も“Ｈ”となる。
【００３５】フェーズ３ではワード線を０Ｖとし、“１
０”データの下位ビットＱ1 が読み出される。ビット線
の電圧はＭ1 で受けられる。“００”、“０１”、“１
０”のいずれの場合にもビット線は高レベルであるが、
Ｍ19がＱ2Bで制御されているため、“０１”データの場
合Ｑ1 は反転せず、さらに“００”データではＱ2Bはこ
の時すでに“Ｌ”になっているので、“１０”データの
Ｑ1 のみが読み出し信号Ｌ3 により正しく読み出され
る。
０”データの下位ビットＱ1 が読み出される。ビット線
の電圧はＭ1 で受けられる。“００”、“０１”、“１
０”のいずれの場合にもビット線は高レベルであるが、
Ｍ19がＱ2Bで制御されているため、“０１”データの場
合Ｑ1 は反転せず、さらに“００”データではＱ2Bはこ
の時すでに“Ｌ”になっているので、“１０”データの
Ｑ1 のみが読み出し信号Ｌ3 により正しく読み出され
る。
【００３６】以上の３つの読み出しフェーズを経た後の
ノード（Ｑ2 ，Ｑ1 ）の電圧は図１２の右端に示される
ように、選択セルの状態が“１１”、“１０”、“０
１”、“００”である場合にそれぞれ（Ｌ，Ｌ）、
（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）となる。
ノード（Ｑ2 ，Ｑ1 ）の電圧は図１２の右端に示される
ように、選択セルの状態が“１１”、“１０”、“０
１”、“００”である場合にそれぞれ（Ｌ，Ｌ）、
（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）となる。
【００３７】
【発明が解決しようとする課題】上記したように従来の
センスラッチ回路では、“１０”、“０１”、“００”
を別のフェーズで書き分ける際、“１０”データの書き
込み時に“００”データの書き込み禁止を行わずに書き
込んでいたため、“１０”データの書き込み状態はベリ
ファイされるが、このとき“００”データを書き込むメ
モリセルのしきい値が同時にシフトし、このシフト量に
ついては何等ベリファイ動作が機能しないので、１ペー
ジ中のメモリセルの書き込み特性が大きくばらつく場合
には“００”データの過剰書き込みを生じる恐れがあっ
た。
センスラッチ回路では、“１０”、“０１”、“００”
を別のフェーズで書き分ける際、“１０”データの書き
込み時に“００”データの書き込み禁止を行わずに書き
込んでいたため、“１０”データの書き込み状態はベリ
ファイされるが、このとき“００”データを書き込むメ
モリセルのしきい値が同時にシフトし、このシフト量に
ついては何等ベリファイ動作が機能しないので、１ペー
ジ中のメモリセルの書き込み特性が大きくばらつく場合
には“００”データの過剰書き込みを生じる恐れがあっ
た。
【００３８】またこのような過剰書き込みにより、メモ
リセルのしきい値が６Ｖ以上にされた場合には、非選択
ワード線に表１に示す６Ｖの電圧を加えても電流が流れ
なくなり、選択セルの情報の誤読み出しが起こり得ると
いう問題があった。すなわちＮＡＮＤ型フラッシュメモ
リでは、オーバーライトされたセルは同一ストリングに
直列に接続されたセルの読み出しを妨げるため、メモリ
セルのしきい値の精密な制御が必要となる多値フラッシ
ュメモリでは大きな問題となっていた。
リセルのしきい値が６Ｖ以上にされた場合には、非選択
ワード線に表１に示す６Ｖの電圧を加えても電流が流れ
なくなり、選択セルの情報の誤読み出しが起こり得ると
いう問題があった。すなわちＮＡＮＤ型フラッシュメモ
リでは、オーバーライトされたセルは同一ストリングに
直列に接続されたセルの読み出しを妨げるため、メモリ
セルのしきい値の精密な制御が必要となる多値フラッシ
ュメモリでは大きな問題となっていた。
【００３９】さらに従来回路では、例えば“１０”ベリ
ファイ時に全ての“１０”データが正しく書き込まれた
後にも、同一ページにある“００”データのＱ1 は
“Ｌ”であるため、ページ一括でベリファイ検知をする
ことができない。“１０”ベリファイをページ単位で一
括検知しようとすれば、“１０”がロードされているセ
ンスラッチのＱ1 のみを読み出す作業が必要となるた
め、ベリファイ時間が長くなるという問題を生じてい
た。
ファイ時に全ての“１０”データが正しく書き込まれた
後にも、同一ページにある“００”データのＱ1 は
“Ｌ”であるため、ページ一括でベリファイ検知をする
ことができない。“１０”ベリファイをページ単位で一
括検知しようとすれば、“１０”がロードされているセ
ンスラッチのＱ1 のみを読み出す作業が必要となるた
め、ベリファイ時間が長くなるという問題を生じてい
た。
【００４０】
【課題を解決するための手段】本発明の多値不揮発性半
導体記憶装置は、ラッチの数、信号線の本数を増加する
ことなく、“１０”、“０１”、“００”の各データを
それぞれ精密に書き込み制御することができ、特に“０
０”データの過剰書き込みを生じないようにすることを
特徴とする。さらにそれぞれの書き込みベリファイの結
果をページ単位で一括検知することを可能とすることを
特徴としている。
導体記憶装置は、ラッチの数、信号線の本数を増加する
ことなく、“１０”、“０１”、“００”の各データを
それぞれ精密に書き込み制御することができ、特に“０
０”データの過剰書き込みを生じないようにすることを
特徴とする。さらにそれぞれの書き込みベリファイの結
果をページ単位で一括検知することを可能とすることを
特徴としている。
【００４１】具体的には本発明の多値不揮発性半導体記
憶装置は、多値の情報を記憶する書き換え可能な複数の
メモリセルがマトリックス状に形成されてなるメモリセ
ルアレイと、前記メモリセルアレイと信号の授受を行う
信号線と、メモリセルアレイ中複数のメモリセルに一括
して書き込まれる書き込みデータがラッチされる複数の
センスラッチ回路とを含み、センスラッチ回路はそれぞ
れ複数のラッチ回路を備え、複数のラッチ回路はそれぞ
れ少なくとも１つの制御回路を介して信号線に接続さ
れ、かつ複数のラッチ回路の１つと制御回路との接続点
をなすラッチ回路の一方のノードの電圧レベルが、他の
ラッチ回路の１つと制御回路との接続点をなす他のラッ
チ回路の一方のノードが低レベルにあるとき、信号線に
転送されることが禁止される書き込みフェーズを有する
ことを特徴とする。
憶装置は、多値の情報を記憶する書き換え可能な複数の
メモリセルがマトリックス状に形成されてなるメモリセ
ルアレイと、前記メモリセルアレイと信号の授受を行う
信号線と、メモリセルアレイ中複数のメモリセルに一括
して書き込まれる書き込みデータがラッチされる複数の
センスラッチ回路とを含み、センスラッチ回路はそれぞ
れ複数のラッチ回路を備え、複数のラッチ回路はそれぞ
れ少なくとも１つの制御回路を介して信号線に接続さ
れ、かつ複数のラッチ回路の１つと制御回路との接続点
をなすラッチ回路の一方のノードの電圧レベルが、他の
ラッチ回路の１つと制御回路との接続点をなす他のラッ
チ回路の一方のノードが低レベルにあるとき、信号線に
転送されることが禁止される書き込みフェーズを有する
ことを特徴とする。
【００４２】また本発明の多値不揮発性半導体記憶装置
は、センスラッチ回路が第１のラッチ回路と第２のラッ
チ回路とを備え、第１のラッチ回路の一方のノードに
は、第１の直列接続した制御回路の一方の端子が接続さ
れ、第２のラッチ回路の一方のノードには、第２の直列
接続した制御回路の一方の端子が接続され、第１、第２
の直列接続した制御回路の他方の端子は信号線に接続さ
れ、第１、第２の直列接続した制御回路の他方の端子を
相互に接続する１のノードには、第３の直列接続した制
御回路を介して信号線に書き込み禁止電圧を供給する電
圧端子が接続され、 かつ第１のラッチ回路の一方のノ
ードと、第２のラッチ回路の一方のノードとが共に低レ
ベルであるとき、電圧端子から書き込み禁止電圧が供給
される書き込みフェーズを有することを特徴とする。
は、センスラッチ回路が第１のラッチ回路と第２のラッ
チ回路とを備え、第１のラッチ回路の一方のノードに
は、第１の直列接続した制御回路の一方の端子が接続さ
れ、第２のラッチ回路の一方のノードには、第２の直列
接続した制御回路の一方の端子が接続され、第１、第２
の直列接続した制御回路の他方の端子は信号線に接続さ
れ、第１、第２の直列接続した制御回路の他方の端子を
相互に接続する１のノードには、第３の直列接続した制
御回路を介して信号線に書き込み禁止電圧を供給する電
圧端子が接続され、 かつ第１のラッチ回路の一方のノ
ードと、第２のラッチ回路の一方のノードとが共に低レ
ベルであるとき、電圧端子から書き込み禁止電圧が供給
される書き込みフェーズを有することを特徴とする。
【００４３】このようにして“１０”及び“０１”デー
タの書き込み及びベリファイ動作において、“００”デ
ータの過剰書き込みを生じないようにすることができ
る。本発明の多値不揮発性半導体記憶装置は、センスラ
ッチ回路が下位のビットデータを保持する第１のラッチ
回路と上位のビットデータを保持する第２のラッチ回路
とを備え、かつ第２のラッチ回路に保持された上位のビ
ットデータにより第１のラッチ回路に保持された下位の
ビットデータの信号線への転送を制御する第１の転送制
御回路と、第１のラッチ回路に保持された下位のビット
データにより第２のラッチ回路に保持された上位のビッ
トデータの信号線への転送を制御する第２の転送制御回
路とを有し、上位のビットデータと下位のビットデータ
によるメモリセルへの多値の情報の書き込みを、それぞ
れ異なる書き込みフェーズで行うことを特徴とする。
タの書き込み及びベリファイ動作において、“００”デ
ータの過剰書き込みを生じないようにすることができ
る。本発明の多値不揮発性半導体記憶装置は、センスラ
ッチ回路が下位のビットデータを保持する第１のラッチ
回路と上位のビットデータを保持する第２のラッチ回路
とを備え、かつ第２のラッチ回路に保持された上位のビ
ットデータにより第１のラッチ回路に保持された下位の
ビットデータの信号線への転送を制御する第１の転送制
御回路と、第１のラッチ回路に保持された下位のビット
データにより第２のラッチ回路に保持された上位のビッ
トデータの信号線への転送を制御する第２の転送制御回
路とを有し、上位のビットデータと下位のビットデータ
によるメモリセルへの多値の情報の書き込みを、それぞ
れ異なる書き込みフェーズで行うことを特徴とする。
【００４４】このようにして“１０”及び“０１”デー
タの書き込み及びベリファイ動作において、“００”デ
ータへの書き込み動作が完全に禁止されるので、“０
０”データの過剰書き込みを生じないようにすることが
できる。
タの書き込み及びベリファイ動作において、“００”デ
ータへの書き込み動作が完全に禁止されるので、“０
０”データの過剰書き込みを生じないようにすることが
できる。
【００４５】本発明の多値不揮発性半導体記憶装置のセ
ンスラッチ回路は、下位のビットデータを保持する第１
のラッチ回路と上位のビットデータを保持する第２のラ
ッチ回路とを備え、第１のラッチ回路に保持された下位
のビットデータと第２のラッチ回路に保持された上位の
ビットデータにより前記メモリセルへの多値の情報の書
き込みをそれぞれ異なる書き込みフェーズで行うもので
あって、かつ特定の書き込みフェーズに、第１のラッチ
回路及び第２のラッチ回路のいずれか１つに保持された
ビットデータを外部信号により強制的に反転させる反転
回路を具備することを特徴とする。
ンスラッチ回路は、下位のビットデータを保持する第１
のラッチ回路と上位のビットデータを保持する第２のラ
ッチ回路とを備え、第１のラッチ回路に保持された下位
のビットデータと第２のラッチ回路に保持された上位の
ビットデータにより前記メモリセルへの多値の情報の書
き込みをそれぞれ異なる書き込みフェーズで行うもので
あって、かつ特定の書き込みフェーズに、第１のラッチ
回路及び第２のラッチ回路のいずれか１つに保持された
ビットデータを外部信号により強制的に反転させる反転
回路を具備することを特徴とする。
【００４６】このように書き込みフェーズの１つにおい
て、ビットデータの１つを反転することにより、第１、
第２のラッチ回路に保持される書き込み状態の数が減少
するので、回路構成の簡略化を図ることができる。
て、ビットデータの１つを反転することにより、第１、
第２のラッチ回路に保持される書き込み状態の数が減少
するので、回路構成の簡略化を図ることができる。
【００４７】好ましくは本発明の多値不揮発性半導体記
憶装置は、センスラッチ回路における第１および第２の
ラッチ回路の一方のノードをベリファイ結果に応じて反
転させるベリファイ回路と、第１および第２のラッチ回
路の一方のノードの電圧レベルを検知する検知回路とを
具備し、各書き込みフェーズで複数のメモリセルに書き
込みが十分行われたか否かを一括して検知することを特
徴とする。このようにすれば、メモリセルに書き込まれ
たデータのベリファイに要する時間を大幅に短縮するこ
とができる。
憶装置は、センスラッチ回路における第１および第２の
ラッチ回路の一方のノードをベリファイ結果に応じて反
転させるベリファイ回路と、第１および第２のラッチ回
路の一方のノードの電圧レベルを検知する検知回路とを
具備し、各書き込みフェーズで複数のメモリセルに書き
込みが十分行われたか否かを一括して検知することを特
徴とする。このようにすれば、メモリセルに書き込まれ
たデータのベリファイに要する時間を大幅に短縮するこ
とができる。
【００４８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は本発明の全ての実施
の形態に共通する多値不揮発性半導体記憶装置の構成を
示すブロック図である。１は浮遊ゲートと制御ゲートを
具備する多値不揮発性メモリセルがＮＡＮＤ型に接続さ
れてセルユニットを構成し、これがアレイ状に配列され
たメモリセルアレイである。
施の形態を詳細に説明する。図１は本発明の全ての実施
の形態に共通する多値不揮発性半導体記憶装置の構成を
示すブロック図である。１は浮遊ゲートと制御ゲートを
具備する多値不揮発性メモリセルがＮＡＮＤ型に接続さ
れてセルユニットを構成し、これがアレイ状に配列され
たメモリセルアレイである。
【００４９】２は本発明の主要部であるセンスアンプ／
データラッチ回路を含むビット線制御回路であり、メモ
リセルアレイ１への記憶データの書き込み、ベリファイ
及び読み出し動作のためのビット線制御を行う。以下、
これをセンスラッチ回路と呼ぶ。
データラッチ回路を含むビット線制御回路であり、メモ
リセルアレイ１への記憶データの書き込み、ベリファイ
及び読み出し動作のためのビット線制御を行う。以下、
これをセンスラッチ回路と呼ぶ。
【００５０】３はアドレスバッファ４の信号を受けて、
デコードされたアドレス信号をビット線に送るカラムデ
コーダ、５はアドレスバッファ４の信号を受けて、デコ
ードされた信号をメモリセルアレイ１のワード線に送る
ロウデコーダである。
デコードされたアドレス信号をビット線に送るカラムデ
コーダ、５はアドレスバッファ４の信号を受けて、デコ
ードされた信号をメモリセルアレイ１のワード線に送る
ロウデコーダである。
【００５１】６はセンスラッチ回路とデータの授受を行
うデータ入出力バッファ回路、７はベリファイ動作の結
果をページ単位に一括して検知するベリファイ一括検知
回路、８はメモリセルアレイ１へのデータ書き込み、書
き込みベリファイ等の各動作を制御するプログラム／ベ
リファイ制御回路、９はプログラムの終了を検知するプ
ログラム終了フラグ出力部である。
うデータ入出力バッファ回路、７はベリファイ動作の結
果をページ単位に一括して検知するベリファイ一括検知
回路、８はメモリセルアレイ１へのデータ書き込み、書
き込みベリファイ等の各動作を制御するプログラム／ベ
リファイ制御回路、９はプログラムの終了を検知するプ
ログラム終了フラグ出力部である。
【００５２】図２に本発明の第１の実施の形態に係る４
値の多値不揮発性半導体記憶装置のセンスラッチ回路２
とベリファイ一括検知回路７とカラムデコーダ３の回路
構成を示す。図２を用いて書き込み動作と、ベリファイ
動作を説明する。なお先に図１０に示したＢＬ1 、ＢＬ
2 に接続するメモリセルアレイ１の部分は省略されてい
る。
値の多値不揮発性半導体記憶装置のセンスラッチ回路２
とベリファイ一括検知回路７とカラムデコーダ３の回路
構成を示す。図２を用いて書き込み動作と、ベリファイ
動作を説明する。なお先に図１０に示したＢＬ1 、ＢＬ
2 に接続するメモリセルアレイ１の部分は省略されてい
る。
【００５３】書き込み動作において、始めにラッチ回路
１、２には図３に示すように、図９の定義にしたがう書
き込み情報が、２ビットのデータとして（Ｑ2 ，Ｑ1)の
ように付与される。図１０に示す従来例との相違は“１
０”プログラムのみである。
１、２には図３に示すように、図９の定義にしたがう書
き込み情報が、２ビットのデータとして（Ｑ2 ，Ｑ1)の
ように付与される。図１０に示す従来例との相違は“１
０”プログラムのみである。
【００５４】ここで説明する“１０”プログラムにおい
ては、目的とする“１０”データ以外の“００”もしく
は“０１”データを書き込むメモリセルには、トランジ
スタＭ6 のゲートにＱ2 の“Ｌ”が与えられるので、Ｍ
6 はオフとなりＱ1 の電圧はＢＬ1 に転送されず、その
かわりにｐチャネルトランジスタＭ7 とＭ8 にＱ2 の
“Ｌ”とＰＧＭ3 の“Ｌ”がそれぞれ与えられる。従っ
てＭ7 、Ｍ8 がオンとなりＭ7 、Ｍ8 を介して約１０Ｖ
の書き込み禁止電圧Ｖ2 がＢＬ1 に供給され、目的とす
る“１０”データを書き込むメモリセル以外の書き込み
を禁止する。
ては、目的とする“１０”データ以外の“００”もしく
は“０１”データを書き込むメモリセルには、トランジ
スタＭ6 のゲートにＱ2 の“Ｌ”が与えられるので、Ｍ
6 はオフとなりＱ1 の電圧はＢＬ1 に転送されず、その
かわりにｐチャネルトランジスタＭ7 とＭ8 にＱ2 の
“Ｌ”とＰＧＭ3 の“Ｌ”がそれぞれ与えられる。従っ
てＭ7 、Ｍ8 がオンとなりＭ7 、Ｍ8 を介して約１０Ｖ
の書き込み禁止電圧Ｖ2 がＢＬ1 に供給され、目的とす
る“１０”データを書き込むメモリセル以外の書き込み
を禁止する。
【００５５】図３を用いて本第１の実施の形態における
書き込み及びベリファイ動作をさらに詳細に説明する。
Ａ1 を“Ｈ”、Ａ2 を“Ｌ”、ＩＮＨ1 を“Ｌ”に設定
し、図３の“１０”プログラムに示すようにＩＮＨ2 を
“Ｈ”としてＢＬ2 への書き込みを禁止する。なお以下
にのべる全ての実施の形態について、Ａ1 はメモリセル
の１ページ分が同時に選択される。またＢＬ2 を選択す
る場合にはＡ1 とＡ2、及びＩＮＨ1 とＩＮＨ2 を入れ
替えるのみで、同様に回路動作を説明することができ
る。
書き込み及びベリファイ動作をさらに詳細に説明する。
Ａ1 を“Ｈ”、Ａ2 を“Ｌ”、ＩＮＨ1 を“Ｌ”に設定
し、図３の“１０”プログラムに示すようにＩＮＨ2 を
“Ｈ”としてＢＬ2 への書き込みを禁止する。なお以下
にのべる全ての実施の形態について、Ａ1 はメモリセル
の１ページ分が同時に選択される。またＢＬ2 を選択す
る場合にはＡ1 とＡ2、及びＩＮＨ1 とＩＮＨ2 を入れ
替えるのみで、同様に回路動作を説明することができ
る。
【００５６】ＰＧＭ1 を“Ｈ”、ＰＧＭ2 を“Ｌ”、Ｐ
ＧＭ3 を“Ｌ”とすれば、Ｑ2 が“Ｈ”であるためＭ6
はオン、Ｍ7 はｐチャネルトランジスタであるためオフ
となり、書き込み禁止電圧Ｖ2 はＭ7 で遮断され、Ｑ1
の“Ｌ”がＢＬ1 に転送される。図３のＷＬに示すよう
に一定時間書き込み電圧２０Ｖを印加し、次にＷＬの電
圧を“１０”データのベリファイ電圧０．４Ｖに戻して
書き込みベリファイを行う。ベリファイは例えばビット
線にプリチャージした電圧が維持されるかどうかにより
検出する。
ＧＭ3 を“Ｌ”とすれば、Ｑ2 が“Ｈ”であるためＭ6
はオン、Ｍ7 はｐチャネルトランジスタであるためオフ
となり、書き込み禁止電圧Ｖ2 はＭ7 で遮断され、Ｑ1
の“Ｌ”がＢＬ1 に転送される。図３のＷＬに示すよう
に一定時間書き込み電圧２０Ｖを印加し、次にＷＬの電
圧を“１０”データのベリファイ電圧０．４Ｖに戻して
書き込みベリファイを行う。ベリファイは例えばビット
線にプリチャージした電圧が維持されるかどうかにより
検出する。
【００５７】書き込み電圧によりメモリセルのしきい値
電圧が０．４Ｖを越えればメモリセルはオフとなり、ビ
ット線のプリチャージ電圧が維持される。プリチャージ
電圧はＭ1 で受けられ、Ｍ2 にはＱ2 の“Ｈ”が入力さ
れるためＭ3 に読み出し信号Ｌ1 の“Ｈ”を加えること
によりＱ1BがＭ1 、Ｍ2 、Ｍ3 を介して接地され、した
がって図３の矢印に示すようにＱ1 が“Ｈ”に反転す
る。このとき“００”データのＱ1 の“Ｌ”はＱ2 が
“Ｌ”であるためＭ2 で阻止され、“Ｈ”に反転するこ
とはない。
電圧が０．４Ｖを越えればメモリセルはオフとなり、ビ
ット線のプリチャージ電圧が維持される。プリチャージ
電圧はＭ1 で受けられ、Ｍ2 にはＱ2 の“Ｈ”が入力さ
れるためＭ3 に読み出し信号Ｌ1 の“Ｈ”を加えること
によりＱ1BがＭ1 、Ｍ2 、Ｍ3 を介して接地され、した
がって図３の矢印に示すようにＱ1 が“Ｈ”に反転す
る。このとき“００”データのＱ1 の“Ｌ”はＱ2 が
“Ｌ”であるためＭ2 で阻止され、“Ｈ”に反転するこ
とはない。
【００５８】図１０、図１１で説明した従来の回路で
は、“００”データのＱ1 が“Ｌ”であるため“１０”
プログラムにおいて、“００”データを書き込むメモリ
セルに望ましくない書き込み動作が繰り返されたが、図
２に示す本第１の実施の形態の回路では“００”、“０
１”データのＱ2 の“Ｌ”がＭ6 のゲートに与えられる
のでＭ6 がオフとなり書き込みが完全に禁止される。た
だし従来の回路においても“０１”データは書き込み禁
止状態であったから、図２の回路で新たに書き込みが完
全に禁止されるのは、従来望ましくない書き込みが生じ
ていた“００”データということになる。これにより、
従来“００”データについて起こり得る過剰書き込みの
問題が回避されたことになる。
は、“００”データのＱ1 が“Ｌ”であるため“１０”
プログラムにおいて、“００”データを書き込むメモリ
セルに望ましくない書き込み動作が繰り返されたが、図
２に示す本第１の実施の形態の回路では“００”、“０
１”データのＱ2 の“Ｌ”がＭ6 のゲートに与えられる
のでＭ6 がオフとなり書き込みが完全に禁止される。た
だし従来の回路においても“０１”データは書き込み禁
止状態であったから、図２の回路で新たに書き込みが完
全に禁止されるのは、従来望ましくない書き込みが生じ
ていた“００”データということになる。これにより、
従来“００”データについて起こり得る過剰書き込みの
問題が回避されたことになる。
【００５９】ここで書き込み禁止の方法について従来と
の相違を説明する。図１０に示す従来の書き込み禁止は
ビット線電圧をＶccとし、これを自己昇圧することによ
りなされていた。
の相違を説明する。図１０に示す従来の書き込み禁止は
ビット線電圧をＶccとし、これを自己昇圧することによ
りなされていた。
【００６０】本第１の実施の形態においては、図２に示
すＶ2 をＶccに等しくし、Ｍ7 、Ｍ8 を介してＢＬ1 に
供給し、これを自己昇圧することにより書き込みを禁止
してもよいし、書き込みの際のセンスアンプの“Ｈ”レ
ベルとＭ7 、Ｍ8 から供給される電圧を約８Ｖとし、自
己昇圧法を用いることなくこれを直接メモリセルのチャ
ネル部に転送することにより書き込みを禁止するように
してもよい。本実施の形態ではこれを直接昇圧法と呼ぶ
ことにする。
すＶ2 をＶccに等しくし、Ｍ7 、Ｍ8 を介してＢＬ1 に
供給し、これを自己昇圧することにより書き込みを禁止
してもよいし、書き込みの際のセンスアンプの“Ｈ”レ
ベルとＭ7 、Ｍ8 から供給される電圧を約８Ｖとし、自
己昇圧法を用いることなくこれを直接メモリセルのチャ
ネル部に転送することにより書き込みを禁止するように
してもよい。本実施の形態ではこれを直接昇圧法と呼ぶ
ことにする。
【００６１】ベリファイ結果は図２に破線で示した一括
検知回路７により１ページ分を一括して単一の検知線Ｌ
ＳＥＮに取り込まれる。一括検知の前にＬＳＥＮはＶcc
にプリチャージされる。ここで１ページ中の“１０”デ
ータの書き込みが十分であれば、Ｑ1 がベリファイ動作
で反転するのでＱ1 、Ｑ2 は共に“Ｈ”となり、これを
受けるｐチャネルトランジスタＭ9 、Ｍ12がオフするの
で、ＬＳＥＮにプリチャージされた電圧が維持される。
検知回路７により１ページ分を一括して単一の検知線Ｌ
ＳＥＮに取り込まれる。一括検知の前にＬＳＥＮはＶcc
にプリチャージされる。ここで１ページ中の“１０”デ
ータの書き込みが十分であれば、Ｑ1 がベリファイ動作
で反転するのでＱ1 、Ｑ2 は共に“Ｈ”となり、これを
受けるｐチャネルトランジスタＭ9 、Ｍ12がオフするの
で、ＬＳＥＮにプリチャージされた電圧が維持される。
【００６２】“１０”データの書き込みが不十分なセル
がある場合には、Ｑ1 がベリファイ動作で反転しないた
め“Ｌ”のままであり、Ｍ9 はオンとなる。このとき、
Ｑ2は“Ｈ”であるためＭ10はオンとなり、ＬＳＥＮに
プリチャージされた電圧は、Ｍ11に入力するＶＥＲＩＦ
Ｙ1 の“Ｈ”によりＭ9 、Ｍ10、Ｍ11を介して放電され
る。“０１”データはＱ1 が“Ｈ”、これを受けるＭ9
がオフであり、また“００”データはＱ2 が“Ｌ”であ
るためＭ10がオフとなりＶＥＲＩＦＹ1 による一括検知
には関与しない。
がある場合には、Ｑ1 がベリファイ動作で反転しないた
め“Ｌ”のままであり、Ｍ9 はオンとなる。このとき、
Ｑ2は“Ｈ”であるためＭ10はオンとなり、ＬＳＥＮに
プリチャージされた電圧は、Ｍ11に入力するＶＥＲＩＦ
Ｙ1 の“Ｈ”によりＭ9 、Ｍ10、Ｍ11を介して放電され
る。“０１”データはＱ1 が“Ｈ”、これを受けるＭ9
がオフであり、また“００”データはＱ2 が“Ｌ”であ
るためＭ10がオフとなりＶＥＲＩＦＹ1 による一括検知
には関与しない。
【００６３】同一ページ中において、“１０”データを
書き込む全てのメモリセルの書き込みが完了し、ＶＥＲ
ＩＦＹ1 によりベリファイした後ＬＳＥＮの高レベルが
保たれた場合には、全ての“１０”書き込みメモリセル
に過不足なく“１０”データが書き込まれたことが確認
される。なお表２の第３欄に一括検知として示されるよ
うに、このときデータ書き込みの対象とされない“１
１”データのメモリセルの書き込み禁止状態も一括検知
される。
書き込む全てのメモリセルの書き込みが完了し、ＶＥＲ
ＩＦＹ1 によりベリファイした後ＬＳＥＮの高レベルが
保たれた場合には、全ての“１０”書き込みメモリセル
に過不足なく“１０”データが書き込まれたことが確認
される。なお表２の第３欄に一括検知として示されるよ
うに、このときデータ書き込みの対象とされない“１
１”データのメモリセルの書き込み禁止状態も一括検知
される。
【００６４】次に“０１”プログラムにおいて、ＰＧＭ
3 を“Ｈ”としてＭ8 をオフし、Ｖ2 を切り離した後、
ラッチ２のＱ2 の“Ｌ”をＰＧＭ2 、Ａ1 によりＢＬ1
に転送し、メモリセルのＷＬに一定時間書き込み電圧２
０Ｖを印加して“０１”データを書き込むメモリセルに
書き込みが行われる。このとき“００”データのラッチ
Ｑ2 の“Ｌ”もＰＧＭ2 、Ａ1 によりＢＬ1 に転送され
るので、“００”を書き込むメモリセルにも同時に書き
込み動作が行われる。その後ＷＬの電圧を“０１”デー
タのベリファイ電圧１．６Ｖに戻してベリファイを行
う。
3 を“Ｈ”としてＭ8 をオフし、Ｖ2 を切り離した後、
ラッチ２のＱ2 の“Ｌ”をＰＧＭ2 、Ａ1 によりＢＬ1
に転送し、メモリセルのＷＬに一定時間書き込み電圧２
０Ｖを印加して“０１”データを書き込むメモリセルに
書き込みが行われる。このとき“００”データのラッチ
Ｑ2 の“Ｌ”もＰＧＭ2 、Ａ1 によりＢＬ1 に転送され
るので、“００”を書き込むメモリセルにも同時に書き
込み動作が行われる。その後ＷＬの電圧を“０１”デー
タのベリファイ電圧１．６Ｖに戻してベリファイを行
う。
【００６５】しきい値が１．６Ｖを越えればプリチャー
ジ電圧が維持され、これを受けるＭ4 と読み出し信号Ｌ
2 を受けるＭ5 によりＱ2Bが接地され、図３の矢印に示
すように“０１”データのＱ2 が“Ｈ”に反転する。こ
のとき“００”データを書き込むメモリセルのしきい値
が前記書き込み動作により１．６Ｖを越えていれば矢印
に示すように“００”データのＱ2 も同時に“Ｈ”に反
転する。
ジ電圧が維持され、これを受けるＭ4 と読み出し信号Ｌ
2 を受けるＭ5 によりＱ2Bが接地され、図３の矢印に示
すように“０１”データのＱ2 が“Ｈ”に反転する。こ
のとき“００”データを書き込むメモリセルのしきい値
が前記書き込み動作により１．６Ｖを越えていれば矢印
に示すように“００”データのＱ2 も同時に“Ｈ”に反
転する。
【００６６】しかし、“０１”書き込みのベリファイに
際して、“０１”データを書き込む全てのメモリセルの
しきい値が、１．６Ｖを越えていても、“００”データ
を書き込むメモリセルにはしきい値が１．６Ｖに達しな
いものが含まれる可能性があることに注意しなければな
らない。
際して、“０１”データを書き込む全てのメモリセルの
しきい値が、１．６Ｖを越えていても、“００”データ
を書き込むメモリセルにはしきい値が１．６Ｖに達しな
いものが含まれる可能性があることに注意しなければな
らない。
【００６７】すなわち、図３の“０１”プログラムに２
本の矢印に示すように、ベリファイの際に“０１”デー
タおよび“００”データを書き込む全てのメモリセルの
しきい値が１．６Ｖを越えたときに、はじめて“０１”
プログラムの書き込み終了が検知されるようにＬＳＥＮ
を含む検知回路７を構成する。
本の矢印に示すように、ベリファイの際に“０１”デー
タおよび“００”データを書き込む全てのメモリセルの
しきい値が１．６Ｖを越えたときに、はじめて“０１”
プログラムの書き込み終了が検知されるようにＬＳＥＮ
を含む検知回路７を構成する。
【００６８】“０１”プログラムの一括検知は次のよう
に行う。一括検知の前にＬＳＥＮはＶccにプリチャージ
されるが、Ｑ2 が“Ｈ”に反転するので、これを受ける
ｐチャネルトランジスタＭ12はオフとなる。したがっ
て、ＶＥＲＦＹ2 によりＭ14をオンしてもＬＳＥＮのプ
リチャージ電圧が保たれる。
に行う。一括検知の前にＬＳＥＮはＶccにプリチャージ
されるが、Ｑ2 が“Ｈ”に反転するので、これを受ける
ｐチャネルトランジスタＭ12はオフとなる。したがっ
て、ＶＥＲＦＹ2 によりＭ14をオンしてもＬＳＥＮのプ
リチャージ電圧が保たれる。
【００６９】一方ページ中に“０１”データの書き込み
が不十分なセルがある場合には、Ｑ2 が“Ｌ”のままな
のでＭ12がオンし、ＶＥＲＩＦＹ2 によりＭ14がオンと
なれば、ＬＳＥＮはＭ12、Ｍ14を介して接地され、ＬＳ
ＥＮ線のプリチャージは放電される。また“００”デー
タを書き込むメモリセルの内しきい値が１．６Ｖに達し
ないものがあれば、そのＱ2 は“Ｌ”のままなので同様
にＬＳＥＮはＭ12、Ｍ14を介して放電する。
が不十分なセルがある場合には、Ｑ2 が“Ｌ”のままな
のでＭ12がオンし、ＶＥＲＩＦＹ2 によりＭ14がオンと
なれば、ＬＳＥＮはＭ12、Ｍ14を介して接地され、ＬＳ
ＥＮ線のプリチャージは放電される。また“００”デー
タを書き込むメモリセルの内しきい値が１．６Ｖに達し
ないものがあれば、そのＱ2 は“Ｌ”のままなので同様
にＬＳＥＮはＭ12、Ｍ14を介して放電する。
【００７０】したがって図２の一括検知回路７では“０
１”ベリファイの際に“０１”データおよび“００”デ
ータを書き込む全てのメモリセルのしきい値が１．６Ｖ
を越えたときに、はじめてＬＳＥＮは放電されず、“０
１”プログラムの書き込み終了が検知される。
１”ベリファイの際に“０１”データおよび“００”デ
ータを書き込む全てのメモリセルのしきい値が１．６Ｖ
を越えたときに、はじめてＬＳＥＮは放電されず、“０
１”プログラムの書き込み終了が検知される。
【００７１】このようにして、全ての“０１”データ書
き込み対象のメモリセルに、データが過不足なく書き込
まれているかどうかを一括検知することができる。な
お、表２の第４欄に一括検知として示されるように、こ
のとき“１０”、“１１”データのメモリセルの書き込
み禁止状態も一括して検知される。
き込み対象のメモリセルに、データが過不足なく書き込
まれているかどうかを一括検知することができる。な
お、表２の第４欄に一括検知として示されるように、こ
のとき“１０”、“１１”データのメモリセルの書き込
み禁止状態も一括して検知される。
【００７２】このように“０１”プログラムでは“０
０”データにも書き込みが行われるが、“００”データ
を書き込むメモリセルのしきい値が１．６Ｖを越えると
Ｑ2 が“Ｈ”に反転して以降の書き込みが禁止されるの
で、しきい値は２．０Ｖを越えず“００”データの過剰
書き込みを生じる恐れはない。
０”データにも書き込みが行われるが、“００”データ
を書き込むメモリセルのしきい値が１．６Ｖを越えると
Ｑ2 が“Ｈ”に反転して以降の書き込みが禁止されるの
で、しきい値は２．０Ｖを越えず“００”データの過剰
書き込みを生じる恐れはない。
【００７３】最後に“００”プログラムにおいて、同様
にＰＧＭ3 を“Ｈ”としてＭ8 をオフしＶ2 を切り離し
た後、書き込み動作を行い、“００”データのベリファ
イ電圧２．８Ｖを越えれば、プリチャージ電圧を受ける
Ｍ1 と読み出し信号Ｌ1 を受けるＭ3 がオンし、また、
“００”データのＱ2 は先の“０１”プログラムで
“Ｈ”となっているため、Ｑ1BがＭ1 、Ｍ2 、Ｍ3 を介
して接地され、図３に示すように“００”データのＱ1
が“Ｈ”に反転する。
にＰＧＭ3 を“Ｈ”としてＭ8 をオフしＶ2 を切り離し
た後、書き込み動作を行い、“００”データのベリファ
イ電圧２．８Ｖを越えれば、プリチャージ電圧を受ける
Ｍ1 と読み出し信号Ｌ1 を受けるＭ3 がオンし、また、
“００”データのＱ2 は先の“０１”プログラムで
“Ｈ”となっているため、Ｑ1BがＭ1 、Ｍ2 、Ｍ3 を介
して接地され、図３に示すように“００”データのＱ1
が“Ｈ”に反転する。
【００７４】
【表２】
【００７５】“００”プログラムの一括検知は、先の
“０１”プログラムでＱ2 が“Ｈ”となっているので、
再びＶＥＲＩＦＹ1 を用い、ベリファイ電圧を２．８Ｖ
にするだけで“１０”プログラムと同様にベリファイ一
括検知を行うことができる。なお表２の最終欄に一括検
知として示されるように、このとき前記“０１”、“１
０”、“１１”データのメモリセルの書き込み禁止状態
も一括して検知される。
“０１”プログラムでＱ2 が“Ｈ”となっているので、
再びＶＥＲＩＦＹ1 を用い、ベリファイ電圧を２．８Ｖ
にするだけで“１０”プログラムと同様にベリファイ一
括検知を行うことができる。なお表２の最終欄に一括検
知として示されるように、このとき前記“０１”、“１
０”、“１１”データのメモリセルの書き込み禁止状態
も一括して検知される。
【００７６】このようにして“１０”、“０１”、“０
０”の各プログラムを経た後、４値のデータを与える全
てのＱ1 、Ｑ2 が“Ｈ”に反転し、メモリセルに書き込
まれた４値の情報には書き込み不足も過剰書き込みも生
じないことが保証される。
０”の各プログラムを経た後、４値のデータを与える全
てのＱ1 、Ｑ2 が“Ｈ”に反転し、メモリセルに書き込
まれた４値の情報には書き込み不足も過剰書き込みも生
じないことが保証される。
【００７７】次に図４を用いて本第１の実施の形態にお
ける読み出し動作を説明する。ラッチ１、ラッチ２への
データの読み出しは、図４に示すように３つのフェーズ
に分割して行う。また本実施の形態における読み出し動
作では、図１２で説明した従来の読み出し動作とは逆に
０Ｖ、１．２Ｖ、２．４Ｖの順序でワード線ＷＬの電圧
を与え、従来読み出しに必要であった図１０のトランジ
スタＭ19、Ｍ20を削減し、その代りに従来書き込みにの
み用いていたＭ2 、Ｍ3 を読み出しにも使用することに
特徴がある。
ける読み出し動作を説明する。ラッチ１、ラッチ２への
データの読み出しは、図４に示すように３つのフェーズ
に分割して行う。また本実施の形態における読み出し動
作では、図１２で説明した従来の読み出し動作とは逆に
０Ｖ、１．２Ｖ、２．４Ｖの順序でワード線ＷＬの電圧
を与え、従来読み出しに必要であった図１０のトランジ
スタＭ19、Ｍ20を削減し、その代りに従来書き込みにの
み用いていたＭ2 、Ｍ3 を読み出しにも使用することに
特徴がある。
【００７８】また第１の実施の形態の読み出し動作で
は、各フェーズにおける動作の前にＱ1 、Ｑ2 のレベル
を所定の状態に設定する必要がある。すなわち図４の下
部に短い矢印で示されているように、フェーズ１の前に
Ｑ2 を“Ｈ”、Ｑ1 を“Ｌ”、フェーズ２の前にＱ2 を
“Ｌ”、フェーズ３の前に“０１”と“００”のみＱ1
を“Ｌ”に設定する。なおＩＮＨ1 、ＩＮＨ2 は“Ｌ”
としてビット線へのＶccを切り離しておく。
は、各フェーズにおける動作の前にＱ1 、Ｑ2 のレベル
を所定の状態に設定する必要がある。すなわち図４の下
部に短い矢印で示されているように、フェーズ１の前に
Ｑ2 を“Ｈ”、Ｑ1 を“Ｌ”、フェーズ２の前にＱ2 を
“Ｌ”、フェーズ３の前に“０１”と“００”のみＱ1
を“Ｌ”に設定する。なおＩＮＨ1 、ＩＮＨ2 は“Ｌ”
としてビット線へのＶccを切り離しておく。
【００７９】次に図４のタイミング波形図を用いて読み
出し動作を詳細に説明する。読み出しに先立ちノードＱ
1 、Ｑ2 はどのような状態であってもよいが、ここでは
一例として全てのＱ1 、Ｑ2 を“Ｌ”として示してい
る。フェーズ１の前にＶref を“Ｌ”として、Ｖref の
ｐチャネルトランジスタをオンとし、ＶccをＭ4 のゲー
トに印加してこれをオンとする。読み出し信号Ｌ2 を
“Ｈ”とすればＱ2BがＭ4、Ｍ5 を介して接地されるの
で、全てのＱ2 は“Ｈ”に設定される。
出し動作を詳細に説明する。読み出しに先立ちノードＱ
1 、Ｑ2 はどのような状態であってもよいが、ここでは
一例として全てのＱ1 、Ｑ2 を“Ｌ”として示してい
る。フェーズ１の前にＶref を“Ｌ”として、Ｖref の
ｐチャネルトランジスタをオンとし、ＶccをＭ4 のゲー
トに印加してこれをオンとする。読み出し信号Ｌ2 を
“Ｈ”とすればＱ2BがＭ4、Ｍ5 を介して接地されるの
で、全てのＱ2 は“Ｈ”に設定される。
【００８０】Ｌ2 を“Ｌ”、Ｖref を“Ｈ”に反転して
Ｖccを切り離し、ＰＧＭ1 を“Ｈ”Reset を“Ｈ”とし
てそれぞれオン状態とすれば、Ｍ6 のゲートには先に設
定したＱ2 の“Ｌ”が与えられるのでＱ1 はＭ6 、ＰＧ
Ｍ１、Reset の各トランジスタを介して接地され、全て
のＱ1 は“Ｌ”に設定される。
Ｖccを切り離し、ＰＧＭ1 を“Ｈ”Reset を“Ｈ”とし
てそれぞれオン状態とすれば、Ｍ6 のゲートには先に設
定したＱ2 の“Ｌ”が与えられるのでＱ1 はＭ6 、ＰＧ
Ｍ１、Reset の各トランジスタを介して接地され、全て
のＱ1 は“Ｌ”に設定される。
【００８１】フェーズ１ではビット線をプリチャージし
てからＷＬを０Ｖにする。メモリセルのしきい値が０Ｖ
以上、すなわち図９に示す“１０”、“０１”、“０
０”の分布に含まれていれば、これらのメモリセルはオ
フとなるためビット線の電圧は保たれるが、“１１”の
分布すなわち書き込みがされなかったメモリセルはオン
となりビット線が放電される。Ａ1 を“Ｈ”としてＢＬ
1 にアドレスし、読み出し信号Ｌ1 を“Ｈ”とすれば、
ビット線電圧はＭ1 で受けられ、Ｍ2 はＱ2 の“Ｈ”を
受けてオンしているため、“１０”、“０１”、“０
０”が書き込まれたメモリセルのＱ1BがＭ1 、Ｍ2 、Ｍ
3 を介して接地され、それぞれのＱ1 が図４の矢印のよ
うに“Ｈ”に反転する。
てからＷＬを０Ｖにする。メモリセルのしきい値が０Ｖ
以上、すなわち図９に示す“１０”、“０１”、“０
０”の分布に含まれていれば、これらのメモリセルはオ
フとなるためビット線の電圧は保たれるが、“１１”の
分布すなわち書き込みがされなかったメモリセルはオン
となりビット線が放電される。Ａ1 を“Ｈ”としてＢＬ
1 にアドレスし、読み出し信号Ｌ1 を“Ｈ”とすれば、
ビット線電圧はＭ1 で受けられ、Ｍ2 はＱ2 の“Ｈ”を
受けてオンしているため、“１０”、“０１”、“０
０”が書き込まれたメモリセルのＱ1BがＭ1 、Ｍ2 、Ｍ
3 を介して接地され、それぞれのＱ1 が図４の矢印のよ
うに“Ｈ”に反転する。
【００８２】フェーズ２の前にＡ1 を“Ｌ”としてアド
レス用トランジスタをオフし、ＰＧＭ2 、Reset を
“Ｈ”とし、さらにＶref を“Ｈ”としてＶccを切り離
せば、Ｑ2 がＰＧＭ2 、Reset の各トランジスタを介し
て接地されるので全てのＱ2 は“Ｌ”に反転する。
レス用トランジスタをオフし、ＰＧＭ2 、Reset を
“Ｈ”とし、さらにＶref を“Ｈ”としてＶccを切り離
せば、Ｑ2 がＰＧＭ2 、Reset の各トランジスタを介し
て接地されるので全てのＱ2 は“Ｌ”に反転する。
【００８３】フェーズ２ではＷＬを１．２Ｖとし、“０
１”、“００”データのＱ2 を“Ｈ”に反転する。プリ
チャージされたビット線の電圧はＭ4 で受けられ、読み
出し信号Ｌ2 を“Ｈ”とすればＱ2BがＭ4 、Ｍ5 を介し
て接地されるので、“０１”、“００”データのＱ2 が
それぞれ図４の矢印のように反転する。
１”、“００”データのＱ2 を“Ｈ”に反転する。プリ
チャージされたビット線の電圧はＭ4 で受けられ、読み
出し信号Ｌ2 を“Ｈ”とすればＱ2BがＭ4 、Ｍ5 を介し
て接地されるので、“０１”、“００”データのＱ2 が
それぞれ図４の矢印のように反転する。
【００８４】フェーズ３の前にＡ1 を“Ｌ”としてアド
レス用トランジスタをオフし、ＰＧＭ1 、Reset を
“Ｈ”とし、さらにＶref を“Ｈ”としてＶccを切り離
せば、“０１”、“００”データのＱ2 はフェーズ２で
“Ｈ”に反転しているため、これをＭ6 で受けて“０
１”、“００”データのＱ1 がＭ6 、ＰＧＭ1 、Reset
を介して接地され“Ｌ”となる。
レス用トランジスタをオフし、ＰＧＭ1 、Reset を
“Ｈ”とし、さらにＶref を“Ｈ”としてＶccを切り離
せば、“０１”、“００”データのＱ2 はフェーズ２で
“Ｈ”に反転しているため、これをＭ6 で受けて“０
１”、“００”データのＱ1 がＭ6 、ＰＧＭ1 、Reset
を介して接地され“Ｌ”となる。
【００８５】フェーズ３ではＷＬを２．４Ｖとし、“０
０”データのＱ1 を“Ｈ”に反転する。プリチャージさ
れたビット線の電圧はＭ1 で受けられ、“００”データ
のＱ2 はフェーズ２で“Ｈ”に反転しているためＭ2 は
オンとなり、読み出し信号Ｌ1 を“Ｈ”とすれば、Ｑ1B
はＭ1 、Ｍ2 、Ｍ3 を介して接地され、“００”データ
のＱ1 は“Ｈ”に反転する。
０”データのＱ1 を“Ｈ”に反転する。プリチャージさ
れたビット線の電圧はＭ1 で受けられ、“００”データ
のＱ2 はフェーズ２で“Ｈ”に反転しているためＭ2 は
オンとなり、読み出し信号Ｌ1 を“Ｈ”とすれば、Ｑ1B
はＭ1 、Ｍ2 、Ｍ3 を介して接地され、“００”データ
のＱ1 は“Ｈ”に反転する。
【００８６】以上の３つの読み出しフェーズを経た後の
ノード（Ｑ2 ，Ｑ1 ）の電圧は図４の右端に示されるよ
うに、選択セルの状態が“１１”、“１０”、“０
１”、“００”である場合にそれぞれ（Ｌ，Ｌ）、
（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）となる。
ノード（Ｑ2 ，Ｑ1 ）の電圧は図４の右端に示されるよ
うに、選択セルの状態が“１１”、“１０”、“０
１”、“００”である場合にそれぞれ（Ｌ，Ｌ）、
（Ｌ，Ｈ）、（Ｈ，Ｌ）、（Ｈ，Ｈ）となる。
【００８７】以上のべたように本実施の形態における読
み出し動作では、各読み出しフェーズの前にラッチ１、
２の状態を設定する必要がある。この設定のために要す
る時間は、各フェーズの動作に必要な時間（ラッチへの
読み出し時間）に比べて極めて小さく、全読み出し時間
に対する影響は無視することができる。例えばラッチへ
のデータの読み出し時間は２２マイクロ秒であるが、本
実施の形態を用いた場合の読み出し時間の増加分は高々
４００ナノ秒程度である。
み出し動作では、各読み出しフェーズの前にラッチ１、
２の状態を設定する必要がある。この設定のために要す
る時間は、各フェーズの動作に必要な時間（ラッチへの
読み出し時間）に比べて極めて小さく、全読み出し時間
に対する影響は無視することができる。例えばラッチへ
のデータの読み出し時間は２２マイクロ秒であるが、本
実施の形態を用いた場合の読み出し時間の増加分は高々
４００ナノ秒程度である。
【００８８】また、書き込みの単位であるページを、読
み出し動作時に前半と後半に分割し、メモリセルから後
半ページのセンスラッチ回路にデータを取り込むランダ
ム・リード動作中に、前半ページのセンスラッチ回路に
取り込まれたデータを入出力ピンまで転送するシリアル
・リード動作を行い、引き続き後半ページのセンスラッ
チ回路に取り込まれたデータを入出力ピンまで転送する
シリアル・リード動作中に、次のサイクルの前半ページ
のセンスラッチ回路へのランダム・リード動作を行うパ
イプライン的なページ間連続アクセスモードによる読み
出し動作を採用した場合は、シリアル・リード動作に要
する時間の方がランダムリード動作に要する時間よりも
一般に長く、最初のサイクルでの前半ページのセンスラ
ッチ回路へのランダムリード動作を除き、上記ランダム
・リード動作の時間の増加は全く問題とならない。
み出し動作時に前半と後半に分割し、メモリセルから後
半ページのセンスラッチ回路にデータを取り込むランダ
ム・リード動作中に、前半ページのセンスラッチ回路に
取り込まれたデータを入出力ピンまで転送するシリアル
・リード動作を行い、引き続き後半ページのセンスラッ
チ回路に取り込まれたデータを入出力ピンまで転送する
シリアル・リード動作中に、次のサイクルの前半ページ
のセンスラッチ回路へのランダム・リード動作を行うパ
イプライン的なページ間連続アクセスモードによる読み
出し動作を採用した場合は、シリアル・リード動作に要
する時間の方がランダムリード動作に要する時間よりも
一般に長く、最初のサイクルでの前半ページのセンスラ
ッチ回路へのランダムリード動作を除き、上記ランダム
・リード動作の時間の増加は全く問題とならない。
【００８９】次に図５に基づき本発明の第２の実施の形
態を説明する。第１の実施の形態との相違は、図２のト
ランジスタＭ1 乃至Ｍ5 が図５のトランジスタＭ15乃至
Ｍ18に置き換えられていることである。
態を説明する。第１の実施の形態との相違は、図２のト
ランジスタＭ1 乃至Ｍ5 が図５のトランジスタＭ15乃至
Ｍ18に置き換えられていることである。
【００９０】図３のタイミング波形図を用いて第２の実
施の形態の書き込み及びベリファイ動作について説明す
る。書き込み動作には前記Ｍ15乃至Ｍ18は関与しないの
で、第１の実施の形態と全く同様に行われる。
施の形態の書き込み及びベリファイ動作について説明す
る。書き込み動作には前記Ｍ15乃至Ｍ18は関与しないの
で、第１の実施の形態と全く同様に行われる。
【００９１】“１０”プログラムのベリファイは次のよ
うに行う。書き込み電圧によりメモリセルのしきい値が
０．４Ｖを越えれば、メモリセルはオフとなり、ビット
線のプリチャージ電圧が維持される。プリチャージ電圧
はＭ18で受けられ、Ｍ15にはＱ2 の“Ｈ”が入力される
ためＭ16に読み出し信号Ｌ1 を加えることによりＱ1が
“Ｈ”に反転する。“００”データのＱ1 の“Ｌ”はＱ
2 が“Ｌ”であるためＭ15で阻止され“Ｈ”に反転しな
い。このとき“００”データへの望ましくない書き込み
は“００”データのＱ1 が“Ｌ”であるためＭ6 により
禁止される。
うに行う。書き込み電圧によりメモリセルのしきい値が
０．４Ｖを越えれば、メモリセルはオフとなり、ビット
線のプリチャージ電圧が維持される。プリチャージ電圧
はＭ18で受けられ、Ｍ15にはＱ2 の“Ｈ”が入力される
ためＭ16に読み出し信号Ｌ1 を加えることによりＱ1が
“Ｈ”に反転する。“００”データのＱ1 の“Ｌ”はＱ
2 が“Ｌ”であるためＭ15で阻止され“Ｈ”に反転しな
い。このとき“００”データへの望ましくない書き込み
は“００”データのＱ1 が“Ｌ”であるためＭ6 により
禁止される。
【００９２】なお一括検知回路７の回路構成は第１の実
施の形態と同一であるから“１０”プログラムにおける
“１０”及び“１１”データのメモリセルの書き込み禁
止状態は表２に示すとおり、前記第１の実施の形態と全
く同様にページごとに一括して検知することができる。
施の形態と同一であるから“１０”プログラムにおける
“１０”及び“１１”データのメモリセルの書き込み禁
止状態は表２に示すとおり、前記第１の実施の形態と全
く同様にページごとに一括して検知することができる。
【００９３】“０１”プログラムのベリファイは次のよ
うに行う。書き込み電圧によりメモリセルのしきい値が
１．６Ｖを越えればプリチャージ電圧が維持されこれを
受けるＭ18と読み出し信号Ｌ2 を受けるＭ17により“０
１”データのＱ2 が“Ｈ”に反転する。この時“００”
データのＱ2 も同時に“Ｈ”に反転する。しかし“０
０”データを書き込むメモリセルに過剰書き込みは生じ
ない。“０１”プログラムにおける“０１”、“１
０”、“１１”データのメモリセルの書き込み禁止状態
も表２に示すとおり、第１の実施の形態と同様にページ
ごとに一括して検知される。
うに行う。書き込み電圧によりメモリセルのしきい値が
１．６Ｖを越えればプリチャージ電圧が維持されこれを
受けるＭ18と読み出し信号Ｌ2 を受けるＭ17により“０
１”データのＱ2 が“Ｈ”に反転する。この時“００”
データのＱ2 も同時に“Ｈ”に反転する。しかし“０
０”データを書き込むメモリセルに過剰書き込みは生じ
ない。“０１”プログラムにおける“０１”、“１
０”、“１１”データのメモリセルの書き込み禁止状態
も表２に示すとおり、第１の実施の形態と同様にページ
ごとに一括して検知される。
【００９４】“００”プログラムのベリファイは次のよ
うに行う。書き込み電圧によりメモリセルのしきい値が
２．８Ｖを越えれば、プリチャージ電圧を受けるＭ18と
読み出し信号Ｌ1 を受けるＭ16がオンし、また“００”
データのＱ2 は“Ｈ”となっているため、“００”デー
タのＱ1 が“Ｈ”に反転する。“００”プログラムにお
ける“００”、“０１”、“１０”、“１１”データの
メモリセルの書き込み禁止状態も表２に示すように、第
１の実施の形態と同様にページごとに一括して検知され
る。
うに行う。書き込み電圧によりメモリセルのしきい値が
２．８Ｖを越えれば、プリチャージ電圧を受けるＭ18と
読み出し信号Ｌ1 を受けるＭ16がオンし、また“００”
データのＱ2 は“Ｈ”となっているため、“００”デー
タのＱ1 が“Ｈ”に反転する。“００”プログラムにお
ける“００”、“０１”、“１０”、“１１”データの
メモリセルの書き込み禁止状態も表２に示すように、第
１の実施の形態と同様にページごとに一括して検知され
る。
【００９５】以上の説明により、第１の実施の形態のＭ
1 、Ｍ2 、Ｍ3 の役割は第２の実施の形態のＭ18、Ｍ1
5、Ｍ16で、また第１の実施の形態のＭ4 、Ｍ5 の役割
は第２の実施の形態のＭ18、Ｍ17により代替できること
がわかる。従って読み出し動作もＭ15乃至Ｍ18を用いて
第１の実施の形態と全く同様に行うことができる。
1 、Ｍ2 、Ｍ3 の役割は第２の実施の形態のＭ18、Ｍ1
5、Ｍ16で、また第１の実施の形態のＭ4 、Ｍ5 の役割
は第２の実施の形態のＭ18、Ｍ17により代替できること
がわかる。従って読み出し動作もＭ15乃至Ｍ18を用いて
第１の実施の形態と全く同様に行うことができる。
【００９６】なお第２の実施の形態は、第１の実施の形
態に比べて素子数が１個少ないことが注目される。第１
の実施の形態の素子数は図１０で説明した従来の回路の
素子数よりも１個多いので、第２の実施の形態では素子
数を従来の回路と同じにすることができる。また第１及
び第２の実施の形態で削除された従来のトランジスタＭ
19、Ｍ20はラッチを反転させる役割を持つため、とくに
ゲート幅の大きいトランジスタを用いている。従って第
１、第２の実施の形態においてこれらを削減したことに
よるレイアウト上の利益は大きい。
態に比べて素子数が１個少ないことが注目される。第１
の実施の形態の素子数は図１０で説明した従来の回路の
素子数よりも１個多いので、第２の実施の形態では素子
数を従来の回路と同じにすることができる。また第１及
び第２の実施の形態で削除された従来のトランジスタＭ
19、Ｍ20はラッチを反転させる役割を持つため、とくに
ゲート幅の大きいトランジスタを用いている。従って第
１、第２の実施の形態においてこれらを削減したことに
よるレイアウト上の利益は大きい。
【００９７】次に図６に基づき本発明の第３の実施の形
態について説明する。センスラッチ回路のレイアウト面
積に余裕がある場合、又は第１、第２の実施の形態にお
ける読み出し方法を用いたことによる読み出し時間の増
加、ならびにクロック系の複雑化を避けたい場合には、
図６に示すようにベリファイと読み出しに用いるＭ1乃
至Ｍ5 、及びＭ19、Ｍ20からなる回路構成を従来の図１
０と同一のものに置き換えればよい。このようにすれ
ば、書き込み及びベリファイ動作において“００”デー
タを書き込むメモリセルへの過剰書き込みが防止され、
かつ読み出し動作において図１２と同一の単純な読み出
し動作が可能となる。
態について説明する。センスラッチ回路のレイアウト面
積に余裕がある場合、又は第１、第２の実施の形態にお
ける読み出し方法を用いたことによる読み出し時間の増
加、ならびにクロック系の複雑化を避けたい場合には、
図６に示すようにベリファイと読み出しに用いるＭ1乃
至Ｍ5 、及びＭ19、Ｍ20からなる回路構成を従来の図１
０と同一のものに置き換えればよい。このようにすれ
ば、書き込み及びベリファイ動作において“００”デー
タを書き込むメモリセルへの過剰書き込みが防止され、
かつ読み出し動作において図１２と同一の単純な読み出
し動作が可能となる。
【００９８】次に図７に基づき本発明の第４の実施の形
態について説明する。メモリセルに記憶する４値のデー
タを、２ビットのビットデータとして図７に破線で囲ん
だ第１、第２のラッチ回路１０、１１に一時的に記憶
し、ビット線をアドレス信号Ａ1 、Ａ2 により選択する
のは、これまでの説明と同様である。
態について説明する。メモリセルに記憶する４値のデー
タを、２ビットのビットデータとして図７に破線で囲ん
だ第１、第２のラッチ回路１０、１１に一時的に記憶
し、ビット線をアドレス信号Ａ1 、Ａ2 により選択する
のは、これまでの説明と同様である。
【００９９】本実施の形態においては、ラッチ１に保持
された下位ビットのデータでラッチ２に保持された上位
ビットのデータのビット線への転送を制御する転送制御
トランジスタＭ22と、ラッチ２に保持された上位ビット
のデータでラッチ１に保持された下位ビットのデータの
ビット線への転送を制御する転送制御トランジスタＭ21
とを備え、これを用いて従来問題であった“００”デー
タを書き込むメモリセルへの過剰書き込み発生を完全に
防止する点が第１乃至第３の実施の形態と異なる。
された下位ビットのデータでラッチ２に保持された上位
ビットのデータのビット線への転送を制御する転送制御
トランジスタＭ22と、ラッチ２に保持された上位ビット
のデータでラッチ１に保持された下位ビットのデータの
ビット線への転送を制御する転送制御トランジスタＭ21
とを備え、これを用いて従来問題であった“００”デー
タを書き込むメモリセルへの過剰書き込み発生を完全に
防止する点が第１乃至第３の実施の形態と異なる。
【０１００】図８に示すタイミング波形図を参照して、
第４の実施の形態の書き込み及びベリファイ動作を詳細
に説明する。書き込みに先立ち、センスラッチ回路には
書き込みに用いる２ビットのビットデータが、図８に示
すように（Ｑ2 ，Ｑ1 ）の電圧として入力される。第１
の実施の形態でのべたように、書き込み用のビットデー
タはそれぞれ“００”がＱ1：Ｌ、Ｑ2 ：Ｌ、“０１”
がＱ1 ：Ｈ、Ｑ2 ：Ｌ、“１０”がＱ1 ：Ｌ、Ｑ2 ：
Ｈ、“１１”がＱ1 ：Ｈ、Ｑ2 ：Ｈとして入力される。
第４の実施の形態の書き込み及びベリファイ動作を詳細
に説明する。書き込みに先立ち、センスラッチ回路には
書き込みに用いる２ビットのビットデータが、図８に示
すように（Ｑ2 ，Ｑ1 ）の電圧として入力される。第１
の実施の形態でのべたように、書き込み用のビットデー
タはそれぞれ“００”がＱ1：Ｌ、Ｑ2 ：Ｌ、“０１”
がＱ1 ：Ｈ、Ｑ2 ：Ｌ、“１０”がＱ1 ：Ｌ、Ｑ2 ：
Ｈ、“１１”がＱ1 ：Ｈ、Ｑ2 ：Ｈとして入力される。
【０１０１】まず“１０”プログラムにおいて、データ
“１０”を与えるＱ1 、Ｑ2 の状態の内Ｑ1 の“Ｌ”を
用いて“１０”データをメモリセルに書き込む。Ａ1 を
“Ｈ”、Ａ2 を“Ｌ”、ＩＮＨ1 を“Ｌ”として書き込
みの対象とするメモリセルが接続されたビット線ＢＬ1
を選択する。ＢＬ1 にＱ1 の“Ｌ”を伝達する前に、Ｉ
ＮＨ2 を“Ｈ”としてＢＬ2 への書き込みを禁止する。
ＰＧＭ1 を“Ｈ”、ＰＧＭ2 を“Ｌ”とすればＱ2 が
“Ｈ”であるためＭ21がオンとなり、“１０”データに
おけるＱ1 の“Ｌ”はＭ21とＰＧＭ1 及びＡ1 のトラン
ジスタを介してビット線ＢＬ1 に転送される。
“１０”を与えるＱ1 、Ｑ2 の状態の内Ｑ1 の“Ｌ”を
用いて“１０”データをメモリセルに書き込む。Ａ1 を
“Ｈ”、Ａ2 を“Ｌ”、ＩＮＨ1 を“Ｌ”として書き込
みの対象とするメモリセルが接続されたビット線ＢＬ1
を選択する。ＢＬ1 にＱ1 の“Ｌ”を伝達する前に、Ｉ
ＮＨ2 を“Ｈ”としてＢＬ2 への書き込みを禁止する。
ＰＧＭ1 を“Ｈ”、ＰＧＭ2 を“Ｌ”とすればＱ2 が
“Ｈ”であるためＭ21がオンとなり、“１０”データに
おけるＱ1 の“Ｌ”はＭ21とＰＧＭ1 及びＡ1 のトラン
ジスタを介してビット線ＢＬ1 に転送される。
【０１０２】このとき、“００”データはＱ2 が“Ｌ”
であるため、Ｍ21がオフとなり“００”データにおける
Ｑ1 の“Ｌ”はＢＬ1 への転送が阻止される。“０１”
データはＱ1 が“Ｈ”であるから、“１０”データを書
き込む場合のみＱ1 の“Ｌ”がＢＬ１に転送され０Ｖと
なる。ここで一定時間ワード線を２０Ｖ程度の書き込み
電圧にすると、“１０”データを書き込むメモリセルに
のみに書き込みが行われる。このようにして従来問題で
あった、目的とする“１０”データの書き込み時に、同
時に“００”データを書き込むメモリセルへの好ましく
ない書き込み動作が行われることが完全に回避される。
であるため、Ｍ21がオフとなり“００”データにおける
Ｑ1 の“Ｌ”はＢＬ1 への転送が阻止される。“０１”
データはＱ1 が“Ｈ”であるから、“１０”データを書
き込む場合のみＱ1 の“Ｌ”がＢＬ１に転送され０Ｖと
なる。ここで一定時間ワード線を２０Ｖ程度の書き込み
電圧にすると、“１０”データを書き込むメモリセルに
のみに書き込みが行われる。このようにして従来問題で
あった、目的とする“１０”データの書き込み時に、同
時に“００”データを書き込むメモリセルへの好ましく
ない書き込み動作が行われることが完全に回避される。
【０１０３】“１０”プログラムにおけるベリファイ動
作は、図１１で説明したのと同様にして行うことができ
るので説明を省略する。ベリファイ結果は図７に破線で
示した一括検知回路７により１ページ分を一括して単一
の検知線ＬＳＥＮに取り込まれる。一括検知の前にＬＳ
ＥＮはＶccにプリチャージされる。ここで、１ページ中
の“１０”データの書き込みが十分であればＱ1 がベリ
ファイ動作で反転するのでＱ1 、Ｑ2 は共に“Ｈ”とな
り、これを受けるｐチャネルトランジスタＭ9、Ｍ12が
オフするので、ＬＳＥＮにプリチャージされた電圧が維
持される。
作は、図１１で説明したのと同様にして行うことができ
るので説明を省略する。ベリファイ結果は図７に破線で
示した一括検知回路７により１ページ分を一括して単一
の検知線ＬＳＥＮに取り込まれる。一括検知の前にＬＳ
ＥＮはＶccにプリチャージされる。ここで、１ページ中
の“１０”データの書き込みが十分であればＱ1 がベリ
ファイ動作で反転するのでＱ1 、Ｑ2 は共に“Ｈ”とな
り、これを受けるｐチャネルトランジスタＭ9、Ｍ12が
オフするので、ＬＳＥＮにプリチャージされた電圧が維
持される。
【０１０４】“１０”データの書き込みが不十分なセル
がある場合には、Ｑ1 がベリファイ動作で反転しないた
め“Ｌ”のままでありＭ9 はオンとなる。このとき、Ｑ
2 は“Ｈ”であるためＭ10はオンとなり、ＬＳＥＮにプ
リチャージされた電圧は、Ｍ11に入力するＶＥＲＩＦＹ
1 の“Ｈ”によりＭ9 、Ｍ10、Ｍ11を介して放電され
る。“０１”データはＱ1 が“Ｈ”、これを受けるＭ9
がオフであり、また“００”データはＱ2 が“Ｌ”であ
るためＭ10がオフとなりＶＥＲＩＦＹ1 による一括検知
には関与しない。
がある場合には、Ｑ1 がベリファイ動作で反転しないた
め“Ｌ”のままでありＭ9 はオンとなる。このとき、Ｑ
2 は“Ｈ”であるためＭ10はオンとなり、ＬＳＥＮにプ
リチャージされた電圧は、Ｍ11に入力するＶＥＲＩＦＹ
1 の“Ｈ”によりＭ9 、Ｍ10、Ｍ11を介して放電され
る。“０１”データはＱ1 が“Ｈ”、これを受けるＭ9
がオフであり、また“００”データはＱ2 が“Ｌ”であ
るためＭ10がオフとなりＶＥＲＩＦＹ1 による一括検知
には関与しない。
【０１０５】同一ページ中において、“１０”データを
書き込む全てメモリセルの書き込みが完了し、ＶＥＲＩ
ＦＹ1 によりベリファイした後ＬＳＥＮの高レベルが保
たれた場合には、すべての“１０”書き込みメモリセル
に過不足なく“１０”データが書き込まれたことが確認
される。なお、表３の第３欄に一括検知として示される
ように、このときデータ書き込みの対象とされない“１
１”データのメモリセルの書き込み禁止状態も一括検知
される。
書き込む全てメモリセルの書き込みが完了し、ＶＥＲＩ
ＦＹ1 によりベリファイした後ＬＳＥＮの高レベルが保
たれた場合には、すべての“１０”書き込みメモリセル
に過不足なく“１０”データが書き込まれたことが確認
される。なお、表３の第３欄に一括検知として示される
ように、このときデータ書き込みの対象とされない“１
１”データのメモリセルの書き込み禁止状態も一括検知
される。
【０１０６】
【表３】
【０１０７】次に“０１”データのメモリセルへの書き
込みについて説明する。Ｍ22はＱ1が“Ｈ”であるから
オンとなり、Ａ１、ＰＧＭ2 を“Ｈ”とすることによ
り、“０１”データのＱ2 の“Ｌ”がＭ22とＰＧＭ2 、
Ａ1 のトランジスタを介してをＢＬ1 に転送され、ＷＬ
を一定時間２０Ｖ程度にして書き込みを行う。書き込み
終了後“０１”データのベリファイを行う。
込みについて説明する。Ｍ22はＱ1が“Ｈ”であるから
オンとなり、Ａ１、ＰＧＭ2 を“Ｈ”とすることによ
り、“０１”データのＱ2 の“Ｌ”がＭ22とＰＧＭ2 、
Ａ1 のトランジスタを介してをＢＬ1 に転送され、ＷＬ
を一定時間２０Ｖ程度にして書き込みを行う。書き込み
終了後“０１”データのベリファイを行う。
【０１０８】“０１”ベリファイは、ワード線電圧を
１．６Ｖにして行う。書き込みが正しく行われれば、ビ
ット線のプリチャージ電圧は放電されることなく保たれ
る。このビット線電圧はＭ4 で受けており、読み出し信
号Ｌ2 を“Ｈ”にすることにより、書き込みが正常であ
ればＱ1BがＭ4 、Ｍ5 を介して接地されるため、Ｑ2 は
図８の“０１”プログラムに矢印で示すように書き込み
禁止状態“Ｈ”に反転する。
１．６Ｖにして行う。書き込みが正しく行われれば、ビ
ット線のプリチャージ電圧は放電されることなく保たれ
る。このビット線電圧はＭ4 で受けており、読み出し信
号Ｌ2 を“Ｈ”にすることにより、書き込みが正常であ
ればＱ1BがＭ4 、Ｍ5 を介して接地されるため、Ｑ2 は
図８の“０１”プログラムに矢印で示すように書き込み
禁止状態“Ｈ”に反転する。
【０１０９】この時第１の実施の形態における“０１”
プログラムでは、Ｑ2 が反転するまで“００”データを
書き込むメモリセルにも書き込みが行われるが、そのし
きい値は２．０Ｖを越えないので過剰書き込みの恐れが
ないことを説明した。本第４の実施の形態の“０１”プ
ログラムでは“００”データのＱ1 が“Ｌ”であるた
め、これを受けるＭ22がオフとなり、“００”データの
Ｑ2 の“Ｌ”はＢＬ1 に転送されない。従って本実施の
形態では図８に示すように、読み出し信号Ｌ2 で反転す
るのは“０１”データのＱ2 のみであり、“００”デー
タを書き込むメモリセルには、“０１”プログラムにお
いても、全く書き込み動作が行われないという特徴があ
る。
プログラムでは、Ｑ2 が反転するまで“００”データを
書き込むメモリセルにも書き込みが行われるが、そのし
きい値は２．０Ｖを越えないので過剰書き込みの恐れが
ないことを説明した。本第４の実施の形態の“０１”プ
ログラムでは“００”データのＱ1 が“Ｌ”であるた
め、これを受けるＭ22がオフとなり、“００”データの
Ｑ2 の“Ｌ”はＢＬ1 に転送されない。従って本実施の
形態では図８に示すように、読み出し信号Ｌ2 で反転す
るのは“０１”データのＱ2 のみであり、“００”デー
タを書き込むメモリセルには、“０１”プログラムにお
いても、全く書き込み動作が行われないという特徴があ
る。
【０１１０】“０１”プログラムの一括検知は次のよう
に行う。一括検知の前にＬＳＥＮはＶccにプリチャージ
されるが、Ｑ2 が“Ｈ”に反転するので、これを受ける
ｐチャネルトランジスタＭ12はオフとなる。したがっ
て、ＶＥＲＦＹ2 によりＭ14をオンしてもＬＳＥＮのプ
リチャージ電圧が保たれる。
に行う。一括検知の前にＬＳＥＮはＶccにプリチャージ
されるが、Ｑ2 が“Ｈ”に反転するので、これを受ける
ｐチャネルトランジスタＭ12はオフとなる。したがっ
て、ＶＥＲＦＹ2 によりＭ14をオンしてもＬＳＥＮのプ
リチャージ電圧が保たれる。
【０１１１】一方ページ中に“０１”データの書き込み
が不十分なセルがある場合には、Ｑ2 が“Ｌ”のままな
のでＭ12がオンし、Ｍ13はＱ1 が“Ｈ”なのでオンとな
るため、ＶＥＲＩＦＹ2 によりＭ14がオンとなれば、Ｌ
ＳＥＮはＭ12、Ｍ13、Ｍ14を介して接地され、ＬＳＥＮ
線のプリチャージは放電される。“００”データはＱ1
が“Ｌ”であるためＭ13がオフとなり、ＶＥＲＩＦＹ2
による一括検知には関与しない。このようにして、全て
の“０１”データ書き込み対象のメモリセルに、データ
が過不足なく書き込まれているかどうかを一括検知する
ことができる。なお、表３の第４欄に一括検知として示
されるように、このとき“１０”、“１１”データのメ
モリセルの書き込み禁止状態も一括して検知される。
が不十分なセルがある場合には、Ｑ2 が“Ｌ”のままな
のでＭ12がオンし、Ｍ13はＱ1 が“Ｈ”なのでオンとな
るため、ＶＥＲＩＦＹ2 によりＭ14がオンとなれば、Ｌ
ＳＥＮはＭ12、Ｍ13、Ｍ14を介して接地され、ＬＳＥＮ
線のプリチャージは放電される。“００”データはＱ1
が“Ｌ”であるためＭ13がオフとなり、ＶＥＲＩＦＹ2
による一括検知には関与しない。このようにして、全て
の“０１”データ書き込み対象のメモリセルに、データ
が過不足なく書き込まれているかどうかを一括検知する
ことができる。なお、表３の第４欄に一括検知として示
されるように、このとき“１０”、“１１”データのメ
モリセルの書き込み禁止状態も一括して検知される。
【０１１２】次に“００”書き込みについて説明する。
“００”プログラムに先立ち“００”データのＱ1 は書
き込み禁止状態に変更される。すなわち、書き込み時に
ビット線をプリチャージした後、読み出し信号Ｌ3 を
“Ｈ”にする。Ｑ2Bは“Ｈ”であるためＭ19はオンし、
Ｑ1BはＭ1 、Ｍ19、Ｍ20を介して接地される。このよう
にして“００”プログラムの開始前にＱ1 を読み出し信
号Ｌ3 により強制的に書き込み禁止状態“Ｈ”に反転す
れば、ベリファイ電圧を２．８Ｖにするだけで“０１”
プログラムの場合と全く同様に“００”データの書き込
みとベリファイを行うことができる。
“００”プログラムに先立ち“００”データのＱ1 は書
き込み禁止状態に変更される。すなわち、書き込み時に
ビット線をプリチャージした後、読み出し信号Ｌ3 を
“Ｈ”にする。Ｑ2Bは“Ｈ”であるためＭ19はオンし、
Ｑ1BはＭ1 、Ｍ19、Ｍ20を介して接地される。このよう
にして“００”プログラムの開始前にＱ1 を読み出し信
号Ｌ3 により強制的に書き込み禁止状態“Ｈ”に反転す
れば、ベリファイ電圧を２．８Ｖにするだけで“０１”
プログラムの場合と全く同様に“００”データの書き込
みとベリファイを行うことができる。
【０１１３】すなわち“００”プログラムの開始時点で
“００”データの下位ビットを読み出し信号Ｌ3 （請求
項１０、１１の外部信号に相当する）を用いて強制的に
１に反転することにより、ラッチに取り込まれる書き込
みの状態数を１つ減少することができ、“０１”動作と
同じ回路操作で“００”データの書き込みとベリファイ
動作を行うことができるので、書き込みに必要な回路構
成を簡略化するのに役立つ。
“００”データの下位ビットを読み出し信号Ｌ3 （請求
項１０、１１の外部信号に相当する）を用いて強制的に
１に反転することにより、ラッチに取り込まれる書き込
みの状態数を１つ減少することができ、“０１”動作と
同じ回路操作で“００”データの書き込みとベリファイ
動作を行うことができるので、書き込みに必要な回路構
成を簡略化するのに役立つ。
【０１１４】“００”プログラムの一括検知は、先に読
み出し信号Ｌ3 を用いてＱ1 を“Ｈ”に強制的に反転さ
せているので、再びＶＥＲＩＦＹ2 を用い、ベリファイ
電圧を２．８Ｖにするだけで“０１”プログラムと同様
に一括ベリファイを行うことができる。なお表３の最終
欄に一括検知として示されるように、このとき前記“０
１”、“１０”、“１１”データのメモリセルの書き込
み禁止状態も一括して検知される。
み出し信号Ｌ3 を用いてＱ1 を“Ｈ”に強制的に反転さ
せているので、再びＶＥＲＩＦＹ2 を用い、ベリファイ
電圧を２．８Ｖにするだけで“０１”プログラムと同様
に一括ベリファイを行うことができる。なお表３の最終
欄に一括検知として示されるように、このとき前記“０
１”、“１０”、“１１”データのメモリセルの書き込
み禁止状態も一括して検知される。
【０１１５】このようにして“１０”、“０１”、“０
０”の各プログラムを経た後、４値のデータを与える全
てのＱ1 、Ｑ2 が“Ｈ”に反転し、メモリセルに書き込
まれた４値の情報には書き込み不足も過剰書き込みも生
じないことが保証される。
０”の各プログラムを経た後、４値のデータを与える全
てのＱ1 、Ｑ2 が“Ｈ”に反転し、メモリセルに書き込
まれた４値の情報には書き込み不足も過剰書き込みも生
じないことが保証される。
【０１１６】本第４の実施の形態における読み出し動作
は、Ｍ1 乃至Ｍ5 及びＭ19、Ｍ20の回路構成が図１０と
同じであるため、図１２と同様に行うことができるの
で、説明を省略する。
は、Ｍ1 乃至Ｍ5 及びＭ19、Ｍ20の回路構成が図１０と
同じであるため、図１２と同様に行うことができるの
で、説明を省略する。
【０１１７】なお本発明は上記の実施の形態に限定され
るものではない。前記第４の実施の形態において、書き
込み及びベリファイのプログラムの最終フェーズで、
“００”データの下位ビットを反転する例について説明
したが、ＬＳＥＮに接続される回路構成に小修正を加え
れば、他のフェーズで同様な操作を行うことが可能であ
る。また第１乃至第４の実施の形態でのべたＭ1 乃至Ｍ
5 及びＭ15乃至Ｍ20で構成される読み出し回路の部分
は、小修正を加えれば互いに他の実施の形態と交換して
用いることもできる。
るものではない。前記第４の実施の形態において、書き
込み及びベリファイのプログラムの最終フェーズで、
“００”データの下位ビットを反転する例について説明
したが、ＬＳＥＮに接続される回路構成に小修正を加え
れば、他のフェーズで同様な操作を行うことが可能であ
る。また第１乃至第４の実施の形態でのべたＭ1 乃至Ｍ
5 及びＭ15乃至Ｍ20で構成される読み出し回路の部分
は、小修正を加えれば互いに他の実施の形態と交換して
用いることもできる。
【０１１８】また上記の説明では４値の情報が２ビット
のデータで与えられる場合について説明したが、本実施
の形態を拡張すれば、容易に４値以外の多値の情報の書
き込み、ベリファイ、及び読み出しを行う場合に適用す
ることができる。このほか本発明の要旨を逸脱しない範
囲で種々に変形して実施することができる。
のデータで与えられる場合について説明したが、本実施
の形態を拡張すれば、容易に４値以外の多値の情報の書
き込み、ベリファイ、及び読み出しを行う場合に適用す
ることができる。このほか本発明の要旨を逸脱しない範
囲で種々に変形して実施することができる。
【０１１９】
【発明の効果】上述したように本発明の多値不揮発性半
導体記憶装置では、複数ビットの書き込み状態を全てベ
リファイしながら書き込むことができるため、書き込み
データの各レベルに対して、メモリセルの書き込み後の
しきい値電圧に過不足を生じることなく精密に制御する
ことができる。また、ベリファイ結果をページ単位で一
括して検知できるため、大幅な時間短縮を達成すること
ができる。
導体記憶装置では、複数ビットの書き込み状態を全てベ
リファイしながら書き込むことができるため、書き込み
データの各レベルに対して、メモリセルの書き込み後の
しきい値電圧に過不足を生じることなく精密に制御する
ことができる。また、ベリファイ結果をページ単位で一
括して検知できるため、大幅な時間短縮を達成すること
ができる。
【０１２０】また、複数の書き込みデータのビット線へ
の転送を対になっているラッチ回路の状態で振り分ける
には、通常多くのトランジスタが必要となるが、本発明
では“０１”の書き込みが完了した後に、簡単なビット
反転手段を設けて“００”の状態を強制的に“０１”と
することにより、制御トランジスタの増加を最小限に抑
えることができる。
の転送を対になっているラッチ回路の状態で振り分ける
には、通常多くのトランジスタが必要となるが、本発明
では“０１”の書き込みが完了した後に、簡単なビット
反転手段を設けて“００”の状態を強制的に“０１”と
することにより、制御トランジスタの増加を最小限に抑
えることができる。
【図１】本発明の多値不揮発性半導体記憶装置のブロッ
ク構成を示す図。
ク構成を示す図。
【図２】本発明の第１の実施の形態に係る多値不揮発性
半導体記憶装置の回路構成を示す図。
半導体記憶装置の回路構成を示す図。
【図３】本発明の第１の実施の形態に係る多値不揮発性
半導体記憶装置の書き込み及びベリファイ動作を示すタ
イミング波形図。
半導体記憶装置の書き込み及びベリファイ動作を示すタ
イミング波形図。
【図４】本発明の第１の実施の形態に係る多値不揮発性
半導体記憶装置の読み出し動作を示すタイミング波形
図。
半導体記憶装置の読み出し動作を示すタイミング波形
図。
【図５】本発明の第２の実施の形態に係る多値不揮発性
半導体記憶装置の回路構成を示す図。
半導体記憶装置の回路構成を示す図。
【図６】本発明の第３の実施の形態に係る多値不揮発性
半導体記憶装置の回路構成を示す図。
半導体記憶装置の回路構成を示す図。
【図７】本発明の第４の実施の形態に係る多値不揮発性
半導体記憶装置の回路構成を示す図。
半導体記憶装置の回路構成を示す図。
【図８】本発明の第４の実施の形態に係る多値不揮発性
半導体記憶装置の書き込み及びベリファイ動作を示すタ
イミング波形図。
半導体記憶装置の書き込み及びベリファイ動作を示すタ
イミング波形図。
【図９】４値メモリセルのしきい値分布を示す図。
【図１０】従来の多値不揮発性半導体装置の回路構成を
示す図。
示す図。
【図１１】従来の多値不揮発性半導体装置の書き込み及
びベリファイ動作を示すタイミング波形図。
びベリファイ動作を示すタイミング波形図。
【図１２】従来の多値不揮発性半導体装置の読み出し動
作を示すタイミング波形図。
作を示すタイミング波形図。
１…メモリセルアレイ ２…センスラッチ回路 ３…カラムデコーダ ４…アドレスバッファ ５…ロウデコーダ ６…データ入出力バッファ ７…ベリファイ一括検知回路。 ８…プログラム／ベリファイ制御回路 ９…プログラム終了フラグ出力部 １０、１１…ラッチ回路。 ＭC0〜ＭC15 …浮遊ゲートと制御ゲートを備えたＮＡＮ
Ｄ型メモリセル Ｓ1 、Ｓ2 …選択トランジスタ ＷＬ0 〜ＷＬ15、ＷＬ…ワード線 ＳＧＳ、ＳＧＤ…ＮＡＮＤセルの選択線 ＢＬ1 、ＢＬ2 …ビット線 Ｍ1 〜Ｍ20…トランジスタ Ｎ1 …１のノード Ｑ1 、Ｑ2 …第１、第２のラッチ回路の一方のノード Ｑ1B、Ｑ2B…第１、第２のラッチ回路の反転ノード ＬＳＥＮ…一括検知に用いる検知線 ＩＮＨ1 、ＩＮＨ2 …インヒビット信号 Ａ1 、Ａ2 …ビット線アドレス信号 ＰＧＭ1 、ＰＧＭ2 …プログラム信号 Ｌ1 、Ｌ2 、Ｌ3 …読み出し信号 Ｄｅｃｏｕｐｌｅ…デカップル信号 Ｒｅｓｅｔ…リセット信号 ＶＥＲＩＦＹ1 、ＶＥＲＩＦＹ2 …ベリファイ信号 Ｖcc…電源電圧
Ｄ型メモリセル Ｓ1 、Ｓ2 …選択トランジスタ ＷＬ0 〜ＷＬ15、ＷＬ…ワード線 ＳＧＳ、ＳＧＤ…ＮＡＮＤセルの選択線 ＢＬ1 、ＢＬ2 …ビット線 Ｍ1 〜Ｍ20…トランジスタ Ｎ1 …１のノード Ｑ1 、Ｑ2 …第１、第２のラッチ回路の一方のノード Ｑ1B、Ｑ2B…第１、第２のラッチ回路の反転ノード ＬＳＥＮ…一括検知に用いる検知線 ＩＮＨ1 、ＩＮＨ2 …インヒビット信号 Ａ1 、Ａ2 …ビット線アドレス信号 ＰＧＭ1 、ＰＧＭ2 …プログラム信号 Ｌ1 、Ｌ2 、Ｌ3 …読み出し信号 Ｄｅｃｏｕｐｌｅ…デカップル信号 Ｒｅｓｅｔ…リセット信号 ＶＥＲＩＦＹ1 、ＶＥＲＩＦＹ2 …ベリファイ信号 Ｖcc…電源電圧
Claims (19)
- 【請求項１】 多値の情報を記憶する書き換え可能な複
数のメモリセルがマトリックス状に形成されてなるメモ
リセルアレイと、 前記メモリセルアレイと信号の授受を行う信号線と、 前記メモリセルアレイ中複数のメモリセルに一括して書
き込まれる書き込みデータがラッチされる複数のセンス
ラッチ回路とを含む多値不揮発性半導体記憶装置におい
て、 前記センスラッチ回路はそれぞれ複数のラッチ回路を備
え、 前記複数のラッチ回路は、それぞれ少なくとも１つの制
御回路を介して前記信号線に接続され、 かつ前記複数のラッチ回路の１つと前記制御回路との接
続点をなす前記ラッチ回路の一方のノードの電圧レベル
が、他のラッチ回路の１つと前記制御回路との接続点を
なす前記他のラッチ回路の一方のノードが低レベルにあ
るとき、前記信号線に転送されることが禁止される書き
込みフェーズを有することを特徴とする多値不揮発性半
導体記憶装置。 - 【請求項２】 多値の情報を記憶する書き換え可能な複
数のメモリセルがマトリックス状に形成されてなるメモ
リセルアレイと、 前記メモリセルアレイと信号の授受を行う信号線と、 前記メモリセルアレイ中複数のメモリセルに一括して書
き込まれる書き込みデータがラッチされる複数のセンス
ラッチ回路とを含む多値不揮発性半導体記憶装置におい
て、 前記センスラッチ回路は第１のラッチ回路と第２のラッ
チ回路とを備え、 前記第１のラッチ回路の一方のノードには、第１の直列
接続した制御回路の一方の端子が接続され、 前記第２のラッチ回路の一方のノードには、第２の直列
接続した制御回路の一方の端子が接続され、 前記第１、第２の直列接続した制御回路の他方の端子は
前記信号線に接続され、 前記第１、第２の直列接続した制御回路の他方の端子を
相互に接続する１のノードには、第３の直列接続した制
御回路を介して前記信号線に書き込み禁止電圧を供給す
る電圧端子が接続され、 かつ前記第１のラッチ回路の一方のノードと、前記第２
のラッチ回路の一方のノードとが共に低レベルであると
き、前記電圧端子から前記書き込み禁止電圧が供給され
る書き込みフェーズを有することを特徴とする多値不揮
発性半導体記憶装置。 - 【請求項３】 前記第１のラッチ回路の一方のノード
は、第１、第２のトランジスタを介して前記１のノード
に接続され、前記第２のラッチ回路の一方のノードは、
第３のトランジスタを介して前記１のノードに接続さ
れ、前記電圧端子は、第４、第５のトランジスタを介し
て前記１のノードに接続され、 前記第２のトランジスタのゲートが、前記第２のラッチ
回路の一方のノードに接続され、前記第５のトランジス
タのゲートが前記第２のラッチ回路の一方のノードに接
続され、 前記第１、第３、第４のトランジスタのゲートにそれぞ
れ第１、第２、第３のプログラム信号を入力することを
特徴とする請求項２記載の多値不揮発性半導体記憶装
置。 - 【請求項４】 前記第２のラッチ回路の一方のノードが
低レベルのとき、前記第２のトランジスタがオフ、前記
第５のトランジスタがオンとなり、前記第３のプログラ
ム信号を入力することにより前記電圧端子から前記書き
込み禁止電圧が前記第４、第５のトランジスタを介して
前記１のノードに付与されることを特徴とする請求項３
記載の多値不揮発性半導体記憶装置。 - 【請求項５】 前記第１のラッチ回路の反転ノードと所
定の電源端子間に直列に接続された第６、第７及び第８
のトランジスタと、前記第２のラッチ回路の反転ノード
と所定の電源端子間に直列に接続された第９、第１０の
トランジスタとを具備し、 前記第６及び第９のトランジスタのゲートが前記１のノ
ードに接続され、前記第７のトランジスタのゲートが前
記第２のラッチの一方のノードに接続され、 前記第８及び第１０のトランジスタのゲートにそれぞれ
第１、第２の読み出し信号を入力することを特徴とする
請求項３、４のいずれか１つに記載の多値不揮発性半導
体記憶装置。 - 【請求項６】 前記第２のラッチ回路の反転ノードと所
定の電源端子との間に直列に接続された第１１、第１２
のトランジスタと、 前記第１のラッチ回路の反転ノードと前記第１１、第１
２のトランジスタの接続部との間に直列に接続された第
１３、第１４のトランジスタとを具備し、 前記第１２のトランジスタのゲートが前記１のノードに
接続され、前記第１３のトランジスタのゲートが前記第
２のラッチ回路の一方のノードに接続され、 前記第１４のトランジスタのゲートに第１の読み出し信
号を入力し、前記第１１のトランジスタのゲートに第２
の読み出し信号を入力することを特徴とする請求項３、
４のいずれか１つに記載の多値不揮発性半導体記憶装
置。 - 【請求項７】 前記第１のラッチ回路の反転ノードと所
定の電源端子との間に直列に接続された第１５、第１６
及び第１７のトランジスタと、前記第１５、第１６のト
ランジスタの接続部と所定の電源端子との間に直列に接
続された第１８、第１９のトランジスタと、前記第２の
ラッチ回路の反転ノードと所定の電源端子との間に直列
に接続された第２０、第２１のトランジスタとを具備
し、 前記第１５及び第２０のトランジスタのゲートが前記１
のノードに接続され、前記第１６のトランジスタのゲー
トが前記第２のラッチ回路の一方のノードに接続され、
前記第１８のトランジスタのゲートが前記第２のラッチ
回路の反転ノードに接続され、前記第１７のトランジス
タに第１の読み出し信号を入力し、前記第２１のトラン
ジスタに第２の読み出し信号を入力し、前記第１９のト
ランジスタに第３の読み出し信号を入力することを特徴
とする請求項３、４のいずれか１つに記載の多値不揮発
性半導体記憶装置。 - 【請求項８】 多値の情報を記憶する書き換え可能な複
数のメモリセルがマトリックス状に形成されてなるメモ
リセルアレイと、 前記メモリセルアレイと信号の授受を行う信号線と、 前記メモリセルアレイ中複数のメモリセルに一括して書
き込まれる書き込みデータがラッチされる複数のセンス
ラッチ回路とを含む多値不揮発性半導体記憶装置におい
て、 前記センスラッチ回路は下位のビットデータを保持する
第１のラッチ回路と上位のビットデータを保持する第２
のラッチ回路とを備え、 かつ前記第２のラッチ回路に保持された上位のビットデ
ータにより前記第１のラッチ回路に保持された下位のビ
ットデータの前記信号線への転送を制御する第１の転送
制御回路と、 前記第１のラッチ回路に保持された下位のビットデータ
により前記第２のラッチ回路に保持された上位のビット
データの前記信号線への転送を制御する第２の転送制御
回路とを有し、 前記上位のビットデータと前記下位のビットデータによ
る前記メモリセルへの多値の情報の書き込みを、それぞ
れ異なる書き込みフェーズで行うことを特徴とする多値
不揮発性半導体記憶装置。 - 【請求項９】 前記第１及び第２の転送制御回路は、前
記信号線と前記第１のラッチ回路の一方のノードとの間
に直列に接続された第１のトランジスタと、前記信号線
と前記第２のラッチ回路の一方のノードとの間に直列に
接続された第２のトランジスタとをそれぞれ含むもので
あり、 前記第１のトランジスタのゲートが前記第２のラッチ回
路の一方のノードに接続され、前記第２のトランジスタ
のゲートが前記第１のラッチ回路の一方のノードに接続
されることを特徴とする請求項８記載の多値不揮発性半
導体記憶装置。 - 【請求項１０】 多値の情報を記憶する書き換え可能な
複数のメモリセルがマトリックス状に形成されてなるメ
モリセルアレイと、 前記メモリセルアレイと信号の授受を行う信号線と、 前記メモリセルアレイ中複数のメモリセルに一括して書
き込まれる書き込みデータがラッチされる複数のセンス
ラッチ回路とを含む多値不揮発性半導体記憶装置におい
て、 前記センスラッチ回路は下位のビットデータを保持する
第１のラッチ回路と上位のビットデータを保持する第２
のラッチ回路とを備え、 前記第１のラッチ回路に保持された下位のビットデータ
と前記第２のラッチ回路に保持された上位のビットデー
タにより前記メモリセルへの多値の情報の書き込みをそ
れぞれ異なる書き込みフェーズで行うものであって、 かつ特定の書き込みフェーズに、前記第１のラッチ回路
及び前記第２のラッチ回路のいずれか１つに保持された
ビットデータを外部信号により強制的に反転させる反転
回路を具備することを特徴とする多値不揮発性半導体記
憶装置。 - 【請求項１１】 前記センスラッチ回路は、前記第１の
ラッチ回路の一方のノードと前記第２のラッチ回路の一
方のノードのいずれかのみが低レベルであるとき、前記
信号線に書き込み禁止電圧を供給する書き込みフェーズ
をそれぞれ有することを特徴とする請求項１０記載の多
値不揮発性半導体記憶装置。 - 【請求項１２】 前記反転回路は、前記信号線と前記セ
ンスラッチ回路とを接続する１のノードの電圧をゲート
に入力する第１のトランジスタを介して前記第１のラッ
チ回路の反転ノードと所定の電源端子との間に直列に接
続された第２、第３のトランジスタを具備し、前記第２
のトランジスタのゲートが前記第２のラッチ回路の反転
ノードに接続され、前記第３のトランジスタのゲートに
外部信号を入力することを特徴とする請求項１１記載の
多値不揮発性半導体記憶装置。 - 【請求項１３】 前記メモリセルは、４値の情報を記憶
するものであることを特徴とする請求項２、８、１０の
いずれか１つに記載の多値不揮発性半導体記憶装置。 - 【請求項１４】 前記メモリセルへの多値の情報の書き
込みに当って、各書き込みフェーズに対し、それぞれ前
記メモリセルに書き込まれたデータのベリファイが行わ
れることを特徴とする請求項２に記載の多値不揮発性半
導体記憶装置。 - 【請求項１５】 前記センスラッチ回路における第１お
よび第２のラッチ回路の一方のノードをベリファイ結果
に応じて反転させるベリファイ回路と、前記第１および
第２のラッチ回路の一方のノードの電圧レベルを検知す
る検知回路とを具備し、各書き込みフェーズで複数のメ
モリセルに書き込みが十分行われたか否かを一括して検
知することを特徴とする請求項１４記載の多値不揮発性
半導体記憶装置。 - 【請求項１６】 前記検知回路はプリチャージ可能な検
知線と、前記検知線と所定の電源端子との間に直列に接
続された第１、第２及び第３のトランジスタからなる第
１の接続回路と、前記検知線と所定の電源端子との間に
直列に接続された第４、第５のトランジスタからなる第
２の接続回路とからなり、 前記第１、第２の接続回路は前記検知線と前記所定の電
源端子との間に並列に接続されたものであり、前記第
２、第３及び第５のトランジスタは第１導電型のトラン
ジスタであり、前記第１及び第４のトランジスタは第２
導電型のトランジスタであって、 前記第１のトランジスタのゲートには前記第１のラッチ
回路の一方のノードが接続され、前記第２のトランジス
タのゲートには前記第２のラッチ回路の一方のノードが
接続され、前記第３のトランジスタのゲートには第１の
ベリファイ信号が入力され、前記第４のトランジスタの
ゲートには前記第２のラッチ回路の一方のノードが接続
され、前記第５のトランジスタのゲートには第２のベリ
ファイ信号が入力されることを特徴とする請求項１５記
載の不揮発性半導体記憶装置。 - 【請求項１７】 前記メモリセルへの多値の情報の書き
込みに当って、各書き込みフェーズに対し、それぞれ前
記メモリセルに書き込まれたデータのベリファイが行わ
れることを特徴とする請求項８に記載の多値不揮発性半
導体記憶装置。 - 【請求項１８】 前記センスラッチ回路における第１お
よび第２のラッチ回路の一方のノードをベリファイ結果
に応じて反転させるベリファイ回路と、前記第１および
第２のラッチ回路の一方のノードの電圧レベルを検知す
る検知回路とを具備し、各書き込みフェーズで複数のメ
モリセルに書き込みが十分行われたか否かを一括して検
知することを特徴とする請求項１７記載の多値不揮発性
半導体記憶装置。 - 【請求項１９】 前記検知回路はプリチャージ可能な検
知線と、前記検知線と所定の電源端子との間に直列に接
続された第１、第２及び第３のトランジスタからなる第
１の接続回路と、前記検知線と所定の電源端子との間に
直列に接続された第４、第５及び第６のトランジスタか
らなる第２の接続回路とからなり、 前記第１、第２の接続回路は前記検知線と前記所定の電
源端子との間に並列に接続されたものであり、前記第
２、第３、第５及び第６のトランジスタは第１導電型の
トランジスタであり、前記第１及び第４のトランジスタ
は第２導電型のトランジスタであって、 前記第１のトランジスタのゲートには前記第１のラッチ
回路の一方のノードが接続され、前記第２のトランジス
タのゲートには前記第２のラッチ回路の一方のノードが
接続され、前記第３のトランジスタのゲートには第１の
ベリファイ信号が入力され、前記第４のトランジスタの
ゲートには前記第２のラッチ回路の一方のノードが接続
され、前記第５のトランジスタのゲートには前記第１の
ラッチ回路の一方のノードが接続され、前記第６のトラ
ンジスタのゲートには第２のベリファイ信号が入力され
ることを特徴とする請求項１８記載の多値不揮発性半導
体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13239697A JP3517081B2 (ja) | 1997-05-22 | 1997-05-22 | 多値不揮発性半導体記憶装置 |
| US09/080,250 US5986929A (en) | 1997-05-22 | 1998-05-18 | Multi-level nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13239697A JP3517081B2 (ja) | 1997-05-22 | 1997-05-22 | 多値不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10320987A true JPH10320987A (ja) | 1998-12-04 |
| JP3517081B2 JP3517081B2 (ja) | 2004-04-05 |
Family
ID=15080420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13239697A Expired - Fee Related JP3517081B2 (ja) | 1997-05-22 | 1997-05-22 | 多値不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5986929A (ja) |
| JP (1) | JP3517081B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137739A (en) * | 1998-06-29 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Multilevel sensing circuit and method thereof |
| FR2800503A1 (fr) * | 1999-11-01 | 2001-05-04 | Samsung Electronics Co Ltd | Dispositif de memorisation a semiconducteur remanent permettant de maintenir une marge entre les distributions de tensions de seuil |
| JP2005032431A (ja) * | 2003-07-11 | 2005-02-03 | Samsung Electronics Co Ltd | マルチレベルセルを有するフラッシュメモリ装置とその読み出し方法及びプログラム方法 |
| JP2006331614A (ja) * | 2005-05-25 | 2006-12-07 | Hynix Semiconductor Inc | 面積が減少したページバッファ回路と、これを含むフラッシュメモリ装置およびそのプログラム動作方法 |
| JP2007207415A (ja) * | 2006-02-01 | 2007-08-16 | Samsung Electronics Co Ltd | ３−レベル不揮発性半導体メモリ装置およびその駆動方法 |
| KR100794311B1 (ko) | 2006-12-27 | 2008-01-11 | 삼성전자주식회사 | 프로그램 에러를 차단할 수 있는 멀티 비트 플래시 메모리장치의 프로그램 방법 |
| JP2009533794A (ja) * | 2006-04-12 | 2009-09-17 | サンディスク コーポレイション | 読み出し中におけるプログラム外乱による影響の軽減 |
| JP2010080054A (ja) * | 1999-07-21 | 2010-04-08 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置のセンシングアンプ |
| JP2010140554A (ja) * | 2008-12-11 | 2010-06-24 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置の読出し方法 |
| JP2011150749A (ja) * | 2010-01-20 | 2011-08-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010004990A (ko) | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조 방법 |
| US6175523B1 (en) * | 1999-10-25 | 2001-01-16 | Advanced Micro Devices, Inc | Precharging mechanism and method for NAND-based flash memory devices |
| US6532556B1 (en) | 2000-01-27 | 2003-03-11 | Multi Level Memory Technology | Data management for multi-bit-per-cell memories |
| US6363008B1 (en) | 2000-02-17 | 2002-03-26 | Multi Level Memory Technology | Multi-bit-cell non-volatile memory with maximized data capacity |
| US6205055B1 (en) | 2000-02-25 | 2001-03-20 | Advanced Micro Devices, Inc. | Dynamic memory cell programming voltage |
| US6424569B1 (en) | 2000-02-25 | 2002-07-23 | Advanced Micro Devices, Inc. | User selectable cell programming |
| US6297988B1 (en) | 2000-02-25 | 2001-10-02 | Advanced Micro Devices, Inc. | Mode indicator for multi-level memory |
| US6219276B1 (en) | 2000-02-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Multilevel cell programming |
| US6707713B1 (en) | 2000-03-01 | 2004-03-16 | Advanced Micro Devices, Inc. | Interlaced multi-level memory |
| JP3983969B2 (ja) * | 2000-03-08 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3631463B2 (ja) * | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6738289B2 (en) * | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
| US6859397B2 (en) | 2003-03-05 | 2005-02-22 | Sandisk Corporation | Source side self boosting technique for non-volatile memory |
| US6914823B2 (en) * | 2003-07-29 | 2005-07-05 | Sandisk Corporation | Detecting over programmed memory after further programming |
| US6917542B2 (en) * | 2003-07-29 | 2005-07-12 | Sandisk Corporation | Detecting over programmed memory |
| US6963506B1 (en) * | 2003-10-03 | 2005-11-08 | Advanced Micro Devices, Inc. | Circuit and technique for accurately sensing low voltage flash memory devices |
| US7057931B2 (en) * | 2003-11-07 | 2006-06-06 | Sandisk Corporation | Flash memory programming using gate induced junction leakage current |
| KR100568118B1 (ko) * | 2004-09-30 | 2006-04-05 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것을 위한 고속 검증 방법 |
| JP4253312B2 (ja) * | 2005-04-15 | 2009-04-08 | 株式会社東芝 | 半導体記憶装置 |
| KR100719381B1 (ko) * | 2006-03-31 | 2007-05-18 | 삼성전자주식회사 | 어드레스 설정 플래그를 갖는 멀티 레벨 셀 낸드형 플래시메모리 |
| US7391651B2 (en) * | 2006-05-12 | 2008-06-24 | Elite Semiconductor Memory Technology Inc. | Method for programming NAND flash memory device and page buffer performing the same |
| US7336532B2 (en) * | 2006-05-12 | 2008-02-26 | Elite Semiconductor Memory | Method for reading NAND memory device and memory cell array thereof |
| US7440326B2 (en) * | 2006-09-06 | 2008-10-21 | Sandisk Corporation | Programming non-volatile memory with improved boosting |
| US7596031B2 (en) * | 2006-10-30 | 2009-09-29 | Sandisk Corporation | Faster programming of highest multi-level state for non-volatile memory |
| JP4444320B2 (ja) * | 2007-09-07 | 2010-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7978520B2 (en) | 2007-09-27 | 2011-07-12 | Sandisk Corporation | Compensation of non-volatile memory chip non-idealities by program pulse adjustment |
| US7869276B2 (en) * | 2007-11-29 | 2011-01-11 | Macronix International Co., Ltd. | Nand type memory and programming method thereof |
| DE102008014898B4 (de) * | 2008-03-19 | 2018-09-27 | Siemens Aktiengesellschaft | Verfahren zur Steuerung eines mehrphasigen Stromrichters mit verteilten Energiespeichern bei niedrigen Ausgangsfrequenzen |
| JP2010282697A (ja) * | 2009-06-05 | 2010-12-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5602789A (en) * | 1991-03-12 | 1997-02-11 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile and multi-level memory systemn with write-verify controller |
| KR0169267B1 (ko) * | 1993-09-21 | 1999-02-01 | 사토 후미오 | 불휘발성 반도체 기억장치 |
| US5596526A (en) * | 1995-08-15 | 1997-01-21 | Lexar Microsystems, Inc. | Non-volatile memory system of multi-level transistor cells and methods using same |
| US5754469A (en) * | 1996-06-14 | 1998-05-19 | Macronix International Co., Ltd. | Page mode floating gate memory device storing multiple bits per cell |
| US5675537A (en) * | 1996-08-22 | 1997-10-07 | Advanced Micro Devices, Inc. | Erase method for page mode multiple bits-per-cell flash EEPROM |
-
1997
- 1997-05-22 JP JP13239697A patent/JP3517081B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-18 US US09/080,250 patent/US5986929A/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137739A (en) * | 1998-06-29 | 2000-10-24 | Hyundai Electronics Industries Co., Ltd. | Multilevel sensing circuit and method thereof |
| JP2010080054A (ja) * | 1999-07-21 | 2010-04-08 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリ装置のセンシングアンプ |
| FR2800503A1 (fr) * | 1999-11-01 | 2001-05-04 | Samsung Electronics Co Ltd | Dispositif de memorisation a semiconducteur remanent permettant de maintenir une marge entre les distributions de tensions de seuil |
| JP2005032431A (ja) * | 2003-07-11 | 2005-02-03 | Samsung Electronics Co Ltd | マルチレベルセルを有するフラッシュメモリ装置とその読み出し方法及びプログラム方法 |
| JP2006331614A (ja) * | 2005-05-25 | 2006-12-07 | Hynix Semiconductor Inc | 面積が減少したページバッファ回路と、これを含むフラッシュメモリ装置およびそのプログラム動作方法 |
| JP2007207415A (ja) * | 2006-02-01 | 2007-08-16 | Samsung Electronics Co Ltd | ３−レベル不揮発性半導体メモリ装置およびその駆動方法 |
| JP2009533794A (ja) * | 2006-04-12 | 2009-09-17 | サンディスク コーポレイション | 読み出し中におけるプログラム外乱による影響の軽減 |
| KR100794311B1 (ko) | 2006-12-27 | 2008-01-11 | 삼성전자주식회사 | 프로그램 에러를 차단할 수 있는 멀티 비트 플래시 메모리장치의 프로그램 방법 |
| US7663914B2 (en) | 2006-12-27 | 2010-02-16 | Samsung Electronics Co., Ltd. | Method of programming a multi bit flash memory device to avoid programming errors and a device implementing the same |
| JP2010140554A (ja) * | 2008-12-11 | 2010-06-24 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置の読出し方法 |
| JP2011150749A (ja) * | 2010-01-20 | 2011-08-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5986929A (en) | 1999-11-16 |
| JP3517081B2 (ja) | 2004-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3517081B2 (ja) | 多値不揮発性半導体記憶装置 | |
| KR100256616B1 (ko) | 불휘발성 반도체 기억장치 | |
| CN101517652B (zh) | 闪烁多电平阈值分布方案 | |
| KR100255957B1 (ko) | 전기적으로 소거 및 프로그램 가능한 메모리 셀들을 구비한반도체 메모리 장치 | |
| JP3993323B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100380775B1 (ko) | 불휘발성 반도체 메모리 장치 | |
| US7489544B2 (en) | Flash memory device having multi-level cell and reading and programming method thereof | |
| US6266270B1 (en) | Non-volatile semiconductor memory and programming method of the same | |
| US6026014A (en) | Nonvolatile semiconductor memory and read method | |
| US7336532B2 (en) | Method for reading NAND memory device and memory cell array thereof | |
| JP2004514238A (ja) | ページ消去可能なフラッシュメモリおよびその制御方法 | |
| US8605512B2 (en) | Nonvolatile semiconductor memory device and method of operating a nonvolatile memory device | |
| WO2009081745A1 (ja) | 不揮発性半導体記憶装置 | |
| JPH1011981A (ja) | 不揮発性半導体記憶装置 | |
| US6128224A (en) | Method and apparatus for writing an erasable non-volatile memory | |
| JP2010135023A (ja) | 半導体記憶装置 | |
| JP3404712B2 (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JP3961759B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2000163977A (ja) | 不揮発性半導体記憶装置及びそのデータ書き込み方法 | |
| JP3980731B2 (ja) | 不揮発性半導体記憶装置および読出し方法 | |
| JP4029469B2 (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
| CN115841835A (zh) | 半导体存储装置 | |
| JPH11242891A (ja) | 不揮発性半導体記憶装置およびそのデータ書き込み方法 | |
| JP7467204B2 (ja) | 半導体記憶装置 | |
| KR20010077273A (ko) | 멀티-레벨 불휘발성 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040122 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |