CN115841835A - 半导体存储装置 - Google Patents

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Abstract

本实施方式提供一种能够缩短写入所需的时间tPROG的半导体存储装置。实施方式的半导体存储装置接收写入指令及地址，进行数据写入，且具备：多个存储器串，包含各自串联连接的多个存储器单元晶体管，互相并联连接；多个字线，连接在所述多个存储器单元晶体管各自的栅极；块，包含所述多个字线共通连接的所述多个存储器串；及控制电路，控制对于所述多个存储器单元晶体管中的至少一部分的写入动作；且所述写入动作根据写入指令及地址的接收而执行，所述控制电路基于所述地址决定是否在所述写入动作结束前进行第1电压施加动作，所述第1电压施加动作对所述多个字线施加特定电压。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2021-153545号(申请日：2021年9月21日)及日本专利申请2022-16615号(申请日：2022年2月4日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置中的一种，已知有NAND(Not And：与非)型存储器。这种半导体存储装置中，要求缩短数据写入所需的时间tPROG。
发明内容
本实施方式提供一种能够缩短写入所需的时间tPROG的半导体存储装置。
实施方式的半导体存储装置接收写入指令及地址，进行数据写入，且具备：多个存储器串，包含各自串联连接的多个存储器单元晶体管，互相并联连接；多个字线，连接在所述多个存储器单元晶体管各自的栅极；块，包含所述多个字线共通连接的所述多个存储器串；及控制电路，控制对于所述多个存储器单元晶体管中的至少一部分的写入动作；且所述写入动作根据写入指令及地址的接收而执行，所述控制电路基于所述地址决定是否在所述写入动作结束前进行第1电压施加动作，所述第1电压施加动作对所述多个字线施加特定电压。
附图说明
图1是表示存储器系统的构成例的框图。
图2是表示图1中的非易失性存储器2的一例的框图。
图3是表示3维构造的存储器单元阵列20的块构成例的图。
图4是块BLK的一部分区域的剖视图。
图5是表示存储器单元阵列的阈值分布与编码的一例的说明图。
图6是表示图2中的感测放大器单元群28及数据寄存器29的一例的框图。
图7是表示图6中的感测放大器单元SAU的具体构成的一例的电路图。
图8A是表示图3中的行解码器26的一例的框图。
图8B是说明构成行解码器26的开关的结漏特性的图。
图9是水平方向取时间，垂直方向取电压，表示写入动作的波形图。
图10是说明图9的动作后的字线WL的蠕升的波形图。
图11是水平方向取时间，垂直方向取电压，表示写入动作的其它例的波形图。
图12是说明图11的动作后的字线WL的蠕升的波形图。
图13是水平方向取时间，垂直方向取电压，表示写入动作的其它例的波形图。
图14是水平方向取时间，垂直方向取电压，用来说明决定所有字串读取动作的对象字线WL或非对象字线WL的方法的波形图。
图15是水平方向取时间，垂直方向取电压，用来说明决定所有字串读取动作的对象字线WL或非对象字线WL的方法的波形图。
图16是用来说明第1实施方式的动作的说明图。
图17是表示刷新读取动作的各部的波形的波形图。
图18是表示刷新读取动作的各部的波形的波形图。
图19是表示所有字串读取控制电路的具体动作的一例的流程图。
图20是用来说明图19的S2中接收的地址的图。
图21是进行按照每单一页进行编程的基本编程动作的时序图。
图22是进行高速缓存编程动作的时序图。
图23是表示高速缓存编程动作的写入的例子的说明图。
图24是表示高速缓存编程动作的写入例子的说明图。
图25是表示高速缓存编程动作的写入例子的说明图。
图26是表示高速缓存编程动作的写入例子的说明图。
图27是表示高速缓存编程动作的写入例子的说明图。
图28是用来说明第2实施方式的流程图。
图29是用来说明第2实施方式的说明图。
图30是用来说明第2实施方式的说明图。
图31是用来说明第2实施方式的流程图。
图32是用来说明第3实施方式的流程图。
图33是用来说明第3实施方式的流程图。
具体实施方式
以下，参考附图，针对本发明的实施方式详细说明。
(第1实施方式)
本实施方式在对写入时依序被施加编程电压的字线WL中的一部分字线WL施加编程电压而进行写入的情况下，省略后述所有字串读取脉冲(All String Read Pulse)的读出电压施加动作(以下，称为所有字串读取(All String Read)动作)，由此缩短写入时间tPROG。
(存储器系统的构成)
图1是表示存储器系统的构成例的框图。本实施方式的存储器系统1具备存储器控制器3与非易失性存储器2。另外，有非易失性存储器2包含多个存储器芯片的情况。存储器系统1能与主机装置4连接。主机装置4例如为个人计算机、便携式终端等电子机器。
存储器系统1可在搭载着主机装置4的主板上安装构成存储器系统1的多块芯片而构成，也可作为以1个模组实现存储器系统1的系统LSI(Large-Scale IntegratedCircuit：大规模集成电路)或SoC(System-on-a-Chip：片上系统)而构成。作为存储器系统1的例子，列举如SD卡(Secure digital card：安全数字卡)那样的存储器卡、SSD(Solid-State-Drive：固态硬盘)及eMMC(embedded-Multi-Media-Card：嵌入式多媒体卡)等。
非易失性存储器2是具备多个存储器单元的NAND型存储器，非易失性地存储数据。关于非易失性存储器2的具体构成在下文叙述。
存储器控制器3例如响应来自主机装置4的命令，对非易失性存储器2命令写入(也称为编程)、读出及抹除等。此外，存储器控制器3管理非易失性存储器2的存储器空间。存储器控制器3具备主机接口(主机I/F)电路10、处理器11、RAM(Random Access Memory：随机存取存储器)12、缓冲存储器13、存储器接口电路(存储器I/F)电路14、及ECC(Error Checkingand Correcting：错误检查与校正)电路15等。
主机I/F电路10经由主机总线连接在主机装置4，与主机装置4间进行接口处理。此外，主机I/F电路10与主机装置4间进行命令、地址及数据的收发。
处理器11例如由CPU(中央处理装置，Central Processing Unit)构成。处理器11控制存储器控制器3整体的动作。例如，处理器11从主机装置4接收到写入命令的情况下，经由存储器I/F电路14，将与来自主机装置4的写入命令对应的写入命令发行到非易失性存储器2。读出及抹除的情况也同样。此外，处理器11执行耗损均衡等用来管理非易失性存储器2的各种处理。
RAM12作为处理器11的作业区域使用，存储从非易失性存储器2加载的固件数据、及处理器11制作的各种表格等。RAM12例如由DRAM(Dynamic Random Access Memory：动态随机存取存储器)或SRAM(Static Random Access Memory：静态随机存取存储器)构成。
缓冲存储器13暂时保存从主机装置4发送的数据，且暂时保存从非易失性存储器2发送的数据。
存储器I/F电路14经由总线连接在非易失性存储器2，与非易失性存储器2之间进行接口处理。此外，存储器I/F电路14与非易失性存储器2之间进行命令、地址及数据的收发。
ECC电路15在数据写入时，对写入数据产生错误订正码，将所述错误订正码附加到写入数据中，并发送到存储器I/F电路14。此外，ECC电路15在数据读出时，使用读出数据所含的错误订正码，对读出数据进行错误检测及/或错误订正。另外，ECC电路15也可设置在存储器I/F电路14内。
(非易失性存储器的构成)
图2是表示图1中的非易失性存储器2的一例的框图。非易失性存储器2具备存储器单元阵列20、输入输出电路21、逻辑控制电路22、寄存器23、控制电路24、电压产生电路25、行解码器25、列解码器27、感测放大器单元群28及数据寄存器(数据高速缓存)29。
存储器单元阵列20具备j个块BLK0～BLK(j-1)及块BLKX。j为1以上的整数。多个块BLK各自具备多个存储器单元晶体管。存储器单元晶体管构成能电性改写的存储器单元。为了控制施加在存储器单元晶体管的电压，而在存储器单元阵列20配设多个位线BL、多个字线WL及源极线CELSRC等。关于块BLK的具体构成在下文叙述。
输入输出电路21及逻辑控制电路22经由总线连接在存储器控制器3。输入输出电路21与存储器控制器3间经由总线收发信号DQ(例如DQ0～DQ7)。
逻辑控制电路22从存储器控制器3经由总线接收外部控制信号(例如芯片启动信号CEn、指令锁存启动信号CLE、地址锁存启动信号ALE、写入启动信号WEn、读出启动信号REn及写保护信号WPn)。附记在信号名中的n表示低电平有效。此外，逻辑控制电路22经由总线，对存储器控制器3发送就绪/忙碌信号R/Bn。
信号CEn是在使用多个非易失性存储器2的系统构成中，用来选择特定的非易失性存储器2，并将其启动的信号。信号CLE能将作为信号DQ发送的指令锁存到寄存器23。信号ALE能将作为信号DQ发送的地址锁存到寄存器23。信号WEn使能写入。信号REn使能读出。信号WPn禁止写入及抹除。信号R/Bn表示使用基本动作指令时，非易失性存储器2是未进行写入、读出及抹除动作的就绪状态(能受理来自外部的命令的状态)，还是忙碌状态(无法受理来自外部的命令的状态)。
此外，使用后述的高速缓存编程指令(15h)(及与本发明无关的高速缓存读取指令)的情况下，在后述数据锁存电路XDL释放的时点，先返回就绪状态。以下，只要无特别说明高速缓存编程动作，就以基本动作的R/Bn动作为前提进行说明。存储器控制器3通过接收信号R/Bn而能获知非易失性存储器2的状态。
寄存器23具备指令寄存器、地址寄存器及状态寄存器等。指令寄存器暂时保存指令。地址寄存器暂时保存地址。状态寄存器暂时保存非易失性存储器2的动作所需的数据。寄存器23例如由SRAM构成。
控制电路24从寄存器23接收指令，按照基于所述指令的顺序，总括性控制非易失性存储器2。
电压产生电路25从非易失性存储器2的外部接收电源电压，使用所述电源电压，产生写入动作、读出动作及抹除动作所需的多个电压。电压产生电路25将产生的多个电压供给到存储器单元阵列20、行解码器26及感测放大器单元群28等。例如，电压产生电路25经由布线群25A对行解码器26供给各种电压。
行解码器26从寄存器23接收行地址，将所述行地址解码。行解码器26基于解码后的行地址，进行字线的选择动作。另外，将成为写入及读出对象的存储器单元晶体管MT所连接的字线称为选择字线。并且，行解码器26对选择的块BLK传输写入动作、读出动作及抹除动作所需的多个电压。
列解码器27从寄存器23接收列地址，将所述列地址解码。列解码器27基于解码后的列地址，对各位线BL供给特定的电压。
感测放大器单元群28在数据读出时，检测从存储器单元晶体管读出到位线的数据并将其放大。此外，感测放大器单元群28在数据写入时，将写入数据供给到位线BL。
数据寄存器29在数据读出时，暂时保存从感测放大器单元群28传输的数据，将其串行传输到输入输出电路21。此外，数据寄存器29在数据写入时，暂时保存从输入输出电路21串行传输的数据，将其传输到感测放大器单元群28。数据寄存器29以SRAM等构成。
(存储器单元阵列的块构成)
图3是表示3维构造的存储器单元阵列20的块的构成例的图。图3示出了构成存储器单元阵列20的多个块中的1个块BLK。存储器单元阵列的其它块也具有与图3相同的构成。
如图示，块BLK例如包含4个串单元SU0～SU3(以下，将这些代表称为串单元SU)。此外，各个串单元SU具有包含多个存储器单元晶体管MT(MT0～MT7)与选择栅极晶体管ST1、ST2的NAND串NS。另外，NAND串NS所含的存储器单元晶体管MT的个数在图3中设为8个，但也可为更多个。选择栅极晶体管ST1、ST2在电路上表示为1个晶体管，但构造上也可与存储器单元晶体管相同。此外，作为选择栅极晶体管ST1、ST2，也可分别使用多个选择栅极晶体管。而且，也可在存储器单元晶体管MT与选择栅极晶体管ST1、ST2之间，设置伪单元晶体管。
存储器单元晶体管MT在选择栅极晶体管ST1、ST2之间以串联连接的方式配置。一端侧(位线侧)的存储器单元晶体管MT7连接在选择栅极晶体管ST1，另一端侧(源极线侧)的存储器单元晶体管MT0连接在选择栅极晶体管ST2。
串单元SU0～SU3各自的选择栅极晶体管ST1的栅极分别连接在选择栅极线SGD0～SGD3(以下，将这些代表称为选择栅极线SGD)。此外，串单元SU0～SU3各自的选择栅极晶体管ST2的栅极分别连接在选择栅极线SGS0～SGS3(以下，将这些代表称为选择栅极线SGS)。另外，位于各块BLK内的多个选择栅极晶体管2的栅极也可连接在共通的选择栅极线SGS。
位于同一个块BLK内的存储器单元晶体管MT0～MT7的栅极分别共通连接在字线WL0～WL7。也就是说，字线WL0～WL7在同一个块BLK内的多个串单元SU0～SU3间共通连接，相对于此，选择栅极线SGD在同一个块BLK内也按照每个串单元SU0～SU3独立。块BLK内，位于同一行的存储器单元晶体管MTi的栅极连接在同一字线WLi。
各NAND串NS连接在对应的位线。因此，各存储器单元晶体管MT经由NAND串NS所含的选择栅极晶体管ST1、ST2或其它存储器单元晶体管MT，连接在位线。一般来说，将位于同一个块BLK内的存储器单元晶体管MT的数据统一抹除。另一方面，典型来说，对共通连接到配设在1个串单元SU的1个字线WL的多个存储器单元晶体管MT，统一进行数据的读出及写入。将这种在1个串单元SU内共用字线WL的存储器单元晶体管MT的组称为单元组CU。
对单元组CU的写入动作以页面为单位执行。例如，各单元为能保存3位(8值)数据的TLC(Triple Level Cell：三层单元)的情况下，1个单元组CU能保存3页量的数据。各存储器单元晶体管MT能保存的3位分别与所述3页面对应。
(块BLK的积层构造)
图4是块BLK的一部分区域的剖视图。X方向是选择栅极线SGD延伸的方向，与X方向在水平面内交叉的Y方向是位线延伸的方向，Z方向是积层方向。
在p型阱区域(p-well)30上设置多个NAND串NS。也就是说，在阱区域30上，依序积层作为选择栅极线SGS发挥功能的布线层31、作为字线WL0～WL7发挥功能的8层布线层32、及作为选择栅极线SGD发挥功能的布线层33。在积层的布线层间设置未图示的绝缘层。
存储器孔34贯通布线层31、32、33到达阱区域30。在存储器孔34内设置柱状的半导体层(半导体柱)35。另外，半导体层35也可为圆筒形状，以包围未图示的绝缘体的方式设置。在半导体层35的侧面，依序设置栅极绝缘膜36、电荷存储层(绝缘膜)37及阻挡绝缘膜38。由此，构成存储器单元晶体管MT及选择栅极晶体管ST1、ST2。半导体层35作为NAND串NS的电流路径发挥功能，成为形成各晶体管的通道的区域。半导体层35的上端经由接点插塞39连接在作为位线BL发挥功能的金属布线层40。
如此，在NAND串NS的选择栅极晶体管ST1、ST2之间，形成由各NAND串NS所含的多个存储器单元晶体管MT的通道构成，作为各NAND串NS的电流路径发挥功能的通道区域。各通道区域经由选择栅极晶体管ST1与多条位线BL中的1条连接，经由选择栅极晶体管ST2与作为衬底的阱区域30连接。各通道区域设置在衬底的上方，具有柱形状。
在阱区域30的表面区域内，设置导入了高浓度的n型杂质的n+型扩散层41。在扩散层41上设置接点插塞42，接点插塞42连接在作为源极线发挥功能的金属布线层43。而且，在阱区域30的表面区域内，设置导入了高浓度的p型杂质的p+型扩散层44。在扩散层44上设置接点插塞45，接点插塞45连接在作为阱布线CPWELL发挥功能的金属布线层46。阱布线CPWELL是用来经由阱区域30对半导体层35施加电压的布线。
以上构成在图4的纸面深度方向(X方向)排列着多个，由排列在深度方向的多个NAND串NS的集合构成串单元SU。
(阈值分布与编码)
图5是表示存储器单元阵列的阈值分布与编码的一例的说明图。图5中，示出了3bit(位)/Cell(单元)的非易失性存储器2的阈值分布例。在非易失性存储器2中，根据存储在存储器单元晶体管MT的多值数据的各数据值，设定存储器单元晶体管MT的阈值电压。由于对电荷存储层37(电荷保存区域)的电荷注入量是随机的，所以如图5所示，各存储器单元晶体管MT的阈值电压也呈统计性分布。
图5的下层是水平方向取阈值电压，垂直方向取存储器单元数(单元数)，将阈值电压的分布(阈值分布)以Er、A、B、C、D、E、F、G这8个山型区域表示，将所述各区域称为Er电平、A电平、B电平、C电平、D电平、E电平、F电平、G电平。图5的例中，通过将存储器单元晶体管MT的阈值电压设定为8个各电平中的任一个，而能使存储器单元晶体管MT存储8值的数据(3位数据)。
电压VA、VB、VC、VD、VE、VF、VG是成为各电平的边界的基准电压。在读出动作中，对字线WL施加所述电压VA～VG作为读出电压而进行读出，判定对象存储器单元晶体管MT是接通还是断开，由此能读出数据。
作为使数据值与存储器单元晶体管MT的各电平(也就是阈值分布)对应的编码方法，能采用各种方法。作为编码的一例，图5的上层示出了2-3-2编码。
图5的例中，示出了以下情况：Er电平的存储器单元晶体管存储数据(1、1、1)，A电平的存储器单元晶体管存储数据(0、1、1)，B电平的存储器单元晶体管存储数据(0、0、1)，C电平的存储器单元晶体管存储数据(0、0、0)，D电平的存储器单元晶体管存储数据(0、1、0)，E电平的存储器单元晶体管存储数据(1、1、0)，F电平的存储器单元晶体管存储数据(1、0、0)，G电平的存储器单元晶体管存储数据(1、0、1)。
将各存储器单元晶体管的上阶位的数据群、中阶位的数据群、下阶位的数据群分别称为Upper页面、Middle页面或Lower页面。一般来说，读出以所述页面单位进行。
假设进行判定存储在各存储器单元晶体管的数据是3位中的哪个值的读出而非页面单位读出的情况下，需要使施加在选择字线WL的读出电压从电压VA到电压VG变化7次。相对于此，进行页面单位读出的情况下，通过使电压变化2次或3次即能读出。另外，图5的AR、BR、CR、DR、ER、FR、GR分别表示施加了读出电压VA、VB、VC、VD、VE、VF、VG的读出。
例如，读出各存储器单元晶体管的Lower页面的值的情况下，只要使读出电压从电压VA到电压VE变化2次即可。例如，将读出电压VA施加到选择字线WL的读出(图5的AR)时，由感测放大器单元群28判断为读出对象的存储器单元晶体管是导通状态的情况下，能判定为所述读出对象的存储器单元晶体管的Lower页面是“1”。
此外，例如将读出电压VA施加到选择字线WL的读出(AR)时，由感测放大器单元群28判定为读出对象的存储器单元晶体管为非导通状态的情况下，所述读出对象的存储器单元晶体管的Lower页面可能为“0”或“1”。因此，接着，以读出电压VE进行读出(ER)。结果，由感测放大器单元群28判定为读出对象的存储器单元晶体管为导通状态的情况下，能判定所述读出对象的存储器单元晶体管的Lower页面为“0”，判定为非导通状态的情况下，能判定所述读出对象的存储器单元晶体管的Lower页面为“1”。
如此，图5的2-3-2编码中，通过使读出电压在Upper页面中最多变化2次，在Middle页面中变化3次，在Lower页面中变化2次，即能读出。另外，图5所示的编码是在任意2个相邻的区域间，数据仅变化1位的格雷码。
(感测放大器单元及数据寄存器的构成)
图6是表示图2中的感测放大器单元群28及数据寄存器29的一例的框图。
感测放大器单元群28具备与位线BL0～BL(m-1)对应的感测放大器单元SAU0～SAU(m-1)(以下，将这些代表称为感测放大器单元SAU)。各感测放大器单元SAU具备感测放大器SA及数据锁存电路SDL、ADL、BDL、CDL。感测放大器SA及数据锁存电路SDL、ADL、BDL、CDL以能互相传输数据的方式连接。
数据锁存电路SDL、ADL、BDL、CDL暂时保存数据。在写入动作时，感测放大器SA根据数据锁存电路SDL所保存的数据，控制位线BL的电压。数据锁存电路ADL、BDL、CDL用于存储器单元晶体管MT保存2位以上数据的多值动作。也就是说，数据锁存电路ADL用来保存Lower页面的写入数据。数据锁存电路BDL用来保存Middel页面的写入数据。数据锁存电路CDL用来保存Upper页面的写入数据。感测放大器单元SAU具备的数据锁存电路的数量根据1个存储器单元晶体管MT所保存的位数而决定。
感测放大器SA在读出动作时，检测读出到对应的位线BL的数据，判定数据是0数据还是1数据。此外，感测放大器SA在写入动作时，基于写入数据对位线BL施加电压。
数据寄存器29具备与感测放大器单元SAU0～SAU(m-1)对应的数量的数据锁存电路XDL。数据锁存电路XDL连接在输入输出电路21。数据锁存电路XDL暂时保存从输入输出电路21发送的写入数据，此外，暂时保存从感测放大器单元SAU发送的读出数据。更具体来说，经由1页量的数据锁存电路XDL，进行输入输出电路21与感测放大器单元群28间的数据传输。将输入输出电路21接收到的写入数据经由数据锁存电路XDL，传输到数据锁存电路ADL、BDL、CDL中的任一个。将由感测放大器SA读出的读出数据经由数据锁存电路XDL传输到输入输出电路21。
(感测放大器电路)
图7是表示图6的感测放大器单元SAU的具体构成的一例的电路图。
感测放大器单元SAU如图7所示，包含感测放大器部SA以及数据锁存电路SDL、ADL、BDL及CDL。感测放大器部SA以及数据锁存电路SDL、ADL、BDL、CDL及XDL以能互相接收数据的方式由总线LBUS连接。
数据锁存电路SDL包含例如反相器60、61及n通道MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管62、63。反相器60的输入节点及反相器61的输出节点连接在节点LAT。反相器61的输入节点及反相器60的输出节点连接在节点/LAT。由反相器60、61保存节点/LAT、LAT的数据。将写入数据供给到节点LAT。节点/LAT中保存的数据是保存在节点LAT的数据的反转数据。
晶体管62的漏极/源极路的一端连接在节点/LAT，另一端连接在总线LBUS。此外，晶体管63的漏极/源极路的一端连接在节点LAT，另一端连接在总线LBUS。对晶体管63的栅极输入控制信号STL，对晶体管62的栅极输入控制信号STI。
另外，由于数据锁存电路ADL、BDL、CDL及XDL的电路构成与数据锁存电路SDL相同，所以省略说明。另外，供给到感测放大器单元SAU的各种控制信号是由控制电路24给予的。
感测放大器部SA包含例如p通道MOS晶体管50、n通道MOS晶体管51～58及电容器59。
感测放大器部SA在读出动作中，感测读出到对应的位线BL的数据，判定读出的数据是“0”还是“1”。此外，感测放大器部SA在编程动作中，将对应的位线BL设定为与写入数据“0”、“1”对应的电压值。
在感测放大器部SA中，晶体管50～54参与编程动作。在供给内部电源电压也就是电压VDD的电源线与节点COM之间，作为第2晶体管的晶体管50的源极/漏极路及晶体管51的漏极/源极路串联连接。此外，在节点COM与供给接地电压也就是电压VSS的节点CELSRC之间，连接作为第3晶体管的晶体管54的漏极/源极路。此外，在节点COM与位线BL之间，作为第1晶体管的晶体管52的漏极/源极路及晶体管53的漏极/源极路串联连接。
晶体管50、54的栅极连接在节点/LAT。因此，对应“0”数据，节点LAT为低电平(以下，称为L电平)的情况下，节点/LAT维持在高电平(以下，称为H电平)，晶体管50断开，晶体管54接通。相反地，对应“1”数据，节点LAT为H电平的情况下，节点/LAT维持在L电平，晶体管50接通，晶体管54断开。
在编程动作时，分别供给到晶体管55、56的栅极的控制信号HLL、XXL为L电平，晶体管55、56断开。供给到晶体管51的控制信号BLX为H电平，晶体管51接通。此外，在通常编程动作时，通过控制信号BLC、BLS，晶体管52、53导通。
因此，当“0”数据保存在接点LAT时，晶体管50断开，晶体管54接通，而将来自节点CELSRC的电压VSS(例如0V)等位线电压供给到位线BL。此外，当“1”数据保存在节点LAT时，晶体管50接通，晶体管54断开，根据给予晶体管52、53的控制信号BLC、BLS，例如将2.5V等位线电压供给到位线BL。
(验证动作)
验证动作是在编程动作之后，读出存储器单元晶体管MT的数据，判定存储器单元晶体管MT的阈值电压是否达到期望的电平的动作。在所述验证动作时，感测放大器部SA的所有晶体管50～58及电容器59参与。在晶体管50的漏极与节点COM之间，晶体管55的漏极/源极路及56的漏极/源极路串联连接。此外，在总线LBUS与基准电位点之间，晶体管58的漏极/源极路及晶体管57的漏极/源极路串联连接。晶体管55的源极与晶体管56的漏极连接在感测节点SEN，感测节点SEN连接在晶体管57的栅极。对晶体管55～58的栅极分别施加控制信号HLL、XXL、感测节点SEN的电压或控制信号STB。感测节点SEN经由电容器59被施加时钟CLK。
在验证动作时，首先，行解码器26对选择字线施加与目标状态对应的Vvfy(例如图5的电压VA～VG中的任一个电压，或这些电压附近的电压)作为验证电压，对非选择字线施加高于电压VA～VG的非选择读出电压VREAD(例如5～7V)。
在验证动作时，控制电路24首先将节点/LAT设为L电平，将晶体管50接通。此外，通过控制信号BLX，将晶体管51接通，且将控制信号BLC及控制信号BLS设为特定电压，由此将位线BL固定为固定电压(例如0.5V)。此外，通过将控制信号HLL设定为特定电压，而将感测节点SEN充电成高于位线BL的电压的特定的预充电电压Vpre。在所述状态下，如果将控制信号XXL设为H电平，那么电流从感测节点SEN经由晶体管56、52及53，流到位线BL，感测节点SEN的电压逐渐降低。
感测节点SEN的电压根据验证对象的存储器单元(选择存储器单元)的阈值电压的状态而变化。也就是说，选择存储器单元的阈值电压低于验证电压Vvfy时，选择存储器单元为接通状态，较大的单元电流流到选择存储器单元，感测节点SEN的电压降低的速度变快。此外，选择存储器单元的阈值电压高于验证电压Vvfy时，选择存储器单元为断开状态，流到选择存储器单元的单元电流较小，或单元电流不流到选择存储器单元，感测节点SEN的电压降低的速度变慢。
因此，如果从开始将感测节点SEN的电荷放电的放电开始时经过第1期间的第1时点，也就是在将控制信号XXL设为H电平后经过第1期间的时间，将控制信号XXL设为L电平，且将控制信号STB设为H电平，将晶体管58设为接通，那么根据感测节点SEN的电压是L电平还是H电平，晶体管57接通、断开。
例如，选择存储器单元为写入不充分单元时，其阈值电压低于验证电压Vvfy，且两者的差较大，所以选择存储器单元为完全接通状态，较大的单元电流流到选择存储器单元。因此，感测节点SEN的电压急速降低，电压下降量在到达第1时点之前达到判定电平，在第1时点，感测节点SEN变为L电平，晶体管57断开，电流不从总线LBUS流到基准电压点。
此外，选择存储器单元为写入完成单元时，由于其阈值电压高于验证电压Vvfy，所以选择存储器单元为断开状态，流到选择存储器单元的电流非常小，或者，单元电流不流到选择存储器单元。因此，感测节点SEN的电压非常缓慢地降低，电压下降量在到达第1时点之前未达到判定电平，在第1时点，感测节点SEN保持H电平的状态不变。因此，晶体管57接通，电流从总线LBUS流到基准电压点。
如此，能进行写入不充分单元与写入完成单元的分选。另外，所述感测放大器部SA的动作仅为一例。控制电路24进行是写入不充分单元还是写入完成单元中的哪一个的判定，基于判定结果控制感测放大器单元SAU，设定位线电压。
(行解码器的构成)
图8A是表示图2中的行解码器26的一例的框图。图8A仅示出行解码器26中的框BLK0用电路与块BLK1用电路，其它块用电路也具有与这些电路相同的电路构成。此外，图8B是说明构成行解码器26的开关的结漏特性的图。
以下的说明中，将用来选择成为写入或读出对象的块BLK的选择串的存储器单元晶体管MT的选择栅极线SGD称为selSGD，将不用来选择块BLK的非选择串的存储器单元晶体管MT的选择栅极线SGD称为uselSGD。此外，将用来选择成为写入或读出对象的BLK的的存储器单元晶体管MT的选择栅极线SGS称为selSGS，将用来将成为写入或读出对象外的BLK设为非选择状态的选择栅极线SGD称为USGD，将用来将成为写入或读出对象外的BLK设为非选择状态的选择栅极线SGS称为USGS。
来自电压产生电路25的布线群25A具有用来供给selSGD及uselSGD的电压的信号线SSGD/1/2/3，通过后述的图20的串单元地址输入，对其中任一条供给selSGD的电压，对余下3条供给uselSGD的电压。而且，包含用来对selSGS供给电压的信号线SSGS、用来对成为写入或读出对象外的BLK的SGD供给电压的信号线USGD、用来对成为写入或读出对象外的BLK的SGS供给电压的信号线USGS。USGD及USGS在写入及读出期间及就绪期间偏压成VSS。此外，布线群25A包含用来对各字线WL供给电压的信号线CG0、CG1、……(以下，将这些代表称为信号线CG)。另外，图8A的例子是表示布线群25A包含与字线WL0～WL63对应的信号线CG0～CG63的例子。
行解码器26具有块BLK0用的各开关SW01～SW05(以下，将这些代表称为开关SW0)、块BLK1用的各开关SW11～SW15、……(以下，将这些代表称为开关SW1)。另外，作为开关SW0、SW1、……的代表，称为开关SW。信号线SSGD0/1/2/3经由开关SWn1(n为0、1、2、……)连接在各块BLK的选择栅极线SGD0/1/2/3<0>、SGD0/1/2/3<1>、……，信号线CG经由开关SWn2(n为0、1、2、……)连接在各块BLK的字线WL0-63<0>、字线WL0-63<1>、……，信号线SSGS经由开关SWn3(n为0、1、2、……)连接在各块BLK的选择栅极线SGS<0>、SGS<1>、……。此外，信号线USGD经由开关SWn4(n为0、1、2、……)连接在各块BLK的选择栅极线SGD0/1/2/3<0>、SGD0/1/2/3<1>、……，信号线USGS经由开关SWn5(n为0、1、2、……)连接在各块BLK的选择栅极线SGS<0>、SGS<1>、……。另外，SWn1及SWn4并连地具备串数量的开关。例如，图8A中，为方便起见，示出一个开关SW01，但实际上，在4条信号线SSGD0/1/2/3与4条选择栅极线SGD0/1/2/3<0>之间具有分别连接的4个开关SW01。
行解码器26具有用来控制开关SW0的块BLK0用的AND电路AN0、高电压电平移相器L0及反相器INV0、用来控制开关SW1的块BLK1用的AND电路AN1、高电压电平移相器L1及反相器INV1。对AND电路AN0、AN1、……(以下，将其代表称为AND电路AN)给予来自寄存器23的行地址。AND电路AN0、AN1、……的输出分别给予到高电压电平移相器L0、L1、……(以下，将其代表称为高电压电平移相器L)，且分别给予到反相器INV0、INV1、……(以下，将其代表称为反相器INV)。
开关SW例如能由图8B所示的阱构造的NMOS晶体管构成。也就是说，开关SW在P型半导体衬底(Psub)71的特定区域形成着p阱(p-well)72。P型半导体衬底(Psub)71及P阱(p-well)72经由P+接点73偏压到VSS电极。此外，在p阱72内，形成着源极区域74与漏极区域75。在源极区域74与漏极区域75间的半导体衬底上，介隔栅极绝缘膜设置着包含导电材料的栅极电极76。开关SW由源极区域74、漏极区域75及栅极区域76形成。在漏极区域75连接信号线CG，在源极区域74连接信号线WL，各个晶体管与p+接点73由元件分离区域77电分离。
信号R/Bn例如为H电平的就绪状态下，行解码器26为动作停止状态，所有块的所有字线WL成为浮动状态，有因前一个动作的影响而具有固定电位的情况。之后，WL随着时间经过最终因SWn2的结漏(图8B的箭头)特性，成为泄漏端的P阱(p-well)72的偏压电压VSS。信号R/Bn例如为L电平的忙碌状态下，行解码器26为动作状态，对选择块BLK的各字线WL施加读出电压、编程电压、验证电压等各种偏压电压。
AND电路AN中的任一个AND电路的输出变为高电平(以下，称为H电平)，其它AND电路的输出变为低电平(以下，称为L电平)，选择块BLK0、BLK1、……中的1个块BLK。AND电路AN的输出为H电平的块BLK通过高电压电平移相器L的输出，开关SW中，信号线SSGD0/1/2/3、信号线CG及信号线SSGS连接在电流路径的开关接通，通过反相器INV，开关SW中，信号线USGD及信号线USGS连接在电流路径的开关断开。此外，相反地，AND电路AN的输出变为L电平的块BLK通过高电压电平移相器L的输出(信号BLKSEL)，开关SW中，信号线SSGD0/1/2/3、信号线CG及信号线SSGS连接在电流路径的开关断开，通过反相器INV，开关SW中，信号线USGD及信号线USGS连接在电流路径的开关接通。
如此，对于选择的块BLK，将来自信号线SSGD0/1/2/3、SSGS的电压供给到选择栅极线SGD0/1/2/3、SGS，且将来自信号线CG的电压供给到字线WL。也就是说，信号R/Bn为忙碌状态时，选择BLK的信号BLKSEL变为H电平，信号线CG成为与选择块BLK的字线WL实质上相同的波形。此外，对于非选择块BLK，将来自信号线USGD、USGS的电压供给到选择栅极线SGD0/1/2/3、SGS。此外，WL成为浮动状态，随着时间经过，最终因SWn2的结漏特性而成为VSS电压。
(写入動作1)
图9是水平方向取时间，垂直方向取电压，表示写入动作的波形图。
将数据写入到存储器单元晶体管MT的情况下，将存储器单元晶体管MT的阈值电压设为与数据值对应的值。如果对存储器单元晶体管MT施加编程电压VPGM及位线电压，那么电子注入到电荷存储层37，阈值电压上升。通过增大编程电压VPGM，能使电子的输入量增加，提高存储器单元晶体管MT的阈值电压。但是，因存储器单元晶体管MT的不均，即使施加同一编程电压VPGM，电子的注入量也因每个存储器单元晶体管MT而不同。临时注入的电子保存到进行抹除动作为止。因此，以不超出能容许作为应设定在各存储器单元晶体管MT的阈值电压的阈值电压的范围的方式，一边使编程电压VPGM逐渐上升，一边进行多次编程动作与用来验证编程动作的验证动作(循环)。另外，在写入动作时，首先，进行将存储器单元晶体管MT的阈值电压恢复到Er电平(抹除电平)的抹除动作。
如此，写入动作中，重复多次包含编程动作与验证动作的编程循环，于每一次循环，编程电压VPGM变大。图9的例子示出了以n次循环进行写入动作的例子，示出了在第1次循环中，进行编程Prog1及验证Pvfy1，在第2次循环中，进行编程Prog2及验证Pvfy2，在第n次循环中，进行编程Progn及验证Pvfyn。
图9表示出来自所述第m次循环的波形。也就是说，示出了在第m次循环中，进行编程Progm及验证Pvfym，在第m+1次循环中，进行编程Progm+1及验证Pvfym+1，在第n次循环中，进行编程Progn及验证Pvfyn。
在编程动作中，对选择字线WL(以下，也称为selWL)施加于每次循环逐渐增加的编程电压VPGM(虚线)，对选择字线WL以外的其它多条非选择字线WL(以下，也称为uselWL)施加低于编程电压VPGM的特定的电压VPASS(实线)。此外，在编程动作中，对选择栅极线SGS施加接地电压VSS，对selSGD施加将选择栅极晶体管ST1设为接通的电压(虚线)，对uselSGD施加将选择栅极晶体管ST1设为断开的电压(实线)。此外，对连接在进行写入的存储器单元晶体管MT的位线BL(Prog)给予接地电压VSS(虚线)，对连接在不进行写入的存储器单元晶体管MT的位线BL(Inhibit)给予特定的电压(实线)。另外，对源极线CELSRC施加特定的电压，更确实地将选择栅极晶体管ST2断开。
由此，对进行写入的存储器单元晶体管MT的电荷存储层注入与编程电压VPGM对应的电荷(电子)，存储器单元晶体管MT的阈值电压上升。此外，不进行写入的存储器单元晶体管MT通过禁止对电荷存储层注入电子而维持阈值电压。
验证动作中，对选择字线selWL施加与各电平对应的验证电压(虚线)，对非选择字线uselWL施加将各存储器单元晶体管MT设为接通的特定的电压VREAD(实线)。此外，验证动作中，对选择栅极线SGS施加将选择栅极晶体管ST2设为接通的电压，对selSGD施加将选择栅极晶体管ST1设为接通的电压(虚线)，对uselSGD施加将选择栅极晶体管ST1设为断开的电压(实线)。此外，对位线BL施加特定的电压，对源极线CELSRC给予接地电压VSS。如图9所示，当在信号R/Bn为L电平期间(忙碌期间)进行，且写入动作结束时，信号R/Bn变为H电平。
另外，为了对位线BL施加特定的电压，如上所述，对感测放大器单元SAU内的晶体管52供给控制信号BLC。也就是说，对连接在位线BL的晶体管52，在编程时给予相对高电平的控制信号BLC，在验证时给予相对低电平的控制信号BLC，且所述位线BL连接到进行写入的存储器单元晶体管MT。由此，如上所述，验证时，将位线BL固定为相对低的固定电压(例如0.5V)。
由此，施加在连接到读出对象的存储器单元晶体管MT的selWL的验证电压高于阈值电压的情况下，电流易流过通道，施加在selWL的验证电压低于阈值电压的情况下，电流不易流过通道。通过感测放大器单元群28，进行检测流过通道的电流的状态的读出，由此能判定存储器单元晶体管MT的阈值电压是否达到期望电平。另外，将存储器单元晶体管MT的阈值电压达到期望电平的情况称为「通过验证」，将未达到期望电平的情况称为「验证失败」。
(蠕升)
图10是说明在写入顺序结束前进行验证，所有块成为非选择状态后选择的块的字线(WL)蠕升的图。图10是水平方向取时间，垂直方向取电压，表示各部的电压波形。另外，图10中，箭头所示的期间为对数刻度，箭头左端的刻度为10-6秒级，箭头右端的刻度为103秒。以下，将其标记为Time＝Log Scale 1E-6to 1E+3[s](时间＝对数刻度1E-6到1E+3[s])。
图10中，selWL及uselWL分别表示选择字线及非选择字线，Ch表示通道区域，SGS表示选择栅极线SGS，BL表示位线BL，CELSRC表示源极线。此外，如上所述，将用来驱动成为写入或读出对象的存储器单元晶体管MT的选择栅极线SGD称为selSGD，将selSGD以外的选择栅极线SGD称为uselSGD。
三维构造的存储器单元阵列20中，存储器单元晶体管MT的通道区域不直接连接在衬底(也就是p型阱区域30)，而经由选择栅极晶体管ST1、ST2分别连接在位线BL及衬底。因此，当切断选择栅极晶体管ST1与ST2时，通道区域的电荷无法简单移动到位线BL及衬底，而作为选择栅极晶体管ST1、ST2的漏电流缓慢逃走。
本实施方式中，将通过存储器单元晶体管MT的通道区域(或NAND串NS的通道区域)与字线WL的电容耦合，字线WL的电压上升的现象称为WL蠕升。
例如，作为数据读出动作，实施编程动作后的验证(编程验证)。在所述编程验证中的某时刻，例如通道区域的电压(Ch)为接地电压VSS(0V)，选择字线WL为验证电压Pvfy(虚线)，非选择字线为电压VREAD(实线)，选择串的选择栅极线SGD为selSGD，选择栅极线SGS为电压VSG，非选择串的选择栅极线SGD为uselSGD(此处为电压VSS)。另外，对位线BL施加特定电压，源极线CELSRC为接地电压VSS。在时刻t0，当所述读出动作结束时，将各电压放电到VSS或其附近的电位，以存储器单元的写入状态不变化的方式复位后，将时钟选择信号BLKSEL复位为L电平，与SSGD0/1/2/3、CG0-63、SSGS线切离，另一方面，将BLKSELn恢复到H电平，将USGD与USGS分别连接在块BLK的选择栅极线。此外，由于WL在将BLKSEL复位为L时无偏压的开关，所以变为浮动。这些特定动作结束后，使信号R/Bn从L电平变化为H电平，恢复到就绪状态。
此时，通过字线WL与NAND串NS的通道区域的电容耦合，通道区域的电位降低为负值(时刻t1)。之后，通道区域的电荷因漏电流逐渐逃到衬底及/或位线BL，通道区域的电位恢复到接地电压VSS(0V)。通道区域的电位恢复到接地电压VSS时，与通道区域电容耦合的字线WL上升到蠕升电压。蠕升后的字线WL的电压之后因驱动字线WL的晶体管开关SWn2的结漏电流而逐渐降低。也就是说，从就绪状态转移到忙碌状态(信号R/Bn从L电平转变为H电平)，行解码器26变为动作停止状态后，WL发生蠕升。另外，蠕升电压的最大值Vmax为Vcr_Read(＞Vcr_Prog)V。
将字线WL未蠕升时的存储器单元晶体管MT的状态称为1st(第1)读取状态，将字线WL蠕升时的存储器单元晶体管MT的状态称为2nd(第2)读取状态。另外，所述WL蠕升不仅在编程验证时发生，在通常的数据读出时也同样会发生。
三维NAND中，一般来说，在多晶硅中形成通道，流动单元电流。在通道中存在较多陷阱能级，有可见单元阈值因电子对所述陷阱能级的嵌埋程度而变动的现象。从长时间未使用的状态进行读出时，字线WL完全放电成0V，电子嵌埋到这些栅极绝缘膜36正下方的陷阱能级的比例变低，电流阻碍较少，可见单元阈值略低。另一方面，一旦进行读出时，电子以某比例嵌埋在这些陷阱能级中，阻碍电流，所以可见单元阈值较高。将前者的状态设为1st读取状态，将后者的状态设为2nd读取状态，观察到两者的单元阈值偏差大致数十mV左右，尤其在TLC或QLC制品中，会增加单元的读出错误位数。因此，为了稳定地读出数据，需要以1st读取状态与2nd读取状态中的任一个状态进行读出。考虑到通过写入动作及读出动作，转移到2nd读取状态，再恢复到1st读取状态需要相对长的时间，而优选以2nd读取状态进行读出。
因此，考虑例如以下方法：通过刷新读取动作，维持2nd读取状态，所述刷新读取动作进行使用定期对所有块的所有字串的字线WL给予例如电压VREAD等用来使存储器单元晶体管MT导通的电压的脉冲(以下，称为所有字串读取脉冲)的读出电压施加动作(所有字串读取动作)。上述(写入动作1)中，由于在写入动作最后的循环，实施读出动作也就是验证，所以能在写入动作后的特定时间维持2nd读取状态，所以无须使用所有字串读取脉冲的刷新读取动作。
另外，虽说明了所有字串读取动作对块中的所有字串的字线WL施加所有字串读取脉冲，但只要能维持2nd读取状态，那么也可对所有字串中的一部分字线WL施加所有字串读取脉冲。
(写入动作2)
为了缩短写入时间tPROG，有时采用省略写入动作的最后循环的验证的方法。图11是水平方向取时间，垂直方向取电压，表示写入动作的其它例的波形图。图11的例子省略写入动作最后的循环的验证。此外，图12是用来说明此时的WL蠕升的波形图。另外，图12的水平方向的刻度为Time＝Log Scale 1E-6to 1E+2[s](时间＝对数刻度1E-6到1E+2[s])。
如根据图11与图9的比较而明确，最后的循环(第n次循环)中，进行编程动作，但省略验证动作。所述情况下，在图12的信号R/Bn的H电平期间(就绪期间)，也发生WL蠕升。然而，由于最后的循环中，写入单元的数量较少，所以相对多的通道根据编程电压而成为浮动状态(图12的t0以前的实线Ch(Inhibit))，极少数通道区域的电压成为接地电压VSS(0V；图12的t0以前的虚线Ch(Prog))。因此，字线WL从编程电压放电成接地电压VSS时，通道电压降低为负值的通道数量较小，结果，WL蠕升的电压也变小。
也就是说，在施加编程循环最后的编程脉冲后，写入动作结束的情况下，刚施加最后的编程脉冲后，WL蠕升的浮动较小，易恢复到1st读取状态。因此，考虑施加最后的编程电压后，使用对所述块的所有字线WL给予例如电压VREAD的脉冲(也就是所有字串读取脉冲)，而将其设为2nd读取状态。
(所有字串读取动作)
图13是水平方向取时间，垂直方向取电压，表示写入动作的其它例的波形图，表示在编程循环的最后，实施作为第1电压施加动作的所有字串读取动作的例子。
如根据图11与图13的比较而明确，图13的例中，在最后的循环(第n次循环)中省略验证动作，在编程动作后，对selWL及uselWL均施加例如电压VREAD。另外，所述情况下，selSGD、uselSGD及选择栅极线SGS设定为将选择栅极晶体管ST1、ST2设为接通的电压(粗线)，将控制信号BLC设定为特定的电压(粗线)，由此对位线BL供给接地电压VSS。另外，CELSRC设定为接地电压VSS。此外，控制信号HLL、XXL为L电平，控制信号BLS、节点/LAT为H电平。晶体管50、55、56断开，晶体管52、53、54接通。如此，最后的循环中，在编程动作后，进行所有字串读取动作，写入动作结束，进行向2nd读取状态转变。
另外，如果将选择栅极晶体管ST2接通，那么能将接地电压VSS从源极线CELSRC供给到位线BL。因此，无须将选择栅极晶体管ST1接通。所述情况下，如细线所示，selSGD、uselSGD及控制信号BLC也可为接地电压VSS。
也就是说，所有字串读取动作中，不存在选择字线WL，对所有NAND串NS的所有字线WL施加VREAD等电压。此外，所有字串读取动作无须感测放大器单元群28的感测，也无须使位线BL的电压变化，动作较为简单。如根据图9与图13的比较而明确，所有字串读取动作所需的时间短于编程验证所需的时间。
然而，图13所示的例中，虽非编程验证所需的时间程度，但与图11的写入动作相比，写入时间tPROG也增加所有字串读取动作所需的时间。
(控制电路的控制)
因此，本实施方式中，控制电路24在写入动作时，按照被施加编程电压的每个选择字线，决定省略是否在由所述字线进行的写入动作结束前，对所有字串给予读取脉冲的所有字串读取动作。也就是说，按照每个字线，也就是每个单元组CU进行的写入动作时，决定在各单元组CU的写入动作结束前，实施还是省略所有字串读取动作。省略所有字串读取动作的情况下，时间tPROG缩短相应时间。也就是说，本实施方式中，按照写入动作中被供给编程电压的每个选择字线WL，决定在使用选择字线WL的编程动作后，是否进行所有字串读取动作。如此，本实施方式中，对于一个块BLK的写入动作，设计实施所有字串读取动作的选择字线与不实施的选择字线，由此能缩短平均的写入时间tPROG。
以下的说明中，将在使用被施加编程电压VPGM的特定字线WL的编程动作后，进行所有字串读取动作时的特定字线WL称为所有字串读取动作的对象字线WL，将在使用被施加编程电压VPGM的特定字线WL的编程动作后，不实施所有字串读取动作时的特定字线WL称为所有字串读取动作的非对象字线WL。本实施方式中，控制电路24为了一边抑制写入时间tPROG，一边有效产生2nd读取状态，决定成为所有字串读取动作的对象字线WL与非对象字线。
图14及图15是水平方向取时间，垂直方向取电压，用来说明决定所有字串读取动作的对象字线WL或非对象的字线WL的方法的波形图。另外，图14及图15的水平方向的刻度均为Time＝Log Scale 1E-6to 1E+3[s](时间＝对数刻度1E-6到1E+3[s])。
图14与单元写入电平分开表示将块内的所有存储器单元晶体管MT写入同一电平后进行所有字串读取动作，之后(信号R/Bn的就绪期间)的WL蠕升量。
Read(All-Erased)表示块内的所有存储器单元晶体管MT为Er电平时的所有字串读取动作的WL蠕升，Read(All-“A”Programmed)表示块内的所有存储器单元晶体管MT以A电平写入时的所有字串读取动作的WL蠕升。同样地，Read(All-“D”Programmed)、Read(All-“G”Programmed)分别表示块内的所有存储器单元晶体管MT以D电平、G电平写入时的所有字串读取动作的WL蠕升。
如根据图14而明确，知晓以阈值电压越高的电平写入时的所有字串读取动作，WL蠕升的电压越大。
图15是表示与进行块内写入的过程中的所有字串读取动作后的信号R/Bn的就绪期间(H电平期间)发生的WL蠕升电压的关系。另外，示出了字线WL的总个数为64个的情况。Read(All-Erased)表示某块中，所有单元为Er电平(抹除状态)的情况下，所有字串读取动作后的WL蠕升电压的变化。此外，Read(WL0-15 All-“G”，Other＝Erased)表示某块中，在连接在字线WL编号0-15的所有存储器单元晶体管MT记录G电平的数据，其它存储器单元晶体管MT为Er电平的情况下，所有字串读取动作后的WL蠕升电压的变化。一般来说，在数据写入前进行抹除动作，且进行例如从字线WL编号0(小编号)向字线WL编号较大的编号依序施加用来写入动作的编程电压。Read(WL0-15 All-“G”，Other＝Erased)表示某块中，对连接在16个字线WL的所有存储器单元晶体管MT写入G电平后，所有字串读取动作后的WL蠕升电压的变化。
同样地，Read(WL0-31 All-“G”，Other＝Erased)表示某块中，对连接在32个字线WL的所有存储器单元晶体管MT写入G电平后，所有字串读取动作后的WL蠕升电压的变化。Read(WL0-47 All-“G”，Other＝Erased)表示某块中，对连接在48个字线WL的所有存储器单元晶体管MT写入G电平后，所有字串读取动作后的WL蠕升电压的变化。Read(WL0-63 All-“G”，Other＝Erased)表示某块中，对连接在64个字线WL的所有存储器单元晶体管MT写入G电平后，所有字串读取动作后的WL蠕升电压的变化。
此外，虚线的波形After WL63 String3 Final Program Pulse(All-“G”)表示块的写入动作最后的循环仅为编程动作后的WL蠕升电压的变化。知晓写入动作紧接编程动作后结束时，蠕升电压较小，易转变为1st读取状态。
如根据图15而明确，为了写入动作而施加编程电压的字线WL的数量越多，之后的所有字串读取动作后的WL蠕升电压的变化越大。相反地，为了写入动作而施加编程电压的字线WL的数量较少的情况下，写入动作后的所有字串读取动作的WL蠕升电压的变化相对小。也就是说，在写入动作中，施加了编程电压的字线WL的数量较少的状态下，WL蠕升的浮动较小，即使在施加编程脉冲后，进行所有字串读取动作，也相对短时间地转变为1st读取状态，所有字串读取动作的效果较小。因此，认为也可省略所有字串读取动作。
一般来说，存储器单元阵列20的各存储器单元晶体管MT中记录的数据的电平为随机，鲜少进行图14所示的写入，采用按照每个电平控制所有字串读取动作的方法较为困难。
因此，基于图15的见解，控制电路24在写入动作中，在施加了编程电压的字线WL的数量较少的状态下，省略所有字串读取动作，谋求缩短写入时间tPROG，且在之后的使用字线WL的编程动作时，在写入动作结束前，进行所有字串读取动作，产生向2nd读取状态的转变。
对于施加了编程电压的字线WL达到几条的情况下进行所有字串读取动作，优选构成为能根据装置的特性而变更。因此，优选构成为将表示在施加了编程电压的字线WL达到几条的情况下进行所有字串读取动作的信息(以下，称为所有字串读取动作信息)例如记录保存在存储器单元阵列20的块BLKX，且能适当变更所记录的所有字串读取动作信息。另外，块BLKX是存储非易失性存储器2的动作相关的信息的区域。
控制电路24也可在接入电源后，从存储器单元阵列20的块BLKX读出所有字串读取动作信息，将其存储在寄存器24a，并基于所述信息，控制所有字串读取动作。另外，存储所有字串读取动作信息的寄存器也可设置在逻辑控制电路22。
(作用)
接着，参考图16的说明图，针对如此构成的实施方式的动作进行说明。图16表示出所有字串读取动作停止(或实施)的期间。
图16表示块BLK由4个串单元Str0、Str1、Str2、Str3构成，NAND串NS由16个存储器单元晶体管MT(16个字线WL)构成的例子。另外，块BLK中的串单元的数量及NAND串NS中的字线WL的数量并非限定在此。
图16的Str0～Str3栏位的各框内的数字表示1个串单元内连接在1个字线WL的每1单元组CU的写入顺序。也就是说，1个字线WL按照每个串单元构成4个单元组CU。图16的例中，字线WL编号从配置在选择栅极线SGS侧的字线WL向配置在选择栅极线SGD侧的字线WL，变化为WL0、WL1、WL2、……、WL15。并且，对单元组CU写入数据的顺序以字线WL单位观察的情况下，在图16的左侧的例中，如箭头所示，为字线WL编号WL0、WL1、WL2、……、WL15的顺序，在图16的右侧的例中，如箭头所示，为字线WL编号WL15、WL14、WL13、……、WL0的顺序。也就是说，对单元组CU写入数据的顺序在以字线WL单位观察的情况下，有从选择栅极线SGS侧依序进行的情况及从选择栅极线SGD侧依序进行的情况。依照所述写入顺序，将使编号从0增加的字线WL的称呼方法称为逻辑字线编号LWL。也就是说，以逻辑字线编号LWL表现字线WL的情况下，始终以从编号小的朝向编号增加的方向的顺序进行写入。
本实施方式中，控制电路24在接入电源时，从存储器单元阵列20的块BLKX读出所有字串读取动作信息，将它存储在寄存器24a。在写入动作时，控制电路24基于所有字串读取动作信息，控制所有字串读取动作。
例如，所有字串读取动作信息为特定F_ASTRREAD_BORDER 0：LWL0-(disable)、1：LWL4-、2：LWL8-、3：LWL12-中的“0”、“1”、“2”、……的信息。例如，所有字串读取动作信息“0”表示未设定省略所有字串读取动作的WL，也就是对所有字线WL执行所有字串读取动作。此外，所有字串读取动作信息“1”表示所有字串读取动作在逻辑字线编号LWL0-3期间省略所有字串读取动作，在逻辑字线编号LWL4-15期间执行所有字串读取动作。图16的左侧的粗框表示所述情况下，省略所有字串读取动作的WL。
所述情况下，控制电路24对由逻辑字线编号LWL0-3施加编程电压的单元组CU，进行不进行所有字串读取动作的写入动作，也就是图11所示的写入动作。此外，所述情况下，控制电路24对由逻辑字线编号LWL4-15施加编程电压的单元组CU，进行在写入动作结束前进行所有字串读取动作的图13所示的写入动作。
此外，例如所有字串读取动作信息“2”表示所有字串读取动作在逻辑字线编号LWL0-7期间省略所有字串读取动作，在逻辑字线编号LWL8-15期间执行所有字串读取动作。图16的右侧的粗框表示所述情况下，省略所有字串读取动作的WL。
也就是说，所述情况下，控制电路24对由逻辑字线编号LWL0-7施加编程电压的单元组CU，进行不进行所有字串读取动作的写入动作，也就是图11所示的写入动作。此外，所述情况下，控制电路24对由逻辑字线编号LWL8-15施加编程电压的单元组CU，进行在写入动作结束前进行所有字串读取动作的图13所示的写入动作。
如此，在写入动作时，决定成为在各单元组CU的写入动作结束前实施所有字串读取的所有字串读取动作的对象字线WL与非对象字线WL，在非对象的字线WL的写入动作时，省略所有字串读取动作。结果，能缩短写入时间tPROG。此外，认为通过在使用成为所有字串读取对象的字线WL的写入动作结束前实施所有字串读取，而产生足够的WL蠕升，所以能有效维持2nd读取状态。
如此，第1实施方式中，由于在使用一部分字线WL的写入动作结束前省略所有字串读取动作的读出，所以能缩短写入时间tPROG。
一般来说，有将存储器单元晶体管MT作为能保存1位(2值)数据的SLC(SingleLevel Cell：单层单元)、能保存2位(4值)数据的MLC(Multi Level Cell：多层单元)、能保存3位(8值)数据的TLC、能保存4位(16值)数据的QLC(Quad Level Cell：四层单元)构成的情况。尤其，认为在存储器单元晶体管MT为TLC或QLC以上的情况下，本实施方式的所有字串读取动作的控制有效。
此外，所述说明中，说明了在写入动作的最后的循环，省略验证动作的情况下，在写入动作结束前，进行使用所有字串读取脉冲的所有字串读取动作的例子。然而，在未被给予指令等的非易失性存储器2待机时，也可进行一边每隔一定期间改变块BLK一边给予所有字串读取脉冲的刷新读取动作。
图17及图18是表示此时的各部的波形的波形图，图17示出了对于已写入的逻辑字线编号LWL相对较大的所有字串读取对象的字线WL的写入动作，图18示出了对于已写入的逻辑字线编号LWL相对较小的所有字串读取的非对象的字线WL的写入动作。图17的例中，在最后的循环中省略验证动作的写入动作结束前，进行所有字串读取动作，在所述所有字串读取动作后，每隔一定期间在信号R/Bn的L电平期间(忙碌期间)重复所有字串读取动作。另一方面，对于写入未进行到特定的字线WL的块，如图18所示，省略定期的刷新读取动作，而能降低消耗电力。
成为所有字串读取动作的对象、非对象的边界的逻辑字线编号在写入动作结束前与待机期间的刷新时可相同，也可不同。
此外，刷新读取动作的动作时间的间隔也可为多个。例如，写入完成到逻辑字线编号LWL0-3的情况下，不进行刷新读取动作，写入完成到逻辑字线编号LWL4-7的情况下，每隔一定期间t1进行刷新读取动作，写入完成到逻辑字线编号LWL8-15的情况下，每隔一定期间t2进行刷新读取动作。例如，一定期间t1也可短于t2。
此外，图17中，示出了信号R/Bn的L电平期间(忙碌期间)与一次量的所有字串读取动作期间对应的例子。这是成为刷新读取动作的对象的块数较少时的例子。成为刷新读取动作的对象的块数较多的情况下，为了将一次流动的动作电流量设为一定以下，考虑多个块同时缓慢地进行充放电，或多次对不同的块进行刷新读取动作的情况。
前者的情况下，与写入动作结束前的所有字串读取动作相比，作为刷新读取动作的所有字串读取动作需要的时间更长。
后者的情况下，信号R/Bn的L电平期间需要比1个BLK量的所有字串读取动作更长的时间。换句话说，在易失性存储器2待机时，刷新读取动作也可在一次信号R/Bn的L电平期间进行多次。
为了与块BLK分开细致地进行这些动作，需要预先在控制电路的寄存器24a保存各BLK中写入进行到哪个逻辑字线编号LWL的信息的电路，导致芯片成本上升，但如果所有BLK设为同样的控制，那么无须所述保存电路。
(所有字串读取控制电路的动作)
图19是表示控制电路24的所有字串读取动作的具体动作的一例的流程图。
例如，能根据工厂出货前的单元评估，预先设定成为所有字串读取动作的对象的字线。可基于所述设定，在存储器单元阵列20的块BLKX预先登录所有字串读取动作信息。
非易失性存储器2在接入电源后，接收将芯片内部初始化的指令FFh。控制电路24根据将芯片内部初始化的指令FFh，在图19的S1中，从块BLKX读出包含所有字串读取动作信息的所谓ROM信息，将它存储在各寄存器。所有字串读取动作例如存储在寄存器24a。当控制电路24接收来自存储器控制器3的写入指令及地址后(S2)，开始写入动作。由此，信号R/Bn变为忙碌状态(S3)。
图20是用来说明图19的S2中接收到的地址的图。图20示出了对分别输入信号DQ0～DQ7的非易失性存储器2的输入端子DQ0～DQ7的地址输入。由特定的循环1～6中的循环1、2输入列地址。另外，Don't Care表示不固定位。循环3中，由输入端子DQ0、DQ1输入串单元地址。由循环3的输入端子DQ2～DQ7及循环4的输入端子DQ0输入字线地址。本说明书中，将串单元地址及字线地址这两个合并的地址称为页面地址。另外，循环4～6中，将平面地址、块地址及芯片地址提取到非易失性存储器2。将输入的地址存储到寄存器23的地址寄存器。
控制电路24在写入动作时，判定写入顺序的最后是在对选择字线WL施加编程脉冲后结束，还是在执行编程动作后的编程验证动作(S4)后结束。换句话说，控制电路24在写入动作的最终循环中，判定仅执行对选择字线WL的编程动作，还是执行编程动作及编程验证动作(S4)。在编程验证动作后写入顺序结束的情况下，控制电路24在S7中结束写入动作。由此，信号R/Bn变为就绪状态(S7)。
另一方面，在施加编程脉冲后写入顺序结束的情况下，控制电路24在下一个S5中，判定要进行写入的页面地址是否与所有字串读取动作的对象字线WL对应。
控制电路24读出存储在寄存器23的地址寄存器的字线地址，控制写入，且进行S5的判定。也就是说，控制电路24判定施加编程电压VPGM的选择字线WL的地址是否为由所有字串读取动作信息指定的所有字串读取动作的对象字线WL。控制电路24在选择字线WL的地址非所有字串读取动作的对象字线WL的情况下，在S7中结束写入动作。此外，控制电路24在选择字线WL的地址为所有字串读取动作的对象字线WL的情况下，执行所有字串读取动作(S6)。
如此，NAND型存储器通常在一个块内依逻辑字线编号LWL的顺序执行写入动作，所以能基于与写入指令一起接收到的页面地址或字线地址，掌握写入完成的WL的个数，决定有无执行所有字串读取动作。
(高速缓存编程)
然而，写入动作有以下动作：按照每个单一页面依序进行写入存储器的数据输入与编程动作的基本编程动作；及通过一边进行编程动作一边并行进行接下来要写入的页面的数据输入，而将多个页面连续效率良好地进行编程的动作(以下，称为高速缓存编程动作)。
图21是表示按照每单一页面进行编程的基本的编程动作的时序图，图22是表示高速缓存编程动作的时序图。图21及图22中，示出了指令锁存启动信号CLE、芯片启动信号CEn、写入启动信号WEn、地址锁存启动信号ALE、读出启动信号REn、就绪/忙碌信号R/Bn及信号DQx(例如DQ0～DQ7)。
输入输出电路21由逻辑控制电路22控制，与存储器控制器3之间经由总线收发信号DQ(例如DQ0～DQ7)。当输入输出电路21被给予信号DQ时，与写入启动信号WEn同步接收信号DQ作为数据。此外，输入输出电路21与给予逻辑控制电路22的读出启动信号REn对应，将从存储器单元阵列23读出的数据作为信号DQ发送到存储器控制器3。
如图21所示，输入输出电路21在时刻t0，指令锁存启动信号CLE变为有效时，基于从逻辑控制电路22供给的信号，提取作为信号DQ传输的指令，将它存储在寄存器23的指令寄存器。此外，输入输出电路21在时刻t1，信号ALE变为有效时，基于从逻辑控制电路22供给的信号，提取作为信号DQ传输的地址，将它存储在寄存器23的地址寄存器。另外，图21中，图示了4个循环的地址，但也可如图20所示，地址为6个循环，此外，也可为其它循环数。输入输出电路21继指令、地址后，在时刻t2之后与写入启动信号WEn同步接收数据(Data(Din))。在时刻t3，由指令锁存启动信号CLE接收指令(10h)。这些一连串的信号DQ的接收在信号R/Bn就绪期间进行。
当信号R/Bn变为L电平(忙碌状态)时，进行接收数据的写入动作。写入动作为页面(单元组CU)单位，图21的例中，在时刻t2～t3期间，传输1页量的数据Data，在信号R/Bn的L电平期间写入所述1页量的数据。在所述写入结束，信号R/Bn变为H电平之后，产生图10、图12、图14及图15所示的WL蠕升。
如此，在根据10h指令按照每单一页面进行编程的基本编程动作中，在所述写入动作结束前，基于所有字串读取动作信息，进行所有字串读取动作或省略所有字串读取动作。此外，R/Bn在输入10h后变为L，维持L电平直到进行或省略所有字串读取动作，之后返回到H。
另一方面，高速缓存编程动作中，如图22所示，输入输出电路21在时刻tN0，指令锁存启动信号CLE变为有效时，基于从逻辑控制电路22供给的信号，提取作为信号DQ传输的指令，将它存储在寄存器23的指令寄存器。此外，输入输出电路21在时刻tN1，信号ALE变为有效时，基于从逻辑控制电路22供给的信号，提取作为信号DQ传输的地址(Add)，将它存储在寄存器23的地址寄存器。作为一例，所述地址(Add)中的后半个地址为页面PN的页面地址(PN)。输入输出电路21继指令、地址后，在时刻tN2之后，与写入启动信号WEn同步接收写入到页面PN的数据(以下，标记为数据DN)。
数据DN重复以下：从输入输出电路21经由寄存器23高速缓存到数据寄存器29内的数据锁存电路XDL，之后对ADL/BDL/CDL传输XDL的写入数据，由此再次释放XDL，而能输入数据。在时刻tN3，当由指令锁存启动信号CLE接收到指令(15h)时，开始高速缓存的数据的编程。这些一连串的信号DQ的接收在信号R/Bn的就绪期间进行。
此外，在时刻t(N+1)1～t(N+1)2接收页面地址(P(N+1))，在时刻t(N+1)2～t(N+1)3接收写入到页面地址(P(N+1))的数据D(N+1)。之后同样地在时刻t(N+P)1～t(N+P)2接收页面地址(P(N+P))，在时刻t(N+P)2～t(N+P)3接收写入到页面地址(P(N+P))的数据D(N+P)。
将在时刻tN2～tN3期间接收的数据DN通过时刻tN3后接收到的指令(15h)在信号R/Bn忙碌期间从数据锁存电路XDL传输到对应的感测放大器单元SAU内的数据锁存电路(ADL、BDL、CDL中的任一个)。当传输完成时，数据锁存电路XDL变空，信号R/Bn从忙碌状态转变为就绪状态。当信号R/Bn变为就绪状态时，非易失性存储器2能从存储器控制器3接收下一个写入动作的指令、地址或数据(N+1)。典型来说，与下一个数据D(N+1)的接收并行执行包含多次循环的写入动作，且所述循环包含数据DN的至少编程动作。同样地，与数据D(N+2)的接收并行执行数据D(N+1)的写入动作。时刻t(N+P)3后接收到的指令(10h)表示数据D(N+P)开始对高速缓存编程动作的最后页面的数据编程。数据D(N+P)在数据D(N+P-1)的写入动作后执行写入动作，且在时刻tEP之前，数据D(N+P)的编程结束，信号R/Bn变为就绪期间。另外，通过读取状态指令70h，输出写入动作通过/失败等非易失性存储器2的信息。
所述按照每个连续页面进行编程的高速缓存编程动作中，在连续页面的最后，写入动作结束。在连续页面中途的页面中，由于距下一个页面写入的时间较短，未对字线施加偏压的期间极短，所以省略所有字串读取动作。按照每个连续页面进行编程的动作中，在每个连续页面的写入动作结束前(时刻tEP之前一刻)，基于所有字串读取动作信息进行所有字串读取动作，或省略所有字串读取动作。
此外，由于在所有字串读取动作中，以块单位进行所有字串脉冲施加，所以以连续页面进行写入的高速缓存编程动作的情况下，只要能对1个块进行1次所有字串读取动作即可。
接着，针对高速缓存编程动作的写入例，参考图23到图27的说明图进行说明。图23到图27示出了信号R/Bn，且在信号R/Bn的上方示出了指令、数据及地址的输入例，在信号R/Bn的下方示出了页面数据的写入及所有字串读取动作期间。图23到图27中，ProgN表示页面N的写入，ProgM表示页面M的写入。
图23到图25的例子是表示将通过高速缓存编程进行编程的2个页面数据写入到同一个块BLK时的例子。此外，图23到图27是表示将页面数据分割成Lower页面、Middle页面及Upper页面这3个而传输的例子。图23到图27中，01h、02h、03h分别表示Lower页面、Middle页面及Upper页面，80h表示写入指令，add(N)、add(M)表示地址，Din表示数据，1Ah、10h、15h表示指令，R表示所有字串读取动作的执行。
图23的例子表示出对于页面N的数据，以斜线框内的指令顺序输入的Lower页面、Middle页面及Upper页面的数据；对于页面M的数据，以无斜线框的指令顺序输入的Lower页面、Middle页面及Upper页面的数据。执行将页面N的数据高速缓存到数据锁存电路XDL，在ProgN所示的期间传输到数据锁存电路ADL、BDL、CDL中的任一个并写入。在所述编程ProgN期间，重复以下动作：将页面M的Lower、Middle、Upper页面的数据高速缓存到数据锁存电路XDL，依序传输到随着各写入电平写入结束而依序释放的ADL/BDL/CDL，由此再次释放XDL，而能输入数据。
图23中，add(N)与add(M)具有同一个块BLK的地址，页面N的数据、页面M的数据都被写入到同一个块BLK。在页面N的数据的编程ProgN结束的时点，已将页面M的数据高速缓存，并进行编程预约。此外，写入页面N的数据的块BLK与写入页面M的数据的块BLK相同。因此，在页面N的数据编程ProgN结束的时点，省略所有字串读取动作。
因为通过指令10h进行了高速缓存编程动作的最后的页面数据的编程指示，所以在页面M的数据的编程ProgM结束时，实施所有字串读取动作。
如此，15h指令的高速缓存编程中，即使是基于所有字串读取动作信息执行所有字串读取动作的时序，也将接下来要编程的页面数据高速缓存，并进行编程预约，且在写入接下来要编程的页面数据的地址与前一刻写入的页面数据的地址为相同块BLK内的地址的情况下，省略所有字串读取动作。此外，R/Bn在输入15h后变为L，但以在释放数据寄存器29的时点(数据DN从数据寄存器29传输到感测放大器单元群28的时点)，返回为H的方式进行控制，能并行进行数据输入与对存储器单元的写入，能改善系统的性能。
图24的例中的页面M是比高速缓存编程的最后页面之前的页面(中途页面)。示出了所述情况下，未预约页面M的接下来要写入的页面的编程的情况下，即使为编程ProgM结束时，也不省略所有字串读取动作的例子。如圖24所示，在页面N的数据编程ProgN时，由于将页面M的数据高速缓存并进行编程预约，所以在页面N的数据编程ProgN结束前，省略所有字串读取动作。但是，根据指令15h，在将页面M的数据编程的ProgM期间，不对页面M的数据的下一个页面数据进行高速缓存，不进行编程预约。因此，在页面M的数据编程ProgM结束前，执行所有字串读取动作。
图25的例子示出了通过指定页面M的Lower页面的数据地址，掌握写入页面M的数据的地址与写入页面M的数据前的页面N的数据的地址为同一个块BLK内的地址的例子。所述情况下，页面N的数据编程ProgN时，即使下一个页面M的数据的所有数据未被高速缓存的情况下，也省略编程ProgN结束前的所有字串读取动作。另外，页面M的数据的编程在高速缓存页面N的数据的所有数据后，依照指令15h执行。由于编程ProgM期间未预约下一个页面数据，所以在编程ProgM结束前实施所有字串读取动作。
图26及图27的例子示出了将通过高速缓存编程进行编程的2个页面数据写入到互不相同的块BLK时的例子。也就是说，图26及图27中，add(N)与add(M)具有不同的块BLK的地址，页面N的数据、页面M的数据也各自写入到不同的块BLK。
如根据图26与图24的比较而明确，图26的例子的写入指令或输入页面数据N、M的时序与图24相同。图26的例中，写入页面N的数据的块地址add(N)与写入页面M的数据的块地址add(M)互不相同。所述情况下，如图26所示，在编程ProgN结束前，实施所有字串读取动作。其它动作与图24相同。
此外，如根据图27与图25的比较而明确，图27的例子的写入指令或输入页面数据N、M的时序与图25相同。图27的例中，写入N页面数据的块地址add(N)与写入M页面数据的块地址add(M)互不相同。所述情况下，如图27所示，在编程ProgN结束前，实施所有字串读取动作。其它动作与图25相同。
如此，所有字串读取动作以块单位进行。因此，在1个块内进行写入的情况下，只要能以进行写入的块进行1次所有字串读取动作即可。因此，高速缓存编程中，在同一个块内，省略高速缓存编程中途的页面数据的编程结束前的所有字串读取动作，在最后的页面数据的编程结束前进行所有字串读取动作。由此，能缩短写入所需的时间tPROG。
(第2实施方式)
图28到图31是关于第2实施方式的，且图28及图31是用来说明第2实施方式的流程图，图29及图30是通过与图23到图27相同的表述方法，用来说明第2实施方式的说明图。图28及图31中，对同一顺序标注同一符号，省略重复的说明。
第1实施方式中，说明了在非易失性存储器2中，基于预先登录的所有字串读取动作信息，控制电路24控制所有字串读取动作的例子。本实施方式的非易失性存储器2能受理来自存储器控制器3的所有字串读取动作的控制相关的指令，进行所有字串读取动作的控制。
图28的S11中，进行所有字串读取动作的设定(参数设定)。另外，所述参数设定例如在非易失性存储器2的工厂出货前进行。例如，在工厂出货时，作为决定可否执行所有字串读取动作的参数，也可将F_ASTRREAD_PROGEN_TLC参数(以下，称为所有字串读取动作执行参数)设定为参数。控制电路24在所有字串读取动作执行参数为“1”的情况下，基本上基于所有字串读取动作信息，执行所有字串读取动作，为“0”的情况下，基本上不执行所有字串读取动作。
接收到非易失性存储器2的供给的用户掌握所有字串读取动作的参数设定，能从存储器控制器3输出与全部串所有字串读取动作相关的期望控制对应的指令。
例如，作为能从存储器控制器3供给的指令，考虑所有字串读取跳过指令与所有字串读取启动指令。所有字串读取跳过指令是是用来省略所有字串读取动作的指令，所有字串读取启动指令是用来执行所有字串读取动作的指令。例如，作为这些所有字串读取跳过指令及所有字串读取启动指令，也能采用共通的执行控制指令XXh。
例如，存储器控制器3能对非易失性存储器2给予下述(1)、(2)所示的指令顺序。另外，这些指令顺序的含义与所述图23到图27相同，指定将某Upper页面的数据编程到某地址。(2)的指令顺序是对(1)的指令顺序附加执行控制指令XXh的指令顺序。也就是说，存储器控制器3通过对编程所需的指令顺序附加执行控制指令XXh，而能控制所有字串读取动作。
03h-80h-add-Din-10/15h……(1)
XXh-03h-80h-Add-Din-10/15h……(2)
图29及图30示出了所有字串读取动作执行参数为“1”时的例子。也就是说，所述情况下，控制电路24基本上执行所有字串读取动作。控制电路24判定是否从存储器控制器3输入了作为所有字串读取跳过指令的执行控制指令XXh(S13)。在(1)的数据输入的情况下，由于未输入执行控制指令XXh，所以控制电路24在S17中，执行所有字串读取动作。相反地，在(2)的数据输入的情况下，由于输入了作为所有字串读取跳过指令的执行控制指令XXh，所以控制电路24在S18中，执行省略所有字串读取动作的编程。
图29中，对于在编程ProgN期间之前的期间输入的页面N的数据，附加作为所有字串读取跳过指令的执行控制指令XXh。因此，控制电路24通过S13中判定为是(YES)，而省略编程ProgN结束时的所有字串读取动作(S18)。此外，对于在图29的编程ProgN期间输入的页面M的数据，未附加作为所有字串读取跳过指令的执行控制指令XXh。因此，控制电路24在S13中判定为否(NO)，由此执行编程ProgN结束时的所有字串读取动作(S17)。
图30中，对于在编程ProgN期间之前的期间输入的N页面数据，未附加作为所有字串读取跳过指令的执行控制指令XXh。因此，控制电路24通过在S13中判定为否，而执行编程ProgN结束时的所有字串读取动作(S17)。此外，对于在图30的编程ProgM的期间之前输入的M页面数据，附加作为所有字串读取跳过指令的执行控制指令XXh。因此，控制电路24通过在S13中判定为是，而省略编程ProgN结束时的所有字串读取动作(S18)。
图31是所有字串读取动作执行参数为“0”的例子，控制电路24基本上省略所有字串读取动作。所述情况下，如图31所示，输入所有字串读取启动指令作为执行控制指令XXh。输入了作为所有字串读取启动指令的执行控制指令XXh的情况下(S19中判定为是)，执行编程结束时的所有字串读取动作(S17)。此外，未输入作为所有字串读取启动指令的执行控制指令XXh的情况下(S19中判定为否)，省略编程结束时的所有字串读取动作(S18)。
如此，本实施方式中，能通过来自存储器控制器3的执行控制指令XXh，控制非易失性存储器2的所有字串读取动作。例如，有时存储器控制器3为了在编程后确认是否能正确编程，而进行验证读取。所述情况下，由于通过编程后的读取而能维持2nd读取状态，所以优选为省略所有字串读取动作。此外，例如有存储器控制器3输出指令，明确指示所有字串读取动作的情况。使用这种指令的情况下，有优选为省略所有字串读取动作的情况。本实施方式中，所述情况下，也能通过存储器控制器3控制所有字串读取动作。
(第3实施方式)
图32及图33是用来说明第3实施方式的流程图。图32及图33中，对彼此相同的顺序或与图28及图31相同的顺序标注相同符号，省略重复的说明。本实施方式是将第1及第2实施方式中的控制加以组合的实施方式。另外，图32是以所有字串读取动作执行参数为“1”为前提的例子，控制电路24基本上执行所有字串读取动作。图33是不管所有字串读取动作执行参数如何，都能控制所有字串读取动作的例子。
图32及图33中，例如在非易失性存储器2的工厂出货前，在S11中，进行所有字串读取动作的设定(参数设定)。第3实施方式中，在所述参数设定中，将所有字串读取动作信息写入到块BLKX，且设定所有字串读取动作执行参数，作为基于所有字串读取动作信息等决定可否执行所有字串读取动作的参数。
图32的例中，接收非易失性存储器2的供给的用户掌握所有字串读取动作的参数设定，能从存储器控制器3输出与所有字串读取动作相关的期望控制对应的指令。也就是说，图32的例中，存储器控制器3输出所有字串读取跳过指令，作为执行控制指令XXh。
图32的例中，所有字串读取动作执行参数为“1”，基本上控制电路24执行所有字串读取动作。控制电路24在图32的S13中，判定是否输入作为所有字串读取跳过指令的执行控制指令XXh。
在所述(1)的数据输入的情况下，由于未输入执行控制指令XXh(S13中判定为否(NO))，所以控制电路24在接下来的S14中，判定是否为使用由所有字串读取动作信息规定的特定字线WL，例如逻辑字线编号较小的字线WL的编程。非使用特定字线WL的编程的情况下(S14中判定为否)，在接下来的S15中，判定是否为高速缓存编程中已预约的编程。非高速缓存编程中已预约的编程的情况下(S15中判定为否)，控制电路24执行所有字串读取动作(S17)。
另一方面，在所述(2)的数据输入的情况下，附加了执行控制指令XXh。因此，控制电路24根据S13中判定为是，而省略编程结束时的所有字串读取动作(S18)。
另外，即使未输入执行控制指令XXh的情况，在使用特定字线WL的编程的情况(S14中判定为是)，及是高速缓存编程中已预约的编程，且写入已预约的编程之前的编程的块BLK地址与写入已预约的编程的块BLK地址相同(已预约的编程与BLK地址相同)的情况下(S16中判定为是)，省略所有字串读取动作(S18)。
图33的例中，控制电路24在S12中，判定所有字串读取动作执行参数为“1”(所有字串读取＝ON(附带所有字串读取))(S12中判定为是)还是为“0”(S12中判定为否)。S12中判定为是的情况下，控制电路24在S13中，判定是否输入了作为所有字串读取跳过指令的执行控制指令XXh。S12中判定为否的情况下，控制电路24在S19中，判定是否输入了作为所有字串读取启动指令的执行控制指令XXh。其它顺序与图32相同。
如此，本实施方式中，由于能同时发挥第1及第2实施方式的效果，所以能通过存储器控制器3及非易失性存储器2，控制所有字串读取动作。
本发明并非限定在所述实施方式，在实施阶段中，在不脱离其主旨的范围内能进行各种变化。此外，所述实施方式中包含各阶段的发明，能通过所揭示的多个构成要件的适当组合而提取各种发明。例如，即使从实施方式所示的全部构成要件删除若干个构成要件，也能解决发明所要解决的问题栏位所述的问题，获得发明效果栏位所述的效果的情况下，所述删除构成要件的构成也能提取为发明。
[附记项]
[附记项1]
一种半导体存储装置，具备：多个存储器串，包含各自串联连接的多个存储器单元晶体管，互相并联连接；
多个字线，连接在所述多个存储器单元晶体管各自的栅极；
块，包含所述多个字线共通连接的所述多个存储器串；及
控制电路；且
所述多个字线具有第1字线及与所述第1字线不同的第2字线，
所述多个存储器单元晶体管具有：连接在所述第1字线的第1存储器单元晶体管、及连接在所述第2字线的第2存储器单元晶体管；
所述控制电路控制以下动作：对所述第1存储器单元晶体管进行的第1写入动作；及对所述第2存储器单元晶体管进行，且在所述第1写入动作后进行的第2写入动作，
在未继所述第1写入动作结束而输入指令的特定期间，就绪/忙碌信号维持就绪状态，
在未继所述第2写入动作结束而输入指令的特定期间，就绪/忙碌信号变为就绪状态后变为忙碌状态。
[附记项2]
一种半导体存储装置，具备：多个存储器串，包含各自串联连接的多个存储器单元晶体管，互相并联连接；
多个字线，连接在所述多个存储器单元晶体管各自的栅极；
块，包含所述多个字线共通连接的所述多个存储器串；及
控制电路；且
所述多个字线具有第1字线及与所述第1字线不同的第2字线，
所述多个存储器单元晶体管具有：连接在所述第1字线的第1存储器单元晶体管、及连接在所述第2字线的第2存储器单元晶体管；
所述控制电路控制以下动作：对所述第1存储器单元晶体管进行的第1写入动作；及对所述第2存储器单元晶体管进行，且在所述第1写入动作后进行的第2写入动作，
所述第1及第2写入动作包含多次至少含有编程动作的循环，
所述第1写入动作内的最后的循环进行所述编程动作，不进行对所述第1及第2字线施加特定电压的第1电压施加动作，
所述第2写入动作内的最后的循环进行所述编程动作与所述第1电压施加动作。
[附记项3]
根据附记项2所记载的半导体存储装置，其中所述控制电路在所述第1写入动作结束后，在未输入指令的特定期间，对所述第1及第2字线施加接地电压，或将所述第1及第2字线设为浮动状态，
所述第2写入动作结束后，在所述特定期间，对所述第1及第2字线施加接地电压，或将所述第1及第2字线设为浮动状态后，进行对所述第1及第2字线施加特定电压的第2电压施加动作。
[附记项4]
根据附记项3所记载的半导体存储装置，其中所述第2电压施加动作在所述特定期间执行多次。
[附记项5]
根据附记项17所记载的半导体存储装置，还具备：多个位线，分别连接在所述多个存储器串；及
第1晶体管，与所述多个位线内的一个连接；且
所述第1及第2写入动作包含多次至少含有编程动作的循环，
所述第1写入动作内的最后的循环中，对所述第1晶体管的栅极施加第1电压，
在所述第2写入动作内的最后的循环的前一个循环中，对所述第1晶体管的栅极施加所述第1电压，施加所述1电压的电压后，施加小于所述第1电压的第2电压，
所述第2写入动作内的最后的循环中，对所述第1晶体管的栅极施加所述第1电压，施加所述1电压的电压后，施加小于所述第1电压的第3电压，
施加所述第2电压的时间与施加所述第3电压的时间相比较长。
[附记项6]
根据附记项5所记载的半导体存储装置，其中所述第3电压与所述第2电压相等或为其以下。
[符号说明]
1 存储器系统
2 非易失性存储器
3 存储器控制器
4 主机装置
10 主机I/F电路
11 处理器
12 RAM
13 缓冲存储器
14 存储器I/F电路
15 ECC电路
20 存储器单元阵列
21 输入输出电路
22 逻辑控制电路
23 寄存器
24 控制电路
25 电压产生电路
25A 布线群
26 行解码器
27 列解码器
28 感测放大器单元群
29 数据寄存器
BL 位线
BLK 块
CG 信号线
CU 单元组
MT 存储器单元晶体管
NS NAND串
SGD、SGS 选择栅极线
ST1、ST2 选择栅极晶体管
SU 串单元。

Claims (19)

1.一种半导体存储装置，接收写入指令及地址，进行数据写入，且具备：
多个存储器串，包含各自串联连接的多个存储器单元晶体管，互相并联连接；
多个字线，连接在所述多个存储器单元晶体管各自的栅极；
块，包含所述多个字线共通连接的所述多个存储器串；及
控制电路，控制对于所述多个存储器单元晶体管中的至少一部分的写入动作；且
所述写入动作根据写入指令及地址的接收而执行，
所述控制电路基于所述地址决定是否在所述写入动作结束前进行第1电压施加动作，
所述第1电压施加动作对所述多个字线施加特定电压。
2.根据权利要求1所述的半导体存储装置，其中所述地址包含页面地址，
所述控制电路基于所述页面地址决定是否在所述写入动作结束前进行第1电压施加动作。
3.根据权利要求1所述的半导体存储装置，其中所述地址包含字线地址，
所述控制电路基于所述字线地址决定是否在所述写入动作结束前进行第1电压施加动作。
4.根据权利要求1所述的半导体存储装置，其中所述特定电压值高于最高的读出电压。
5.根据权利要求1所述的半导体存储装置，其中所述特定电压值与对于所述存储器单元晶体管的读出动作时使所述存储器单元晶体管导通的电压值实质上相等。
6.根据权利要求1所述的半导体存储装置，还具备：
位线，连接在所述多个存储器串内的一个；及
感测放大器，经由第1晶体管与所述位线连接；且
在所述第1电压施加动作期间，对所述第1晶体管施加断开电压。
7.根据权利要求1所述的半导体存储装置，还具备：
位线，连接在所述多个存储器串内的一个；
感测放大器，经由第1晶体管与所述位线连接；
第2晶体管，包含在所述感测放大器内，一侧与所述第1晶体管连接，另一侧与第1电源电压连接；及
第3晶体管，包含在所述感测放大器内，一侧与所述第1及第2晶体管连接，另一侧与低于所述第1电源电压的第2电源电压连接；且
在所述第1电压施加动作期间，对所述第1晶体管施加接通电压，对所述第2晶体管施加断开电压，对所述第3晶体管施加接通电压。
8.根据权利要求1所述的半导体存储装置，其中在所述写入动作期间，接收下一个写入动作的写入指令及地址中的至少一部分，
所述地址包含块地址，
所述控制电路在所述写入动作的块地址与所述下一个写入动作的块地址一致的情况下，在所述写入动作结束前省略第1电压施加动作。
9.根据权利要求1所述的半导体存储装置，其中在所述写入动作期间，接收下一个写入动作的写入指令及地址中的至少一部分，
所述地址包含块地址，
所述控制电路在所述写入动作的块地址与下一个写入动作的块地址不一致的情况下，在所述写入动作结束前进行第1电压施加动作。
10.一种半导体存储装置，具备：
多个存储器串，包含各自串联连接的多个存储器单元晶体管，互相并联连接；
多个字线，连接在所述多个存储器单元晶体管各自的栅极；
块，包含所述多个字线共通连接的所述多个存储器串；及
控制电路；且
所述多个字线具有第1字线及与所述第1字线不同的第2字线，
所述多个存储器单元晶体管具有：连接在所述第1字线的第1存储器单元晶体管、及连接在所述第2字线的第2存储器单元晶体管；
所述控制电路控制以下动作：对所述第1存储器单元晶体管进行的第1写入动作、及对所述第2存储器单元晶体管进行，且在所述第1写入动作后进行的第2写入动作，
所述第1及第2写入动作包含多次至少含有编程动作的循环，
所述第1写入动作内的最后的循环进行所述编程动作，不进行对所述第1及第2字线施加特定电压的第1电压施加动作，
所述第2写入动作内的最后的循环进行所述编程动作与所述第1电压施加动作。
11.根据权利要求10所述的半导体存储装置，其中所述第2写入动作内的从最后起往前一个的循环进行所述编程动作与验证动作，
所述第1电压施加动作所需的时间短于所述验证动作所需的时间。
12.根据权利要求10所述的半导体存储装置，其中所述控制电路在未继所述第1写入动作而输入指令的特定期间，对所述第1及第2字线施加接地电压，或将所述第1及第2字线设为浮动状态，
在未继所述第2写入动作而输入指令的特定期间，对所述第1及第2字线施加接地电压，或将所述第1及第2字线设为浮动状态后，进行对所述第1及第2字线施加特定电压的第2电压施加动作。
13.根据权利要求12所述的半导体存储装置，其中所述第2电压施加动作在继所述第2写入动作后的特定期间执行多次。
14.根据权利要求10所述的半导体存储装置，其中所述控制电路在对所述多个存储器单元晶体管连续进行写入动作的情况下，在一连串写入动作结束前，执行所述第1电压施加动作。
15.一种半导体存储装置，接收写入指令及地址，进行数据写入，且具备：
多个存储器串，包含各自串联连接的多个存储器单元晶体管，互相并联连接；
多个字线，连接在所述多个存储器单元晶体管各自的栅极；
块，包含所述多个字线共通连接的所述多个存储器串；及
控制电路，控制对于所述多个存储器单元晶体管中的至少一部分的写入动作；且
所述写入动作根据写入指令及地址的接收而执行，
所述控制电路基于附加在所述写入指令及地址的控制指令，决定是否在所述写入动作结束前进行第1电压施加动作，
所述第1电压施加动作对所述多个字线施加特定电压。
16.根据权利要求15所述的半导体存储装置，其中所述控制电路在接收到所述控制指令时，省略在所述写入动作结束前执行的所述第1电压施加动作。
17.根据权利要求15所述的半导体存储装置，其中所述控制电路在未接收到所述控制指令的情况下，基于所述地址决定是否进行第1电压施加动作。
18.根据权利要求15所述的半导体存储装置，其中所述控制电路在接收到所述控制指令时，执行在所述写入动作结束前执行的所述第1电压施加动作。
19.根据权利要求15所述的半导体存储装置，其中所述控制电路在未接收到所述控制指令的情况下，省略在所述写入动作结束前执行的所述第1电压施加动作。
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