KR20110134981A - 불휘발성 메모리 장치의 데이터 기입 방법 - Google Patents

불휘발성 메모리 장치의 데이터 기입 방법 Download PDF

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Abstract

불휘발성 메모리 장치에 데이터를 기입하기 위하여, 워드 라인에 연결된 복수의 메모리 셀들 중에서 타겟 메모리 셀들을 프로그램한다. 복수의 메모리 셀들에 대하여 제1 센싱을 수행하고, 제 1 센싱의 결과에 기초하여 타겟 메모리 셀들에 대하여 제2 센싱을 선택적으로 수행한다. 제1 센싱 및 제2 센싱을 수행하여 프로그램 검증의 신뢰성을 향상시키고, 제2 센싱을 선택적으로 수행하여 검증 시간을 단축할 수 있다.

Description

불휘발성 메모리 장치의 데이터 기입 방법{Method of writing data in a non-volatile memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 불휘발성 메모리 장치의 프로그램에 대한 검증 방법 및 이를 이용한 데이터 기입 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.
불휘발성 메모리 장치의 동작 모드는 메모리 셀에 데이터를 저장하는 기입 모드(write mode or program mode), 메모리 셀에 저장된 데이터를 판독하는 독출 모드(read mode) 및 저장된 데이터를 삭제하여 메모리 셀을 초기화하는 소거 모드(erase mode)로 구분될 수 있다.
플래시 메모리 장치는 불휘발성 메모리 장치에 속하고, 소거 동작이 블록 또는 섹터 단위로 동시에 수행되며, 하나의 워드 라인에 공통으로 연결된 메모리 셀들에 대하여 페이지 단위로 프로그램 동작이 수행된다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라서, 비트 라인과 소스 라인 사이에 셀 트랜지스터들이 직렬로 배치된 NAND형 플래시 메모리 장치와, 병렬로 배치된 NOR형 플래시 메모리 장치로 구분될 수 있다. 플래시 메모리 장치에서는 일정한 전압을 인가하여 메모리 셀의 문턱 전압을 프로그램하는 방식으로 기입 동작이 수행된다.
한편, 반도체 메모리 장치의 고용량화, 고속화 및 저전력화의 요구에 따라, DRAM의 고집적성과 낮은 소비 전력, 플래시 메모리 장치의 불휘발성, SRAM의 고속 동작을 모두 구현할 수 있는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등이 있다. 이러한 차세대 저항성 메모리 장치에서는 일정한 크기의 전류 또는 전압을 인가하여 메모리 셀의 저항값을 프로그램하는 방식으로 기입 동작이 수행된다.
일반적으로 불휘발성 메모리 장치에서는 프로그램 동작이 수행된 후 검증 동작이 요구된다. 예를 들어, 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program) 방식에서는 복수의 펄스들을 이용하여 프로그램 전압을 증가시키면서 프로그램 동작 및 검증 동작이 수행된다. 이와 같은 프로그램 동작 및 검증 동작은 프로그램 하고자하는 타겟 메모리 셀들에 대한 프로그램이 완료될 때까지 계속 반복된다. 검증의 정밀성이 낮은 경우에는 잘못된 데이터가 저장되어 불휘발성 메모리의 신뢰성이 저하되고, 보다 정밀한 검증을 위하여 검증 시간이 증가하는 경우에는 불휘발성 메모리 장치의 성능이 저하되는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 정밀한 검증을 수행하면서도 검증 시간을 단축할 수 있는 불휘발성 메모리 장치의 데이터 기입 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 기입 방법을 수행하는 불휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 기입 방법에서, 워드 라인에 연결된 복수의 메모리 셀들 중에서 타겟 메모리 셀들을 프로그램하고, 상기 복수의 메모리 셀들에 대하여 제1 센싱을 수행하고, 상기 제 1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들에 대하여 제2 센싱을 선택적으로 수행한다.
상기 제1 센싱은 상기 복수의 메모리 셀들의 각각에 대하여 온-셀(on-cell) 또는 오프-셀(off-cell)인가를 판단하기 위한 것일 수 있다. 상기 제2 센싱은 상기 타겟 메모리 셀들의 프로그램 완료 여부를 판단하기 위한 것일 수 있다.
상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하지 않는 것으로 판단된 경우에는 상기 제2 센싱을 생략하고, 상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는 것으로 판단된 경우에는 상기 제2 센싱을 수행할 수 있다.
상기 제1 센싱은 상기 복수의 메모리 셀들의 모두에 대하여 수행되고, 상기 제2 센싱은 상기 제1 센싱의 결과 오프-셀로 판단된 메모리 셀들에 대해서만 수행될 수 있다.
상기 제1 센싱을 수행하는 단계는, 상기 복수의 메모리 셀들의 비트 라인에 연결된 감지 증폭기들을 모두 활성화하는 단계, 및 상기 감지 증폭기들의 출력에 기초하여, 상기 복수의 메모리 셀들의 각각에 대하여 온-셀 또는 오프-셀인가를 판단하는 단계를 포함할 수 있다.
상기 제2 센싱을 선택적으로 수행하는 단계는, 상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는지 여부를 판단하는 단계를 포함할 수 있다.
상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는 것으로 판단된 경우, 상기 오프-셀의 비트 라인에 연결된 감지 증폭기들만을 선택적으로 활성화하고, 상기 감지 증폭기들의 출력에 기초하여, 상기 타겟 메모리 셀들의 프로그램 완료 여부를 판단할 수 있다.
상기 오프-셀의 비트 라인에 연결된 감지 증폭기들만을 선택적으로 활성화하는 단계는, 상기 오프-셀의 비트 라인에 프리차지 전압을 인가하는 단계, 및 상기 온-셀의 비트 라인에 인가되는 프리차지 전압을 차단하는 단계를 포함할 수 있다.
상기 제1 센싱의 결과 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하지 않는 것으로 판단된 경우, 상기 제2 센싱을 생략하고 상기 타겟 메모리 셀들의 프로그램 완료 여부를 판단할 수 있다.
일 실시예에서, 상기 프로그램하는 단계는 증가형 스텝 펄스들을 이용하여 수행될 수 있다.
상기 증가형 스텝 펄스들의 각각에 대하여 상기 제1 센싱을 수행하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는지 여부를 판단하고, 오프-셀이 존재하는 것으로 판단될 때까지 상기 증가형 스텝 펄스들의 각각에 대한 상기 제2 센싱을 생략할 수 있다.
이전의 펄스에 대하여 상기 제2 센싱을 수행한 경우에는 다음의 펄스에 대하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는지에 대한 판단을 생략하고 상기 제1 센싱 및 상기 제2 센싱을 수행할 수 있다.
상기 제2 센싱을 선택적으로 수행하는 단계는, 기입 데이터 및 상기 제1 센싱의 결과를 논리 연산하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는지 여부를 나타내는 제1 검출 신호를 발생하는 단계를 포함할 수 있다.
상기 제2 센싱을 선택적으로 수행하는 단계는, 상기 제1 검출 신호가 제1 논리 레벨인 경우, 상기 오프-셀의 비트 라인에 연결된 감지 증폭기들만을 선택적으로 활성화하는 단계, 및 기입 데이터 및 상기 감지 증폭기들의 출력을 논리 연산하여 상기 타겟 메모리 셀들의 프로그램 완료 여부를 나타내는 제2 검출 신호를 발생하는 단계를 더 포함할 수 있다.
상기 제2 센싱을 선택적으로 수행하는 단계는, 상기 제1 검출 신호가 제2 논리 레벨인 경우, 상기 제2 센싱을 생략하고 기입 데이터 및 상기 제1 센싱의 결과를 논리 연산하여 상기 타겟 메모리 셀들의 프로그램 완료 여부를 나타내는 제2 검출 신호를 발생하는 단계를 더 포함할 수 있다.
상기 복수의 메모리 셀들은 공통 소스 라인에 연결된 것일 수 있다. 특히, 상기 복수의 메모리 셀들은 낸드 또는 노어 플래시 메모리 셀들일 수 있다.
상기 복수의 메모리 셀들은 각각 복수의 데이터 비트들을 저장하는 멀티 레벨 셀들일 수 있다. 상기 불휘발성 메모리 장치는 각각의 비트 라인마다 각각의 감지 증폭기가 연결될 수 있다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법은, 제1 센싱 및 제2 센싱을 수행하여 보다 정밀한 검증 동작을 수행하고, 제1 센싱의 결과에 기초하여 타겟 메모리 셀들 중에서 오프-셀이 존재할 때까지 제2 센싱을 생략하여 검증 시간을 단축함으로써, 불휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 불휘발성 메모리 장치에서 메모리 셀, 소스 라인 및 비트 라인 사이의 연결 관계를 나타내는 도면이다.
도 4는 메모리 셀들에 프로그램되는 상태들의 일 예를 나타내는 도면이다.
도 5는 도 2의 불휘발성 메모리 장치에 포함되는 페이지 버퍼 유닛의 일 예를 나타내는 도면이다.
도 6은 도 5의 페이지 버퍼 유닛에 포함되는 래치 회로의 일 예를 나타내는 회로도이다.
도 7은 도 5의 페이지 버퍼 유닛의 센싱 동작을 나타내는 타이밍도이다.
도 8은 도 2의 불휘발성 메모리 장치에 포함되는 패스-페일 검출기를 나타내는 블록도이다.
도 9는 도 8의 패스-페일 검출기에 포함되는 제1 검출기의 일 예를 나타내는 회로도이다.
도 10은 도 8의 패스-페일 검출기에 포함되는 제2 검출기의 일 예를 나타내는 회로도이다.
도 11은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 12는 도 11의 데이터 기입 방법을 일 예를 나타내는 타이밍도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이다.
도 1을 참조하면, 워드 라인에 연결된 복수의 메모리 셀들 중에서 타겟 메모리 셀들을 프로그램한다(단계 S100). 예를 들어, 플래시 메모리 장치의 경우 프로그램 동작은 선택 워드 라인과 각 비트 라인에 일정한 전압을 인가하여 문턱 전압을 프로그램하는 방식으로 수행될 수 있다. 선택 워드 라인에는 워드 라인 프로그램 전압이 공통으로 인가되고, 기입 데이터에 따라서 각 비트 라인에 프로그램 허용 전압 또는 프로그램 금지 전압를 인가함으로써 프로그램하고자 하는 상태에 해당하는 타겟 메모리 셀들이 결정될 수 있다.
프로그램이 수행된 후 상기 복수의 메모리 셀들에 대하여 제1 센싱을 수행한다(단계 S300). 상기 제 1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들에 대하여 제2 센싱을 선택적으로 수행한다(단계 S500).
상기 제1 센싱은 상기 복수의 메모리 셀들의 각각에 대하여 온-셀(on-cell) 또는 오프-셀(off-cell)인가를 판단하기 위한 것일 수 있고, 상기 제2 센싱은 상기 타겟 메모리 셀들의 프로그램 완료 여부를 판단하기 위한 것일 수 있다. 여기서 온-셀은 문턱 전압이 상대적으로 낮아서 선택 워드 라인에 인가되는 검증 전압에 의하여 턴온되는 메모리 셀을 나타내고, 오프-셀은 문턱 전압이 상대적으로 높아서 선택 워드 라인에 인가되는 검증 전압에 의하여 턴오프되는 메모리 셀을 나타내다. 상기 제1 센싱은 상기 복수의 메모리 셀들의 모두에 대하여 수행될 수 있고, 상기 제2 센싱은 상기 타겟 메모리 셀들에 대해서만 수행될 수 있다. 이와 같이 두 번의 센싱을 수행하여 타겟 메모리 셀들의 프로그램 완료 여부를 더욱 정밀하게 검증할 수 있다.
한편, 상기 제1 센싱의 결과에 따라서 상기 제2 센싱이 생략될 수 있다. 상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하지 않는 것으로 판단된 경우에는 상기 제2 센싱을 생략할 수 있고, 상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는 것으로 판단된 경우에는 상기 제2 센싱을 수행할 수 있다. 이하 본 발명의 실시예들에 따른 불휘발성 메모리 장치의 구성 및 동작을 통하여 도 1의 데이터 기입 방법을 더욱 상세히 설명하기로 한다.
도 2는 본 발명의 실시예들에 따른 불휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 불휘발성 메모리 장치(1000)는, 메모리 셀 어레이(memory cell array)(100), 행 디코더(row decoder)(200), 입출력 회로(I/O circuit)(300), 패스-페일 검출기(pass-fail detector)(400), 컨트롤러(controller)(500) 및 전압 발생기(voltage generator)(600)를 포함한다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)에 각각 연결되는 복수의 메모리 셀들을 포함한다. 불휘발성 메모리 장치(1000)가 NAND형 플래시 메모리 장치인 경우에는 비트 라인과 공통 소스 라인 사이에 셀 트랜지스터들이 직렬로 배치될 수 있고, NOR형 플래시 메모리 장치인 경우에는 비트 라인과 공통 소스 라인 사이에 셀 트랜지스터들이 병렬로 배치될 수 있다.
행 디코더(200)는 행 어드레스(XADD)에 응답하여 하나의 워드 라인을 선택하는 방식으로 선택 워드 라인에 연결된 복수의 메모리 셀들을 선택한다. 기입 모드에서 프로그램 전압 및 검증 전압이 선택 워드 라인에 인가되고 독출 모드에서 독출 전압이 선택 워드 라인에 인가된다. 워드 라인에 인가되는 전압(VWL)은 컨트롤러(500)로부터 제공되는 전압 제어 신호(VCTRL)에 응답하여 전압 발생기(600)로부터 공급된다.
입출력 회로(300)는 열 어드레스(YADD)에 응답하여 비트 라인을 선택하는 열 디코더(column decoder), 비트 라인의 전압을 센싱하고 증폭하기 위한 감지 증폭기 및 데이터를 기입하기 위한 드라이버를 포함할 수 있다. 입출력 회로(300)는 컨트롤러(500)로부터 제공되는 제어 신호(CTRL)에 응답하여 기입 동작 및 독출 동작을 수행한다. 입출력 회로(300)는 기입 모드의 프로그램 동작시 외부로부터 제공되는 기입 데이터를 로딩하고 기입 데이터에 따라서 프로그램 허용 전압 또는 프로그램 금지 전압을 각각의 비트 라인에 인가한다. 이와 같이, 선택 워드 라인에 연결된 복수의 메모리 셀들 중에서 프로그램 허용 전압이 인가되는 비트 라인들에 연결된 메모리 셀들이 프로그램 대상이 되는 타겟 메모리 셀들에 해당할 수 있다. 프로그램 동작이 수행된 후에는 프로그램이 성공적으로 수행되었는지를 판단하기 위한 검증 동작이 수행된다. 검증 동작은 비트 라인의 전압을 센싱하는 제1 센싱 및 제2 센싱을 포함한다. 본 발명의 실시예들에 따른 검증 방법 및 이를 이용하는 데이터 기입 동작에 대해서는 도 3 내지 도 13을 참조하여 후술하기로 한다. 입출력 회로(300)는 독출 모드에서 각 비트 라인의 전압을 감지하여 독출 데이터를 출력한다.
패스-페일 검출기(400)는 기입 모드의 검증 동작시 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는지 여부를 나타내는 제1 검출 신호(VRS) 및 상기 타겟 메모리 셀들의 프로그램 완료 여부를 나타내는 제2 검출 신호(VRF)를 발생한다. 패스-페일 검출기(400)의 구성 및 동작에 대해서는 후술하기로 한다.
컨트롤러(500)는 불휘발성 메모리 장치(1000)의 전반적인 동작을 제어하기 위한 제어 신호(CTRL) 및 전압 발생기(600)의 동작을 제어하기 위한 전압 제어 신호(VCTRL)를 발생한다. 제어 신호(CTRL)는 후술하는 비트 라인 프리차지 신호(BLPRE), 래치 신호(LAT) 등을 포함할 수 있다. 예를 들어, 불휘발성 메모리 장치(1000)가 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program) 방식에 의해 기입 동작을 수행하는 경우, 전압 제어 신호(VCTRL)는 펄스들의 개수, 펄스들의 발생 타이밍, 시작 펄스의 레벨 등을 제어하기 위한 정보를 포함할 수 있다. 컨트롤러(500)는 제1 검출 신호(VRS)에 기초하여 제2 센싱의 수행 여부를 결정할 수 있고, 제2 검출 신호(VRF)에 기초하여 프로그램 완료 여부를 결정할 수 있다.
전압 발생기(600)는 전압 제어 신호(VCTRL)에 응답하여 워드 라인 전압(VWL) 및 비트 라인 전압(VBL)을 발생한다. 행 디코더(200)에 제공되는 워드 라인 전압(VWL)은 각 모드에 따른 워드 라인 프로그램 전압, 검증 전압, 독출 전압 등을 포함할 수 있다. 입출력 회로(300)에 제공되는 비트 라인 전압(VBL)은 프로그램 허용 전압, 프로그램 금지 전압, 프리차지 전압, 기준 전압 등을 포함할 수 있다. 전압 발생기(600)는 후술하는 프리차지 전압, 기준 전압 등을 발생할 수도 있다.
도 3은 도 2의 불휘발성 메모리 장치(1000)에서 메모리 셀, 소스 라인 및 비트 라인 사이의 연결 관계를 나타내는 도면이고, 도 4는 메모리 셀들에 프로그램되는 상태들의 일 예를 나타내는 도면이다.
불휘발성 메모리 장치(1000)는 도 3에 도시된 바와 같이 플래시 메모리 장치일 수 있으며, 이 경우 메모리 셀 어레이(100a)는 복수의 워드 라인들과 복수의 비트 라인들에 각각 연결된 복수의 플래시 메모리 셀들을 포함한다. 설명의 편의상 도 3에는 하나의 선택 워드 라인(WLs)에 제어 게이트들이 공통으로 연결되고 비트 라인들(BL1-BL6)과 공통 소스 라인(CSL) 사이에 연결된 6개의 메모리 셀들(M1-M6)만이 도시되어 있다. 예를 들어, 하나의 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 하나의 메모리 셀(M1)만이 배치되는 경우에는 NOR형 플래시 메모리 장치에 해당하고, 하나의 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 선택 트랜지스터들 및 복수의 메모리 셀들로 구성되는 NAND 스트링이 배치되는 경우에는 NAND형 플래시 메모리 장치에 해당한다. 도 3의 메모리 셀 어레이(100a)는 NOR형일 수도 있고 NAND형일 수도 있음을 나타내기 위하여 메모리 셀, 비트 라인 및 공통 소스 라인 사이의 연결을 점선으로 표시하였다.
입출력 회로(300a)는 기입 동작 및 독출 동작을 수행하기 위한 복수의 페이지 버퍼 유닛들(PB)(700)을 포함할 수 있다. 페이지 버퍼 유닛들(700)은 복수의 비트 라인들(BL1-BL6)에 각각 연결될 수 있다. 즉 불휘발성 메모리 장치(1000)는 각각의 비트 라인마다 각각의 감지 증폭기가 연결되는 올-비트 라인(all-bitline) 구성일 수 있다.
도 3에 도시된 메모리 셀들(M1-M6)은 불휘발성 메모리 장치(1000)의 동작에 따라서 각 메모리 셀에 1비트만이 저장되는 SLC(single-level cell)일 수도 있고, 각 메모리 셀에 2비트 이상이 저장되는 MLC(multi-level cell)일 수도 있다. 이하에서는, 메모리 셀들(M1-M6)의 각각에 2비트 데이터가 저장되는 경우를 예로 들어 설명하기로 한다.
각 메모리 셀에 2비트의 데이터가 저장되는 경우, 각 메모리 셀의 문턱 전압 분포는 도 4에 도시된 바와 같이 4개의 상태들로 구분될 수 있다. 예를 들어, 도 4에 도시된 바와 같이,'11'의 데이터에 상응하는 제1 상태(S1)는 문턱 전압(VTH)이 가장 낮은 소거된 상태이고, '10'의 데이터에 상응하는 제2 상태(S2), '01'의 데이터에 상응하는 제3 상태(S3) 및 '00'의 데이터에 상응하는 제4 상태(S4)는 제1 상태(S1)보다 높은 문턱 전압으로 프로그램되는 상태들일 수 있다. 각 프로그램 동작이 수행된 후 검증 전압들(VVF2, VVF3, VVF4)을 사용하여 각각의 상태들(S2, S3, S4)에 대한 프로그램이 완료되었는지 여부를 판단하기 위한 검증 동작이 수행된다. 도 3 및 도 4에 도시된 바와 같이, 예를 들어, 제4 메모리 셀(M4) 및 제6 메모리 셀(M6)은 소거된 제1 상태(S1)이고, 제2 메모리 셀(M2)은 제2 상태(S2)이고, 제3 메모리 셀(M3) 및 제5 메모리 셀(M5)은 제3 상태(S3)이고, 제1 메모리 셀(M1)은 제4 상태(S4)라고 가정한다. 이 경우 현재 프로그램 및 검증하고자하는 상태가 제3 상태(S3)라고 가정하면, 제3 메모리 셀(M3) 및 제5 메모리 셀(M5)이 타겟 메모리 셀들에 해당한다. 비트 라인들(BL1-BL6)에 프리차지 전압이 인가되고 공통 소스 라인(CSL)에 접지 전압이 인가되는 상태에서, 제3 상태(S3)의 검증을 위하여 제3 검증 전압(VVF3)을 선택 워드 라인(WLs)에 인가하면, 제3 검증 전압(VVF3)보다 문턱 전압이 낮은 제2 메모리 셀(M2), 제4 메모리 셀(M4) 및 제6 메모리 셀(M6)은 턴온되어 턴온 전류(Ion)가 비트 라인에서 공통 소스 라인으로 흐르게 된다. 이러한 턴온 전류(Ion)는 공통 소스 라인의 전압을 증가시키고, 타겟 메모리 셀들(M3, M5)의 프로그램 검증에 영향을 미치게 된다. 타겟 메모리 셀들(M3, M5)의 문턱 전압 분포가 실제로는 S3' 상태에 있지만, 턴온 전류(Ion)의 영향으로 공통 소스 라인의 전압이 증가하여 제3 상태(S3)에 있는 것으로 판단될 수 있다. 이 경우, 문턱 전압이 dV 구간에 있는 메모리 셀들은 실제로는 문턱 전압이 검증 전압(VVF3) 보다 작은 온-셀임에도 불구하고 공통 소스 라인에 발생하는 노이즈로 인하여 오프-셀로 판단될 수 있다. 이와 같은 현상은 소거된 제1 상태(S1)의 온-셀들이 많은 기입 동작의 초기에 더욱 심하게 발생한다. 이러한 문제를 해결하기 위하여, 본 발명의 실시예들에 따른 검증 동작은, 제1 센싱을 수행하고, 제1 센싱의 결과에 기초하여 더욱 정밀한 문턱 전압의 검증을 위한 제2 센싱을 선택적으로 수행한다.
후술하는 바와 같이, 상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들(M3, M5) 중에서 오프-셀이 존재하지 않는 것으로 판단된 경우에는 상기 제2 센싱을 생략하고, 상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들(M3, M5) 중에서 오프-셀이 존재하는 것으로 판단된 경우에만 상기 제2 센싱을 수행하는 방식으로, 상기 제2 센싱을 선택적으로 수행할 수 있다. 상기 제1 센싱은 상기 복수의 메모리 셀들의 각각에 대하여 온-셀 또는 오프-셀(off-cell)인가를 판단하기 위한 것이고, 상기 제2 센싱은 타겟 메모리 셀들(M3, M5)의 프로그램 완료 여부를 판단하기 위한 것일 수 있다. 이 경우, 상기 제1 센싱은 복수의 메모리 셀들(M1-M6)의 모두에 대하여 수행되고, 상기 제2 센싱은 타겟 메모리 셀들(M3, M5)에 대해서만 수행될 수 있다. 일 실시예에서, 상기 제2 센싱은 타겟 메모리 셀들(M3, M5) 중에서 제1 센싱에 의해 오프-셀로 판단된 메모리 셀에 대해서만 수행될 수 있다.
도 5는 도 2의 불휘발성 메모리 장치에 포함되는 페이지 버퍼 유닛의 일 예를 나타내는 도면이다.
도 5를 참조하면, 각각의 페이지 버퍼 유닛(700a)은 감지 증폭기(800), 데이터 버퍼(770) 및 기입 드라이버(790)를 포함할 수 있다. 감지 증폭기(800)는 프리차지 회로(710), 증폭기(730) 및 래치 회로(750)를 포함하여 구현될 수 있다.
메모리 셀(Mi)에 저장될 기입 데이터(DINi)는 데이터 버퍼(770)에 일시적으로 저장되고 데이터 버퍼(770)에 저장된 데이터 기초하여 데이터 신호(DLi)가 활성화되거나 비활성화될 수 있다. 예를 들어, 메모리 셀(Mi)이 프로그램 대상이 되는 타겟 메모리 셀들(M3, M5) 중 하나인 경우에는 데이터 신호(DLi)는 논리 하이 레벨로 활성화되고, 타겟 메모리 셀이 아닌 경우에는 논리 로우 레벨로 비활성화될 수 있다. 기입 드라이버(790)는 데이터 신호(DLi)가 활성화된 경우 비트 라인(BLi)에 프로그램 허용 전압을 인가하고, 데이터 신호(DLi)가 비활성화된 경우 비트 라인(BLi)에 프로그램 금지 전압을 인가할 수 있다. 프로그램 동작시 선택 워드 라인(WLs)에 인가되는 워드 라인 전압(VWL)은 전원 전압보다 높은 전압 레벨을 가질 수 있다.
프리차지 회로(710), 증폭기(730) 및 래치 회로(750)는 기입 모드에서의 검증 동작 또는 독출 모드에서의 독출 동작을 위한 감지 증폭기(800)에 해당한다. 프리차지 회로(710)는 프리차지 트랜지스터(PREM) 및 논리 게이트(711)를 포함할 수 있다. 논리 게이트(711)는 비트 라인 프리차지 신호(BLPRE) 및 인에이블 신호(ENi)를 논리 연산하여 프리차지 신호(PREi)를 발생한다. 프리차지 트랜지스터(PREM)는 프리차지 신호(PREi)에 응답하여 턴온되거나 턴오프됨으로써 프리차지 전압(VPRE)을 비트 라인(BLi)에 인가하거나 이를 차단한다. 프리차지 트랜지스터(PREM)가 턴온되면 프리차지 전류(I1)가 프리차지 트랜지스터(PREM)를 통하여 비트 라인(BLi)으로 흐르게 된다. 증폭기(730)는 검증 동작 및 독출 동작시 비트 라인 전압(VBLi)과 기준 전압(VREF)을 비교하여 센싱 신호(SNi)를 발생한다. 예를 들어, 비트 라인 전압(VBLi)이 기준 전압(VREF)보다 큰 경우에는 센싱 신호(SNi)가 논리 하이 레벨이 되고 비트 라인 전압(VBLi)이 기준 전압(VREF)보다 작은 경우에는 센싱 신호(SNi)가 논리 로우 레벨이 될 수 있다. 래치 회로(750)는 센싱 신호(SNi) 및 래치 신호(LAT)에 응답하여 인에이블 신호(ENi)를 발생한다.
도 6은 도 5의 페이지 버퍼 유닛에 포함되는 래치 회로의 일 예를 나타내는 회로도이다.
도 6을 참조하면, 래치 회로(750a)는 논리 게이트(751), PMOS 트랜지스터(PM1), NMOS 트랜지스터(NM1), 제1 인터버(752) 및 제2 인터버(754)를 포함할 수 있다.
NMOS 트랜지스터(NM1)는 제1 노드(N1)와 접지 전압(VSS) 사이에 결합되고, 제1 래치 신호(LAT1)에 응답하여 제1 노드(N1)를 논리 로우 레벨로 풀다운시킨다. 논리 게이트(751)는 제2 래치 신호(LAT2) 및 센싱 신호(SNi)의 반전 신호를 논리 연산하여 셋 신호(SETi)를 발생한다. PMOS 트랜지스터(PM1)는 전원 전압(VCC)과 제1 노드(N1) 사이에 결합되고, 셋 신호(SETi)에 응답하여 제1 노드(N1)를 논리 하이 레벨로 풀업시킨다. 제1 인터버(752) 및 제2 인버터(754)는 제1 노드(N1)와 제2 노드(N2) 사이에 래치 구조로 결합되고 제2 노드(N2)를 통하여 인에이블 신호(ENi)를 발생한다. 결과적으로 제1 래치 신호(LAT1)에 응답하여 NMOS 트랜지스터(NM1)가 턴온되면 인에이블 신호(ENi)는 논리 하이 레벨로 활성화되고, 셋 신호(SETi)에 응답하여 PMOS 트랜지스터(PM1)가 턴온되면 인에이블 신호(ENi)는 논리 로우 레벨로 비활성화될 수 있다. 비트 라인 프리차지 신호(BLPRE)가 논리 하이 레벨로 활성화된 상태에서 인에이블 신호(ENi)가 논리 하이 레벨로 활성화되면 프리차지 신호(PREi)가 논리 로우 레벨로 활성화되고, 프리차지 트랜지스터(PREM)가 턴온되어 프리차지 전압(VPRE)이 비트 라인(BLi)에 인가된다. 인에이블 신호(ENi)가 논리 로우 레벨로 비활성화되면 프리차지 신호(PREi)가 논리 하이 레벨로 비활성화되고, 프리차지 트랜지스터(PREM)가 턴오프되어 프리차지 전압(VPRE)이 비트 라인(BLi)에 인가되는 것이 차단된다. 이와 같이, 프리차지 전압(VPRE)이 비트 라인(BLi)에 인가되어 메모리 셀(Mi)이 온-셀인지 오프-셀인지를 판단할 수 있는 상태가 되는 것을 감지 증폭기(800)가 활성화된 상태라 할 수 있고, 프리차지 전압(VPRE)이 비트 라인(BLi)에 인가되는 것이 차단되는 것을 감지 증폭기(800)가 비활성화된 상태라 할 수 있다.
도 7은 도 5의 페이지 버퍼 유닛의 센싱 동작을 나타내는 타이밍도이다. 도 7에서 비트 라인 프리차지 신호(BLPRE), 래치 신호(LAT1, LAT2)는 모든 비트 라인(BL1-BL6)에 해당하는 페이지 버퍼 유닛(700a)들에 공통으로 인가되는 신호이고, 첨자 i가 붙은 신호들(ENi, PREi, SNi, VBLi)은 각 메모리 셀(Mi)이 온-셀인지 오프-셀인지에 따라 결정되는 신호들이다. 시간 t1에서 시간 t2까지의 구간이 제1 센싱(1ST SENSING)에 해당하고, 시간 t2에서 시간 t3 까지의 구간이 제2 센싱(2ND SENSING)에 해당한다.
도 7을 참조하면, 비트 라인 프리차지 신호(BLPRE)가 논리 하이 레벨로 활성화되어 프로그램 동작후의 검증 동작이 수행된다. 이 때, 현재 검증하고자 하는 상태(S2, S3, 또는 S4)에 상응하는 검증 전압(VVF2, VVF3, 또는 VVF4)이 워드 라인 전압(VWL)으로서 선택 워드 라인(WLs)에 인가된다.
시간 t1에서 제1 래치 신호(LAT1)가 논리 하이 레벨로 활성화되면, 래치 회로(750a)의 NMOS 트랜지스터(NM1)가 턴온되어 인에이블 신호(ENi)가 논리 하이 레벨로 활성화된다. 따라서, 프리차지 신호(PREi)가 논리 로우 레벨로 활성화되어 프리차지 트랜지스터(PREM)가 턴온됨으로써 프리차지 전압(VPRE)이 비트 라인(BLi)에 인가된다. 제1 래치 신호(LAT1)는 모든 감지 증폭기(800)들에 공통적으로 인가되는 신호이므로 제1 센싱은 선택 워드 라인(WLs)에 연결된 복수의 메모리 셀들의 모두에 대하여 수행된다.
이와 같이, 프리차지 전압(VPRE)이 비트 라인(BLi)에 인가되어 감지 증폭기(800)가 활성화된 상태에서, 메모리 셀(Mi)이 온-셀인 경우에는 접지 전압이 인가되는 공통 소스 라인(CSL)으로 온-전류(I2)가 흐르게 되고, 비트 라인 전압(VBLi)은 기준 전압(VREF)보다 낮은 전압으로 하강하고, 결과적으로 센싱 신호(SNi)는 논리 로우 레벨이 된다. 반대로 메모리 셀(Mi)이 오프-셀인 경우에는 온-전류(I2)가 차단되고 비트 라인 전압(VBLi)은 기준 전압(VREF)보다 높은 전압을 유지하고 결과적으로 센싱 신호(SNi)는 논리 하이 레벨이 된다. 제1 센싱의 결과(RES1)는 도 7에 도시된 바와 같이, 온-셀에 해당하는 경우에는 ON1 으로 나타낼 수 있고 오프-셀인 경우에는 OFF1 으로 나타낼 수 있다. 이와 같이, 복수의 메모리 셀들(M1-M6)의 비트 라인들(BL1-BL6)에 연결된 감지 증폭기(800)들을 모두 활성화하고, 감지 증폭기(800)들의 출력(SN1-SN6)에 기초하여, 복수의 메모리 셀들(M1-M6)의 각각에 대하여 온-셀 또는 오프-셀인가를 판단하는 제1 센싱이 수행될 수 있다.
시간 t2에서 제2 래치 신호(LAT2)가 논리 하이 레벨로 활성화되면, 제1 센싱의 결과(RES1)에 기초하여 오프-셀의 비트 라인에 연결된 감지 증폭기들만이 선택적으로 활성화된다. 즉, 모든 감지 증폭기들에 대하여 제2 래치 신호(LAT2)가 활성화되어도 제1 센싱의 결과(RES1)에 해당하는 각 센싱 신호(SNi)의 논리 레벨에 따라서 프리차지 트랜지스터(PREM)가 선택적으로 턴온된다. 제1 센싱의 결과 센싱 신호(SNi)가 메모리 셀(Mi)이 온-셀임을 나타내는 논리 로우 레벨(ON1)인 경우 셋 신호(SETi)가 논리 로우 레벨이 되고 래치 회로(750a)의 PMOS 트랜지스터(PM1)가 턴온된다. 이 경우 인에이블 신호(ENi)는 논리 로우 레벨로 비활성화되고 프리차지 신호(PREi)가 논리 하이 레벨이 되어 프리차지 트랜지스터(PREM)가 턴오프된다. 결과적으로 제1 센싱의 결과 메모리 셀(Mi)이 온-셀로 판단된 경우에는 제2 센싱에서 감지 증폭기(800)가 비활성화되고 비트 라인(BLi)에 인가되는 프리차지 전압(VPRE)이 차단된다. 이와는 반대로, 제1 센싱의 결과 센싱 신호(SNi)가 메모리 셀(Mi)이 오프-셀임을 나타내는 논리 하이 레벨(OFF1)인 경우 셋 신호(SETi)가 논리 하이 레벨이 되고 래치 회로(750a)의 PMOS 트랜지스터(PM1)가 턴오프된다. 이 경우 인에이블 신호(ENi)는 논리 하이 레벨을 유지하고 프리차지 신호(PREi)가 논리 로우 레벨이 되어 프리차지 트랜지스터(PREM)가 턴온된다. 결과적으로 제1 센싱의 결과 메모리 셀(Mi)이 오프-셀로 판단된 경우에는 제2 센싱에서 감지 증폭기(800)가 활성화되고 비트 라인(BLi)에 프리차지 전압(VPRE)이 인가된다.
제1 센싱에서 오프-셀로 판단된 메모리 셀(Mi)이 제2 센싱에서 온-셀인 경우(OFF1 & ON2)에는 접지 전압이 인가되는 공통 소스 라인(CSL)으로 온-전류(I2)가 흐르게 되고, 비트 라인 전압(VBLi)은 기준 전압(VREF)보다 낮은 전압으로 하강하고, 결과적으로 센싱 신호(SNi)는 논리 로우 레벨이 된다. 이러한 메모리 셀은 도 4에서 설명한 바와 같이 문턱 전압이 dV 구간에 속하는 메모리 셀에 해당한다. 반대로 제1 센싱에서 오프-셀로 판단된 메모리 셀(Mi)이 제2 센싱에서도 오프-셀인 경우(OFF2)에는 온-전류(I2)가 차단되고 비트 라인 전압(VBLi)은 기준 전압(VREF)보다 높은 전압을 유지하고 결과적으로 센싱 신호(SNi)는 논리 하이 레벨을 유지한다. 제1 센싱에서 메모리 셀(Mi)이 온-셀인 경우(ON1 & ON2)에는 제2 센싱에서 프리차지 전압(VPRE)이 차단되고 메모리 셀(Mi)이 턴온되므로 비트 라인 전압(VBLi)은 공통 소스 라인(CSL)에 인가되는 접지 전압으로 더욱 하강한다. 제2 센싱의 결과(RES2)는 도 7에 도시된 바와 같이, 온-셀에 해당하는 경우에는 ON2 으로 나타낼 수 있고 오프-셀인 경우에는 OFF2으로 나타낼 수 있다. 이와 같이, 오프-셀의 비트 라인에 연결된 감지 증폭기들만을 선택적으로 활성화하고, 감지 증폭기들의 출력인 센싱 신호(SNi)에 기초하여 타겟 메모리 셀들의 프로그램 완료 여부를 판단하는 제2 센싱이 수행될 수 있다. 오프-셀의 비트 라인에 연결된 감지 증폭기들만을 선택적으로 활성화하는 것은, 오프-셀의 비트 라인에 프리차지 전압을 인가하고 온-셀의 비트 라인에 인가되는 프리차지 전압을 차단하는 방식으로 수행될 수 있다.
상기 설명한 제2 센싱은 제1 센싱의 결과에 기초하여 타겟 메모리 셀들 중에서 오프-셀이 존재하는 것으로 판단된 경우에만 선택적으로 수행될 수 있다. 제1 센싱의 결과 타겟 메모리 셀들이 모두 온-셀로 판단된 경우에는 보다 정밀한 검증을 위한 제2 센싱은 무의미하게 된다. 본 발명의 실시예들에 따른 데이터 기입 방법에서는 이러한 불필요한 제2 센싱을 생략함으로써 검증 시간을 감소하여 불휘발성 메모리 장치의 성능을 향상시킬 수 있다.
도 8은 도 2의 불휘발성 메모리 장치에 포함되는 패스-페일 검출기를 나타내는 블록도이다.
도 8을 참조하면, 패스-페일 검출기(400a)는 제1 검출기(DET1)(420) 및 제2 검출기(DET2)(440)를 포함할 수 있다. 제1 검출기(420)는 기입 데이터에 상응하는 데이터 신호(DL) 및 제1 센싱의 결과(RES1)에 상응하는 센싱 신호(SN)를 논리 연산하여 타겟 메모리 셀들 중에서 오프-셀이 존재하는지 여부를 나타내는 제1 검출 신호(VRS)를 발생한다. 제2 검출기(440)는 기입 데이터에 상응하는 데이터 신호(DL) 및 제1 센싱 결과(RES1) 또는 제2 센싱 결과(RES2)에 상응하는 센싱 신호(SN)를 논리 연산하여 타겟 메모리 셀들의 프로그램 완료 여부를 나타내는 제2 검출 신호(VRF)를 발생한다. 제1 검출기(420)는 제1 타이밍 신호(PF1)에 응답하여 활성화되고 제2 검출기(440)는 제2 타이밍 신호(PF1)에 응답하여 활성화될 수 있다. 도 2에 도시된 컨트롤러(500)는 센싱 신호(SN)가 제1 센싱의 결과(RES1)를 나타내는 동안에 제1 타이밍 신호(PF1)를 활성화할 수 있다. 컨트롤러(500)는 제1 검출 신호(VRS)가 타겟 메모리 셀들 중에서 오프-셀이 존재하지 않음을 나타내는 경우에는 제2 센싱이 생략하고 센싱 신호(SN)가 제1 센싱의 결과(RES1)를 나타내는 동안에 제2 타이밍 신호(PF2)를 활성화할 수 있다. 한편, 컨트롤러(500)는 제1 검출 신호(VRS)가 타겟 메모리 셀들 중에서 오프-셀이 존재함을 나타내는 경우에는 제2 센싱을 수행하고 센싱 신호(SN)가 제2 센싱의 결과(RES2)를 나타내는 동안에 제2 타이밍 신호(PF2)를 활성화할 수 있다.
도 9는 도 8의 패스-페일 검출기에 포함되는 제1 검출기의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 제1 검출기(420a)는 복수의 앤드(AND) 게이트들(421, 422, 423) 및 노어(NOR) 게이트(427)를 포함할 수 있다. 앤드 게이트들(421, 422, 423)은 데이터 신호(DL)의 각 비트들(DL1, DL2, DLk) 및 센싱 신호(SN)의 각 비트들(SN1, SN2, SNk)을 논리 연산하여 제1 논리 신호들(AND1, AND2, ANDk)을 출력한다. 노어 게이트(427)는 제1 논리 신호들(AND1, AND2, ANDk)을 논리 연산하여 제1 검출 신호(VRS)를 출력한다. 데이터 신호(DL)의 각 비트들(DL1, DL2, DLk)이 논리 하이 레벨인 경우에 프로그램 대상이 되는 타겟 메모리 셀임을 나타내고 논리 로우 레벨인 경우에 프로그램 대상이 아닌 메모리 셀임을 나타낼 수 있다. 또한 센싱 신호(SN)의 각 비트들(SN1, SN2, SNk)이 논리 하이 레벨인 경우에는 오프-셀임을 나타내고 논리 로우 레벨인 경우에는 온-셀임을 나타낼 수 있다. 이 경우, 제1 센싱의 결과 타겟 메모리 셀 중에서 적어도 하나의 오프-셀이 존재하는 경우에만 제1 검출 신호(VRS)가 논리 하이 레벨이 되고, 그 밖의 경우에는 논리 로우 레벨이 된다. 도 9에 나타낸 구성은 하나의 예시에 불과하며 제1 검출기(420a)의 구성은 각 신호들의 논리 레벨을 어떻게 정의하는지에 따라 다양하게 변형될 수 있다. 이와 같은 방식으로 제1 검출 신호(VRS)는 제1 센싱의 결과 타겟 메모리 셀 중에서 적어도 하나의 오프-셀이 존재하는 경우에만 제1 논리 레벨이 되고 그 밖의 경우에는 제2 논리 레벨이 되도록 발생될 수 있다.
도 10은 도 8의 패스-페일 검출기에 포함되는 제2 검출기의 일 예를 나타내는 회로도이다.
도 10을 참조하면, 제2 검출기(440a)는 복수의 오어(OR) 게이트들(441, 442, 443) 및 낸드(NAND) 게이트(447)를 포함할 수 있다. 오어 게이트들(441, 442, 443)은 데이터 신호(DL)의 각 비트들(DL1, DL2, DLk)의 반전 신호들 및 센싱 신호(SN)의 각 비트들(SN1, SN2, SNk)을 논리 연산하여 제2 논리 신호들(OR1, OR2, ORk)을 출력한다. 낸드 게이트(447)는 제2 논리 신호들(OR1, OR2, ORk)을 논리 연산하여 제2 검출 신호(VRF)를 출력한다. 데이터 신호(DL)의 각 비트들(DL1, DL2, DLk)이 논리 하이 레벨인 경우에 프로그램 대상이 되는 타겟 메모리 셀임을 나타내고 논리 로우 레벨인 경우에 프로그램 대상이 아닌 메모리 셀임을 나타낼 수 있다. 또한 센싱 신호(SN)의 각 비트들(SN1, SN2, SNk)이 논리 하이 레벨인 경우에는 오프-셀임을 나타내고 논리 로우 레벨인 경우에는 온-셀임을 나타낼 수 있다. 이 경우, 타겟 메모리 셀들이 모두 오프-셀에 해당하는 경우에만 제2 검출 신호(VRF)가 논리 하이 레벨이 되고, 그 밖의 경우에는 논리 로우 레벨이 된다. 도 10에 나타낸 구성은 하나의 예시에 불과하며 제2 검출기(440a)의 구성은 각 신호들의 논리 레벨을 어떻게 정의하는지에 따라 다양하게 변형될 수 있다. 이와 같은 방식으로 제2 검출 신호(VRF)는 타겟 메모리 셀들의 모두에 대하여 프로그램이 성공적으로 수행된 경우에만 제1 논리 레벨이 되고 그 밖의 경우에는 제2 논리 레벨이 되도록 발생될 수 있다.
도 11은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 데이터 기입 방법을 나타내는 순서도이고, 도 12는 도 11의 데이터 기입 방법의 일 예를 나타내는 타이밍도이다.
일 실시예에서, 도 1의 프로그램하는 단계(S100)는 도 11 및 도 12에 나타낸 바와 같이 증가형 스텝 펄스들을 이용하여 수행될 수 있다. 이 경우, 하나의 상태에 대한 프로그램이 완료될 때까지 펄스 전압을 순차적으로 증가하면서, 도 1의 프로그램하는 단계(S100), 제1 센싱을 수행하는 단계(S300) 및 제2 센싱을 선택적으로 수행하는 단계(S500)가 반복될 수 있다. 즉 증가형 스텝 펄스들의 각각에 대하여 제1 센싱을 수행하여 타겟 메모리 셀들 중에서 오프-셀이 존재하는지 여부를 판단하고, 오프-셀이 존재하는 것으로 판단될 때까지 증가형 스텝 펄스들의 각각에 대한 상기 제2 센싱을 생략할 수 있다.
도 11을 참조하면, 컨트롤러(500)는 프로그램 조건을 초기화한다(단계 S110). 프로그램 조건을 초기화하는 것은 펄스 전압이 시작 레벨이 되도록 전압 제어 신호(VCTRL)를 설정하는 것을 포함할 수 있다. 워드 라인에 연결된 복수의 메모리 셀들 중에서 타겟 메모리 셀들의 문턱 전압을 프로그램하기 위하여 n번째 펄스를 이용하여 프로그램을 수행한다(단계 S120). n번째 프로그램이 수행된 후 복수의 메모리 셀들의 각각에 대하여 온-셀 또는 오프-셀인가를 판단하기 위한 제1 센싱을 수행한다(단계 S310). n-1번째 프로그램에 대해 제2 센싱을 수행한 경우(단계 410: YES)에는 n-1번째 프로그램에 대한 제1 센싱의 결과 타겟 메모리 셀들 중에서 적어도 하나의 오프-셀이 존재하였음을 나타내는 것이므로, n번째 프로그램에 대한 제1 센싱의 결과 오프-셀이 존재하는지 여부에 대한 판단(단계S510)을 생략하고 제2 센싱을 수행한다(단계 S520). 이와 같이, 이전의 펄스에 대하여 상기 제2 센싱을 수행한 경우에는 타겟 메모리 셀들 중에서 오프-셀이 존재하는지에 대한 판단을 생략하고 다음의 펄스에 대하여 제1 센싱 및 제2 센싱을 수행할 수 있다. n-1번째 프로그램에 대해 제2 센싱을 수행하지 않은 경우(단계 410: NO)에는 n번째 프로그램에 대한 제1 센싱의 결과 오프-셀이 존재하는지 여부를 판단한다(단계 S510). n번째 프로그램에 대한 제1 센싱의 결과 오프-셀이 존재하는 경우(단계 S510: YES)에는 오프-셀의 비트 라인에 연결된 감지 증폭기들만을 선택적으로 활성화하는 방식으로 제2 센싱을 수행한다(단계 S520). n번째 프로그램에 대한 제1 센싱의 결과 오프-셀이 존재하지 않는 경우(단계 S510: NO)에는 제2 센싱을 생략하고 타겟 메모리 셀들의 프로그램 완료 여부를 판단한다(단계 S530). 모든 타겟 메모리 셀들에 대하여 프로그램이 성공적으로 완료되지 않은 경우(단계 S530:NO)에는 펄스 전압을 순차적으로 증가시키면서(단계 S610), 타겟 메모리 셀들에 대한 프로그램이 완료될 때(단계 S530:YES)까지 상기 설명한 단계들(S120, S310, S410, S510, S520)을 반복한다.
도 12에는, 펄스 전압들을 순차적으로 증가하면서 각 펄스에 대해 제1 센싱(VR1)을 수행하고 및 제2 센싱(VR2)을 선택적으로 수행하는 증가형 스텝 펄스 프로그램밍(ISSP)이 도시되어 있다. 제1 검출 신호(VRS)는 제1 센싱의 결과 타겟 메모리 셀들 중에서 적어도 하나의 오프-셀이 존재하는지 여부를 나타내고, 제2 검출 신호(VRF)는 타겟 메모리 셀들의 모두에 프로그램이 성공적으로 완료되었는지 여부를 나타낸다. 도 12를 참조하면, 제1 펄스 전압(VP1) 및 제2 펄스 전압(VP2)을 이용한 제1 프로그램(PG1) 및 제2 프로그램(PG2)에 대한 제1 센싱(VR1)의 결과 타겟 메모리 셀이 존재하지 않으므로 제1 검출 신호(VRS)는 논리 로우 레벨을 유지한다. 이 경우, 제2 센싱(VR2)이 생략되므로 제1 검증 시간(T1)은 제2 센싱이 수행되는 경우의 제2 검증 시간(T2)보다 단축된다. 제3 펄스 전압(VP3)을 이용한 제3 프로그램(PG3)에 대한 제1 센싱(VR1)의 결과 타겟 메모리 셀들 중에서 적어도 하나의 오프-셀이 존재하므로 제1 검출 신호(VRS)가 논리 하이 레벨로 천이한다. 이 경우 타겟 메모리 셀의 프로그램이 성공적으로 완료되었는지 여부를 판단하기 위하여 더욱 정밀한 제2 센싱(VR2)이 수행된다. 제4 펄스 전압(VP4)을 이용한 제4 프로그램(PG4)에 대한 제2 센싱(VR2)의 결과 타겟 메모리 셀들의 모두에 대하여 프로그램이 성공적으로 수행되고 제2 검출 신호(VRF)가 논리 하이 레벨로 천이한다. 컨트롤러(500)는 제1 검출 신호(VRS) 및 제2 검출 신호(VRF)에 기초하여 제2 센싱의 수행 여부 및 ISSP의 종료 여부를 결정할 수 있다. 이와 같이, 증가형 스텝 펄스들의 각각에 대하여 상기 제1 센싱을 수행하여 타겟 메모리 셀들 중에서 오프-셀이 존재하는지 여부를 판단하고, 오프-셀이 존재하는 것으로 판단될 때까지 증가형 스텝 펄스들의 각각에 대한 제2 센싱을 생략함으로써, 검증 시간을 단축하고 불휘발성 메모리 장치의 성능을 향상시킬 수 있다.
본 발명의 실시예들에 따른 데이터 기입 방법은, 플래시 메모리 장치, 저항성 메모리 장치 등의 불휘발성 메모리 장치에 유용하게 적용될 수 있으며, 특히 복수의 메모리 셀들이 공통 소스 라인에 연결되어 보다 정밀한 검증이 요구되는 불휘발성 메모리 장치에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
1000: 불휘발성 메모리 장치 100: 메모리 셀 어레이
300: 입출력 회로 400: 패스-페일 검출기
700: 페이지 버퍼 유닛 800: 감지 증폭기
710: 프리차지 회로 730: 증폭기
750: 래치 회로 VRS: 제1 검출 신호
VRF: 제2 검출 신호

Claims (10)

  1. 워드 라인에 연결된 복수의 메모리 셀들 중에서 타겟 메모리 셀들을 프로그램하는 단계;
    상기 복수의 메모리 셀들에 대하여 제1 센싱을 수행하는 단계; 및
    상기 제 1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들에 대하여 제2 센싱을 선택적으로 수행하는 단계를 포함하는 불휘발성 메모리 장치의 데이터 기입 방법.
  2. 제1 항에 있어서,
    상기 제1 센싱은 상기 복수의 메모리 셀들의 각각에 대하여 온-셀(on-cell) 또는 오프-셀(off-cell)인가를 판단하기 위한 것이고, 상기 제2 센싱은 상기 타겟 메모리 셀들의 프로그램 완료 여부를 판단하기 위한 것임을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  3. 제1 항에 있어서,
    상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하지 않는 것으로 판단된 경우에는 상기 제2 센싱을 생략하고,
    상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는 것으로 판단된 경우에는 상기 제2 센싱을 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  4. 제1 항에 있어서,
    상기 제1 센싱은 상기 복수의 메모리 셀들의 모두에 대하여 수행되고, 상기 제2 센싱은 상기 제1 센싱의 결과 오프-셀로 판단된 메모리 셀들에 대해서만 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  5. 제1 항에 있어서, 상기 제1 센싱을 수행하는 단계는,
    상기 복수의 메모리 셀들의 비트 라인에 연결된 감지 증폭기들을 모두 활성화하는 단계; 및
    상기 감지 증폭기들의 출력에 기초하여, 상기 복수의 메모리 셀들의 각각에 대하여 온-셀 또는 오프-셀인가를 판단하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  6. 제1 항에 있어서, 상기 제2 센싱을 선택적으로 수행하는 단계는,
    상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는지 여부를 판단하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  7. 제6 항에 있어서, 상기 제2 센싱을 선택적으로 수행하는 단계는,
    상기 제1 센싱의 결과에 기초하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는 것으로 판단된 경우, 상기 오프-셀의 비트 라인에 연결된 감지 증폭기들만을 선택적으로 활성화하는 단계: 및
    상기 감지 증폭기들의 출력에 기초하여, 상기 타겟 메모리 셀들의 프로그램 완료 여부를 판단하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  8. 제6 항에 있어서, 상기 제2 센싱을 선택적으로 수행하는 단계는,
    상기 제1 센싱의 결과 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하지 않는 것으로 판단된 경우, 상기 제2 센싱을 생략하고 상기 타겟 메모리 셀들의 프로그램 완료 여부를 판단하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  9. 제1 항에 있어서, 상기 프로그램하는 단계는 증가형 스텝 펄스들을 이용하여 수행되고,
    상기 증가형 스텝 펄스들의 각각에 대하여 상기 제1 센싱을 수행하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는지 여부를 판단하고, 오프-셀이 존재하는 것으로 판단될 때까지 상기 증가형 스텝 펄스들의 각각에 대한 상기 제2 센싱을 생략하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
  10. 제9 항에 있어서,
    이전의 펄스에 대하여 상기 제2 센싱을 수행한 경우에는 다음의 펄스에 대하여 상기 타겟 메모리 셀들 중에서 오프-셀이 존재하는지에 대한 판단을 생략하고 상기 제1 센싱 및 상기 제2 센싱을 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 데이터 기입 방법.
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