TWI559315B

TWI559315B - Semiconductor memory device

Info

Publication number: TWI559315B
Application number: TW102129877A
Authority: TW
Inventors: Yoshikazu Harada
Original assignee: Toshiba Kk
Priority date: 2013-08-20
Filing date: 2013-08-20
Publication date: 2016-11-21
Also published as: TW201508755A

Description

半導體記憶裝置

本發明之實施形態係關於一種半導體記憶裝置。

NAND(Not AND)型快閃記憶體等半導體記憶裝置已廣為悉知。

本發明之實施形態係提供一種可兼顧消耗電流之抑制與寫入順序時間之縮短之半導體記憶裝置。

實施形態之半導體記憶裝置包含包括複數個記憶胞之記憶胞陣列。複數條字元線連接於複數個記憶胞。複數條位元線連接於複數個記憶胞之電流路徑之一端。感測放大器部檢測複數個記憶胞之資料。資料之寫入藉由重複複數次之包含於記憶胞寫入資料之寫入動作與驗證於該記憶胞寫入資料之驗證動作之寫入迴路的寫入順序而執行。感測放大器部連接於複數條位元線。資料之寫入動作包含第1寫入迴路與第2寫入迴路。第1寫入迴路包含第1程式動作與第1驗證動作。第2寫入迴路包含第2程式動作與第2驗證動作。感測放大器部於第1驗證動作中，將複數條位元線中之至少1條位元線之電壓放電。感測放大器部於第2驗證動作中，保持複數條位元線之電壓。

1‧‧‧記憶胞陣列

2a‧‧‧列解碼器/字元線驅動器

2b‧‧‧行解碼器

3‧‧‧頁面緩衝器

4‧‧‧NAND胞單元

5a‧‧‧列位址暫存器

5b‧‧‧行位址暫存器

6‧‧‧邏輯控制電路

7‧‧‧順序控制電路

8‧‧‧內部電壓產生電路

9‧‧‧I/O緩衝器

10‧‧‧NAND晶片

11‧‧‧控制器

22‧‧‧源極電壓調整電路

24‧‧‧胞電流檢測電路

101‧‧‧N型電晶體

102‧‧‧P型電晶體

110~140‧‧‧N型電晶體

150‧‧‧P型電晶體

160‧‧‧N型電晶體

170‧‧‧N型電晶體

180‧‧‧SA閂鎖電路

200‧‧‧閂鎖部

A‧‧‧位準

ALE‧‧‧位址閂鎖啟動信號

AMP‧‧‧運算放大器

B‧‧‧位準

bCE‧‧‧晶片啟動信號

BL(BL0~BLi-1)‧‧‧位元線

BLC‧‧‧閘極電極

BLK0~BLKm-1‧‧‧胞區塊

BLX‧‧‧閘極電壓

bRE‧‧‧讀取啟動信號

bWE‧‧‧寫入啟動信號

C‧‧‧位準

CELSRC‧‧‧源極線

CLE‧‧‧指令啟動信號

E‧‧‧位準

Icc‧‧‧消耗電流

Icca‧‧‧消耗電流

Iccan‧‧‧消耗電流

Iccb‧‧‧消耗電流

Iccb0‧‧‧消耗電流

Iccbn‧‧‧消耗電流

Iccc‧‧‧消耗電流

Icccn‧‧‧消耗電流

Icell‧‧‧胞電流

iDIS‧‧‧放電電流

Iref‧‧‧基準電流值

iSRCDIS‧‧‧放電電流

iSRCPRE‧‧‧保持電流

LCK‧‧‧封鎖模式

LM‧‧‧位準

MC(MC0~MC63)‧‧‧記憶胞

MN1‧‧‧N型電晶體

MN2‧‧‧N型電晶體

NLK‧‧‧非封鎖模式

REFCG‧‧‧參考電流源

RST‧‧‧重設信號

S1‧‧‧選擇閘極電晶體

S2‧‧‧選擇閘極電晶體

SC‧‧‧感測電容器

SEN‧‧‧感測節點

SGD‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

SRC_MON‧‧‧疑似源極線

SRCAMP‧‧‧運算放大器

SRCCG‧‧‧恒定電流源

STB‧‧‧選通信號

STBa‧‧‧選通信號

STBb‧‧‧選通信號

STBc‧‧‧選通信號

t0‧‧‧時點

t1‧‧‧時點

t2‧‧‧時點

t3‧‧‧時點

t12‧‧‧時點

t13‧‧‧時點

VA‧‧‧電壓

VB‧‧‧電壓

VC‧‧‧電壓

VCC‧‧‧外部電源電壓

VDC‧‧‧內部電源電壓

VDD‧‧‧電源

Vimeas‧‧‧電流測定信號

VLM‧‧‧電壓

VREF‧‧‧參考電壓

VSS‧‧‧基準電壓

Vt‧‧‧閾值電壓

WL(WL0~WL63)‧‧‧字元線

△I‧‧‧增量

△T‧‧‧時間

圖1係顯示第1實施形態之NAND型快閃記憶體之構成之方塊圖。

圖2係顯示胞陣列1之具體構成之圖。

圖3係顯示感測放大器電路SA之構成之一例之電路圖。

圖4係顯示執行2位元之資料寫入時之記憶胞MC之閾值分佈之圖。

圖5係顯示某個寫入迴路之驗證動作中之封鎖模式LCK及非封鎖模式NLK之各者之記憶體動作之時序圖。

圖6(A)-(E)係顯示寫入順序之各階段中之記憶胞MC之閾值分佈之圖。

圖7係顯示第1實施形態之模式切換與記憶體整體之消耗電流Icc之關係之時序圖。

圖8係顯示依照第2實施形態之記憶體之源極電壓調整電路22及胞電流檢測電路24之構成之一例之圖。

圖9係顯示第2實施形態之封鎖模式LCK及非封鎖模式NLK之各者之記憶體之動作之時序圖。

以下，參照圖式說明本發明之實施形態。本實施形態並不限定本發明。於該說明時，遍及所有圖，對共通之部分標註共通之參考符號。但，圖式係示意性者，應注意厚度與平面尺寸之關係、各層之厚度之比例等與現實者不同。

因此，具體之厚度或尺寸係應參照以下說明進行判斷者。又，當然，於圖式相互間仍包含有彼此之尺寸關係或比例不同之部分。

(第1實施形態)

圖1係顯示第1實施形態之NAND型快閃記憶體之構成之一例之方塊圖。本實施形態之NAND型快閃記憶體具備NAND晶片10、及控制NAND晶片10之控制器11。NAND晶片10及控制器11可作為多晶片封裝(MCP，Multi-chip Package)而由1個封裝進行樹脂密封。

構成NAND晶片10之記憶胞陣列1係將複數個記憶胞MC二維排列成矩陣狀而構成。該記憶胞MC具備電荷累積層。該記憶胞MC並不限定於FG型之記憶胞，例如亦可為MONOS型之記憶胞。列解碼器/字元線驅動器2a、行解碼器2b、頁面緩衝器3及內部電壓產生電路8構成對記憶胞陣列1以頁面單位進行資料之寫入及讀取之資料寫入/讀取電路。列解碼器/字元線驅動器2a選擇性驅動記憶胞陣列1之字元線。頁面緩衝器3包含1頁面量之感測放大器電路與資料保持電路，並進行記憶胞陣列1之頁面單位之資料讀取及寫入。

頁面緩衝器3之1頁面量之讀取資料藉由行解碼器2b而依序進行行選擇，且經由I/O緩衝器9輸出至外部I/O端子。自I/O端子所供給之寫入資料由行解碼器2b選擇而負載至頁面緩衝器3。於頁面緩衝器3中負載有1頁面量之寫入資料。列位址信號及行位址信號經由I/O緩衝器9而輸入，且分別轉送至列解碼器2a及行解碼器2b。列位址暫存器5a於抹除動作中保持抹除區塊位址，於寫入或讀取動作中保持頁面位址。於行位址暫存器5b中輸入有用於在寫入動作開始前負載寫入資料之開頭行位址、或用於讀取動作之開頭行位址。行位址暫存器5b保持輸入之行位址，直至寫入啟動信號bWE或讀取啟動信號bRE於特定之條件下被切換為止。

邏輯控制電路6基於晶片啟動信號bCE、指令啟動信號CLE、位址閂鎖啟動信號ALE、寫入啟動信號bWE、讀取啟動信號bRE等控制信號，控制指令或位址之輸入，以及，控制資料之輸入輸出。讀取動作或寫入動作以指令執行。順序控制電路7接收指令，進行讀取、寫入或抹除之順序控制。內部電壓產生電路8接收外部電源電壓VCC，由控制電路7所控制，而產生各種動作所必需之特定之電壓。後述之感測放大器用之內部電源電壓VDC於內部電壓產生電路8中產生。

控制器11於適於NAND晶片10之當前寫入狀態之條件下執行資料之寫入及讀取之控制。另，當然亦可於NAND晶片10側進行讀取控制之一部分。

圖2係顯示記憶胞陣列1之具體構成之圖。於該例中，藉由64個串聯連接之記憶胞MC0~MC63與連接於其兩端之選擇閘極電晶體S1、S2，而構成NAND胞單元(NAND串)4。選擇閘極電晶體S1之源極連接於共通源極線CELSRC，選擇閘極電晶體S2之汲極連接於位元線BL(BL0~BLi-1)。即，位元線BL連接於記憶胞MC之電流路徑之一端。記憶胞MC0~MC63之控制閘極分別連接於字元線WL(WL0~WL63)，選擇閘極電晶體S1、S2之閘極連接於選擇閘極線SGS、SGD。

沿著一條字元線之複數個記憶胞之範圍變成作為統一之資料讀取及資料寫入之單位之頁面。又，排列於字元線方向之複數個NAND胞單元之範圍構成作為資料統一抹除之單位之胞區塊BLK。於圖2中，於位元線BL方向排列共用位元線BL之複數個胞區塊BLK0~BLKm-1，而構成記憶胞陣列1。字元線WL及選擇閘極線SGS、SGD由列解碼器2a驅動。各位元線BL連接於頁面緩衝器3之感測放大器電路SA。感測放大器電路SA檢測由位元線BL及字元線WL選擇之記憶胞MC之資料。

圖3係顯示感測放大器電路SA之構成之一例之電路圖。感測放大器電路SA連接於位元線BL與記憶感測放大器電路SA之檢測結果之閂鎖部200之間。感測放大器電路SA具備N型電晶體102、110~140、160、170、P型電晶體101、150、電容器SC、及SA閂鎖電路180。

P型電晶體150連接於電源VDD與SA閂鎖電路180之間。電晶體150之閘極連接於感測節點SEN，流通有與感測節點SEN之電壓相應之電流。感測節點SEN經由感測電容器SC而連接於基準電壓VSS(例如，胞源極CELSRC或接地電壓)。

感測節點SEN經由在感測節點SEN之預充電時變成接通狀態之N型電晶體130而連接於電源電壓VDD。藉此，感測電容器SC於預充電時充電至電源電壓VDD。再者，感測節點SEN於資料檢測時，經由N型電晶體140、N型電晶體110而連接於位元線BL。藉此，來自感測電容器SC之電荷於資料檢測時經由位元線BL而向記憶胞MC放電。因此，感測節點SEN之電壓根據記憶胞MC之資料而變化。

電晶體150之源極經由電晶體160而連接於電源電壓VDD，電晶體150之汲極連接於SA閂鎖電路180，且經由電晶體170而連接於基準電壓VSS。SA閂鎖電路180進而連接於閂鎖部200。

接著，簡單說明感測放大器電路SA之資料檢測動作。另，本實施形態亦可採用ABL方式或常規方式(位元線屏蔽方式)之任一存取方式。ABL方式係統一存取連接於字元線之所有記憶胞。常規方式係每隔一個(間歇性)存取連接於字元線之記憶胞之方式。即，常規方式係於連接於第偶數條位元線之記憶胞與連接於第奇數條位元線之記憶體交替存取之方式。

於預充電時，於將電晶體140設為斷開之狀態下，將電晶體110、120、130設為接通狀態，而對感測節點SEN進行充電。此時，位元線BL藉由電晶體110之閘極電極BLC之設定而預充電至所期望之電壓。

於檢測記憶胞MC之資料時，藉由將電晶體130設為斷開，電源VDD與感測節點SEN間被切斷。又，藉由電晶體120之閘極電壓BLX之設定，使資料檢測時之位元線BL之電壓維持為一定。於資料檢測時，藉由將電晶體140設為接通，而使與記憶胞MC之導通狀態相應之電流自感測節點SEN經由位元線BL而流入記憶胞MC。若記憶胞MC為導通狀態(例如，資料「1“)，則感測節點SEN之電壓降低，電晶體150變成接通狀態。若記憶胞MC為非導通狀態(例如，資料「0」)，則感測節點SEN之電壓不降低，電晶體150維持斷開狀態。此時，電晶體110控制流向位元線BL及記憶胞MC之電流而決定感測節點SEN之電壓之降低速度。

電晶體160將感測節點SEN之電壓傳遞至SA閂鎖電路180。選通信號STB決定電晶體160將感測節點SEN之電壓傳遞至SA閂鎖電路180之時序。

閂鎖於SA閂鎖電路180之資料被轉送至閂鎖部200。於資料轉送時，轉移閘極(未圖示)變成接通，轉移閘極自SA閂鎖電路180向閂鎖部200進行資料轉送。閂鎖部200儲存資料後，電晶體170基於重設信號RST而重設SA閂鎖電路180。

P型電晶體101連接於電源電壓VDD與電晶體120、130之汲極之間。N型電晶體102連接於電晶體120、140之源極與基準電壓VSS(例如，胞源極CELSRC、接地電壓)之間。電晶體101、102之各閘極接收封鎖信號LCK而運作。封鎖信號LCK係於封鎖時變成邏輯高之信號。封鎖係於資料檢測時，將資料檢測已結束之行之位元線BL之電壓固定為基準電壓VSS(胞源極CELSRC、接地電壓)之動作。藉此，對於已完成資料檢測之行，於位元線BL中未流通電流。

於未封鎖時，封鎖信號LCK為邏輯低。藉此，電晶體101變成接通狀態，電晶體102變成斷開狀態。此時，電流可自電源電壓VDD經由位元線BL而供給至記憶胞MC(非封鎖狀態)。另一方面，於封鎖時，封鎖信號LCK為邏輯高。藉此，電晶體101變成斷開狀態，電晶體102變成接通狀態。此時，電流不流入位元線BL(封鎖狀態)。關於封鎖，參照圖5而於之後說明。

圖4係顯示執行2位元之資料寫入時之記憶胞MC之閾值分佈之圖。於本實施形態之記憶體中，對1個記憶胞MC記憶2位元之資料。藉由區塊抹除，區塊內之所有記憶胞MC之閾值電壓Vt變成最低之「E(抹除)」位準。其後，於下階頁面之寫入中，對下階頁面資料「0」之記憶胞進行將閾值電壓提高至「LM」位準之寫入。「E」位準及「LM」位準於其後受到進行寫入之鄰接記憶胞之影響而變動，閾值分佈幅度擴大。於下一個上階頁面之寫入中，根據上階頁面資料而使閾值分佈進一步移動，藉此而產生與資料「11」、「01」、「00」、「10」分別對應之4個較窄之閾值分佈「E」、「A」、「B」、「C」。該情形，最低之抹除E位準仍使用E位準。次低之A位準藉由自E位準偏移而產生。B、C位準藉由自LM位準偏移而產生。

NAND型快閃記憶體藉由重複複數次包含於選擇記憶胞中寫入資料之寫入動作與驗證資料已寫入至該選擇記憶胞之驗證動作之寫入迴路而於記憶胞MC中寫入資料。例如，圖4之下階頁面之寫入(自E向LM之寫入)及上階頁面之寫入(自E向A之寫入、自LM向B、C之寫入)分別藉由執行包含複數次寫入迴路之一連串寫入順序而實現。

於各寫入迴路之驗證動作中，檢測下階頁面之資料E、LM時，字元線WL之電壓只要設定成VLM即可。藉此，感測放大器SA可檢測下階頁面之資料。

又，檢測上階頁面之資料E、A、B、C時，字元線WL之電壓依序升壓為VA、VB、VC。字元線WL之電壓為VA之情形，識別E位準之記憶胞MC與其他A~C位準之記憶胞MC。藉此，判明E位準之記憶胞MC。接著，字元線WL之電壓為VB之情形，識別A位準之記憶胞MC與其他B、C位準之記憶胞MC。藉此，判明A位準之記憶胞MC。接著，字元線WL之電壓為VC之情形，識別B位準之記憶胞MC與C位準之記憶胞MC。藉此，判明B位準之記憶胞MC及C位準之記憶胞MC。如此，藉由將字元線WL之電壓變更為VA、VB、VC，感測放大器SA可檢測記憶胞MC之上階頁面之資料E、A、B、C。

圖5係顯示某個寫入迴路之驗證動作中之封鎖模式LCK(第1模式)及非封鎖模式NLK(第2模式)之各者之記憶體之動作時序圖。另，於圖5中，不僅顯示關於上階頁面之E~C位準之時序圖，亦一併顯示關於下階頁面之LM位準之時序圖。

(封鎖模式LCK之動作)

關於封鎖模式LCK，為了檢測資料，字元線WL之電壓如上所述，升壓為VA、VB、VC。

於t0~t1之期間，字元線WL之電壓設定為VA。於時點t0時，連接於字元線WL之任一記憶胞MC之資料均未判明。因此，於t0~t1時，任一字元線BL均未被封鎖。各位元線BL之電壓設定為較與閘極電壓BLX相應之胞源極線CELSRC更高之電壓(高位準電壓)。於各位元線BL中流通有與字元線WL之電壓及記憶胞MC之資料相應之電流。即，於各記憶胞MC中流通有胞電流Icell。而且，藉由使選通信號STBa活化為邏輯高，而使感測放大器SA閂鎖記憶胞MC之資料。此時，如上所述，判明E位準之記憶胞。

因此，時點t1以後，感測放大器SA將連接於判明為E位準之記憶胞MC之位元線BL之電壓，設定為與記憶胞之源極電壓(例如，接地電壓或胞源極CELSRC)大致相等之電壓。即，感測放大器SA封鎖連接於E位準之記憶胞MC之位元線BL。藉此，由於位元線BL之電壓變成與胞源極CELSRC之電壓大致相等，故於該寫入迴路之驗證動作時，t1以後，電流幾乎不流向E位準之記憶胞MC。

另一方面，於時點t1時，未判明A~C位準之記憶胞。因此，於t1~t2之期間，感測放大器SA將連接於A~C位準(LM位準)之記憶胞MC之位元線BL之電壓維持為上述高位準電壓。

於t1~t2之期間，字元線WL之電壓設定為VB。此時，連接於E位準之記憶胞MC之位元線BL被封鎖。因此，於E位準之記憶胞MC中未流通胞電流Icell。其他位元線BL未被封鎖。因此，於連接於A~C位準(或LM位準)之記憶胞MC之位元線BL中，流通有與字元線WL之電壓及記憶胞MC之資料相應之電流。即，由於A位準(或LM位準)之記憶胞MC變成接通狀態，故於A位準(或LM位準)之記憶胞MC中流通有胞電流Icell。但，B、C位準之記憶胞MC仍為斷開狀態。因此，於B、C位準之記憶胞MC中未流通胞電流Icell。而且，藉由使選通信號STBb活化為邏輯高，使感測放大器SA閂鎖記憶胞MC之資料。此時，如上所述，判明A位準之記憶胞。

因此，時點t2以後，感測放大器SA將不僅連接於E位準之記憶胞MC之位元線BL且將連接於A位準(或LM位準)之記憶胞MC之位元線BL之電壓設定為與記憶胞之源極電壓大致相等之電壓。即，感測放大器SA封鎖連接於E及A位準(或LM位準)之記憶胞MC之位元線BL。藉此，於該寫入迴路之驗證動作時，t2以後，電流幾乎不流向E及A位準(或LM位準)之記憶胞MC。

另一方面，於時點t2中，B及C位準之記憶胞未被識別。因此，於t2~t3之期間，感測放大器SA將連接於B及C位準之記憶胞MC之位元線BL之電壓維持為上述高位準電壓。

於t2~t3之期間，字元線WL之電壓設定為VC。此時，連接於E及A位準之記憶胞MC之位元線BL被封鎖。因此，於E、A位準之記憶胞MC中未流通胞電流Icell。其他位元線BL未被封鎖。因此，於連接於B及C位準之記憶胞MC之位元線BL中，流通有與字元線WL之電壓及記憶胞MC之資料相應之電流。即，由於B位準之記憶胞MC變成接通狀態，故於B位準之記憶胞MC中流通有胞電流Icell。但，C位準之記憶胞MC仍為斷開狀態。因此，於C位準之記憶胞MC中未流通胞電流Icell。而且，藉由使選通信號STBc活化為邏輯高，使感測放大器SA閂鎖記憶胞MC之資料。此時，如上所述，判明B及C位準之記憶胞。即，於時點t3時，檢測出(識別)E~C位準(或LM位準)之記憶胞MC。藉此，封鎖模式LCK之驗證動作結束。設定為封鎖模式LCK之情形，該驗證動作於各寫入迴路內執行。

如參照圖5所示之封鎖模式LCK之Icell之時序圖而可理解般，於封鎖模式LCK中，感測放大器SA於連接於已完成資料檢測之記憶胞MC之位元線BL中未流通電流。因此，於封鎖模式中，與非封鎖模式相比，記憶體整體之消耗電流減少。驗證動作於寫入順序中所含之複數個寫入迴路之各者中執行。因此，藉由封鎖連接於已完成資料檢測之記憶胞MC之位元線BL，可使消耗電流大為減低。

另一方面，若封鎖一部分位元線BL，則未被封鎖之其他鄰接位元線BL之電壓因鄰接干擾效應而暫時降低。如此暫時降低之電壓至返回至原先位準為止將花費一定程度之時間。即，於鄰接於經封鎖之位元線之位元線BL之電壓恢復時，將花費時間。例如，剛經過圖5之t1之後，與A~C位準(或LM位準)相對應之位元線BL之電壓因其與經封鎖之E位準相對應之位元線BL之電容耦合而暫時降低。其後，不久之後，與A~C位準相對應之位元線之電壓返回至原先之位準。同樣地，剛經過圖5之t2之後，與B及C位準相對應之位元線BL之電壓因其與經封鎖之E及A位準相對應之位元線BL之電容耦合而暫時降低。其後，不久之後，與B及C位準相對應之位元線之電壓返回至原先之位準。

如此，封鎖模式LCK雖驗證時間相對較長，但於已完成資料檢測之記憶胞MC中未流通胞電流Icell。因此，具有記憶體整體之消耗電流(Icc)相對較小之特性。

(非封鎖模式NLK之動作)

於非封鎖模式NLK中，字元線WL之電壓仍如上所述，升壓為VA、VB、VC。

t0~t1之記憶體之動作與封鎖模式LCK之t0~t1之動作相同即可。於t0~t1時，判明E位準之記憶胞。但，於非封鎖模式NLK中，感測放大器SA不封鎖連接於被判明為E位準之記憶胞MC之位元線BL之電壓。因此，時點t1以後，感測放大器SA無關於資料檢測結果之判明，而將位元線BL之電壓維持為上述高位準電壓。

於t1~t12之期間，字元線WL之電壓設定為VB。於位元線BL中流通有與字元線WL之電壓及記憶胞MC之資料相應之電流。此時，不僅於A位準(或LM位準)之記憶胞MC中，於E位準之記憶胞MC中亦流通有胞電流Icell。另，由於B、C位準之記憶胞MC仍為斷開狀態，故於B、C位準之記憶胞MC中未流通胞電流Icell。而且，藉由使選通信號STBb活化為邏輯高，使感測放大器SA閂鎖記憶胞MC之資料。此時，判明A位準之記憶胞。

於t12~t13之期間，字元線WL之電壓設定為VC。於位元線BL中流通有與字元線WL之電壓及記憶胞MC之資料相應之電流。不僅於B位準之記憶胞MC中，於E位準及A位準(或LM位準)之記憶胞MC中亦流通有胞電流Icell。另，由於C位準之記憶胞MC仍為斷開狀態，故於C位準之記憶胞MC中未流通胞電流Icell。而且，藉由使選通信號STBc活化為邏輯高，而使感測放大器SA閂鎖記憶胞MC之資料。此時，判明B及C位準之記憶胞。即，於時點t13時，檢測出(識別)E~C位準(及LM位準)之記憶胞MC。藉此，非封鎖模式NLK之驗證動作結束。設定為非封鎖模式NLK之情形，該驗證動作於各寫入迴路內執行。

如參照圖5所示之非封鎖模式NLK之Icell而可理解般，於非封鎖模式NLK中，感測放大器SA無關於是否已完成資料檢測，而於各位元線BL中流通電流。因此，記憶體整體之消耗電流(Icc)相較於封鎖模式LCK者更增大。

另一方面，如圖5所示，於非封鎖模式NLK中，位元線BL之電壓於驗證動作時維持為高位準電壓。因此，由於位元線BL未受到鄰接干擾效應之影響，故無需等待位元線BL電壓之恢復。例如，非封鎖模式NLK之t1~t12之期間比封鎖模式LCK之t1~t2之期間短。又，非封鎖模式NLK之t12~t13之期間比封鎖模式LCK之t2~t3之期間短。

如此，非封鎖模式NLK具有雖記憶體之消耗電流Icc相對較大，但驗證時間相對較短之特性。

接著，參照圖6(A)~圖6(E)，對寫入順序之記憶體之消耗電流Icc 進行說明。

圖6(A)~圖6(E)係顯示寫入順序之各階段之記憶胞MC之閾值分佈之圖。於圖6(A)~圖6(E)中，為了方便而針對自E位準向A位準之寫入進行顯示。驗證位準為VA。另，關於自LM位準向B或C位準之寫入，由於藉由參照圖6(A)~圖6(E)可容易地推測，故省略其說明。

首先，寫入順序之最初，如圖6(A)所示，複數個記憶胞MC設定為處於E位準者。此時，所有記憶胞MC於驗證動作時變成接通狀態，且流通有來自感測放大器SA之胞電流Icell。

其後，藉由重複執行寫入迴路，記憶胞MC之閾值分佈係如圖6(B)~圖6(D)所示，逐漸向A位準遷移。於圖6(C)中，複數個記憶胞MC之約一半超過驗證位準VA。即，記憶胞MC之約一半於驗證動作時變成斷開狀態。再者，於圖6(D)中，複數個記憶胞MC之大部分超過驗證位準VA。即，記憶胞MC之大部分於驗證動作時變成斷開狀態。

而且，於圖6(E)中，若複數個記憶胞MC之全部超過驗證位準VA，則所有記憶胞MC於驗證動作時變成斷開狀態。

如此，寫入順序之最初，由於所有記憶胞MC為E位準(抹除狀態)，故驗證動作時之胞電流Icell之總和變得非常大。若寫入順序之寫入迴路重複而一部分之記憶胞MC之閾值分佈變高，則驗證動作時之胞電流Icell之總和逐漸降低。而且，若所有記憶胞MC超過驗證位準VA，則驗證動作時之胞電流Icell之總和變得非常少。即，於寫入順序之開始階段，胞電流Icell之總和非常大，但於寫入順序之結束階段，胞電流Icell之總和較小。

因此，本實施形態之記憶體於寫入順序之中途，於封鎖模式LCK與非封鎖模式NLK之間切換模式。

例如，由於在寫入順序之開始階段時消耗電流較大，故感測放大器SA以封鎖模式LCLK進行動作。即，感測放大器SA於各寫入迴路之驗證動作時，封鎖連接於已判明資料(閾值位準)之記憶胞MC之位元線BL。藉此，可於寫入順序之最初抑制消耗電流。

另一方面，由於在寫入順序之結束階段時消耗電流較小，故感測放大器SA以非封鎖模式LCLK進行動作。即，感測放大器SA於各寫入迴路之驗證動作時，無關於資料(閾值位準)之判明，而不封鎖連接於記憶胞MC之位元線BL。藉此，可縮短寫入迴路之時間。

如此，於消耗電流較大之寫入順序之開始階段，相較於驗證時間之縮短而更優先削減消耗電流。另一方面，於消耗電流較小之寫入順序之結束階段，相較於消耗電流之削減而更優先縮短驗證時間。藉此，本實施形態可兼顧消耗電流之抑制與寫入順序時間之縮短。

例如，於寫入順序之開始階段，感測放大器SA以封鎖模式LCK進行動作。此時，胞電流Icell係如圖5所示，不流入經封鎖(已完成資料檢測)之位元線BL，而流入未經封鎖(未檢測資料)之位元線BL。因此，記憶體之消耗電流Icc被抑制。另一方面，於寫入順序之結束階段，感測放大器SA以非封鎖模式NLK進行動作。因此，驗證時間被縮短。此時，如參照圖6而說明般，多數記憶胞MC超過驗證位準。因此，即便為非封鎖模式NLK，胞電流Icell仍不會後述般大。如此，本實施形態可兼顧消耗電流之抑制與寫入順序時間之縮短。

自封鎖模式LCK切換至非封鎖模式CLK，例如亦可基於寫入迴路之次數而執行。寫入迴路次數通常由順序控制電路7計數。因此，於某個寫入順序中，寫入迴路之次數達到特定值時，感測放大器SA接收來自順序控制電路7之指令，而自封鎖模式LCK切換至非封鎖模式CLK。而且，感測放大器SA於其以後之寫入迴路中，只要藉由非封鎖模式CLK而執行驗證動作即可。寫入迴路之次數可任意變更。

圖7係顯示第1實施形態之模式切換與記憶體整體之消耗電流Icc之關係之時序圖。消耗電流Icc係包含胞電流Icell之記憶體整體之消耗電流。另，關於字元線WL之電壓、位元線BL之電壓及選通STBa~STBc，如參照圖5所說明。

(寫入順序之開始階段：封鎖模式)

根據本實施形態，於寫入順序之最初，感測放大器SA以封鎖模式LCK進行動作。因此，此時圖3之信號LCK為邏輯低。於該階段，記憶胞MC之多數仍處於E位準或LM位準。因此，驗證位準(字元線LW之電壓)為VA之情形，E位準之記憶胞MC變成接通狀態，LM位準之記憶胞MC為斷開狀態。此時，消耗電流Icc自基準電流值Iref升壓至Icca。另，基準電流值Iref係胞電流Icell以外之消耗電流。

t1以後，感測放大器SA封鎖連接於E位準之記憶胞MC之位元線BL。即，與E位準相對應之行之信號LCK變成邏輯高。與其他LM位準相對應之行之信號LCK仍為邏輯低。因此，於t1~t2中，驗證位準為VB之情形，LM位準之記憶胞MC變成接通狀態，E位準之記憶胞MC為斷開狀態。此時，消耗電流為Iccb。

通常，記憶胞MC之閾值位準由資料之隨機化而大致均等地分配。因此，於下階頁面中，E位準之記憶胞MC之個數與LM位準之記憶胞MC之個數大致相等。即，認為於寫入順序之最初，E位準之記憶胞MC之個數與LM位準之記憶胞MC之個數大致相等。因此，消耗電流Iccb變成與Icca大致相等。同樣地，於上階頁面中，E~C位準之記憶胞MC之個數仍由資料之隨機化而大致均等地分配。

於t2~t3時，驗證位準為VC之情形，E位準及LM位準之記憶胞MC大致全部為斷開狀態。此時，消耗電流變成Iccc。於寫入順序之最初，上階頁面之寫入未進展。因此，消耗電流Iccc遠小於Icca及Iccb，大致變成基準電流值Iref。

因此，記憶體之消耗電流Icc自基準電流值Iref升壓為Icca(Iccb)後，不升壓而返回至基準電流值Iref。但，有多少存在超過B位準之記憶胞MC之情形。於該情形時，Iccc略高於基準電流值Iref。

其後，重複寫入迴路，若寫入順序進展，則資料被逐漸寫入。因此，自E位準遷移至A位準之記憶胞MC之個數增加。因此，消耗電流Icca隨著寫入順序進展而變小。

另一方面，若寫入順序進展，則自LM位準遷移至B位準或C位準之記憶胞MC之個數增加。因此，消耗電流Iccc隨著寫入順序進展而變大。但，由於感測放大器SA以封鎖模式LCK進行動作，故消耗電流Iccc僅增加流入C位準之記憶胞MC之胞電流之量。

另一方面，雖亦根據驗證位準VB而定，但如圖4所示，於上階頁面之寫入中，超過驗證位準VB而寫入之記憶胞MC之數量較少。因此，即便寫入順序進展，消耗電流Iccb仍無太大變化。

(寫入順序之結束階段：非封鎖模式)

若寫入順序進展，則多數記憶胞MC之閾值分佈被寫入為E~C位準。因此，於切換為非封鎖模式NLK時，於t0~t1時，E位準之記憶胞MC變成接通狀態。將此時之記憶體之消耗電流設為Iccan。於t1~t2時，E及A位準之記憶胞MC變成接通狀態。將此時之記憶體之消耗電流設為Iccbn。於t2~t3時，E、A及B位準之記憶胞MC變成接通狀態。將此時之記憶體之消耗電流設為Icccn。

此處，若如上所述藉由資料之隨機化而設定E~C位準之記憶胞MC為大致各分配4分之一者，則如圖7所示，消耗電流按Iccan、Iccbn、Icccn之順序以大致相等之增量△I增加。即，記憶體之消耗電流Icc自基準電流值Iref升壓為Icca後，進一步升壓為Iccb(>Icca)，其後，進一步升壓為Iccc(>Iccb)，其後，返回至基準電流值Iref。

假設，於寫入順序之開始階段，感測放大器SA以非封鎖模式NLK進行動作時，於t1~t0時，不僅是LM位準之記憶胞MC，而且E位準之記憶胞MC亦全部成為接通狀態。因此，如圖7之虛線所示，消耗電流如Iccb0般變得非常大。例如，於t0~t1時，由於E位準之記憶胞MC變成接通狀態，LM位準之記憶胞MC變成斷開狀態，故消耗電流Icc變成Iccb0之2分之一。於t1~t3時，由於E及LM位準之兩者之記憶胞MC變成接通狀態，故消耗電流Icc變成Iccb0。

相對於此，根據本實施形態，於寫入順序之開始階段，由於感測放大器SA以封鎖模式LCK進行動作，故記憶體之消耗電流(Icca、Iccb、Iccc)被抑制為非常低。例如，於t0~t1時，由於E位準之記憶胞MC變成接通狀態，LM位準之記憶胞MC變成斷開狀態，故消耗電流Icc變成Iccb0之2分之一。於t1~t2時，由於LM位準之記憶胞MC變成接通狀態，E位準之記憶胞MC被封鎖，故消耗電流Icc變成Iccb0之2分之一。於t2~t3時，由於E及LM位準之兩者之記憶胞MC被封鎖，故消耗電流Icc變成0。另，此處，設定Iref=0。

假設，於寫入順序之結束階段，感測放大器SA以封鎖模式LCK進行動作時，為了位元線BL之恢復，必須延長驗證動作之期間。

相對於此，根據本實施形態，於寫入順序之結束階段，感測放大器SA被切換成非封鎖模式NLK。非封鎖模式NLK相較於封鎖模式LCK僅較短時間△T。因此，本實施形態可縮短寫入順序之時間。另，由於E~C位準之記憶胞MC大致各分配4分之一，故認為消耗電流Icccn變成Iccb0之約4分之3左右。

如此，本實施形態可兼顧消耗電流之抑制與寫入順序時間之縮短。

(第2實施形態)

圖8係顯示依照第2實施形態之記憶體之源極電壓調整電路22及胞電流檢測電路24之構成之一例之圖。於第2實施形態中，感測放大器SA根據流入位元線BL之電流值(即，胞電流Icell)，切換封鎖模式LCK與非封鎖模式NLK。例如，於寫入順序之開始階段，感測放大器SA以封鎖模式LCK執行驗證動作。其後，於胞電流Icell低於特定值時，感測放大器SA以非封鎖模式NLK執行驗證動作。第2實施形態之其他構成及動作與第1實施形態對應之構成及動作相同即可。胞電流Icell之上述特定值可任意變更。

以下，對用於測定胞電流Icell之源極電壓調整電路22及胞電流檢測電路24進行說明。

源極電壓調整電路22係將源極線CELSRC之電壓維持於特定電壓之電路。源極電壓調整電路22與源極線CELSRC設置為同數，例如，於1區塊各設置1個。源極電壓調整電路22具備恒定電流源SRCCG、NMOS電晶體MN1及運算放大器SRCAMP。

恒定電流源SRCCG具有對源極線CELSRC供給保持電流iSRCPRE之功能。恒定電流源SRCCG連接於電源電壓VDD與源極線CELSRC之間。N型電晶體MN1之汲極連接於源極線CELSRC，源極連接於基準電壓VSS。運算放大器SRCAMP之2個輸入分別連接於源極線CELSRC及參考電壓VREF。運算放大器SRCAMP之輸出連接於N型電晶體MN1之閘極。

胞電流檢測電路24係將胞電流Icell之大小與參考電流iTARGET之大小進行比較之電路。胞電流檢測電路24與源極線CELSRC設置為同數，例如，於1區塊各設置1個。胞電流檢測電路24具有疑似源極線SRC_MON、參考電流源REFCG、N型電晶體MN2、及運算放大器AMP。於疑似源極線SRC_MON上分別獨立連接參考電流源REFCG、N型電晶體MN2及運算放大器AMP，而與該等以外之部分電性分離。

參考電流源REFCG係連接於電源電壓VDD與疑似源極線SRC_MON之間且對疑似源極線SRC_MON供給參考電流iTARGET之電路。N型電晶體MN2之汲極連接於疑似源極線SRC_MON，源極連接於接地電壓GND，於閘極上施加與電晶體MN1之閘極電極相同之電壓。藉此，電晶體MN2控制自疑似源極線SRC_MON流入基準電壓VSS之電流。電晶體MN2之導電形及特性與電晶體MN1之導電形及特性相同。運算放大器AMP之2個輸入分別連接於疑似源極線SRC_MON及參考電壓VREF，且輸出疑似源極線SRC_MON之電壓與參考電壓VREF之比較結果作為輸出信號FLAG。輸出信號FLAG係例如2值之數位信號，且向順序控制電路7輸出。

接著，對胞電流Icell之檢測動作簡單進行說明。

胞源極CELSRC之電壓藉由電晶體MN1及運算放大器SRCAMP而大致保持為一定。因此，胞電流Icell變成與放電電流iSRCDIS大致相等。又，電晶體MN1、MN2之特性相等，且，其等之閘極為共通。因此，放電電流iSRCDIS與放電電流iDIS相等。即，胞電流Icell、放電電流iSRCDIS及放電電流iDIS相等。因此，假設，若胞電流Icell大於參考電流iTARGET，則放電電流iDIS大於參考電流iTARGET，疑似源極線SRC_MON之電壓降低，且低於參考電壓VREF。該結果，運算放大器AMP之輸出信號FLAG之值變成「L」。另一方面，假設，若胞電流Icell小於參考電流iTARGET，則放電電流iDIS小於參考電流iTARGET，疑似源極線SRC_MON之電壓上升，且高於參考電壓VREF。該結果，運算放大器AMP之輸出信號FLAG之值變成「H」。如此，利用輸出信號FLAG之值，可以參考電流iTARGET之大小為基準，而判定胞電流Icell之大小。

圖9係顯示第2實施形態之封鎖模式LCK及非封鎖模式NLK之各者之記憶體動作之時序圖。於圖9中，字元線WL、位元線BL及胞電流Icell之動作亦可與圖5之該等動作相同。

於第2實施形態中，為了測定胞電流Icell，電流測定信號Vimeas於選通信號STBa、STBb之前作為脈衝信號被輸入。順序控制電路7根據電流測定信號Vimeas之輸入而驅動圖8所示之源極電壓調整電路22 及胞電流檢測電路24。藉此，順序控制電路7獲得與各位元線BL相對應之胞電流Icell。

因此，於第2實施形態中，於寫入順序之開始階段，於胞電流Icell大於作為特定值之參考電流iTARGET之情形時，感測放大器SA以封鎖模式LCK進行動作。寫入順序進展，於胞電流Icell低於參考電流iTARGET時，感測放大器SA自封鎖模式LCK切換至非封鎖模式NLK。亦可如此根據胞電流Icell而切換封鎖模式LCK與非封鎖模式NLK。第2實施形態亦可獲得與第1實施形態相同之效果。

(變化例)

感測放大器SA亦可根據資料寫入未結束之記憶胞之個數或寫入已結束之記憶胞之個數，而自封鎖模式LCK切換至非封鎖模式NLK。資料寫入未結束之記憶胞之個數可由位元掃描予以檢測。位元掃描係於閂鎖於頁面緩衝器PB之寫入資料中檢測通過驗證之位元數或者未通過驗證之位元數之動作。於頁面緩衝器PB中，對於通過驗證之位元，變更為E位準。因此，順序控制電路7藉由計數頁面緩衝器PB之E位準之位元或者計數E位準以外之位元，可檢測通過驗證之位元數或者未通過驗證之位元數。此時，亦可個別計數E~C位準之位元。於通過驗證之位元數達到特定值時(於未通過驗證之位元數低於特定值時)，順序控制電路7只要將感測放大器SA自封鎖模式LCK切換至非封鎖模式NLK即可。其亦可組合第1及第2實施形態及上述變化例。即，亦可於寫入迴路之次數達到特定值時、胞電流Icell低於特定值時、或者、已完成寫入之上述記憶胞之個數達到特定值時，感測放大器SA自封鎖模式LCK切換至非封鎖模式NLK。

關於記憶胞陣列111之構成，例如記載於標題為「三維積層非揮發性半導體記憶體」之2009年3月19日申請的美國專利申請案12/407,403號。又，記載於標題為「三維積層非揮發性半導體記憶體」之 2009年3月18日申請的美國專利申請案12/406,524號、標題為「非揮發性半導體記憶裝置及其製造方法」之2010年3月25日申請的美國專利申請案12/679,991號、標題為「半導體記憶體及其製造方法」之2009年3月23日申請的美國專利申請案12/532,030號。該等專利申請案其全體藉由參照而被引用於本申請案說明書中。

雖已說明本發明之若干實施形態，但該等實施形態係作為舉例而提示者，並非意圖限定發明之範圍。該等實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變形係與包含在發明範圍或主旨內同樣地，包含在申請專利範圍所揭示之發明及其均等之範圍內者。