JP4728726B2 - 半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に関する。

ＥＥＰＲＯＭフラッシュメモリには、大きく分けてＮＡＮＤ型とＮＯＲ型がある。ＮＡＮＤ型フラッシュメモリは、隣接セルでソース、ドレイン拡散層を共有して複数セルを直列接続したＮＡＮＤストリング（ＮＡＮＤセルユニット）を用いるため、ＮＯＲ型に比べてセル密度が高い。またＮＡＮＤ型フラッシュメモリは、ＦＮトンネル電流による複数セルの一括書き込みが可能で消費電流が少ない。これらの特徴から、ＮＡＮＤ型フラッシュメモリは主として、大規模容量のファイルメモリに応用されている。

一方ＮＯＲ型フラッシュメモリは、ホットエレクトロン注入を利用した書き込みを行うため、消費電流は大きいが高速アクセスが可能なことから主としてモバイル機器へ応用されてきた。

しかし最近は、モバイル機器でも大きなデータ量の画像データ等を扱うようになり、高速でしかもファイルメモリ並みの容量を持つフラッシュメモリが必要とされるようになってきた。そこで、ＮＡＮＤ型フラッシュメモリをＤＲＡＭ等のバッファメモリを持つ高速システムに対応させるために、例えばデータをページバッファに読み出し、これをシリアルに転送出力することでデータ転送レートを上げる手法が用いられている。

しかしそれでも、ＮＡＮＤ型フラッシュメモリの高速化には限界がある。ＮＡＮＤ型フラッシュメモリのセル電流は、ＮＯＲ型のそれの数十分の一であり、参照レベルを用いた高速のセンスができないからである。ＮＡＮＤ型フラッシュメモリのセンスアンプは、セルのオン／オフによってセンスアンプ内ラッチの電荷が放電されるか否かを利用して、セルデータを読み出しており、読み出しにマイクロ秒単位の時間が必要である。

ＮＡＮＤ型フラッシュメモリのセル電流を増加させるには、セル寸法（チャネル幅）を大きくすればよいが、これは、ＮＡＮＤ型フラッシュメモリの小さい単位セル面積という特徴を減殺する。

フラッシュメモリにおいて、より大きなデータ量記憶を可能とするため多値記憶を利用することは、既に提案されている。また、多値記憶を利用したときのデータ読み出し回数を減らして、読み出し時間を短縮する手法も提案されている（例えば、特許文献１参照）。

また、ビット線対に接続されて同時に選択される二つのメモリセルをペアセルとして、それらに互いに異なるしきい値電圧の組み合わせにより定義される多値データを記憶する方式も提案されている（例えば、特許文献２参照）。
特開２００１−９３２８８号公報 特開２００３−１１１９６０号公報

この発明は、安定したデータ記憶と高速読み出しを可能とした半導体記憶装置を提供することを目的とする。

この発明の第１の態様による半導体記憶装置は、
それぞれ電気的書き換え可能な複数の不揮発性メモリセルが配列された、第１及び第２のセルアレイと、
前記第１及び第２のセルアレイのデータを読み出すためのセンスアンプ回路とを有し、
前記第１及び第２のセルアレイにはそれぞれ、４つのデータレベルＬ０，Ｌ１，Ｌ２及びＬ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つが書き込まれる複数の情報セルと、前記データレベルを検出するための参照レベルＬｒ（但しＬ０＜Ｌｒ＜Ｌ１）が書き込まれる少なくとも一つの参照セルが設定され、
前記センスアンプ回路は、前記第１及び第２のセルアレイから同時に選択される情報セルと参照セルのセル電流差を検出してデータを読み出すように構成されている。

この発明の第２の態様による半導体記憶装置は、
それぞれ互いに交差するワード線とビット線及び、それらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、４つのデータレベルＬ０，Ｌ１，Ｌ２及びＬ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つが書き込まれる複数の情報セルと、前記データレベルを検知するための参照レベルＬｒ（但しＬ０＜Ｌｒ＜Ｌ１）が書き込まれる少なくとも一つの参照セルとが設定される、第１及び第２のセルアレイと、
前記第１及び第２のセルアレイのワード線を選択駆動するワード線駆動回路と、
前記第１及び第２のセルアレイから同時に選択される情報セルと参照セルが接続されるビット線対に接続されて、情報セルと参照セルのセル電流差を検出してデータを読み出すセンスアンプ回路とを有し、
前記ワード線駆動回路は、データ読み出し時同時に選択されてそれぞれに定められたワード線電圧が与えられる複数のワード線の駆動に関して少なくとも次の二つの駆動モード、第１のワード線に対して駆動開始からデータセンスに必要な第１の電圧を与える第１の駆動モードと、第２のワード線に対してデータセンスに必要な第２の電圧を越える第３の電圧を与えた後第２の電圧に戻す第２の駆動モードとを有する。

この発明の第３の態様による半導体記憶装置は、
それぞれ互いに交差するワード線とビット線及び、それらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、４つのデータレベルＬ０，Ｌ１，Ｌ２及びＬ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つが書き込まれる複数の情報セルと、前記データレベルを検知するための参照レベルＬｒ（但しＬ０＜Ｌｒ＜Ｌ１）が書き込まれる少なくとも一つの参照セルが設定される、第１及び第２のセルアレイと、
前記第１及び第２のセルアレイのワード線を選択駆動するワード線駆動回路と、
前記第１及び第２のセルアレイから同時に選択される情報セルと参照セルが接続されるビット線対に接続されるセンスアンプ回路とを有し、
前記センスアンプ回路は、
前記ビット線対に接続される情報セルと参照セルのセル電流差を検知してデータを読み出すための差動増幅器と、
前記差動増幅器の電流源とは別に設けられて、前記差動増幅器の活性化前に一定時間、前記ビット線対にプリチャージを行うためのビット線プリチャージ回路とを有する。

この発明の第４の態様による半導体記憶装置のデータ読み出し方法は、それぞれ異なるワード線により選択駆動される複数のメモリセルが直列接続されたＮＡＮＤストリングを構成するメモリセルアレイを有し、各メモリセルが多値データ記憶を行う半導体記憶装置のデータ読み出し方法であって、
選択されたＮＡＮＤストリング内の選択されたメモリセルの異なるデータレベルを検知するための連続する第１及び第２の読み出しステップを有し、
前記第１の読み出しステップは、選択ワード線に第１の読み出し電圧を、非選択ワード線にセルデータによらずセルをオンさせる第１のパス電圧を与えた状態で実行され、
前記第２の読み出しステップは、前記選択ワード線に第１の読み出し電圧より高い第２の読み出し電圧を、前記非選択ワード線に第１のパス電圧から降下させたセルデータによらずセルをオンさせる第２のパス電圧を与えた状態で実行されかつ、
前記第１の読み出しステップから第２の読み出しステップへの切り換え時、前記第１の読み出し電圧は第２の読み出し電圧を超える第３の読み出し電圧に昇圧した後、第２の読み出し電圧に戻される。

この発明によると、安定したデータ記憶と高速読み出しを可能とした半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

実施の形態の半導体記憶装置では、メモリセルアレイの主要部は、複数の物理量レベル（データレベル）の一つが書かれる“情報セル”として、残部がデータレベルを検知するための固定の物理量レベル（参照レベル）が書かれる“参照セル”として設定される。言い換えれば、複数の情報セルに対して、これとペアを構成するための共通の参照セルが一つ用意される。

より具体的に、４値記憶方式の場合、情報セルのデータレベルは、Ｌ０，Ｌ１，Ｌ２，Ｌ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つに設定される。Ｌ０は最下位レベルの消去状態であり、Ｌ１，Ｌ２，Ｌ３は、消去状態Ｌ０のセルに対して一定の書き込みを行った書き込み状態である。参照セルの参照レベルＬｒは、書き込み状態の最下位レベルＬ１よりは低い書き込み状態、好ましくは、Ｌ０＜Ｌｒ＜Ｌ１に設定される。

以下の実施の形態においては、メモリセルが取りうる物理量レベル（データレベル）として、しきい値電圧レベルを用いる。

［メモリチップ構成］
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示している。メモリセルアレイ１は、センスアンプ回路３を共有する二つのセルアレイ１ｔ，１ｃに分割されている。セルアレイ１ｔ，１ｃ内の同時に選択される、対応するビット線ＢＬ，/ＢＬがペアを構成するオープンビット線方式が用いられる。

セルアレイ１ｔ，１ｃ内に配列されるメモリセルの主要部はデータ記憶を行う“情報セル”として用いられ、残りはデータ読み出しのための参照レベルを記憶する“参照セル”として用いられる。データは、セルアレイ１ｔと１ｃとで逆論理になるため、以下では、セルアレイ１ｔ側の情報セルを“Ｔ−ｃｅｌｌ”、セルアレイ１ｃ側の情報セルを“Ｃ−ｃｅｌｌ”と記述する。参照セル“Ｒ−ｃｅｌｌ”はセルアレイ１ｔ，１ｃにそれぞれ少なくとも一つずつ配置される。

データ読み出し時、一方のセルアレイ１ｔ内でワード線ＴＷＬとビット線ＢＬにより情報セルＴ−ｃｅｌｌが選択されるとき、他方のセルアレイ１ｃ内で選択ワード線ＴＷＬと同時に選択される参照ワード線ＲＷＬ及び、ビット線ＢＬとペアを構成するビット線／ＢＬにより参照セルＲ−ｃｅｌｌが選択されて、これらがペアを構成する。

同様に、セルアレイ１ｃ内でワード線ＣＷＬとビット線／ＢＬにより情報セルＣ−ｃｅｌｌが選択されるとき、セルアレイ１ｔ内でワード線ＣＷＬと同時に選択される参照ワード線ＲＷＬ及び、セルアレイ１ｃのビット線／ＢＬとペアを構成するビット線ＢＬにより参照セルＲ−ｃｅｌｌが選択されて、これらがペアを構成する。

情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌと参照セルＲ−ｃｅｌｌの間に構造上の相違はない。セルアレイ１ｔ内の複数の情報セルＴ−ｃｅｌｌに対応して、セルアレイ１ｃ内で一つの参照セルＲ−ｃｅｌｌが固定的に選択され、セルアレイ１ｃ内の複数の情報セルＣ−ｃｅｌｌに対応して、セルアレイ１ｔ内で一つの参照セルＲ−ｃｅｌｌが固定的に選択される。

この実施の形態においてはオープンビット線方式を採用している。その理由は、後に説明するように、データ書き込み及び読み出し時に同時に選択されるワード線（ＴＷＬまたはＣＷＬ）と参照ワード線ＲＷＬに対して異なる電圧を与える必要があるためである。

セルアレイ１ｔ，１ｃのビット線対ＢＬ，／ＢＬは、それぞれカラムゲート２ｔ，２ｃにより選択されてセンスアンプ回路３に接続される。センスアンプ回路３の領域に配置されたデータ線ＤＱと外部入出力端子の間のデータ授受は、データバッファ１１を介して行われる。

カラムゲート２ｔ，２ｃはそれぞれカラムデコーダ５ｔ，５ｃにより制御される。セルアレイ１ｔ，１ｃのワード線はそれぞれワード線選択駆動回路（即ちロウデコーダ）４ｔ，４ｃにより選択駆動される。

アドレス信号Ａｄｄは、アドレスバッファ６を介し、アドレスレジスタ７を介して、ロウデコーダ４ｔ，４ｃ及びカラムデコーダ２ｔ，２ｃに供給される。

チップ外部から供給される、動作モードを決定するコマンドＣＭＤは、コマンドデコーダ８でデコードされて、コントローラ９に供給される。コントローラ９は、データ読み出し、書き込み及び消去のシーケンス制御を行う。

セルアレイ１ｔ，１ｃやロウデコーダ４ｔ，４ｃには、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ，ベリファイ電圧Ｖｒ，パス電圧Ｖｐａｓｓ，Ｖｒｅａｄ等）が必要である。これらの高電圧Ｖｐｐを発生するために高電圧発生回路１０が設けられている。この高電圧発生回路１０も、コントローラ９により制御される。

図２及び図３は、各セルアレイ１ｔ，１ｃの内部構成をより具体的に示している。図２に示すように、セルアレイ１ｔ，１ｃは、それぞれ複数のＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵをマトリクス配列して構成される。各ＮＡＮＤストリングＮＵは、図３に示すように、複数個（図の例では１６個）直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ１５を有する。各メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態により不揮発にデータ記憶を行う。

ＮＡＮＤストリングＮＵの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続される。

メモリセルＭＣ０〜ＭＣ１５の制御ゲートはそれぞれ異なるワード線ＷＬ０〜ＷＬ１５に接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬ０〜ＷＬ１５を共有する複数のＮＡＮＤストリングの集合が、データ消去の基本単位となる“ブロック”を構成し、通常ビット線方向に複数のブロックＢＬＫｉが配置される。

図２に示したように、各セルアレイ１ｔ，１ｃ内でビット線方向に並ぶ複数のブロックのうち、一つずつが参照セル（Ｒ−ｃｅｌｌ）用ブロックとして、残りが情報セル（Ｔ−ｃｅｌｌ又はＣ−ｃｅｌｌ）用ブロックとして設定される。どのＮＡＮＤブロックを参照セル用ブロックとして用いるかは任意であるが、一旦参照セル用ブロックとして設定されると、以後それが固定的に参照セル用ブロックとして用いられる。

ロウデコーダ４ｔ，４ｃは、セルアレイ１ｔの複数の情報セル用ブロックの一つを選択するときに、セルアレイ１ｃの参照セルブロックを同時に選択し、同様にセルアレイ１ｃの複数の情報セル用ブロックの一つを選択するときに、セルアレイ１ｔの参照セルブロックを同時に選択する。

例えばブロックアドレスは、その最上位ビットの“０”がセルアレイ１ｔ側に、“１”がセルアレイ１ｃ側に割り付けられるものとする。そして、最上位ビット＝“０”のとき、セルアレイ１ｃ側の参照セル用ブロックが選択され、最上位ビット＝“１”のとき、セルアレイ１ｔ側の参照セル用ブロックが選択されるように、ロウデコーダ４ｔ，４ｃが構成される。

ブロック内アドレス、即ち各ブロック内の複数本のワード線を選択するアドレア部分は、情報セル用ブロックと参照セル用ブロックとで同じにすればよい。これにより、情報セル用ブロックと参照セル用ブロックから対応する１本のワード線ＴＷＬ（又はＣＷＬ）とＲＷＬとを選択することができる。

図１では、ページバッファを構成する一つのセンスアンプ回路３とこれを共有する二つのセルアレイ１ｔ，１ｃのみを示している。実際には、１ページ分の読み出し／書き込みを行うためのセンスアンプ回路３とこれを共有する二つのセルアレイ１ｔ，１ｃの単位を“ページバンク”として、図４に示すように、データ線ＤＱ，／ＤＱを共有して複数のページバンク（図の例では、ＢＮＫ０−ＢＮＫ３の４ページバンク）が配置される。これにより、ページバンク間でインタリーブを行うことができ、ページアクセスを連続的に行うことが可能になる。

図５は、センスアンプ回路３の中の一つのセンスユニット３０と、ビット線対の選択回路３１ｔ，３１ｃを示している。センスユニット３０は、後に説明するように、データセンスとデータ保持を行うセンス・ラッチ系と、書き込みや消去のベリファイ判定を行うベリファイ・結果判定系とを含む。

ビット線選択回路３１ｔ，３１ｃはそれぞれ、選択信号ｂｐ０−ｂｐ７により、セルアレイ１ｔ，１ｃの８本ずつのビット線ＢＬ０−７，／ＢＬ０−７から一本ずつを選択して、センスユニット３０に接続する。即ち、この選択回路３１ｔ，３１ｃにより、８組のビット線ペアの一つが選択される。選択信号ｂｐ０−ｂｐ７は、ページアドレス信号の一部をなす。

センスユニット３０には、各種制御信号が入力される。またＩＮＱｉ，ＦＩＮｉは、書き込み及び消去時のベリファイ結果判定のための入力信号，出力信号である。センス・ラッチ系は、グローバルデータ線であるＤＱ，／ＤＱ線に選択的に接続出来るようになっている。このデータ線ペアＤＱ，／ＤＱは、図４に示すように全ページバンクに共通であり、選択されたページバンクとの間でデータ転送を行う。

ベリファイ結果を判定する入出力信号ＩＮＱｉ，ＦＩＮｉは、後に説明するように、あるセンスユニットの出力信号ＦＩＮｉが次のセンスユニットの入力信号ＩＮＱｉ＋１となるように、ページバンクごとにベリファイ判定回路が構成される。ベリファイ書き込み或いは消去の際、ページバンク全体の書き込み或いは消去が終了していれば最終出力信号ＦＩＮ（＝“Ｈ”）がパスフラグとして出力されることになる。

各データ線対ＤＱ，／ＤＱは、出力バッファ１１において適当に選択されてメモリチップ外部端子Ｉ／Ｏに出力データが転送される。ここでビット幅などの変換ができる。

ページバンク内のページごとに、消去のベリファイ、書き込み及び読出しが、そのページに属する全メモリセルに対して一括して行われる。このページ指定を行うためのアドレス構造を、模式的に図６に示す。

アドレスは、どの情報セルをセンスユニットに接続するかを決めるデータパス接続部分と、選択されたワード線ペアのレベルをどう設定するかを決めるワード線レベル部分とからなる。データパス接続部分は、メインページアドレスであり、ページバンク内のセンスユニット数分のビット線ペアＢＬ，／ＢＬと、一つのワード線ペアＴＷＬ（又はＣＷＬ）とＲＷＬを選択する部分である。これにより同時に選択される情報セルの集合が書き込み或いは読み出しの単位である１ページを構成する。

ワード線レベル部分は、多値記憶を行う場合のメインページアドレス内に設定されるサブページアドレスである。サブページアドレス部は、ワード線対ＴＷＬ（又はＣＷＬ）とＲＷＬのレベルの組合せを指定することによって、多値データのビット情報を指定する。具体的にこの実施の形態では４値データ記憶を行うので、サブページアドレス部は、上位ページ（上位ビット）ＨＢと下位ページ（下位ビット）ＬＢの２ビット情報を指定する。

ページデータは一斉にアクセスされるのでページを構成するデータは多ビットデータとして転送するか高速なランダムアクセスで転送するかは、システムの応用による。このデータ転送中に別のページバンクをアクセスすることにより、バンクインタリーブが可能となり、切れ目の無いデータ転送もできる。

４値データ書き込みの際には、４値データのレベル設定の履歴が必要であるので、メインページアドレス内でのサブページアドレスの選択順には制約がある。即ち、上位ビットから順に書き込みを行う。この順序さえ守られるならば、上位ビットと下位ビットが連続してプログラムされる必要はなく、その間に読出しなどの割り込みが入っても良い。

データ読出しについては、４値データのビット割り付け法により、サブページ指定順に制約がつく場合と、サブページを任意に（即ち他のサブページとは独立に）読み出しできる場合とがある。好ましくは、互いに独立にサブページ読み出しができるデータビット割り付けが行われる。

［４値データ記憶の原理説明］
図７及び図８は、この実施の形態による４値データ記憶方式のデータレベルのしきい値電圧分布とデータビット割り付けを示している。

情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌは、４つのデータレベル（即ちしきい値電圧レベル）Ｌ０，Ｌ１，Ｌ２及びＬ３（Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）のうちのいずれかに設定される。Ｌ０は、消去ベリファイ電圧Ｐ０（＝０Ｖ）により規定される負の消去しきい値レベルであり、Ｌ１，Ｌ２及びＬ３はそれぞれ、書き込みベリファイ時にワード線に与えられるベリファイ電圧Ｐ１（＝Ｐ０＋Δ），Ｐ２（＝Ｐ０＋２Δ）及びＰ３（＝Ｐ０＋３．５Δ）によりそれぞれ規定される正の書き込みしきい値レベルである。

上述のようなベリファイ電圧Ｐ１，Ｐ２，Ｐ３によって、書き込みデータレベルＬ１，Ｌ２，Ｌ３の間は、Ｌ１＝Ｌ２−Ｌ１＜Ｌ３−Ｌ２を満たすように設定されている。言い換えれば、最上位データレベルＬ３とその次のレベルＬ２の間が、他のレベル間より大きく設定されている。

参照セルＲ−ｃｅｌｌも、消去状態ではデータレベルＬ０と同じ負のしきい値状態に設定される。そして参照レベルＬｒは、書き込みベリファイ電圧Ｐｒ（＜Ｐ１）により、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの２番目のしきい値レベルＬ１より低い正のしきい値範囲に設定される。

参照レベルＬｒは、原理的には消去レベルＬ０以外のどの様な電圧レベルをも用い得る。しかし、参照セルのワード線レベル設定や参照セルの書き込み時間を考慮すると、参照レベルＬｒは低い方がよい。セルアレイが大容量になり、ワード線の時定数が大きくなると、ワード線全体を高い電圧に設定するのに時間がかかるからである。参照レベルＬｒをデータレベルの低い方のレベル近くに設定することによって、参照ワード線電圧の制御性がよくなり、参照セルの書き込み時間を短くすることができる。

以上を考慮して、図７，８に示すように、参照レベルＬｒは、Ｌ０＜Ｌｒ＜Ｌ１を満たすように、より具体的には例えばレベルＬ１の１／２程度に設定される。

４値データを上位ビットＨＢと下位ビットＬＢにより（ＨＢ，ＬＢ）で表すものとして、図７に示すように、情報セルＴ−ｃｅｌｌのレベルＬ０，Ｌ１，Ｌ２及びＬ３にそれぞれ、（１，０），（１，１），（０，１）及び（０，０）が割り付けられる。Ｃ−ｃｅｌｌアレイでは、図８に示すように、上位ビットＨＢはＴ−ｃｅｌｌアレイとは逆論理になる。この４値データは、所定の読み出しバイアス条件での情報セルＴ−ｃｅｌｌまたはＣ−ｃｅｌｌと、参照セルＲ−ｃｅｌｌのセル電流差をセンスアンプにより検出することにより判定される。

前述のように、レベルＬ１，Ｌ２，Ｌ３及びＬｒは、ベリファイ電圧Ｐ１，Ｐ２，Ｐ３及びＰｒにより決まるが、具体的にはそれらのしきい値分布は、破線で示した下限値が規定されることになる。これは後に詳細を説明するように、書き込みベリファイにおいては、選択された情報セルにベリファイ電圧を与えたときのセル電流を参照セル電流と比較して、それが参照セル電流より小さくなったことをもって“書き込み”と判定するためである。

一方、消去レベルＬ０については、破線で示すようにしきい値分布の上限値が規定される。消去ベリファイでは、一括消去されたＮＡＮＤセルユニット内の全ワード線をＰ０＝０Ｖとして、そのセルユニットを流れる電流を参照電流と比較して、これが参照電流より大きくなったことをもって“消去”と判定するためである。

図７及び図８には、読み出し時に選択ワード線ＴＷＬ，ＣＷＬ及び参照ワード線ＲＷＬに与える電圧（読み出し電圧）Ｒ１，Ｒ２，Ｒ３及びＲｒを示している。これらの読み出し電圧を用いた読み出し動作は後述する。参照セルに与える読み出し電圧Ｒｒは、読み出しステップに応じて最適値に設定される。

図９は、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌに着目して、４値データの読み出しに用いられる３つの読み出しステップＴ１，Ｔ２，Ｔ３のレベル関係を示している。図９の上段は、これらの読み出しステップを通して、選択ワード線ＴＷＬと参照ワード線ＲＷＬに与えられる読み出し電圧（ワード線レベル）を一定と仮定して、Ｔ−ｃｅｌｌとＲ−ｃｅｌｌのレベルに相対的バイアスを与えることによって、４値データが判別できることを示している。

これに対して図９の下段は、より実際的に、Ｖｓｓを基準として、各読み出しステップでワード線レベルを切り換えることによって、４値データが判別できることを示している。

なお図９は、レベルＬ０，Ｌ１，Ｌ２，Ｌ３及びＬｒを、実際のしきい値分布幅を無視して示しており、読み出しステップＴ１，Ｔ２及びＴ３ではそれぞれデータレベルＬ１，Ｌ２及びＬ３に等しい読み出し電圧Ｒ１，Ｒ２及びＲ３を与えている。実際のデータレベルＬ１，Ｌ２，Ｌ３に対する読み出し電圧Ｒ１，Ｒ２，Ｒ３は、図７及び図８に示したように、それぞれベリファイ電圧Ｐ１，Ｐ２，Ｐ３と等しく（即ちデータレベルのしきい値分布の上限値かそれよりわずかに高い値に）設定される。一方参照セルに与える読み出し電圧Ｒｒは、参照セルのレベルＬｒ（即ちベリファイレベルＰｒ）より、０．２Δ〜０．５Δだけ高い値に設定される。

読み出しステップＴ１では、情報セルＴ−ｃｅｌｌのワード線に、データレベルＬ１に実質等しい読み出し電圧Ｒ１が与えられ、参照セルＲ−ｃｅｌｌのワード線には参照レベルＬｒより高い参照読み出し電圧Ｒｒ＝Ｒｒ１が与えられる。このとき、情報セルＴ−ｃｅｌｌがレベルＬ１，Ｌ２又はＬ３にあればそのセル電流は参照セルＲ−ｃｅｌｌのそれより小さく、従って“０”としてセンスされる。言い換えれば、情報セルＴ−ｃｅｌｌがレベルＬ０にあるか、或いはレベルＬ１−Ｌ３にあるかが識別される。

読み出しステップＴ２では、情報セルＴ−ｃｅｌｌのワード線に、データレベルＬ２に実質等しい読み出し電圧Ｒ２が与えられ、参照セルＲ−ｃｅｌには読み出しステップＴ１と同じ参照読み出し電圧Ｒｒが与えられる。このとき、情報セルＴ−ｃｅｌｌがレベルＬ２又はＬ３にあればそのセル電流は参照セルＲ−ｃｅｌｌのそれより小さく、“０”としてセンスされ、それ以下のレベルＬ０又はＬ１にあればそのセル電流はＲ−ｃｅｌｌのそれより大きく、“１”としてセンスされる。従ってこの読み出しステップＴ２では、情報セルＴ−ｃｅｌｌがレベル（Ｌ０，Ｌ１）にあるか、或いはレベル（Ｌ２，Ｌ３）にあるか識別される。

読み出しステップＴ３では、情報セルＴ−ｃｅｌｌに、データレベルＬ３に実質等しい読み出し電圧Ｒ３が与えられ、参照セルＲ−ｃｅｌｌには参照読み出し電圧Ｒｒ＝Ｒｒ３（＜Ｒｒ１）が与えられる。これにより、情報セルＴ−ｃｅｌｌがレベルＬ３であればそのセル電流は参照セルＲ−ｃｅｌｌのそれより小さく、“０”としてセンスされ、それ以外は“１”としてセンスされる。従ってこの読み出しステップＴ３で、情報セルＴ−ｃｅｌｌがレベルＬ０−Ｌ２にあるか、或いはレベルＬ３にあるかが識別される。

なお接地レベルＶｓｓとレベルＬ１の間、及びレベルＬ１とＬ２の間は、Δであるが、レベルＬ２とＬ３の間はそれより大きく、１．５Δとしている。これは次のような理由に基づく。この実施の形態では後に説明するように、ワード線遅延の影響を低減した読み出しを行うために、あるワード線に与える電圧を一旦必要とされるレベル以上に立ち上げた後に引き下げるという手法を用いる。これにより実質的にワード線の立ち上げ時間を短くしようというものである。

この様なワード線駆動法を適用したときに、読み出し電圧Ｒ３を用いたステップＴ３において、データの最上位レベルＬ３と次のレベルＬ２とを確実に前者を“０”データ、後者を“１”データとして判別するためには、そのレベル間を、他のデータレベル間に比べ少し大きく設定することが好ましい。

またこの実施の形態では、好ましくは、参照セルＲ−ｃｅｌｌの読み出し電圧Ｒｒを読み出しステップに応じて変化させる。これはやはりワード線遅延の時定数を考慮して、各読み出しステップで最適な参照レベルを設定するためである。その具体的な説明は後述する。

図１０は、以上の３読み出しステップＴ１，Ｔ２，Ｔ３での読み出しデータにより、図７及び図８で定義された４値データ（１，１），（１，０），（０，１），（０，０）が識別できることを示している。上位ビットデータＨＢと下位ビットデータＬＢを独立に読み出すには、次のように“１”データ数を利用することができる。

読み出しステップＴ２で得られる読み出しデータはそのまま、上位ビットデータＨＢになる。一方、下位ビットデータＬＢは、読み出しステップＴ１とＴ３を通しての“１”データ数の偶奇と一致している。即ち、“１”データ数が一つの場合、ＬＢ＝“１”であり、“１”データ数が０又は２の場合、ＬＢを“０”である。

以上により、読み出しステップＴ２のみで上位ビットＨＢを決定することができる。また読み出しステップＴ１とＴ３を通して得られる“１”データ数の偶奇性を判定することによって、上位ビットＨＢとは独立に下位ビットＬＢを決定することができる。

情報セルＣ−ｃｅｌｌについては、図１０の各読み出しステップのデータが反転するが、図７及び図８に示したように、セルレベルと情報ビットＨＢの割り付けがＴ−ｃｅｌｌとは逆になり、“１”データ数の偶奇は不変であるので、読み出しデータとビット情報の関係は、上述したＴ−ｃｅｌｌの場合と変わらない。

図１１は、この実施の形態での消去及び書き込み手順を、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌに着目して示している。他方の情報セルＣ−ｃｅｌｌも同様である。

“ｖｐ０”は、ベリファイ消去ステップである。このステップでは情報セルのブロック、参照セルのブロックともに全セルが、最下位の消去しきい値レベルＬ０に設定される。消去ベリファイ時のワード線レベルは、ＴＷＬ＝ＣＷＬ＝Ｖｓｓ（＝０Ｖ）である。

この消去しきい値電圧分布に対して、書き込みデータ“０”又は“１”を与えて、これをセルレベルに翻訳して、参照セルＲ−ｃｅｌｌ及び情報セルＴ−ｃｅｌｌ（又はＣ−ｃｅｌｌ）に順次書き込みを行うのが、ベリファイ書き込みステップ“ｖｐｒ”及び“ｖｐ１−ｖｐ３”である。

参照セルのベリファイ書き込みステップｖｐｒでは、参照セルＲ−ｃｅｌｌのしきい値電圧を、レベルＬｒに上昇させる。Ｔ−ｃｅｌｌアレイ１ｔ及びＣ−ｃｅｌｌアレイ１ｃにおいてそれぞれ一つずつの選択される参照セルブロックについて、それらのワード線（参照ワード線ＲＷＬ）を順次選択して、全参照セルＲ−ｃｅｌｌをしきい値レベルＬｒに書き込む操作が必要となる。

次のベリファイ書き込みステップｖｐ１では、上位ビットＨＢデータ“１”，“０”に従って、情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌの一部のセルのしきい値電圧を消去レベルＬ０から書き込みレベルＬ２に上昇させる。

次の書き込みステップｖｐ２では、レベルＬ２が書かれた情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌの一部のしきい値電圧を、上位ビットデータＨＢと下位ビットデータＬＢに従って、最上位レベルＬ３に上昇させる。更に次の書き込みステップｖｐ３では、上位ビットＨＢデータと下位ビットデータＬＢに従って、消去レベルＬ０の情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌの一部のしきい値電圧をレベルＬ１に上昇させる。

なお、書き込みステップｖｐｒ，ｖｐ１，ｖｐ２，ｖｐ３の間に読み出しモードを挿入することもできる。但し、中断された書き込みを再開するために、例えばセルアレイからの既書き込みデータの読み出しや外部からの書き込みデータロードを必要とする場合がある。

情報セルＣ−ｃｅｌｌについては、上位ビットＨＢ情報がＴ−ｃｅｌｌと反転するが書き込みステップはＴ−ｃｅｌｌの場合と変わりない。

また各書き込みステップで書き込み状態を確認するベリファイは、書き込むべきレベルに応じて異なるベリファイ電圧Ｐｒ，Ｐ１，Ｐ２，Ｐ３を選択ワード線に与えて、セル電流が参照電流との関係で一定範囲に入れば書き込み完了とする。従って書き込まれるしきい値レベルは、図７及び図８に示したように、それぞれのベリファイ電圧Ｐｒ，Ｐ１−Ｐ３より低い値に分布する。

［読み出し時のワード線駆動法］
この実施の形態では、読み出し時のワード線駆動に関して、ワード線遅延を考慮して高速読み出しを可能とするための独特の手法を採用する。

セルアレイの容量が大きくなる程、ワード線遅延は大きくなる。従ってワード線を駆動したとき、ワード線のドライバ側端部とドライバから離れた末端とでは、電圧レベル変化が大きく異なる。セルアレイが大容量化されたときに従来と同様にワード線を駆動して、その末端が必要なワード線レベルになるまでデータセンスを待機しなければならないとすると、高速読み出しができなくなる。

この実施の形態では、ワード線遅延対策の一つとして、参照セルのデータレベル（参照レベルＬｒ）を、情報セルの最下位書き込みレベルＬ１よりも低く設定している。これにより、データ読み出し時に必須である参照セル読み出しに要する時間即ち、参照ワード線に与える参照読み出し電圧Ｒｒの立ち上げ時間を短くすることができる。また参照レベルＬｒの書き込み時間をも短くすることができる。

この実施の形態ではまた、ワード線選択駆動回路は、データ読み出し時同時に選択されて異なるワード線電圧が与えられる複数のワード線の駆動に関して少なくとも次の二つの駆動モード、第１のワード線に対して駆動開始からデータセンスに必要な第１の電圧を与える第１の駆動モードと、第２のワード線に対してデータセンスに必要な第２の電圧を越える第３の電圧を与えた後第２の電圧に戻す第２の駆動モードとを有するものとする。

特に連続して実行される下位ビット読み出しの２ステップＴ１，Ｔ３について、短時間でそれぞれのワード線が適切なレベルに設定されるようにする。具体的には、読み出しステップの順番として、選択ワード線に与えられる読み出し電圧が順次高くなるように、即ちステップＴ１が先で、ステップＴ３が後になるようにする。これにより、ワード線末端での待ち時間が少なくなる。

更に、高いワード線電圧を得るためには、ワード線末端での電圧上昇を加速すべく、一旦必要レベル以上にワード線電圧をオーバーシュートさせた後、それを必要レベルに戻す、という手法を用いる。ワード線電圧を引き下げる場合には、ワード線電圧を必要レベル以下にまでアンダーシュートさせた後、これを必要レベルに戻すようにすればよい。

以下、ロウデコーダ４ｔ，４ｃによるワード線駆動電圧波形を具体的に説明する。

図１２は、下位ビット読み出しの２ステップＴ１，Ｔ３について必要なワード線電圧を得る場合の電圧波形を示している。読み出し時、あるワード線ＷＬ（ＴＷＬ又はＣＷＬ）と参照ワード線ＲＷＬが選択されたとき、ＮＡＮＤセルユニット（ＮＡＮＤストリング）内の残りの非選択ワード線には、セルデータによらずセルをオンさせる読み出しパス電圧Ｖｒｅａｄが与えられる。

図１２では、選択ワード線と非選択ワード線をそれぞれｓＷＬとＷＬで示し、選択参照ワード線と非選択参照ワード線をそれぞれｓＲＷＬとＲＷＬで示している。また各ワード線符号に付したサフィックス“ｄ”は各ワード線のドライバ端を、“ｅ”はドライバから離れた末端を示している。図１２の読み出しステップＴ１，Ｔ３は、電圧波形を示す時間軸上でセンスタイミング（センスアンプ活性化のタイミング）を示しており、データレベルＬ０−Ｌ３，Ｌｒは、ワード線電圧レベルと同尺で示している。

図１３は、選択されたＴ−ｃｅｌｌまたはＣ−ｃｅｌｌのＮＡＮＤストリングと対応して選択されたＲ−ｃｅｌｌＮＡＮＤストリングについて、それぞれワード線ＷＬ０−１５，参照ワード線ＲＷＬ０−１５のうちワード線ＷＬ１，ＲＷＬ１が選択された場合を例に挙げて、バイアス関係を対照させて示している。選択ゲート線ＳＧＤ，ＳＧＳに与える電圧Ｖｓｇは、選択ゲートトランジスタをオンさせるに必要な、好ましくは電源電圧より昇圧された電圧である。

以下、各ワード線駆動電圧の波形を具体的に説明する。

非選択ワード線ＷＬ：
非選択ワード線ＷＬに与えるべき、データの最上位レベルＬ３のセルをオンさせるに必要なパス電圧をＶｒｅａｄ３であるとして、立ち上がり初期には、セルへの電子注入誤書き込みが問題にならない範囲でそれより高いレベルのパス電圧Ｖｒｅａｄ１を発生させる（タイミングｔ０）。

これにより、非選択ワード線は、末端ＷＬｅでも駆動開始から早いタイミングｔ１でデータの最上位レベルＬ３まで立ち上がる。読み出しステップＴ１ではこのパス電圧Ｖｒｅａｄ１をそのまま用いる。

一旦高い値にドライブされたパス電圧Ｖｒｅａｄ１は、読み出しステップＴ３の前に、最上位データレベルＬ３のセルが十分にオンするに必要なレベルのパス電圧Ｖｒｅａｄ３に引き下げる（タイミングｔ３）。

この様な非選択ワード線駆動を行うと、早いタイミングで全ての非選択セルが確実にオンになり、非選択セルが選択セルのセル電流を妨げることがなくなる。読み出しステップＴ３では既にデータレベルＬ３のセルがオンしているので、必要最小限のレベルＶｒｅａｄ３に戻してもよい。

選択ワード線ｓＷＬ：
以前の履歴を消すために、選択ワード線ｓＷＬはまずＶｓｓに設定する。そして、タイミングｔ１に遅れて、読み出しステップＴ１に必要な読み出し電圧Ｒ１に立ち上げる（タイミングｔ２）。

読み出しステップＴ３ではより高い読み出し電圧Ｒ３が必要である。そのために、読み出しステップＴ１の後、一旦必要な読み出し電圧Ｒ３より高い電圧、例えばＶｒｅａｄ３まで立ち上げ（タイミングｔ３）、その後ステップＴ３に必要な読み出し電圧Ｒ３に戻す（タイミングｔ５）。ステップＴ３の終了後は、全てのワード線をＶｓｓにリセットし（タイミングｔ６）、その後フローティングにする。

この様に、読み出しステップＴ３に必要な高い読み出し電圧Ｒ３を得る場合には、読み出しパス電圧の場合と同様に、一旦必要なレベル以上に立ち上げた後に戻す。これにより、ワード線末端ｓＷＬｅでも短時間で必要な読み出し電圧Ｒ３を得ることができる。

選択参照ワード線ｓＲＷＬ：
選択ワード線ｓＷＬと同時に選択される選択参照ワード線ｓＲＷＬについては、読み出しステップＴ１でレベルＬ０のみが“１”と判定され、ステップＴ３ではレベルＬ３のみが“０”と判定されれば良いことを最大限に利用する。そのために、読み出しステップＴ１ではレベルＬ１以上が“０”とセンスされやすいように（より具体的には、レベルＬ１が誤って“１”とセンスされないように）、選択参照ワード線ｓＲＷＬの参照読み出し電圧Ｒｒは高めの値Ｒｒ＝Ｒｒ１に設定する（タイミングｔ２）。

この参照電圧Ｒｒ１は、ステップＴ１の終了後、一旦Ｖｓｓにリセットする（タイミングｔ３）。そして読み出しステップＴ３では、レベルＬ２以下が“１”とセンスされやすいように（より具体的には、レベルＬ２を誤って“０”とセンスしないように）、参照読み出し電圧Ｒｒは低めの値Ｒｒ＝Ｒｒ３に設定する（タイミングｔ４）。タイミングｔ３で参照電圧を一旦Ｖｓｓのリセットすることは、ステップＴ３で必要なより低い参照電圧Ｒｒ３を、参照ワード線の末端ｓＲＷＬｅでも短時間で生成する上で有効である。

前述のように参照電圧Ｒｒは、データの書き込みレベルの最下位レベルＬ１より低く設定しており、これによって、この参照電圧Ｒｒの立ち上げ時間を短くすることができ、また参照レベルＬｒの書き込み時間を短くすることができるといった利点が得られる。

非選択参照ワード線ＲＷＬ：
参照セルＮＡＮＤストリングは、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌと異なり、ＮＡＮＤストリング内で一律に低い参照レベルＬｒが書かれている。従って、非選択参照ワード線ＲＷＬについては、読み出しステップＴ１，Ｔ３を通して一定のパス電圧Ｖｒｅａｄｒｅｆとすればよい。具体的に例えば、Ｖｒｅａｄｒｅｆは、Ｖｒｅａｄ３と同じレベルとする。これにより、非選択参照ワード線ＲＷＬは、その末端でも、読み出しステップＴ１のタイミングで必要なパス電圧レベルに設定される。

以上の様なワード線駆動法を適用することにより、読み出しステップＴ１，Ｔ３をワード線駆動開始から早いタイミングに設定して、各読み出しステップでデータ判定に必要なワード線レベルを得ることができる。即ち、実質的にワード線遅延の影響を低減した高速読み出しが可能になる。

図１２に示した矢印は、選択参照ワード線ｓＲＷＬのドライバ側端ｓＲＷＬｄと先端ｓＲＷＬｅでの参照レベルＬｒとワード線レベルの差を示しており、各セルレベルＬ０−Ｌ３と選択ワード線ｓＷＬレベルとの差を比べれば各レベルの“０”，“１”が得られることが分かる。

なおここでは、データレベルＬ０−Ｌ３，Ｌｒがワード線のドライバ側端と末端とのセルで同じと仮定しているが、実際はワード線上の位置でワード線レベルの差がセル電流差に影響するので、セルデータレベルがワード線位置により異なる。

図１４は、上位ビット読み出しステップＴ２のためのワード線電圧波形を、図１２と対応させて示している。また図１５はこの読み出しステップＴ２のためのＮＡＮＤストリングのバイアス関係を図１３と対応させて示している。

上位ビットは１回の読み出しステップＴ２で行われる。選択ワード線ｓＷＬの読み出し電圧がＲ２である他、非選択ワード線ＷＬ、選択参照ワード線ｓＲＷＬ及び非選択参照ワード線ＲＷＬのレベルは、図１２に示した読み出しステップＴ１と同じように設定される。但し、読み出しステップＴ２のセンスタイミングを、読み出しステップＴ１のそれより遅らせる。

これは、ステップＴ２では、データレベルＬ１をも“１”と判定する必要があるためである。即ちこのステップＴ２での選択ワード線ｓＷＬの読み出し電圧Ｒ２は、読み出しステップＴ１での読み出し電圧Ｒ１より高いために、ワード線先端でその読み出し電圧設定値に近くなるにはより長い時間がかかる。

また、選択参照ワード線ｓＲＷＬの立ち上げ（タイミングｔ３’）よりも、選択ワード線ｓＷＬの立ち上げ（タイミングｔ２’）を早くしている。これにより、読み出しステップＴ２のタイミングで、選択参照ワード線ｓＲＷＬ及び選択ワード線ｓＷＬの末端での電圧をそれぞれ必要なレベルに設定することが可能になる。

なお、図１２及び図１４において同様であるが、セルのデータしきい値レベルＬ０−Ｌ３，Ｌｒの分布表示の上側の直線は、ベリファイ電圧レベルであり、下側の点線はベリファイにより決まるしきい値分布の下限値である。また図１２及び図１４では、非選択ワード線ＲＷＬの電圧波形を、非選択ワード線ＷＬとは異ならせた例を示しているが、非選択ワード線ＷＬと同じ電圧波形を用いることも可能である。このことはワード線ドライブ回路を簡単にする上では好ましい。

図１６は、以上に説明したワード線遅延を考慮したワード線の設定レベルについてまとめている。図の縦軸はワード線電圧であるが、下側の選択ワード線レベルと、上側の同じＮＡＮＤストリング内の非選択ワード線のレベルは、縮尺を変えて示している。

ベリファイ時の選択ワード線レベル（ベリファイ電圧）Ｐｘ（ｘ＝０，１，２，３及びｒ）については、Ｐ０とＰ１、Ｐ１とＰ２のレベル差をΔとして、Ｐ２とＰ３との間はほぼ１．５Δに設定する。参照セルのベリファイ電圧Ｐｒは、ほぼ０．５Δに設定する。

情報セルの書き込みベリファイ時の非選択ワード線レベルは、Ｔ−ｃｅｌｌ及びＣ−ｃｅｌｌではＶｒｅａｄ１、参照セルＲ−ｃｅｌｌではＶｒｅａｄｒｅｆに設定する。なお消去データレベルＬ０を確認する消去ベリファイ時は、ＮＡＮＤストリング内の全ワード線にベリファイ電圧Ｐ０（＝Ｖｓｓ）を与えるので、選択ワード線と非選択ワード線という区別はない。

下位ビットＬＢの読み出しは、前述のように、ステップＴ１に続けてステップＴ３を実行することで完了する。このとき、Ｔ−ｃｅｌｌ及びＣ−ｃｅｌｌの選択ワード線には、ベリファイ電圧Ｐ１，Ｐ３とそれぞれほぼ同じ読み出し電圧Ｒ１，Ｒ３を与える。参照セルの選択ワード線電圧Ｒｒはステップ毎に変える。すなわちステップＴ１では、読み出し電圧Ｒ１とほぼ等しい電圧Ｒｒ１とし、ステップＴ３ではそれより低く、ＰｒとＲ１の間のＲｒ３に設定する。この様に参照セルの読み出しワード線電圧をステップで切り換えるのは、ステップＴ１ではベリファイ電圧Ｐ１以上として設定されるレベルＬ１−Ｌ３が“０”と判定されやすく、ステップＴ３ではベリファイ電圧Ｐ２以下として設定されるレベルＬ０−Ｌ２が“１”と判定されやすくするためである。

情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌの非選択ワード線電圧（読み出しパス電圧）はステップＴ１ではＶｒｅａｄ１、ステップＴ３ではＶｒｅａｄ３とする。Ｖｒｅａｄ３は、Ｖｒｅａｄ１に比べて、ほぼ３Δだけ低い。これは参照セルＲ−ｃｅｌのベリファイ電圧ＰｒがレベルＬ３の書き込みベリファイ電圧Ｐ３に比べてほぼ３Δだけ低いことに対応している。参照セル側の非選択ワード線電圧（読み出しパス電圧）はステップによらずＶｒｅａｄｒｅｆである。

上位ビットＨＢの読み出しはステップＴ２のみで行なわれる。ベリファイ電圧Ｐ２とＰ３で設定されたレベルＬ２とＬ３のみ“０”と判定するために、ステップＴ１での選択ワード線レベルＲ１をＲ２に変える他、ステップＴ１と同じである。

［センスユニット構成］
図１７は、この実施の形態で用いられる、一対の選択ビット線ＢＬ，／ＢＬに接続されるセンスユニット３０の構成を示している。図５で説明したように実際には、一つのセンスユニット３０は、複数対のビット線により共有される。

センスユニット３０は、電流検出型の差動増幅器（差動センスアンプ）ＳＡとデータラッチ回路ＬＡＴを含むセンス・ラッチ系と、ベリファイチェック回路ＶＣＫ（ベリファイ・結果判定系）とを有する。差動センスアンプＳＡの二つの入力ノードＩＮ，／ＩＮには参照電流源回路ＲＥＦが設けられている。参照電流源回路ＲＥＦは、制御信号ｒｅｆＷＬ１，ｒｅｆＷＬ２によって制御されて、消去ベリファイ時や参照セルの書き込みベリファイ時に、入力ノードＩＮ，／ＩＮの一方にセル電流が供給されるときに、他方に参照電流Ｉｒｅｆを供給する働きをする。

データラッチ回路ＬＡＴは、データ書き込み時は書き込みデータを保持し、読み出し時はセンスアンプＳＡにより読み出されたデータを保持するもので、実際には後に説明するように二つのラッチを含む。消去時及び参照セル書き込み時には、このデータラッチＬＡＴに、Ｔ−ｃｅｌｌアレイ１ｔとＣ−ｃｅｌｌアレイ１ｃを順番に選択するためのデータが保持される。

データラッチ回路ＬＡＴは、センスアンプＳＡとの間でデータ転送するためのデータ転送ノードＢ，／Ｂを有する。ノードＢ，／Ｂは読み出し制御信号ＲＥＡＤにより制御されるＮＭＯＳトランジスタＮ７，Ｎ８を介してセンスアンプＳＡの出力ノードＯＵＴ，／ＯＵＴに接続されている。

入力ノードＩＮ，／ＩＮには、センスアンプＳＡの電流源とは別に、ビット線ＢＬ，／ＢＬをプリチャージするための電流源ＮＭＯＳトランジスタＮ１，Ｎ２からなるビット線プリチャージ回路３０１ａ，３０１ｂがそれぞれ接続されている。このプリチャージ回路３０１ａ，３０１ｂは、データ読み出し時、セルデータがセンスアンプＳＡに伝わるまでの待機時間、センスアンプＳＡが無駄な貫通電流を流さないようにするために設けられている。

入力ノードＩＮ，／ＩＮにはまた、データノード／Ｂのデータと制御信号ｒｅｆＷＬ２のＡＮＤ論理により入力ノードＩＮをＶｄｄに設定するためのＮＭＯＳトランジスタＮ３，Ｎ４からなるプルアップ回路３０２ａ、データノードＢのデータと制御信号ｒｅｆＷＬ１のＡＮＤ論理により入力ノード／ＩＮをＶｄｄに設定するためのＮＭＯＳトランジスタＮ５，Ｎ６からなるプルアップ回路３０２ｂが接続されている。

これらのプルアップ回路３０２ａ，３０２ｂは、書き込みベリファイ時に、書き込み禁止セルに対応する入力ノードを強制的にＶｄｄに設定して書き込み完了状態とするための用いられるものである。従って通常のデータ読み出し時や消去ベリファイ時には非活性に保持される。

（参照電流源回路ＲＥＦ）
参照電流源回路ＲＥＦは、図１９に示すように、参照電圧Ｖｒｅｆがゲートに与えられた電流源ＮＭＯＳトランジスタＮ０を有する。このＮＭＯＳトランジスタＮ０は、消去ベリファイ時等にセンスすべきセル電流を比較判定するための参照電流Ｉｒｅｆを流すトランジスタであり、選択的にセンスアンプＳＡの入力ノードＩＮ，／ＩＮの一方に接続される。

即ちＮＭＯＳトランジスタＮ０は、ＮＭＯＳトランジスタＮ１１，Ｎ１３を介してセンスアンプＳＡの一方の入力ノードＩＮに、ＮＭＯＳトランジスタＮ１２，Ｎ１４を介して他方の入力ノード／ＩＮに接続されている。ＮＭＯＳトランジスタＮ１３及びＮ１４は、活性化信号ＲＥＦｏｎにより同時にオンオフ制御される。制御信号ｒｅｆＷＬ１，ｒｅｆＷＬ２は電流源トランジスタＮ０を必要とする際に、いずれか一方が“１”になる。従って、電流源トランジスタＮ０は、制御信号ｒｅｆＷＬ１，ｒｅｆＷＬ２により選択された側の入力ノードＩＮ，／ＩＮに選択的に接続される。

（センスアンプＳＡ）
図１８は、センスアンプＳＡの具体的な構成例を示している。このセンスアンプＳＡは、一種のＣＭＯＳフリップフロップ３１１を主体として構成される、電流検出型の差動センスアンプである。

ゲートＧＡが共通接続されて直列接続されたＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ６１のドレインは、一方の出力ノードＯＵＴとなる。同じくゲートＧＢが共通接続されて直列接続されたＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジスタＮ６２のドレインは、他方の出力ノード／ＯＵＴとなる。共通ゲートＧＡ，ＧＢは、出力ノード／ＯＵＴ，ＯＵＴに交差接続されている。

ＰＭＯＳトランジスタＰ２３，Ｐ２４はそれぞれＰＭＯＳトランジスタＰ２１，Ｐ２２を介し、電流源ＰＭＯＳトランジスタＰ２０を介して、電源端子Ｖｄｄに接続されている。ＰＭＯＳトランジスタＰ２１，Ｐ２２のゲートはそれぞれ共通ゲートＧＡ，ＧＢに接続されている。電流源ＰＭＯＳトランジスタＰ２０のゲートは、活性化信号／ＡＣＣにより制御される。

ＮＭＯＳトランジスタＮ６１，Ｎ６２のソースは接地端子Ｖｓｓに接続されている。共通ゲートＧＡ，ＧＢは、センス信号／ＳＥでゲートが制御されるＮＭＯＳトランジスタＮ６３，Ｎ６４を介して接地端子Ｖｓｓに接続されている。

直列接続されたＰＭＯＳトランジスタＰ２１とＰ２３の接続ノード（共通ドレイン）ＮＡは、活性化信号／ＡＣＣで制御されるＰＭＯＳトランジスタＰ２６を介して一方の入力ノード／ＩＮに接続され、同じく直列接続されたＰＭＯＳトランジスタＰ２２，Ｐ２４の接続ノードＮＢは、活性化信号／ＡＣＣにより制御されるＰＭＯＳトランジスタＰ２５を介して他方の入力ノードＩＮに接続される。

ノードＮＢ，ＮＡにはそれぞれ、活性化信号／ＡＣＣにより制御されるＮＭＯＳトランジスタＮ６７，Ｎ６８が接続されている。これらはセンスアンプ非活性化時、ノードＮＡ，ＮＢをＶｓｓに設定するためのものである。

入力ノードＩＮ／ＩＮには、センス結果を帰還してその一方を強制的にＶｓｓに設定するための帰還回路３１４，３１５が設けられている。即ち、入力ノードＩＮ，／ＩＮとＶｓｓの間にそれぞれ、出力ノードＯＵＴ，／ＯＵＴによりゲートが制御されるＮＭＯＳトランジスタＮ６５，Ｎ６６を介在させている。

この実施の形態において、センスアンプＳＡが電流検出型の差動増幅器であること及び、通常のデータ読み出しにはペアセルのセル電流差の検出を行うこと、が高速読み出しを可能としている。即ちセンスアンプＳＡは、ビット線対ＢＬ，／ＢＬの間で、ペアを構成する情報セルＴ−ｃｅｌｌ又はＣ−ｃｅｌｌと参照セルＲ−ｃｅｌｌのセル電流の差を差動検出する。

このセンスアンプＳＡの動作を説明すると、次の通りである。但し、ビット線プリチャージ動作については、後述する。通常のデータ読み出し動作では、情報セルと参照セルのセル電流差を検出するので、図１７に示すリファレンス電流源回路ＲＥＦは用いられない。／ＡＣＣ＝“Ｈ”，／ＳＥ＝“Ｈ”の非活性状態では、ＮＭＯＳトランジスタＮ６３，Ｎ６４がオンであり、出力ノードＯＵＴ，／ＯＵＴ及び共通ゲートノードＧＡ，ＧＢは、Ｖｓｓに保持されている。

二つのセルアレイの対をなすワード線ＴＷＬ又はＣＷＬと参照ワード線ＲＷＬが選択され、一対のビット線ＢＬ，／ＢＬが入力ノードＩＮ，／ＩＮに接続されるときに、／ＡＣＣ＝“Ｌ”、その後少し遅れて／ＳＥ＝“Ｌ”となり、センスアンプＳＡが活性化される。ビット線対ＢＬ，／ＢＬでそれぞれ情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌが選択されているものとして、それらのセル電流がそれぞれノードＮＡ，ＮＢに供給される。

センスアンプ活性化直後、ＮＭＯＳトランジスタＮ６１，Ｎ６２は共にオフであるが、ＰＭＯＳトランジスタＰ２１，Ｐ２２，Ｐ２３，Ｐ２４がオンであるため、Ｖｓｓにリセットされていた出力ノードＯＵＴ（＝ＧＢ），／ＯＵＴ（ＧＡ）は、電源Ｖｄｄからの電流とこれに重なるセル電流により充電される。そしてセル電流差により、出力ノードＯＵＴ，／ＯＵＴの間（従ってゲートノードＧＡ，ＧＢの間）に電位差が生じると、フリップフロップ３１１では、出力ノードＯＵＴ，／ＯＵＴの差電圧を増幅する正帰還動作が行われ、その差電圧は急速に拡大する。

例えば、ＯＵＴ（ＧＢ）が／ＯＵＴ（ＧＡ）より低いとすると、／ＳＥからの正帰還動作により、ＮＭＯＳトランジスタＮ６１がオン、ＮＭＯＳトランジスタＮ６２がオフ、ＰＭＯＳトランジスタＰ２２，Ｐ２４がオン、ＰＭＯＳトランジスタＰ２１，Ｐ２３がオフとなって、出力ノードＯＵＴ，／ＯＵＴはそれぞれ、Ｖｓｓ，Ｖｄｄになる。

このような電流検出方式により、情報セルと参照セルのセル電流差を短時間でセンスすることができる。出力ノードＯＵＴ，／ＯＵＴの一方がＶｓｓ、他方がＶｄｄになると、ＮＭＯＳトランジスタＮ６５，Ｎ６６の一方がオンになり、入力ノードＩＮ，／ＩＮの一方をＶｓｓにする帰還制御が行われる。これは書き込みベリファイ時に、ベリファイ読み出し結果に応じて、ビット線制御を行う必要があるためである。

（データラッチ回路ＬＡＴ）
図２０は、データラッチ回路ＬＡＴの構成を示している。２ビットデータからなる４値記憶を行うために、データラッチ回路ＬＡＴは、二つのラッチＨＢＬとＬＢＬを有する。これらのデータラッチＨＢＬ，ＬＢＬは基本的にデータ書き込み時にそれぞれ上位ビットデータ，下位ビットデータをロードするために用いられる。

データラッチＨＢＬ，ＬＢＬのノードは、カラム選択信号ＣＳＬ１及びＣＳＬ２により制御されるカラム選択ゲートトランジスタ（Ｎ４１，Ｎ４２）及び（Ｎ４３，Ｎ４４）（図１７のトランジスタＮ９及びＮ１０に対応する）を介してデータ線ＤＱ，／ＤＱに接続される。

データ読み出し時には、前述した偶奇判定を利用した読み出しを行うために、二つのラッチＨＢＬ，ＬＢＬを縦属接続してクロックＣＬＫ，／ＣＬＫで制御されるシフトレジスタを構成できるようになっている。

データノードＢ，／Ｂは、センスアンプＳＡの出力ノードと選択的に接続されると共に、参照電流源回路ＲＥＦを用いる動作モードでビット線ＢＬ，／ＢＬの電位制御に用いられる。このデータノードＢ，／Ｂと、データラッチＨＢＬ，ＬＢＬのデータノードとの間には、動作モードに応じて制御される転送ゲート回路が構成されている。ノードＢ，／Ｂにはまた、読み出し時（ＲＥＡＤ＝“１”）にはオフになり、それ以外ではノードＢ，／Ｂの一方をＶｄｄに充電するための充電回路３１０，３１１が設けられている。

このデータラッチ回路ＬＡＴの詳細は、後の各動作モードの説明時に補足する。

（ベリファイチェック回路ＶＣＫ）
図２１は、センスユニット３０内のベリファイチェック回路ＶＣＫの具体構成を示している。このベリファイチェック回路ＶＣＫは、書き込み又は消去ベリファイ時、センスアンプ出力ノードＯＵＴ，／ＯＵＴにベリファイ読み出しされたデータが、ノードＢ，／Ｂに読み出されるデータラッチＨＢＬ又はＬＢＬの期待値データと一致するか否かを判定するデータ比較回路３２０により構成されている。

消去ベリファイと書き込みベリファイとでは期待値データ状態が異なる。即ち消去ベリファイでは、セルのしきい値電圧が十分に下がったことを検証するのに対し、書き込みベリファイではセルのしきい値電圧があるレベルまで上がったことを検証する。具体的に、消去ベリファイでは、ノードＢと／ＯＵＴの間又は、／ＢとＯＵＴ間が逆論理となることを検出して完了とし、書き込みベリファイでは、ノードＢと／ＯＵＴの間又は、／ＢとＯＵＴ間が同じ論理となることを検出して完了とする必要がある。

このために、チェック入力信号ＩＮＱｉにより制御される相補的にオンオフさせるＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ８９の間に、４つの電流経路が配置されている。

即ちノードＯＵＴ及び／Ｂにそれぞれのゲートが接続されたＮＭＯＳトランジスタＮ８１及びＮ８２の間に、書き込みベリファイ時のチェック信号ＰＲＱが入るＮＭＯＳトランジスタＮ８３を介在させた第１の経路及び、ノード／ＯＵＴ及びＢにそれぞれのゲートが接続されたＮＭＯＳトランジスタＮ８４及びＮ８５の間に、書き込みベリファイ時のチェック信号ＰＲＱが入るＮＭＯＳトランジスタＮ８６を介在させた第２の経路が書き込みベリファイ時のデータ比較回路を構成する。

ＮＭＯＳトランジスタＮ８１及びＮ８５とこれらの間に消去ベリファイ時のチェック信号ＥＲＱが入るＮＭＯＳトランジスタＮ８７を介在させた第３の経路及び、ＮＭＯＳトランジスタＮ８４及びＮ８２とこれらの間に同チェック信号ＥＲＱが入るＮＭＯＳトランジスタＮ８８を介在させた第４の経路が、消去ベリファイ時のデータ比較回路を構成する。

ソースが電源に接続されたＰＭＯＳトランジスタＰ４１のドレインノードＮＣｉは、ＩＮＱｉ＝“Ｌ”の間“Ｈ”レベル（＝Ｖｄｄ）に充電される。そして、ＩＮＱｉ＝“Ｈ”を入力したときに、ベリファイ読み出しデータが期待値になったときに、このノードＮＣｉが“Ｌ”レベルに放電される。このノードＮＣｉの“Ｌ”レベル遷移を受けて、インバータ３２１がＦＩＮｉ＝“Ｈ”を出力する。

実際には、図２２に示すように、同時に読み出しされる１ページ内の全センスユニット内のベリファイチェック回路ＶＣＫｉが、チェック出力ＦＩＱｉが次のチェック入力ＩＮＱｉ＋１となるように、ドミノ倒し接続される。ベリファイ判定時、最初のベリファイチェック回路ＶＣＫ０にチェック入力ＩＮＱｏ＝“Ｈ”を入れる。１ページ内に書き込み或いは消去不十分のセルが一つでもあると、最終チェック出力ＦＩＮｎ−１は“Ｌ”である。１ページ内の全セルの書き込み或いは消去が十分である場合に初めて、ＦＩＮｎ−１＝“Ｈ”が得られ、これが書き込み或いは消去完了を示すパスフラグ信号となる。

（ビット線プリチャージ動作）
図２３は、ビット線プリチャージ動作を含むセンスアンプ動作波形を示している。ビット線は、図２に示したように通常複数のブロックにまたがって配設されるから、大きな時定数をもつ。従って、センスアンプＳＡから遠いブロック内のセルが選択された場合、セルデータ（セル電流差）がセンスアンプＳＡに伝わるまでに大きな遅延がある。

もし選択セルの駆動開始からデータセンスまでの時間、センスアンプＳＡを活性のまま待機させると、その間センスアンプＳＡには貫通電流が流れる。即ち、活性化信号／ＡＣＣ＝“Ｌ”としてビット線ＢＬ，／ＢＬに電流を供給しながら、センス信号／ＳＥ＝“Ｈ”の待機状態を保持すると、ＰＭＯＳトランジスタＰ２１，Ｐ２３及びＮＭＯＳトランジスタＮ６４の経路と、ＰＭＯＳトランジスタＰ２２，Ｐ２４及びＮＭＯＳトランジスタＮ６３の経路で貫通電流が流れる。

このセンスアンプの貫通電流はできるだけ少なくすることが望ましい。そこでこの実施の形態では、図１７に示すように、ビット線ＢＬ，／ＢＬへの電流供給源３０１ａ，３０１ｂをセンスアンプＳＡの電流源と別に設けて、図２３に示すように、プリチャージ信号ＡＣＣｐｒ＝“Ｈ”としてビット線ＢＬ，／ＢＬのプリチャージを行う。そのビット線プリチャージ期間Ｔｐｒ、活性化信号／ＡＣＣは“Ｈ”、即ちセンスアンプＳＡを休止状態に保つ。

図２３では、プリチャージ開始からのビット線電圧波形を、センスアンプＳＡの入力ノードに近いビット線位置“ＢＬｉｎ”、センスアンプＳＡから遠いビット線位置“ＢＬｅ”、それらの中間位置“ＢＬｍ”について示している。図示のように、センスアンプの入力ノードに近い位置ＢＬｉｎでは、プリチャージ開始直後からほぼＶｄｄ−Ｖｔｈ（Ｖｔｈはプリチャージ用トランジスタＮ１，Ｎ２のしきい値電圧）になるが、ＢＬｍ，ＢＬｅでは時定数により遅れて上昇する。

一定のビット線プリチャージ期間Ｔｐｒの後、プリチャージ動作終了（ＡＣＣｐｒ＝“Ｌ”）とほぼ同時に、／ＡＣＣ＝“Ｌ”によりセンスアンプＳＡを活性化する。このとき同時に、トランジスタＰ２５，Ｐ２６がオンして、センスアンプ入力ノードＩＮ，／ＩＮとノードＮＢ，ＮＡの間も導通する。

これにより、センスアンプ活性化の前後にまたがって、ビット線ＢＬ，／ＢＬへの電流供給は切れ目なく継続される。そしてセンスアンプ活性化により、それまでＶｓｓに保持されていたノードＮＡ，ＮＢがセルデータを反映しながら電位上昇し、同時に出力ノードＯＵＴ，／ＯＵＴも電位上昇する。センスアンプ活性化からそれほど時間をおかずセンス信号／ＳＥ＝“Ｌ”を入力すると、入力差電圧は増幅され、出力ノードＯＵＴ，／ＯＵＴは一方がＶｓｓに、他方がＶｄｄに確定する。

この様なビット線プリチャージ動作を行うことによって、センスアンプの待機状態での貫通電流を効果的に低減することが可能になる。このビット線プリチャージは、電圧検出型のセンスアンプ方式でのそれとは基本的に意味が異なる。即ち、電圧検出型センスアンプでは、セルデータによるビットの放電の有無または大小を検出する。この場合のビット線プリチャージは、ビット線放電状態の判定基準となるビット線電圧を設定する動作である。

これに対してこの実施の形態でのビット線プリチャージは、ビット線電圧設定が目的ではなく、本来センスアンプからビット線に供給すべきセル電流差検出の基準となる直流電流を、センスアンプ電流源に代わって供給するものである。その間、センスアンプを非活性に保つことによって、センスアンプでの貫通電流を低減させることが可能になる。

またこの実施の形態のビット線プリチャージ動作は、セルアレイのアクセス（ワード線駆動）の開始と前後して開始することになる。即ち、前述したワード線立ち上げとビット線プリチャージ動作を時間的に重ねることにより、アクセス開始からデータセンスまでの待機時間を短くすることができる。

この様に、ビット線プリチャージをセンスアンプ電流源とは別電流源により行ってセンスアンプ活性化を遅らせるという手法は、読み出し時のワード線ディスターブの影響を低減する上でも好ましい。ＮＡＮＤ型フラッシュメモリでは、読み出し時、多数のワード線を同時に駆動するため、ワード線駆動開始初期にビット線にはセル電流の他に、ワード線との容量カップリングによる過渡電流が流れる。セル電流差を読むこの実施の形態の方式でも、セル電流に比べて上述の過渡電流が大きいと、データの誤読み出しの原因になる。このようなワード線駆動の読み出しデータに対する影響をワード線ディスターブと称する。

センスアンプから遠いセル程、実質ビット線長が長くなるため、ワード線ディスターブの影響が大きい。この実施の形態では、一定期間のビット線プリチャージ動作の後にセンスアンプを活性化することにより、ビット線に過渡電流が流れている状態でのデータセンスを避けることができるから、ワード線ディスターブの影響をほぼ除去することが可能になる。

次に上述したセンスユニット３０に即して、具体的なデータ読み出し、ベリファイ消去及びベリファイ書き込みの動作を説明する。

［データ読み出し］
図２４は、図２０に示したデータラッチ回路ＬＡＴの中のデータ読み出し系に係わる部分の構成を示している。４値データの書き込みデータ保持のために二つのデータラッチＨＢＬ，ＬＢＬが用いられるが、データ読み出し時には、図２４に示すように、これらのラッチＨＢＬ，ＬＢＬは縦属接続されて、２ビットのシフトレジスタが構成される。

これは、上位ビットデータ及び下位ビットデータを互いに独立に読み出すための手段である。図１０から明らかなように、上位ビットデータＨＢは、ステップＴ２での“０”又は“１”である。下位ビットデータＬＢは、ステップＴ１及びＴ３を通して得られる“１”データ数が奇数の場合は“１”であり、偶数の場合“０”である。従って、上位ビットデータと下位ビットデータは、共に２ビットシフトレジスタの動作により“１”データ数の偶奇性を判定することで、互いに独立に読み出すことが可能になる。

具体的には、上側のデータラッチＨＢＬが最終的な読み出しデータを保持するものとして、これが初期状態ではデータ“０”状態にリセットされる。即ち、リセット信号ＲＳにより制御されるリセット用ＮＭＯＳトランジスタＮ３０により、データラッチＬＢＬがデータ“１”状態（ＬＢ＝“Ｈ”）にリセットされ、これを受けてデータラッチＨＢＬがデータ“０”（ＨＢ＝“Ｌ”）になる。

データラッチＨＢＬ，ＬＢＬからなるシフトレジスタのデータ転送を制御する相補クロックＣＬＫ，／ＣＬＫは、ステップＴ１，Ｔ２，Ｔ３を駆動する信号で決まり、その発生は、図２５のようになる。クロックＣＬＫ，／ＣＬＫは読み出し動作以外では、“Ｌ”となる。

読み出し時は、図２６に示すように、センスアンプＳＡの入力ノードＩＮ，／ＩＮから参照電流源回路ＲＥＦが切り離される。一方のセルアレイから選択されたＴ−ｃｅｌｌＮＡＮＤストリングには、選択ワード線に読み出しステップに応じて決まる読み出し電圧Ｒｘが、非選択ワード線にパス電圧Ｖｒｅａｄが与えられる。同時に他方のセルアレイから選択されたＲ−ｃｅｌｌＮＡＮＤストリングには、選択ワード線にステップに応じて決まる読み出し参照電圧Ｒｒが、非選択ワード線にはパス電圧Ｖｒｅａｄが与えられる。これらのパス電圧Ｖｒｅａｄ、読み出し電圧Ｒｒ、参照電圧Ｒｒの詳細は、先に図１２で説明したように最適設定される。

そして前述したようにビット線プリチャージ回路３０１ａ，３０１ｂにより一定期間のビット線プリチャージを経て、活性化されたセンスアンプＳＡの入力ノードＩＮ，／ＩＮに、選択されたＴ−ｃｅｌｌ，Ｒ−ｃｅｌｌのセル電流が供給される。データノードＢ，／Ｂは、信号ＲＥＡＤによりセンスアンプＳＡの出力ノードＯＵＴ，／ＯＵＴと接続されるが、そのうちデータノードＢのデータと、クロックＣＬＫとのＡＮＤ論理によって、データラッチＬＢＬ側のシフトクロックＣＬＫが与えられるようになっている。

読み出し時のデータラッチ回路ＬＡＴの動作を具体的に説明する。上位ビット読み出しステップＴ２においては、センスアンプＳＡの出力がＯＵＴ＝“１”（Ｂ＝“１”）であれば、クロックＣＬＫ，／ＣＬＫの入力により、データラッチＨＢＬに“１”（ＨＢ＝“Ｈ”，／ＨＢ＝“Ｌ”）が得られる。ＯＵＴ＝“０”（Ｂ＝“０”）の場合は、データラッチＨＢＬは初期状態“０”を保つ。これにより、データラッチＨＢＬに上位ビットデータが読み出される。

下位ビット読み出しステップＴ１，Ｔ３では、センス出力ＯＵＴが共に“０”の場合、データラッチＨＢＬは初期状態を保ち、共に“１”の場合はステップＴ１のクロックＣＬＫ，／ＣＬＫによりデータラッチＨＢＬが“１”になり、ステップＴ２のクロックＣＬＫ，／ＣＬＫで再び“０”に戻る。即ち２サイクルを通して最終的に、ＨＢ＝“０”となる。

読み出しステップＴ１，Ｔ３のいずれかでＯＵＴ＝“１”になると、そのステップのクロックＣＬＫ，／ＣＬＫにより、データラッチＨＢＬが“１”となる。従って２ステップの読み出しでデータラッチＨＢＬに下位ビット読み出しデータが得られる。

［ベリファイ消去］
図２７は、ベリファイ消去に係わるデータラッチ回路構成を示している。データ消去は、消去単位内の全セル（情報セルか参照セルかを問わない）に消去電圧を印加する動作と、その消去状態を確認する消去ベリファイ動作との繰り返しにより行う。データ消去の最小単位はブロックであるが、例えば、図２９に示すように複数個のブロックを消去単位とすることができる。

消去動作はセルを最下位しきい値レベルＬ０に設定する動作である。そのため選択ブロック内の全ワード線をＶｓｓとし、セルアレイが形成されたウェルに大きな消去電圧Ｖｅｒａを与えて、全セルのフローティングゲートから電子を抜き去る。

センスアンプユニットの両側のビット線ＢＬ，／ＢＬに接続された複数ブロックについて同時にデータ消去を行うことも可能である。しかし、少なくとも消去ベリファイ読み出しは、ビット線ＢＬと／ＢＬとで別々に行うことが必要である。前述したようにセンスユニット３０において、消去したセルのセル電流を、参照電流源回路ＲＥＦによる参照電流Ｉｒｅｆと比較する必要があるからである。

そこでこの実施の形態では、二つのデータラッチＨＢＬ，ＬＢＬに相補データを保持して、これによりセルアレイ１ｔ，１ｃのブロックを順次選択してベリファイ消去を行う。例えば、データラッチＨＢＬ，ＬＢＬにはそれぞれ“０”，“１”データをラッチする。

図２７では、データラッチＨＢＬに“０”データを保持させるための、リセット信号ＲＳにより制御されるリセットトランジスタＮ３０ａと、データラッチＬＢＬに“１”データを保持させるための、リセット信号ＲＳ２により制御されるリセットトランジスタＮ３０ｂとを示している。但し実際には、図２０に示したように、一つのリセット回路で、ＬＢＬ，ＨＢＬを相補的データ状態にリセットすることができるように構成されている。

図１１に示す消去ステップｖｐ０は、二つのベリファイ消去ステップｐ０（１），ｖｐ０（２）に分けられる。図２８に示すように、ステップｖｐ０（１）は、データラッチＨＢＬにセットした“０”データに基づいてビット線ＢＬ側の選択ブロックに対してベリファイ消去を行う。ステップｖｐ０（２）は、データラッチＬＢＬにセットしたデータ“１”に基づいてビット線／ＢＬ側の選択ブロックに対してベリファイ消去を行う。

ステップｖｐ０（１）では、転送ＮＭＯＳトランジスタＮ３１，Ｎ３２がオンにされる。また、ＲＥＦｏｎ＝ｒｅｆＷＬ２＝“１”により、参照電流源トランジスタＮ０が入力ノード／ＩＮに接続される。この状態で読み出しの場合と同様に、ビット線プリチャージを一定時間行った後センスする。

選択ＮＡＮＤストリング電流が参照電流Ｉｒｅｆより小さいときは、出力ノード／ＯＵＴが“Ｈ”となり、ビット線／ＢＬが強制的にＶｓｓになる。これにより、セルアレイ１ｔ側の選択ブロックの消去不十分が確認される。消去が十分であれば、出力ノードＯＵＴが“Ｈ”になり、ビット線ＢＬがＶｓｓに設定される。即ちＢ＝“１”かつＯＵＴ＝“１”により、選択ブロックの消去完了が判定される。

ステップｖｐ０（２）では、転送ＮＭＯＳトランジスタＮ３３，Ｎ３４になる。このとき、データラッチＨＢＬにより制御される転送ＮＭＯＳトランジスタＮ３５，Ｎ３６がオンになる。また、ＲＥＦｏｎ＝ｒｅｆＷＬ１＝“１”により、参照電流源トランジスタＮ０が入力ノードＩＮに接続される。この状態で同様にして、セルアレイ１ｃの選択ブロックの消去ベリファイが行われる。／Ｂ＝“１”かつ／ＯＵＴ＝“１”により、選択ブロックの消去完了が判定される。

図３２は、ベリファイ消去ステップｖｐ０（１）のベリファイ読み出し時、ビット線ＢＬ側（Ｔ−ｃｅｌｌアレイ１ｔ側）の選択ブロック内全ワード線がＶｓｓに設定される様子を示している。このとき、ＲＥＦｏｎ＝ｒｅｆＷＬ２＝“１”によって、参照電流源回路ＲＥＦの参照電流源が入力ノード／ＩＮに与えられる。従ってセルアレイ１ｃ側ブロックは全て非選択であり、ワード線はオープンにされる。

具体的なベリファイ消去動作を図３０及び図３１を参照して説明する。コマンド入力に続いてアドレスを入力して、消去単位を選択する（ステップＳ１）。前述のように消去単位は、少なくとも１ブロックであり、好ましくは複数ブロックである。

次に、ＲＥＡＤ＝“１”，ＲＳ＝“１”により、センスユニット３０内のデータラッチＨＢＬ，ＬＢＬに相補データをセットする（ステップＳ２）。

次に、消去単位が複数のブロックの場合、ブロックを選択して（ステップＳ３）、ベリファイ消去動作に移る。選択ブロックがビット線ＢＬ側であるか否かを判断し（ステップＳ４）、ＹＥＳであれば、ｖｐ０（１）＝“１”として、ビット線ＢＬ側の選択ブロックの消去ベリファイを行い（ステップＳ５）、消去不足のセルがある場合（ベリファイが“Ｆａｉｌ”）、消去電圧Ｖｅｒａ印加による消去動作を実行する（ステップＳ６）。

ステップＳ４の判定がＮＯであれば、ｖｐ０（２）＝“１”として、ビット線／ＢＬ側の選択ブロックの消去ベリファイを行い（ステップＳ７）、消去不足のセルがある場合、消去動作を実行する（ステップＳ８）。

ベリファイがパスするまで、以上のベリファイ読み出しと消去が繰り返される。ベリファイがパスしたら、全選択ブロックの消去が終了したか否かを判定し（ステップＳ９）、ＮＯであれば、次のブロックを選択して（ステップＳ３）、以下同様のベリファイ消去を、全選択ブロックが終了するまで繰り返す。

消去ベリファイ読み出しは、ブロック単位で、そのブロック内の全ワード線にＶｓｓ（ベリファイ電圧Ｐ０）を与えて行われる。選択されたブロックのセルが全て、ベリファイ電圧Ｐ０より低い負のしきい値電圧になっていれば、リファレンス電流より大きなセル電流が流れて、消去状態が確認される。

ステップＳ５或いはＳ７での消去ベリファイチェックは、ベリファイチェック回路ＶＣＫにより行われる。同時に動作する全センスユニット３０で消去が完了すれば、ＦＩＮｎ−１＝“Ｈ”（パスフラグ出力）が得られる。

図３１は、ベリファイ読み出しステップＳ５及びＳ７の具体的なフローを示している。まずセンスアンプをリセットし、読み出し制御信号をＲＥＡＤ＝“０”とし、選択ブロックの全ワード線をＶｓｓとし、制御信号ＲＥＦｏｎを“１”かつ、制御信号ｒｅｆＷＬ１，ｒｅｆＷＬ２の一方を“１”とする（ステップＳ１１）。これにより、センスアンプ入力ノードＩＮ，／ＩＮの一方に、ビット線が接続され、他方に参照電流源が接続される。

その後センスアンプＳＡを活性化する（ステップＳ１２）。次いで、ＰＲＱ＝“０”，ＥＲＱ＝“１”，ＩＮＱ０＝“１”を与えて、ベリファイチェック回路ＶＣＫを消去ベリファイモードで動作させる（ステップＳ１３）。ＦＩＮｎ−１＝“１”になったか否かによりパス又はフェイルを判定する（ステップＳ１４）。フェイルであれば、消去が行われる。パスであればセンスアンプＳＡをリセットする（ステップＳ１５）。

［参照セルベリファイ書き込み］
参照セルＲ−ｃｅｌｌのブロックを含めてデータ消去した後、４値データ書き込みに先立って、参照セルとなるブロックの全セルに、参照しきい値電圧レベルＬｒを書き込む動作が必要である。この参照セルベリファイ書き込み動作は、選択ブロック内のワード線を一つずつ選択し、書き込み電圧Ｖｐｇｍを印加して、浮遊ゲートに電子を注入する動作として行われる。この場合も書き込み電圧印加とベリファイを繰り返す。

参照セル書き込みは、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの書き込みと異なり、１ページ分の書き込みデータがオール“０”、即ち同時に選択されるセルに全てセル状態としての“０”書き込みが行われることになる。

ビット線ＢＬ側と／ＢＬ側に少なくとも一つずつ参照セルブロックが設定されることが必要である。また、参照セル書き込みでは、選択された全ビット線に与えられる書き込みデータを前述のようにオール“０”とするから、センスユニットに書き込みデータのロードを必要としない。

即ちセンスユニット３０のデータラッチ系は消去の場合と同様であって、図３３のようになる。データラッチＨＢＬ，ＬＢＬには相補データを保持して、これによりビット線ＢＬ側、／ＢＬ側を順次選択するようにする。

図１１に示す参照セル書き込みステップｖｐｒは、図３４に示すように、ＨＢＬにラッチされたデータ“０”によるビット線ＢＬ側の参照セル書き込みステップｖｐｒ（１）と、ＬＢＬにラッチされたデータ“１”によるビット線／ＢＬ側の参照セル書き込みステップｖｐｒ（２）とに分かれる。データ転送用トランジスタＮ３１，Ｎ３２及びＮ３３，Ｎ３４は、これらのステップｖｐｒ（１）及びｖｐｒ（２）に対応するタイミング信号により駆動される。

ステップｖｐｒ（１）での書き込みベリファイは、図３７に示すように、選択されたセルアレイ１ｔ側の選択Ｒ−ｃｅｌｌブロック内の選択参照ワード線にベリファイ電圧Ｐｒを、非選択参照ワード線にパス電圧Ｖｒｅａｄを与え、同時に制御信号ＲＥＦｏｎ＝ｒｅｆＷＬ２＝“１”を与えて、セル電流と参照電流源回路ＲＥＦの参照電流Ｉｒｅｆとの比較によりデータが“０”になることを確認する動作である。従って、セルアレイ１ｃ側の全ブロックは、ワード線オープンの非選択状態とされる。書き込み不足のセルがあると“１”がセンスされるから、それがなくなるまで書き込みが繰り返される。

図３５及び図３６を参照して、参照セル書き込みシーケンスを説明する。

まず、書き込むべき参照セルが存在するバンクを選択し（ステップＳ２１）、リセット信号ＲＳ＝“１”によって、データラッチＨＢＬ，ＬＢＬに互いに反転したデータを設定する（ステップＳ２２）。この反転データは、ステップｖｐｒ（１）及びｖｐｒ（２）に対応するタイミング信号によりノードＢ，／Ｂに転送される。

参照セル書き込みは、選択バンク内の参照セル用として選択された少なくとも二つのブロックの全セルに対して行う必要がある。従ってブロック（ＢＬＫ）選択とその中の参照ワード線（ＲＷＬ）選択を行う（ステップＳ２３）。

選択ブロックがビット線ＢＬ側であるか否かを判断し（ステップＳ２４）、ビット線ＢＬ側が選択されていれば、ｖｐｒ（１）によりビット線ＢＬ側選択ブロックのベリファイを行う（ステップＳ２５）。ベリファイ結果がフェイルであれば参照セル書き込みを行う（ステップＳ２６）。これがパスするまで繰り返される。

ビット線／ＢＬ側が選択されていれば、ｖｐｒ（２）によりビット線／ＢＬ側のベリファイを行い（ステップＳ２７）、フェイルであれば参照セル書き込みを行う（ステップＳ２８）。これがパスするまで繰り返される。

ブロック及びその中の参照ワード線が全て選択されたか否かの判定を行い（ステップＳ２９）、全て選択終了するまで同様の書き込み及び書き込みベリファイが繰り返される。

図３６は、参照セル書き込みベリファイステップＳ２５及びＳ２７の詳細を示している。まずステップＳ３１で、センスアンプをリセットし、信号ＲＥＡＤを“０”、選択参照ワード線ＲＷＬにベリファイ電圧Ｐｒを与え、ビット線ＢＬ，／ＢＬの一方に参照電流源を接続する（ＲＥＦｏｎ＝“１”、ｒｅｆＷＬ１又はｒｅｆＷＬ２＝“１”）。

次にセンスアンプを活性化し、ベリファイ読み出しを行う（ステップＳ３２）。このベリファイ読み出しの場合も、通常読み出しと同様に、センスアンプ活性化前にビット線プリチャージを行う。そして、ベリファイ結果判定のために、ＰＲＱ＝“１”とし、ＩＮＱ０＝“１”を与える（ステップＳ３３）。

ＦＩＮｎ−１が“１”であるか否かにより、参照セル書き込み完了の判定を行う（ステップＳ３４）。参照セル書き込み完了が確認されるまで、書き込みが繰り返される。

なお参照セルの“０”書き込みも通常の情報セル（Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ）の“０”書き込みと同様に、選択ワード線に書き込み電圧Ｖｐｇｍを印加し、チャネルからセルの浮遊ゲートに電子を注入する動作として行われる。参照セル書き込みベリファイは、上述のように、Ｔ−ｃｅｌｌアレイ１ｔ側（ビット線ＢＬ側）の参照セルＲ−ｃｅｌｌとＣ−ｃｅｌｌアレイ１ｃ側（ビット線／ＢＬ側）の参照セルＲ−ｃｅｌｌについて異なるステップとして行われる。

図３７は、ビット線ＢＬ側が選択された参照セル書き込みベリファイ時、選択Ｒ−ｃｅｌｌブロックの選択参照ワード線にベリファイ電圧Ｐｒが、残りの非選択ワード線のパス電圧Ｖｒｅａｄが与えられ、ビット線／ＢＬ側は全ブロックが非選択であって、全ワード線がオープン（非活性）とされることを示している。このとき、ＲＥＦｏｎ＝ｒｅｆＷＬ２＝“１”により、ビット線／ＢＬ側の入力ノード／ＩＮに参照電流源が接続される。

［情報セルベリファイ書き込み］
図３８は、センスユニット３０のベリファイ書き込みに係わるデータラッチ回路部を示している。データラッチＨＢＬ，ＬＢＬにはそれぞれ、上位ビット（上位ページ）データ、下位ビット（下位ページ）データが外部から書き込みデータとしてロードされる。

即ちデータ線ＤＱ，／ＤＱを介して転送される上位ビット及び下位ビット書き込みデータは、カラム選択信号ＣＳＬ１及びＣＳＬ２により制御されるカラムゲートＮ４１，Ｎ４２及びＮ４３，Ｎ４４を介してデータラッチＨＢＬ及びＬＢＬに転送される。

データ書き込みは図１１に示したように、レベルＬ２のベリファイ書き込みステップｖｐ１（上位ビットＨＢ書き込み）と、レベルＬ３のベリファイ書き込みステップｖｐ２及びレベルＬ１のベリファイ書き込みステップｖｐ３（下位ビットＬＢ書き込み）により行われる。

下位ビットＬＢの書き込みの際は、上位ビットＨＢに応じてノードＢ，／Ｂにセットするデータを反転させるので、上位ビットＨＢを確定しておくことが必要である。従って、書き込みステップｖｐ１の後、読み出し動作等が割り込んだ場合には、次の書き込みステップｖｐ２，ｖｐ３を再開するに当たって、セルアレイから既に書かれている上位ビットデータを読み出して、データラッチＨＢＬに保持する動作が必要となる。

図３９は、書き込みステップｖｐ１で上位ビットＨＢの“０”，“１”が確定し、書き込みステップｖｐ２で上位ビットＨＢ＝“０”について下位ビットＬＢの“０”，“１”が確定し、更に書き込みステップｖｐ３で上位ビットＨＢ＝“１”について下位ビットＬＢの“０”，“１”が確定することを、それぞれの確定データを太字で示している。

図３８の上位ビットデータ転送用トランジスタＮ３１，Ｎ３２、下位ビットデータ転送用トランジスタＮ３３，Ｎ３４及びＮ３９，Ｎ４０は、上述の書き込みステップｖｐ１，ｖｐ２，ｖｐ３に対応するタイミング信号で制御される。

書き込みは、例えばあるページバンク内で全センスアンプユニットに同時に接続される複数のビット線ＢＬ（又は／ＢＬ）と、一つのワード線ＴＷＬ（又はＣＷＬ）により選択されるセル集合を書き込み単位（１ページ）として行われる。書き込みベリファイは、既に書かれている参照セルの参照レベルＬｒを基準として行われる。

上位ビット書き込みと下位ビット書き込みの原理は同じであり、選択ワード線ＴＷＬ，ＣＷＬに書き込み電圧Ｖｐｇｍを印加する書き込み電圧印加動作と、その書き込み状態を確認するベリファイ読み出し動作の繰り返しにより行われる。

書き込み電圧印加時、“０”データが与えられた選択セルでフローティングゲートに電子注入が生じるように、予めセルチャネルが書き込みデータにより電位設定される。ブロック内の非選択ワード線には、非選択セルで書き込みが起こらないように、必要な書き込みパス電圧を与える。

図４０は、ページ書き込みのシーケンスを示している。書き込みコマンド入力に続いてアドレスを入力して、メインページを選択する（ステップＳ４１）。続いて、選択ページに対応する参照セル、即ち選択されたビット線とはセンスアンプ回路を挟んで反対側のビット線の参照セルＲ−ｃｅｌｌが書かれているかいないかの書き込みベリファイを行う（ステップＳ４２）。書き込まれていなければ、書き込みを行う（ステップＳ４３）。

参照セルの書き込みが確認されたら、次のステップに移る。ここでは、書き込みシーケンスが例えば同じページバンクに対する読み出しアクセスによって一時中断される場合があることを考慮している。そのため、上位サブページ（ＨＢ）データが既にロードされているか否をまず判定し（ステップＳ４４）、ロードされていない場合にのみ、外部からＨＢデータを入力して、データラッチＨＢＬにロードする（ステップＳ４７）。

既にＨＢデータが書かれている場合には、それがデータラッチＨＢＬに保持されているかどうかを判定し（ステップＳ４５）、保持されていない場合にはこれをセルアレイから読み出してデータラッチＨＢＬに転送する（ステップＳ４６）。

次に、ＨＢデータの書き込みベリファイを行う（ステップＳ４８）。このとき、書き込みタイミング信号ｖｐ１＝“１”により、データラッチＨＢＬのＨＢデータがノードＢ，／Ｂに出力される。

書き込みベリファイがフェイルであれば、書き込みを行う（ステップＳ４９）。ＨＢデータが既に書かれていれば、ベリファイステップＳ４８はすぐにパスする。書き込みは、ワード線ＴＷＬ（又はＣＷＬ）に書き込み電圧Ｖｐｇｍを与えて行われる。ＨＢデータによってセルチャネルがＶｓｓに設定されたセルでフローティングゲートに電子注入がなされ、しきい値電圧が上昇する（“０”書き込み）。セルチャネルがより高いフローティング状態に設定されてセルでは、フローティングゲートに電子注入は生じない（“１”書き込み或いは書き込み禁止）。

同様の動作をベリファイパスするまで繰り返す。そして、選択されている全てのサブページデータが書かれたか否かを判定し（ステップＳ５０）、ＮＯであれば、下位サブページ（ＬＢ）データを外部からロードして、データラッチＬＢＬに転送保持する（ステップＳ５１）。

ＬＢデータ書き込みは、前述のようにＨＢデータに応じて２ステップになる。即ち書き込みタイミング信号ｖｐ２＝“１”による書き込みベリファイ（ステップＳ５２）と、書き込み（ステップＳ５３）とがパスするまで繰り返され、続いて書き込みタイミング信号ｖｐ３＝“１”による書き込みベリファイ（ステップＳ５４）と、書き込み（ステップＳ５５）とがパスするまで繰り返される。以上により、１ページの書き込みが完了する。

図４１は、書き込みベリファイステップＳ５２，Ｓ５４の具体的なフローを示している。センスアンプＳＡをリセットし、読み出し制御信号をＲＥＡＤ＝“０”としてセンスアンプ出力とデータラッチを切り離し、選択ワード線ＴＷＬ（又はＣＷＬ）にベリファイ電圧Ｐｘを、同時に選択される参照ワード線ＲＷＬにベリファイ電圧Ｐｒを与える（ステップＳ６１）。

このとき、制御信号ＲＥＦｏｎは“０”であり、参照電流源回路ＲＥＦはセンスアンプに接続されない。但し、ビット線ＢＬ，／ＢＬのいずれの側の書き込みベリファイであるかに応じて、ｒｅｆＷＬ１又はｒｅｆＷＬ２の一方を“１”とする。これはラッチデータがノードＢ，／Ｂを通してベリファイ判定に影響を与えるようにするためである。

ベリファイ電圧Ｐｘは、ＨＢデータ書き込みの場合は、しきい値レベルがＬ２まで上昇したことを確認するに必要な電圧Ｐ２であり、ＬＢデータ書き込みの場合は、しきい値レベルがＬ３或いはＬ１まで上昇したことを確認するに必要な電圧Ｐ３或いはＰ１であり、参照ワード線ＲＷＬのベリファイ電圧はＰｒである（図７参照）。この後、センスアンプＳＡを活性化してデータセンスする（ステップＳ６２）。

図４２は、書き込みベリファイ時、ビット線ＢＬ側のＴ−ｃｅｌｌブロックとビット線／ＢＬ側の対応する参照セルＲ−ｃｅｌｌブロックが選択され、それぞれの選択ワード線に読み出し電圧Ｒｘ（ｘ＝１，２，３）及びＲｒが与えられる状態を示している。このとき参照電流源回路ＲＥＦは入力ノードＩＮ，／ＩＮから切り離されている。図４２では、非選択ワード線の読み出しパス電圧を単にＶｒｅａｄと示しているが、実際には図１２で説明したように、ステップに応じ、セルに応じてレベルが選択される。

ビット線ＢＬ側のベリファイ読み出しの場合、前述のように、ｒｅｆＷＬ２＝“１”とされる。これにより、Ｂ＝“１”，／Ｂ＝“０”のときは、ＢＬ側のＴ−ｃｅｌｌ電流と／ＢＬ側のＲ−ｃｅｌｌ電流の比較により、書き込み状態が判定される。Ｂ＝“０”，／Ｂ＝“１”のときは、書き込み禁止である。このとき、充電回路３０２ａがオンとなり、セル電流の如何に拘わらずＢＬ側入力ノードＩＮはＶｄｄに保持され、出力ノード／ＯＵＴが“Ｈ”、即ち書き込み完了状態と同じと判定されることになる。

図４２の状態での書き込みベリファイ読み出し動作を具体的に説明すれば、通常読み出しの場合と同様に、まずプリチャージ回路３０１ａ，３０１ｂによりビット線プリチャージが行われる。その後センスアンプＳＡを活性化してデータセンスを行うと、ＢＬ側のＴ−ｃｅｌのセル電流に比べて、／ＢＬ側の参照セルＲ−ｃｅｌｌのセル電流が小さければ、出力ノードＯＵＴが“Ｈ”になり、ＢＬは強制的にＶｓｓに設定される。これは選択されたＴ−ｃｅｌｌが所望のレベルに書き込まれていないことを意味する。この状態はまた、次の書き込みサイクルでビット線ＢＬを“Ｌ”として、“０”書き込みを行う条件を与える。

書き込みが十分で、セル電流が参照セルのそれより小さいと、出力ノード／ＯＵＴが“Ｈ”になり、／ＢＬが強制的にＶｓｓに設定される。Ｂ＝“１”と／ＯＵＴ＝“１”とによって、書き込み完了が判定される。このとき、ＢＬはＶｄｄになり、次の書き込みサイクルでは、選択Ｔ−ｃｅｌｌが書き込み禁止とされる。

データセンス後、ビット線ＢＬ，／ＢＬの一方をＶｄｄ、他方をＶｓｓに確定させた後、ＰＲＱ＝“１”，ＥＲＱ＝“０”，ＩＮＱ０＝“１”を与えて、ベリファイチェック回路ＶＣＫを書き込みベリファイモードで動作させる（ステップＳ６３）。そしてＦＩＮｎ−１＝“１”になったか否かによりベリファイ判定を行う（ステップＳ６４）。ＮＯであれば、書き込みが行われる。ＹＥＳであればセンスアンプＳＡをリセットしてパスフラグを出す（ステップＳ６５）。

／ＢＬ側のＣ−ｃｅｌｌのベリファイ書き込みの場合は、ｒｅｆＷＬ２に代わって、ｒｅｆＷＬ１＝“１”とする。これにより、／Ｂ＝“１”と、ＯＵＴ＝“１”によって、書き込み完了が判定される。

この発明は上記実施の形態に限られない。例えば実施の形態では、バンク内のＴ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイ内に一つずつ参照セル（Ｒ−ｃｅｌｌ）ブロックが配置されるものとしたが、セルアレイ容量に応じて、参照セルブロック数を増やすことができる。

例えば図４３は、Ｔ−ｃｅｌｌアレイ１ｔとＣ−ｃｅｌｌアレイ１ｃとが、それぞれビット線方向にｎ個ずつのグループＴ１〜Ｔｎ−１，Ｃ１〜Ｃｎ−１に分けられ、それらの各グループ内の中央にＲ−ｃｅｌｌブロックを配置した例を示している。ロウデコーダ４ｔ，４ｃは、ブロック選択を行うブロックデコーダＢＬＫ−ＤＥＣと、複数ブロックに共通に適用されるワード線及び選択ゲート線ドライバ回路から構成することができる。

この様な参照セルブロック配置として、セルアレイ１ｔ，１ｃの一方のあるグループ内のＴ−ｃｅｌｌブロック（或いはＣ−ｃｅｌｌブロック）が選択されたとき、他方の、センスアンプ回路３を挟んでこれと等距離にあるグループ内のＲ−ｃｅｌｌブロックが選択されるように、アドレスを割り付ける。このようにすると、情報セルＴ−ｃｅｌｌ或いはＣ−ｃｅｌｌと対応する参照セルＲ−ｃｅｌｌを選択するときの実質ビット線長がほぼ同じに保たれる。

なお各グループＴ１〜Ｔｎ−１，Ｃ１〜Ｃｎ−１内で中央のブロックを参照セルＲ−ｃｅｌｌブロックとすることは、必ずしも必要ではない。例えば、各グループＴ１〜Ｔｎ−１，Ｃ１〜Ｃｎ−１内でセンスアンプユニット３０から最も遠いブロックを参照セルブロックとする選択を行ってもよい。これは、選択参照セルＲ−ｃｅｌｌ側の選択セル位置までのビット線長（実質ビット線長）が常に、選択情報セルＴ−ｃｅｌｌ或いはＣ−ｃｅｌｌ側のそれ以上である、という条件を満たすことを意味する。これは更に言い換えれば、データ読み出し時にビット線対ＢＬ，／ＢＬの間でその実質ビット線長の差が正負にまたがるようなばらつきがなくなることを意味し、確実なデータセンスを行う上で好ましい。

また上記実施の形態では浮遊ゲートと制御ゲートが積層された構造のメモリセルを用いたが、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）構造や、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）構造のメモリセルを用いることもできる。更に、電荷量によるしきい値電圧以外の他の物理量レベルを不揮発に記憶するメモリ、たとえば相変化メモリＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、抵抗メモリＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）、オーボニックメモリＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）、磁気抵抗メモリＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等の他の各種不揮発性メモリにもこの発明を適用することが可能である。

この発明の一実施の形態によるＮＡＮＤフラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのセルアレイ及びセンスアンプ回路のレイアウトを示す図である。 同フラッシュメモリのセルアレイの等価回路構成を示す図である。 複数バンクのレイアウト例を示す図である。 センスアンプユニットとビット線対との間の選択回路構成を示す図である。 ページアドレス構成を示す図である。 実施の形態の４値データ記憶方式のレベル設定とデータ割り付け法を、Ｔ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 ４値データのレベル設定とデータ割り付け法を、Ｃ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 同じくＴ−ｃｅｌｌとＲ−ｃｅｌｌのレベル関係でデータ読み出し原理を説明するための図である。 読み出しステップによるデータ遷移を示す図である。 ４値データの書き込みステップを説明するための図である。 下位ビット読み出し時のワード線電圧波形を示す図である。 同じく下位ビット読み出し時のＴ−ｃｅｌｌ及びＲ−ｃｅｌｌＮＡＮＤストリングのバイアス関係を示す図である。 上位ビット読み出し時のワード線電圧波形を示す図である。 同じく上位ビット読み出し時のＴ−ｃｅｌｌ及びＲ−ｃｅｌｌＮＡＮＤストリングのバイアス関係を示す図である。 読み出し時のワード線レベル関係をまとめて示す図である。 実施の形態のセンスユニット構成を示す図である。 同センスユニット内のセンスアンプＳＡの構成を示す図である。 同センスユニット内の参照電流源回路ＲＥＦの構成を示す図である。 同センスユニット内のデータラッチ回路ＬＡＴの構成を示す図である。 同センスユニット内のベリファイチェック回路ＶＣＫの構成を示す図である。 同ベリファイチェック回路を用いた終了検知回路の構成を示す図である。 この実施の形態のセンスユニットによるビット線プリチャージ動作とセンス動作を示す電圧波形である。 データラッチ回路ＬＡＴの読み出し動作に係わる部分の構成を示す図である。 読み出し時のクロック発生ステップを示す図である。 読み出し時のＮＡＮＤストリングのバイアスとセンスアンプの関係を示す図である。 データラッチ回路ＬＡＴのベリファイ消去に係わる部分の構成を示す図である。 消去ステップとデータラッチ回路ＬＡＴのデータ保持状態を示す図である。 消去単位の設定法を示す図である。 データ消去のシーケンスを示す図である。 消去ベリファイステップの詳細を示す図である。 消去ベリファイ時のＮＡＮＤストリングのバイアスとセンスアンプの関係を示す図である。 データラッチ回路ＬＡＴの参照セル書き込みに係わる部分の構成を示す図である。 参照セル書き込みステップとデータラッチ回路ＬＡＴのデータ保持状態を示す図である。 参照セル書き込みのシーケンスを示す図である。 参照セル書き込みベリファイステップの詳細を示す図である。 参照セル書き込み時のＮＡＮＤストリングのバイアスとセンスアンプの関係を示す図である。 データラッチ回路ＬＡＴの情報セル書き込みに係わる部分を示す図である。 情報セル書き込みステップと書き込みデータ状態変化を示す図である。 情報セル書き込みのシーケンスを示す図である。 情報セル書き込みベリファイステップの詳細を示す図である。 情報セル書き込み時のＮＡＮＤストリングのバイアスとセンスアンプの関係を示す図である。 メモリセルアレイの他のレイアウト例を示す図である。

符号の説明

１ｔ，１ｃ…セルアレイ、２ｔ，２ｃ…カラムゲート回路、３…センスアンプ回路、４ｔ，４ｃ…ロウデコーダ、５ｔ，５ｃ…カラムデコーダ、６…アドレスバッファ、７…アドレスレジスタ、８…コマンドデコーダ、９…コントローラ、１０…高電圧発生回路、１１…データバッファ、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ…情報セル、Ｒ−ｃｅｌｌ…参照セル、ＢＬ，／ＢＬ…ビット線対、ＴＷＬ，ＣＷＬ，ＲＷＬ…ワード線、３０…センスユニット、ＳＡ…センスアンプ、ＬＡＴ（ＨＢＬ，ＬＢＬ）…データラッチ回路、ＲＥＦ…参照電流源回路、ＶＣＫ…ベリファイチェック回路、３０１ａ，３０１ｂ…ビット線プリチャージ回路、３０２ａ，３０２ｂ…プルアップ回路。

Claims (4)

1. それぞれ電気的書き換え可能な複数の不揮発性メモリセルが配列された、第１及び第２のセルアレイと、
   前記不揮発性メモリセルに流す電流を制御する電圧を出力する駆動回路と、
   前記第１及び第２のセルアレイのデータを読み出すためのセンスアンプ回路とを有し、
   前記第１及び第２のセルアレイにはそれぞれ、４つのデータレベルＬ０，Ｌ１，Ｌ２及びＬ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つが書き込まれる複数の情報セルと、前記データレベルを検出するための参照レベルＬｒ（但しＬ０＜Ｌｒ＜Ｌ１）が書き込まれる少なくとも一つの参照セルが設定され、
   前記駆動回路は、前記不揮発性メモリセルに流す電流を制御する電圧として、前記参照セルに前記参照レベルＬｒに対応したレベルＲｒを適用した状態で、前記情報セルに前記データレベルＬ１，Ｌ２，Ｌ３に対応した電圧Ｒ１，Ｒ２，Ｒ３を順次適用し、
   前記センスアンプ回路は、前記第１及び第２のセルアレイから同時に選択される情報セルと参照セルのセル電流差を検出してデータを読み出すように構成されている
   ことを特徴とする半導体記憶装置。
2. それぞれ互いに交差するワード線とビット線及び、それらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、４つのデータレベルＬ０，Ｌ１，Ｌ２及びＬ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つが書き込まれる複数の情報セルと、前記データレベルを検知するための参照レベルＬｒ（但しＬ０＜Ｌｒ＜Ｌ１）が書き込まれる少なくとも一つの参照セルとが設定される、第１及び第２のセルアレイと、
   前記参照セルに前記参照レベルＬｒに対応したレベルＲｒを印加した状態で、前記情報セルに前記データレベルＬ１，Ｌ２，Ｌ３に対応した電圧Ｒ１，Ｒ２，Ｒ３を順次印加するように前記第１及び第２のセルアレイのワード線を選択駆動するワード線駆動回路と、
   前記第１及び第２のセルアレイから同時に選択される情報セルと参照セルが接続されるビット線対に接続されて、情報セルと参照セルのセル電流差を検出してデータを読み出すセンスアンプ回路とを有し、
   前記ワード線駆動回路は、データ読み出し時同時に選択されてそれぞれに定められたワード線電圧が与えられる複数のワード線の駆動に関して少なくとも次の二つの駆動モード、第１のワード線に対して駆動開始からデータセンスに必要な第１の電圧を与える第１の駆動モードと、第２のワード線に対してデータセンスに必要な第２の電圧を越える第３の電圧を与えた後第２の電圧に戻す第２の駆動モードとを有する
   ことを特徴とする半導体記憶装置。
3. それぞれ互いに交差するワード線とビット線及び、それらの交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、４つのデータレベルＬ０，Ｌ１，Ｌ２及びＬ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つが書き込まれる複数の情報セルと、前記データレベルを検知するための参照レベルＬｒ（但しＬ０＜Ｌｒ＜Ｌ１）が書き込まれる少なくとも一つの参照セルが設定される、第１及び第２のセルアレイと、
   前記参照セルに前記参照レベルＬｒに対応したレベルＲｒを印加した状態で、前記情報セルに前記データレベルＬ１，Ｌ２，Ｌ３に対応した電圧Ｒ１，Ｒ２，Ｒ３を順次印加するように前記第１及び第２のセルアレイのワード線を選択駆動するワード線駆動回路と、
   前記第１及び第２のセルアレイから同時に選択される情報セルと参照セルが接続されるビット線対に接続されるセンスアンプ回路とを有し、
   前記センスアンプ回路は、
   前記ビット線対に接続される情報セルと参照セルのセル電流差を検知してデータを読み出すための差動増幅器と、
   前記差動増幅器の電流源とは別に設けられて、前記差動増幅器の活性化前に一定時間、前記ビット線対にプリチャージを行うためのビット線プリチャージ回路とを有する
   ことを特徴とする半導体記憶装置。
4. 対をなす第１及び第２のビット線と、
   前記第１のビット線に選択的に接続される、直列接続された複数のメモリセルがそれぞれ４つのデータレベルＬ０，Ｌ１，Ｌ２及びＬ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれかが書き込まれる情報セルとなる複数の第１のＮＡＮＤストリングと、
   前記第２のビット線に選択的に接続される、直列接続された複数のメモリセルがそれぞれ４つのデータレベルＬ０，Ｌ１，Ｌ２及びＬ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか書き込まれる情報セルとなる複数の第２のＮＡＮＤストリングと、
   前記第１のビット線に選択的に接続される、直列接続された複数のメモリセルがそれぞれ前記データレベルを検知するための参照レベルＬｒ（但しＬ０＜Ｌｒ＜Ｌ１）が書き込まれる参照セルとなる少なくとも一つの第３のＮＡＮＤストリングと、
   前記第２のビット線に選択的に接続される、直列接続された複数のメモリセルのそれぞれが前記データレベルを検知するための参照レベルＬｒ（但しＬ０＜Ｌｒ＜Ｌ１）が書き込まれる参照セルとなる少なくとも一つの第４のＮＡＮＤストリングと、
   データ読み出し時、前記第１のＮＡＮＤストリングの一つと同時に前記第４のＮＡＮＤストリングを選択し、或いは前記第２のＮＡＮＤストリングの一つと同時に前記第３のＮＡＮＤストリングを選択するデコーダ回路と、
   前記選択されたＮＡＮＤストリングの前記メモリセルに流す電流を制御する電圧として、前記参照セルに前記参照レベルＬｒに対応したレベルＲｒを印加した状態で、前記情報セルに前記データレベルＬ１，Ｌ２，Ｌ３に対応した電圧Ｒ１，Ｒ２，Ｒ３を順次印加する駆動回路と、
   前記第１及び第２のビット線に接続されて、選択された情報セルと参照セルのセル電流差を検知してデータを読み出すセンスアンプ回路とを有する
   ことを特徴とする半導体記憶装置。
   

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