JP5197448B2 - 抵抗変化メモリ装置 - Google Patents

Description

この発明は、抵抗変化メモリ装置に係り、特に大容量化したときの高速読み書きの手法に関する。

電圧、電流或いはジュール熱等を印加してメモリセルの抵抗値を可逆的に変化させてデータ記憶を行う抵抗変化メモリ装置（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ；ＲｅＲＡＭ）が、ＮＡＮＤ型フラッシュメモリの後継候補として注目されている。ＲｅＲＡＭは、微細化に向いていると同時にクロスポイントセルを構成でき、さらにセルアレイ積層化が容易である。このため、三次元（３Ｄ）セルアレイを持つ大容量ファイルメモリとして利用できるものとして、各所で研究されている（例えば、非特許文献１参照）。

ＲｅＲＡＭを大容量化して、しかも高速の読み書きを実現する上で問題になるのは、ＲｅＲＡＭセルのセット、リセット動作の非対称性である。具体的にあるメモリセル材料の場合について言えば、セット動作が電圧モードであるのに対し、リセット動作は電流モードである、という基本的相違がある。もう一つの大きな非対称性は、電圧モードのセット動作に比べて、電流モードのリセット動作には、数倍から１００倍といった時間を要する点である。材料が異なれば、このリセットとセットの時間関係が逆転したものが存在する。

電圧モードと電流モードのいずれが時間がかかるかというのは、メモリセル材料によって異なるが、このような大きなセットとリセットの非対称性を十分に考慮しないと、大容量化したＲｅＲＡＭの高速性能を実現することは難しい。

Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796.

この発明は、高速読み書きを可能とした抵抗変化メモリ装置を提供することを目的としている。

この発明の一態様による抵抗変化メモリ装置は、抵抗値の相違により第１及び第２のデータ状態が可逆的に設定される抵抗変化型メモリセルを配列したセルアレイを有する抵抗変化メモリ装置において、
前記セルアレイの所定領域へのデータ書き込みは、その所定領域内の少なくとも第１のデータ状態に書かれるべきセルに第１のデータ状態を書き込む第１の書き込み手続きと、その所定領域内の第２のデータ状態に書かれるべきセルに第２のデータ状態を書き込む第２の書き込み手続きとにより行われる
ことを特徴とする。

この発明によると、高速読み書きを可能とした抵抗変化メモリ装置を提供することができる。

実施の形態によるＲｅＲＡＭの構成を示す図である。 同ＲｅＲＡＭのセンス系システムを示す図である。 同ＲｅＲＡＭのセンスアンプ構成例を示す図である。 同センスアンプの動作波形を示す図である。 同ＲｅＲＡＭの書き込みコントロール回路の構成例を示す図である。 同書き込みコントロール回路の電圧設定例を示す図である。 ゲートレベル発生回路を示す図である。 多ビット“０”書き込みの動作説明図である。 多ビット“１”書き込みの動作説明図である。 多ビットアクセス対応のセンスシステムを示す図である。 同センスシステムに用いられるセンスアンプ構成を示す図である。 同センスアンプの動作波形を示す図である。 より具体的な多ビットアクセス対応センス系システム（１）を示す図である。 同センスシステムに用いられるセンスアンプ回路である。 “１”“０”個別書込みに用いられるビット線デコーダの構成である。 “１”全て“０”個別書き込みに用いられる微つと線デコーダの構成である。 セルアレイブロック配列とセンスアンプ配列及びバスの関係を示す図である。 セルアレイブロックのグループ化を示す図である。 大容量メモリ構成例を示す図である。 書き込みデータ転送を説明するための図である。 同じく書き込みデータ転送のインタリーブ動作を説明するための図である。 読み出しデータ転送を説明するための図である。 同じく読み出しデータ転送のインタリーブ動作を説明するための図である。 再フォーミング／セットを兼ねた書き込み手順（同時書き込みビット数が許容範囲内の場合）を説明するための図である。 再フォーミング／セットを兼ねた書き込み手順（同時書き込みビット数が許容範囲以上の場合）を説明するための図である。 読み出しバーストサイクルの説明図である。 上書きバーストサイクルの説明図である。 ＥＣＣリフレッシュの手順を説明するための図である。 リフレッシュバーストサイクルの説明図である。 “１”のみ書き込みの手順を説明するための図である。 “１”オール書き込みバーストサイクルの説明図である。 “０”オール書き込みバーストサイクルの説明図である。 “１”のみ書き込みデータ転送を説明するための図である。 “１”のみ書き込みデータ転送のインタリーブ動作を説明するための図である。 “１”のみ書き込みバーストサイクルの説明図である。 多ビット対応センス系システムの初期状態の問題を説明するための図である。 同じく不良セルの問題点を説明するための図である。 改良された多ビット対応センス系システムの構成を示す図である。 同システムの書き込みコントロール回路を示す図である。 同書き込みコントロール回路の電圧設定例を示す図である。 より具体的な多ビットアクセス対応センス系システム（１）の構成を示す図である。 同システムに用いられるゲートレベル発生回路を示す図である。 同システムに用いられるセンスアンプ回路を示す図である。 フォーミング書き込みバーストの動作タイミング図である。 “０”オール書き込みバーストの動作タイミング図である。 “１”のみ書き込みバーストサイクルの中断の動作タイミング図である。 “１”のみ書き込みバーストサイクルの中止の動作タイミング図である。 読み出しバーストサイクルの中断の動作タイミング図である。 読み出しバーストサイクルの中止の動作タイミング図である。 上書きバーストサイクルの中断の動作タイミング図である。 上書きバーストサイクルの中止の動作タイミング図である。 一連の動作のコマンドとバーストの関係を示すずである。 読み出しバーストでの新バースト開始のアドレスコマンド仕様を説明するための図である。 書き込みバーストでの新バースト開始のアドレスコマンド仕様を説明するための図である。 読み出しバーストとＥＣＣリフレッシュバーストのアドレス抽出法を説明するための図である。 リフレッシュアドレスの保持及び発生を説明するための回路ブロック図である。 書き込み巡回カウンタを示す図である。 書き込み巡回カウンタの動作フロー図である。 読み出し巡回カウンタを示す図である。 読み出し巡回カウンタの動作フロー図である。 ＥＣＣリフレッシュバーストアドレスの設定を説明する動作タイミング図である。 メモリ制御に関係する各種信号を示す図である。 コマンドコード及びアドレスビットの例を示す図である。 実施の形態のメモリのＷＲＩＭの使用形態を説明するための図である。

大容量のファイルメモリを構成するためには、三次元（３−Ｄ）セルアレイ構造のＲｅＲＡＭが有効である。ＲｅＲＡＭセルには、従来のフラッシュメモリにはない特徴があり、高速性能を実現するには、その特徴を活かしたメモリ動作仕様を設定することが重要である。

以下の説明では、ＲｅＲＡＭメモリセルの高抵抗状態を“リセット状態”、低抵抗状態を“セット状態”とし、高抵抗状態から低抵抗状態に遷移させる書き込み動作を“セット動作”、低抵抗状態から高抵抗状態に遷移させる書き込み動作を“リセット動作”と定義する。また、セット動作は、メモリセルに電圧を印加する“電圧モード”であり、リセット動作は、メモリセルに電流を印加し、発生するジュール熱により状態遷移をもたらす“電流モード”であるとし、電流モードでの状態遷移には、電圧モードでの状態遷移に対して、少なくとも２倍以上、実際には数倍乃至１００倍といった時間がかかるものとする。更に、二値データの場合、高抵抗状態（リセット状態）をデータ“０”、低抵抗状態（セット状態）をデータ“１”とする。

メモリセルは、抵抗値を不揮発に記憶する可変抵抗素子と、セル選択のためのダイオードとを直列接続して構成される。非選択セルではダイオードを逆バイアス状態とするので、リーク電流が避けられず、特に逆耐圧リークの大きな不良セルによるデータの信頼性が問題になる。

なお、セットとリセット、高抵抗と低抵抗、状態遷移時間の関係は、メモリセル物質によって異なるが、セット動作とリセット動作での遷移時間が大きく異なること、その一方が電圧モードで他方が電流モードであることは、材料によらずいえることであって、以下の具体的な技術的検討結果は、それぞれのメモリ物質に合わせて翻訳しなおすことは容易である。

以下の実施の形態で示すメモリ仕様の特徴をまとめると、次の４点になる。

（１）多ビット同時アクセス
メモリセルの占有率を上げてビットコストを下げることはメモリが製品として成立するための大前提であり、このためにはメモリを構成するセルアレイのセル数を増やすことが有効である。しかしセル数が増えると、セルアクセスの待機セルの数が増え待機リークの総和も増える。

消費電力を抑えたメモリを目指すために待機セルのバイアス条件を工夫する必要があると同時に、大きなセルアレイから同時に多くのデータを転送するには、同一選択線で多ビットを同時アクセスできることが必要となる。

（２）読み出し書き込みモードの完全分離
ＲｅＲＡＭは、書き込み動作（セット、リセット動作）が特殊であるので、読み出しと書き込みが混在しないような仕様を考える必要がある。以下では、読み出しと書き込みの動作モードを完全に分離して使用できるような応用を想定して仕様を考える。具体的には、書き込みと読み出しを完全分離した書き込み読み出し分離モード（Ｗｒｉｔｅ Ｒｅａｄ Ｉｓｏｌａｔｅｄ Ｍｏｄｅ：ＷＲＩＭ） を考える。

（３）“１”のみ書き込みモード
書き込みモードの高速化として、セット動作（“１”書き込み）が電圧モードで多ビット同時設定可能であることを利用する。即ち、セルアレイの一定領域の書き込みに際して、その領域全体を予めリセット状態に設定し（即ち“０”書き込みを行ない）、その後セット動作のみ（“１”のみ書き込み）を行なうという、“１”のみ書き込みモード（“１”ｏｎｌｙ ｗｒｉｔｅ ｍｏｄｅ）を導入する。

（４）ＥＣＣリフレッシュ
大容量ファイルメモリでは、データの信頼性が重要な要素であり、データを保証するためにオンチップＥＣＣシステムを利用したデータのリフレッシュ、即ちＥＣＣリフレッシュモードを備える。

以上のような仕様の概要から狙う市場として、データ転送に直接のメモリへのアクセスが有効で書き込みと読み出しが分離できる用途を考える。その一つとして、読み出しの高速データ転送が必要なゲームコンテンツ用の大容量メモリが考えられる。次に、撮像機器からの直接書き込みの高速転送が要求される高精細ビデオ機器の記録メモリがある。これらは読み出しと書き込みの完全分離した仕様のメリットを享受できる。

以下、それぞれの仕様を詳細を説明する。

多ビットアクセスを可能とするセンスシステムの工夫、データ転送の方法と多ビットの高速データ読み出しを想定したシステム、不良セルがある場合への多ビットデータ転送のセンスシステムの新たな工夫、書き込みと読み出しが完全分離した場合の特徴を引き出す動作モードと仕様の順に説明していく。

可変抵抗素子を情報記憶媒体として用いる大容量ＲｅＲＡＭの構成は、クロスポイントセル構成でかつ３Ｄセルアレイ構造を基本とする。まずこの基本構成を説明する。

ＲｅＲＡＭ基本構成
図１は、一つの３Ｄセルアレイブロック１とその下地基板の読み書き制御回路２を示している。セルアレイブロック１は、クロスポイント型セルアレイが三次元積層されたもので、その信号配線であるワード線ＷＬとビット線ＢＬは、セルアレイブロック１の４辺に設けた垂直配線領域を利用して、下地基板に引き出される。

セルアレイブロック１のビット線方向両端で基板に降りたビット線ＢＬは、ビット線デコーダ／マルチプレクサ２１で外部からのアドレス信号とコマンドに従って選択され、センスアンプ回路２２に接続される。読み出し時はセル電流と参照電流値の比較によりデータ確定をセンスアンプが行い、書き込み時はセンスアンプ系及びデコード系がセルに適切な書き込み電圧や電流を供給する。

セルアレイブロック１のワード線方向両端で基板上に降りたワード線ＷＬは、ワード線ドライバ２３に入る。このワード線ドライバ２３は、外部アドレスやコマンドに従ってワード線レベルを選択的に設定する。

外部とのデータやり取りを行なうバス領域としては、この例ではビット線デコーダ／マルチプレクサ２１とセルアレイブロック１の間に隙間を空けてここにバス２４を設けている。従ってビット線ＢＬはセルアレイブロック１からデコーダ／マルチプレクサに到達すまでの間にバス領域２４の上空を通過していくことになる。ビット線信号はこのバス領域２４を経てセルアレイ直下のセンスアンプ回路２２に送られ、センス増幅または書込みではデータに従った書き込み電圧や電流に変換される。センスアンプ回路２２と外部とのデータやり取りは、バス領域２４を介して行なわれる。

図２は、センス系回路システムの一例の詳細回路図である。ここにはセルアレイブロック１内の一層のセルアレイ１０１が代表的に示されている。セルアレイ１０１のビット線ＢＬとワード線ＷＬの交点に、可変抵抗素子ＶＲとダイオードＤｉが直列接続されたメモリセルＭＣが設けられる。セルダイオードのアノード側をビット線ＢＬ及び参照ビット線ＲＢＬとしている。

複数のビット線ＢＬに対して、センス時の参照レベルが設定される一つの参照ビット線ＲＢＬが配置される。メモリセルＭＣの初期状態は、低抵抗のセット状態またはフォーミング終了状態である。この低抵抗状態を以後、データ“１”と呼び、高抵抗状態をデータ“０”と呼ぶ。

ビット線ＢＬ上のセルは、記憶させるべき情報に従って、ワード線ＷＬを選択して高抵抗のリセット状態（“０”）を書き込んだり、リセット状態から再びセット状態への書き込みを行ったりするが、参照ビット線ＲＢＬの同じワード線で選択されるセル（参照セル）にはこれらの書き込み時に常に“１”書き込みを行いセル状態のリフレッシュを行う。この動作によって参照ビット線のセルを常に安定した“１”状態として、セルデータの読み出しの際の参照レベルを確保する。これは書き込み時（Ｗ時）に参照ビット線ＲＢＬのビット線スイッチＳＷ２（ＮＭＯＳトランジスタ）に、Ｖｄｄ＋Ｖｔ以上の昇圧パルスを与えることで設定される。

ワード線ドライバ１０２は、ロウアドレスにより選択されるワード線スイッチＳＷ１（ＮＭＯＳトランジスタ）がオンとなり、選択ワード線を接地電位Ｖｓｓに接続する。スイッチトランジスタは、デコーダからの信号“from rdec_b”のＬレベルで選択され、ゲートに与えるレベルＶｍによってそのオン抵抗が制御される。

スイッチＳＷ１のゲートレベルＶｍは、フォーミング、“１”書き込み、“０”書き込み、読み出しに応じて切り換えられる。このレベル切り替えを行なうのは書き込み制御回路１０４である。

ビット線選択回路１０３は、カラムアドレスにより選択されたスイッチＳＷ２（ＮＭＯＳトランジスタ）により、選択ビット線をローカルバスＬＢに接続する。このスイッチトランジスタのオン抵抗も、デコーダからの信号“from cdec_b”信号がＬレベルで選択されゲートに与えられるレベルＶｇによって制御され、フォーミング、“１”"書き込み、“０”書き込み、読み出しによってこのレベルが変えられることは、ワード線スイッチＳＷ１と同様である。

ワード線スイッチＳＷ１及びビット線スイッチＳＷ２のＮＭＯＳトランジスタをそれぞれＶｍ，Ｖｇで駆動するドライバは、図２に示したような、ＰＭＯＳトランジスタのソースにそれぞれＶｍ，Ｖｇを与えるＣＭＯＳドライバである。

参照ビット線ＲＢＬは、選択スイッチＳＷ２を介して参照ローカルバスＲＬＢに接続される。この参照ビット線ＲＢＬを接続するためのスイッチトランジスタのゲートレベルは、書き込み時（Ｗ時）にはＶｄｄ＋Ｖｔより高いレベルに一時的にパルス設定される。ここでＶｔはこのスイッチトランジスタの閾値である。読み出し時（Ｒ時）にはＶｒｅａｄなるレベルに設定される。

以上のワード線及びビット線選択時の制御ゲートレベルＶｍ，Ｖｇの発生回路である書き込み制御回路１０４の詳細は後に説明する。

ローカルバスＬＢ及び参照ローカルバスＲＬＢは、電流比較センスアンプ（ＳＡ）１０５の入力となる。書き込み時には制御信号/Write（＝“Ｌ”）により制御されるＰＭＯＳトランジスタＭＰにより、ローカルバスＬＢ及び参照ローカルバスＲＬＢに電源レベルＶｄｄが供給される。

図３は、微小電流の比較を高速に行なう電流比較型センスアンプ（ＳＡ）１０５の構成である。このセンスアンプＳＡは、１００ｎＡ以下の電流比較でも高速に確実にセンスを行うことが可能に構成されている。

具体的にセンスアンプＳＡは、ＶｄｄとＶｓｓの間に、ＰＭＯＳトランジスタＭ０，Ｍ８、ＮＭＯＳトランジスタＭ１０、ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ４が直列接続された第１の電流パス１１１と、ＰＭＯＳトランジスタＭ１，Ｍ９、ＮＭＯＳトランジスタＭ１１、ＰＭＯＳトランジスタＭ３及びＮＭＯＳトランジスタＭ５が直列接続された第２の電流パス１１２とが対称的に形成されている。

センスアンプの入力にはカレントミラー回路１１３，１１４が設けられていて、一方の入力／ＩＮの入力電流（参照電流）がもう一方の入力ＩＮの入力電流（センスすべきセル電流）の1/10になるようにしている。これは、参照セルがデータ“１”であって、参照ビット線には大きな参照電流が流れるので、センスアンプに与えられる参照電流を、データ“１”のときのビット線電流とデータ“０”のときのビット線電流の間に設定するためである。

即ち、入力ＩＮ側のカレントミラー回路１１３は、寸法比が１０：１０のＰＭＯＳトランジスタ対Ｍ１２，Ｍ１４により構成されて、入力ＩＮ側に流す電流と同じ電流をトランジスタＭ１０のソースから電流経路１１１に供給する。入力／ＩＮ側のカレントミラー回路１１４は、寸法比が１：１０のＰＭＯＳトランジスタ対Ｍ１３，Ｍ１５により構成されて、入力／ＩＮ側に流す電流の１／１０の電流をトランジスタＭ１１のソースから電流経路１１２に供給する。

第１の電流パス１１１のＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４の接続ノードが一方の出力ノードＯＵＴとなり、第２の電流パス１１２のＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ５の接続ノードが他方の出力ノード／ＯＵＴとなる。

第１の電流パス１１１のＰＭＯＳトランジスタＭ０，Ｍ２及びＮＭＯＳトランジスタＭ４のゲートは一方の出力ノード／ＯＵＴに共通接続され、第２の電流パス１１２のＰＭＯＳトランジスタＭ１，Ｍ３及びＮＭＯＳトランジスタＭ５のゲートは他方の出力ノードＯＵＴに共通接続されて、ＣＭＯＳラッチを構成している。即ち第１の電流パス１１１を構成するＣＭＯＳインバータと、第２の電流パス１１２を構成するＣＭＯＳインバータとが、入出力が交差接続されてラッチを構成する。

ＰＭＯＳトランジスタＭ８，Ｍ９は活性化トランジスタであり、活性化信号／ａｃｔによりゲートが制御される。ＮＭＯＳトランジスタＭ１０，Ｍ１１は、電流パス１１１，１１２の電流制御用素子であり、信号ｖＬＴＣによりゲートが制御されて、センスアンプ電流が決まる。

ＣＭＯＳラッチを構成するＮＭＯＳトランジスタＭ４及びＭ５のゲートはそれぞれ、センス信号／ＳＥにより駆動されるＮＭＯＳトランジスタＭ６及びＭ７のドレインに接続されている。これらのＮＭＯＳトランジスタＭ６，Ｍ７は、／ＳＥ＝“Ｈ”の間オンして、ＣＭＯＳラッチのＮＭＯＳトランジスタＭ４，Ｍ５をオフに保つ。

即ち活性化信号／ａｃｔ＝“Ｌ”により電流パス１１１，１１２に流れる電流は、／ＳＥが“Ｌ”になるまでは、それぞれＮＭＯＳトランジスタＭ７，Ｍ６を介してＶｓｓに流れる。そしてセル電流が導入された後、／ＳＥ＝“Ｌ”のセンス時、ＮＭＯＳトランジスタＭ６，Ｍ７がオフになってパス電流を遮断し、それらのドレイン電圧差がＣＭＯＳラッチにより正帰還増幅されることになる。

図４を用いてこの実施の形態のセンスアンプＳＡの動作を説明する。センス信号／ＳＥが“Ｈ”の状態では、ＮＭＯＳトランジスタＭ６，Ｍ７がオンであり、出力ノードＯＵＴ，／ＯＵＴは“Ｌ”レベルに保たれる。活性化信号／ａｃｔが“Ｌ”になると、電流パス１１１，１１２に電流が流れる。そしてセル電流取り込み信号ａｃｃＲＥＡＤが“Ｈ”になり、入力ノードＩＮ，／ＩＮに接続されたビット線及び参照ビット線に電流を注入すると、セル電流の電流差に応じてＮＭＯＳトランジスタＭ６，Ｍ７のドレインに微小な電圧差が生じる。

セル電流差が反映される適当な時間ΔＴの経過後、センス信号／ＳＥが“Ｌ”になると、ＮＭＯＳトランジスタＭ６，Ｍ７がオフになり、そのドレイン電圧差を増幅するラッチ回路の正帰還動作により、ＮＭＯＳトランジスタＭ４，Ｍ５の一方がオン、他方がオフになる。即ち、ＮＭＯＳトランジスタＭ６，Ｍ７がオンからオフに遷移する際に、セル電流差に基づくタイミングのずれがそれらのドレイン電圧に変換され、これが正帰還増幅される。

トランジスタペアＭ１０，Ｍ１１は、センス初期にはゲート信号ｖＬＴＣを低いレベルＶＲＲに設定してコンダクタンスを抑えて、電源Ｖｄｄからのセンスアンプ電流を絞り、ペアＭ１２，Ｍ１３を介して供給されるセル電流差をセンスアンプの状態により強く反映するようにしている。センスアンプの初期センスによってセンスアンプのバランスがセルデータ電流差によって崩れて確定したら、そのゲート信号ｖＬＴＣをＶＲＲからＶｄｄより高いＶＰＰにして、センスアンプに電源電圧を供給して出力をＶｄｄまでフルスイングさせる。このとき信号／ａｃｃＲＥＡＤを立ちあげてセル電流のセンスアンプへの供給を遮断する。

微細化されたペアトランジスタのバラツキは製造工程の揺らぎによって生じるので、図３に示すように電流パス１１１，１１２は、許される限り多くの素子の直列接続とした方がバラツキが相殺されるので好ましい。そこで、Ｍ０−Ｍ１ペア、Ｍ８−Ｍ９ペア、Ｍ１０−Ｍ１１によって入力ノードと電源Ｖｄｄの間を構成している。

特に、ＮチャネルトランジスタペアＭ１０−Ｍ１１はセンスアンプＳＡの動作のフィードバックループをなすＰチャネルトランジスタペアＭ０−Ｍ１とペアＭ８−Ｍ９のバラツキの影響を抑える。すなわちＮチャネルトランジスタのコンダクタンスを抑えて、より電源Ｖｄｄに近い側にあるＰチャネルトランジスタのドレインやソースの電位を上げて、Ｐチャネルトランジスタのコンダクタンスを上げている。即ち、ＰチャネルとＮチャネルのコンダクタンスがそれぞれのバラツキの影響を抑える方向に作用する。

信号／ａｃｃＲＥＡＤの立ち下げとセンス動作開始信号／ＳＥの立ち下げの時間差ΔＴは、／ａｃｃＲＥＡＤ立ち下げ後のセル電流の注入が終わり、セル電流を十分反映するような入力電流になるまで待ってセンスが開始されるよう、タイミング調整を行う趣旨である。

書き込みコントロール回路１０４は、図５のように構成される。この回路に供給される信号は、書き込み制御信号/Ｗｒｉｔｅとセルに書き込む情報である“ｄａｔａ”であり、出力は、ワード線選択スイッチＳＷ１とビット線選択スイッチＳＷ２のＮＭＯＳトランジスタをそれぞれ駆動するゲート電圧ＶｍとＶｇである。

コントロール回路１０４は、データ“ｄａｔａ”により状態遷移するＰＭＯＳフリップフロップＦＦを有し、これにより制御されて、Ｖｇ_reset及びＶｐｐを制御信号Ｖｇとして出力するＰＭＯＳトランジスタＭＰ１１及びＭＰ１２を有する。制御信号Ｖｍ側には、セット時（ｄａｔａ＝“１”）にＶｔ＋εを出力し、リセット時（ｄａｔａ＝“０”）にＶｄｄを出力するドライバＤＲＶ１が設けられている。このドライバＤＲＶ１は、図２において、ワード線スイッチＳＷ１及びビット線スイッチＳＷ２のゲート駆動部に設けられるものと同様のＣＭＯＳドライバである。

書き込み時（セット、リセット時）は、／Ｗｒｉｔｅ＝“Ｌ”によりＰＭＯＳトランジスタＭＰ１３，ＭＰ１４がオンして、必要な書き込み制御電圧がＶｇ，Ｖｍに与えられ、読み出し時は、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２がオンして、ＶｒｅａｄがＶｇ，Ｖｍに与えられる。

図６は、書き込み制御回路１０４により各動作モードでＶｇ，Ｖｍに与えられる制御電圧を示している。制御電圧の大小関係は、一例を挙げれば、Ｖｓｓ＜Ｖｔ＋ε＜Ｖｒｅａｄ＜Ｖｇ_ｒｅｓｅｔ＜Ｖｄｄ＜Ｖｐｐである。但しこの例に限定されるものではない。またここでは、ワード線選択スイッチＳＷ１及びビット線選択スイッチＳＷ２が共にＮＭＯＳトランジスタの場合を想定している。

リセット時は、Ｖｍ＝Ｖｄｄにより選択ワード線について選択スイッチＳＷ１がオンでＶｓｓに設定され、Ｖｇ＝Ｖｇ_resetにより選択ビット線に選択スイッチＳＷ２を介して必要なリセット電流が供給される。セット時は、Ｖｍ＝Ｖｔ＋εにより選択スイッチＳＷ１が高抵抗のオン状態に設定されて、選択ワード線がＶｓｓに設定され、選択ビット線には、選択スイッチＳＷ２がＶｐｐにより十分なオン状態に設定されて必要なセット電圧が与えられる。セルのフォーミングはモードとしてはセットと同じで、ＶｍはＶｔ＋ε、ＶｇはＶｐｐを与える。

即ちセット状態への遷移では、ビット線選択スイッチＳＷ２はゲート電位Ｖｇを上げて十分低抵抗にし、一方ワード線スイッチＳＷ１ではゲート電位Ｖｍを低くして、飽和領域での電流値を十分小さくしてリセット電流Ｉｒｅｓｅｔよりかなり小さな電流しか流さないようにして電流をクランプする。

リセット状態への遷移では、ゲート電位Ｖｍを上げて、ワード線線選択スイッチＳＷ１を十分に低抵抗の非飽和状態にして選択ワード線の電位変動を小さくする。一方、ゲート電位Ｖｇを下げてビット線選択スイッチＳＷ２を飽和領域で動作させてリセット状態になってもセルに印加される電圧がセット電圧以下になるようにする。

以上により、セット、リセット共に状態遷移を、状態振動を伴うことなく安定に行なうことが可能になる。

特にワード線選択スイッチＳＷ１のＮＭＯＳトランジスタは、ゲートレベルＶｍによって、フォーミング前またはリセット状態の高抵抗セルが流す微小な電流では十分にＶｓｓに導通していると見なせること、そしてセット状態になって電流が増えた場合には非常に高抵抗と見なせることが重要である。そのためにはトランジスタの1μA電流のゲートレベル（いわゆる１μＶｔｈ）を利用する。

高抵抗状態セルの抵抗が流す最大電流は１０ｎＡ程度であるので、ワード線選択スイッチＳＷ１のトランジスタ寸法に合わせてカレントミラーを構成することが必要となる。具体的に、図７に示すように、ワード線ドライバ１０２の選択スイッチＳＷ１のＮＭＯＳトランジスタをチャネル幅Ｗとして、その１００倍程度のチャネル幅を有する電流源ＮＭＯＳトランジスタＭＮ０を用い、定電流回路１２０から１μＡの電流を供給してこのゲートレベルをＶｔ＋εとする。

これにより、ワード線選択スイッチＳＷ１の最大に流すことが出来る電流は１μＡの百分の一である１０ｎＡとなる。従って上述のように、セルが低抵抗状態に遷移して大きな電流を流し得るようになると、ワード線選択スイッチＳＷ１が高抵抗素子として働き、リセット電流が流れるのを防止する。

ここまで説明したセンス系では多ビットの同時書き込みを検討していない。セルアレイを大きくして大きなデータ転送効率を得るためには、選択されたワード線へ多ビットの同時アクセスが出来ることが必要である。説明したセンス系で多ビットの書き込み行う場合の検討を以下に行う。

多ビット同時書き込み
図８は、多ビット“０”書き込みの例として、ふたつのビット線のメモリセルＭＣａ，ＭＣｂに“０”書き込みを行い、一方のセルＭＣｂがリセット完了して低抵抗状態“Ｌ”から高抵抗状態“Ｈ”へと変化する場合を示している。すなわち複数のビット線選択スイッチＳＷ２のＮＭＯＳトランジスタにゲート電圧Ｖｇ＝Ｖｇ_resetを与え、一本のワード線ＷＬを選択してワード線選択スイッチのＮＭＯＳトランジスタにゲート電圧Ｖｍ＝Ｖｄｄを与える。

“０”書き込みは電流モードのリセット動作である。従って、同時に書き込みできるセル数は初期に低抵抗のセルの数の最大数としてワード線が引くことが出来る電流の許容範囲で制限され、この数のグループごとに多ビット書き込みを繰り返すことになる。グループ内のセルがリセット（“０”書き込み）され、高抵抗状態になると電流が流れなくなり、ワード線に流れ込む電流が減るので、残りのセルのリセットは問題なく継続できる。

次に図９は、多ビット“１”書き込みの場合である。ここでも二つのビット線上のメモリセルＭＣａ，ＭＣｂに“１”書き込みを行い、一方のセルＭＣａが書き込み（セット）完了して、高抵抗状態“Ｈ”から低抵抗状態“Ｌ”へと変化する場合を示している。すなわち複数のビット線の選択スイッチＳＷ２のＮＭＯＳトランジスタにゲート電圧Ｖｇ＝Ｖｐｐを与え、一本のワード線ＷＬを選択してそのワード線選択スイッチＳＷ１のＮＭＯＳトランジスタにゲート電圧Ｖｍ＝Ｖｔ＋εを与える。

“１”書き込みは、電圧モードのセット動作であるので、同時に書き込みできるセル数の制限は電気的な制約をほとんど受けずに、書き込みそのものはワード線ＷＬの全セルに拡張することができる。しかし、ひとつでもセルが低抵抗状態“Ｌ”（＝“１”）に設定されると、ワード線選択スイッチＳＷ１に電流が流れ、選択ワード線ＷＬをほぼＶｄｄに引き上げてしまう。このため選択ワード線ＷＬに属するセルのうちひとつにしか“１”を設定することが出来ない。すなわち多ビットの“１”書き込みは不可能であり、１ビットずつの書き込みを行うことが出来るのみである。

以上のように、先に説明したセンス系で選択ワード線のセル対して多ビット書き込みが可能なのは“０”書き込みの場合であり、しかもグループ分けという制限がつく。さらに“０”書き込みは電流モードのリセット動作であるので、書き込みに時間がかかることを考えると、多ビット書き込みのデータ転送の高速化が難しいことがわかる。そこで新たにセンス系を工夫する。

図１０は、図２に示したセンス系システムに対して、セルＭＣの極性を反転している。即ちセルアレイ１０１ａにおいて、セルダイオードのカソード側をビット線ＢＬとし、従ってワード線選択スイッチＳＷ１とビット線選択スイッチＳＷ２の働きを逆にしている。ワード線ＷＬとビット線ＢＬの設定電位レベルも入れ替わる。

ビット線ＢＬ上のセルは記憶させる情報に従ってワード線ＷＬを選択して高抵抗のリセット状態（“０”）を書き込んだり、リセット状態から再び低抵抗のセット状態（“１”）の書き込みを行ったりするが、参照ビット線ＲＢＬ上の同じワード線で選択されるセル（参照セル）セルには、これらの選択セル書き込み時に常に“１”書き込みを行いセル状態のリフレッシュを行う。

このリフレッシュ動作によって参照ビット線の参照セルを常に安定した“１”状態としてビット線のセルデータの読み出しの際の参照レベルを確保する。これは図の書き込み時（Ｗ時）の参照ビット線ＲＢＬの選択スイッチＳＷ２のレベルＶｔ＋εを他のセルの書き込みと同時に与えることで設定される。

ワード線ＷＬの選択は、ワード線ドライバ１０２ａのデコードされたスイッチＳＷ１（ＮＭＯＳトランジスタ）をオンして、選択ワード線を電源電位Ｖｄｄに接続することによって行われる。スイッチＳＷ１はデコーダからの信号“from rdec_b”が“Ｌ”レベルで選択され、そのオン抵抗はゲートに与えるレベルＶｇによって制御される。フォーミング、“１”書き込み、“０”書き込み、読み出しによってこのレベルを変える。

ビット線ＢＬの選択は、ビット線選択回路１０３ａのデコードされたスイッチＳＷ２（ＮＭＯＳトランジスタ）をオンすることによって、選択ビット線ＢＬをローカルバスＬＢに接続することによって行われる。スイッチＳＷ２はデコーダからの信号“from cdec_b”の“Ｌ”レベルで選択され、そのオン抵抗はゲートに与えられるレベルＶｍによって制御される。フォーミング、“１”書き込み、“０”書き込み、読み出しによってこのレベルを変える。

参照ビット線ＲＢＬについては、参照ローカルバスＲＬＢにこれを接続するためのスイッチＳＷ２のトランジスタゲートレベルは、書き込み時（Ｗ時）にはＶｔ＋εにされる。ここでＶｔはこのトランジスタの閾値である。読み出し時（Ｒ時）にはＶｒｅａｄなるレベルに設定される。

以上のゲートレベルＶｇ，Ｖｍのレベル発生回路である書き込みコントロール回路１０４は、先のセンス系システムの場合と同じである。

ローカルバスＬＢ及び参照ローカルバスＲＬＢは、電流比較センスアンプ（ＳＡ）１０５ａの入力となる。ローカルバスＬＢ及び参照ローカルバスＲＬＢは、書き込み時は制御信号Ｗｒｉｔｅ＝“Ｈ”によりオン制御されるＮＭＯＳトランジスタＭＮにより、低レベル電源Ｖｓｓに接続される。

微小電流の比較を高速に行なう電流比較センスアンプ（ＳＡ）１０５ａは、センスする電流の向きが先のセンス系システムの場合と変わるので、その構成は先のセンスアンプ１０５と若干異なり、図１１のようになる。

センスアンプＳＡの入力にはカレントミラー回路１１３ａ，１１４ａがあり、／ＩＮの入力電流がＩＮの入力電流の1/10になるようにしている。先のセンス系とは電流の流入、流出が逆になるので、カレントミラー回路１１３ａ，１１４ａは、ＮＭＯＳトランジスタ対（Ｍ１２ａ，Ｍ１４ａ），（Ｍ１３ａ，Ｍ１５ａ）を用いたＮＭＯＳカレントミラーである。

参照ビット線ＲＢＬのセルは“１”であり、その抵抗によって読み出し時に信号ａｃｃＲＥＡＤが“Ｈ”になって流れる電流の十分の一の電流が参照電流としてセンスアンプＳＡから流れ出すようにしている。即ち、ビット線ＢＬのセル“１”の電流よりも電流量が少なくセル“０”のそれよりも多い参照電流を生成している。

センスアンプの基本的動作は／ＳＥが“Ｈ”の状態で／ａｃｔを下げてトランジスタＭ８−Ｍ９ペアをオンしてセンスアンプに電流を流し、さらにａｃｃＲＥＡＤを立ち上げてセルが接続されたビット線対からの電流をＩＮ，／ＩＮを通してビット線ＢＬから引き出し、このときのセル電流と参照セル電流の十分の一程度の参照電流との差を線形領域から飽和領域を経て遮断されるトランスタペアによってドレイン電圧差として増幅してラッチする。

その他の内部動作は先のセンスアンプ１０５と同様である。

センスアンプの初期センスによって、バランスがセルデータ電流差によって崩れて確定したら、ゲート信号ｖＬＴＣをＶＲＲからＶｄｄより高いＶＰＰにしてセンスアンプに電源電圧を供給し、出力をＶｄｄにフルスイングさせる。このとき信号ａｃｃＲＥＡＤは立ち下げてセル電流のセンスアンプへの供給を遮断する。出力ＯＵＴと／ＯＵＴは、先のセンスアンプ１０５と逆になるのはセンスする電流の向きが逆転するためである。

図１２は、信号とノードの電位の変化を、図４と対応させて示している。信号ａｃｃＲＥＡＤの立ち上げとセンス動作開始信号／ＳＥの立ち下げの時間差ΔＴは、ａｃｃＲＥＡＤ立ち上げ後のセル電流の引き出しが終わり、セル電流を十分反映するような入力電流になるまで待ってセンスが開始されるようにタイミングを調整するためである。

多ビットアクセス対応センス系システム（１）
図１３は、図１０以下で説明したセンス系を用いた、多ビット同時アクセス対応センス系システム（１）である。図１３には、図１０を拡張して、同時アクセスされるビット線ＢＬとして、二つのビット線ＢＬ１，ＢＬ２を示した。これらはそれぞれローカルバスＬＢ１，ＬＢ２を介して、別々のセンスアンプ１０５ａに接続される。

この図のビット線ＢＬは参照ビット線ＲＢＬも含めて同時に選択される。書き込みの際に参照ビット線のセル（参照セル）は常に“１”が書き込まれるのは先に説明した。複数のビット線に関しては選択ワード線ＷＬに属するセルに同時に“１”と“０”を書くことは、ワード線選択スイッチの設定が異なるので不可能である。

そこで、まず選択ワード線ＷＬのセルに一括書き込みが出来る電圧モードの“１”書き込みを参照ビット線ＲＢＬを含めて行い、その後電流の許容範囲でグループ分けした電流モードの“０”書き込みを必要なビット線に対して行なうという、２段階書き込みを行なうことになる。

まずワード線ＷＬ１が信号“from rdec-1_b.”が“Ｌ”になって選択される。ビット線選択スイッチＳＷ２は、参照ビット線ＲＢＬではＶｔ＋ε、ビット線ＢＬ１，ＢＬ２では信号“from cdec-1_b.”と“from cdec-2_b.”が“Ｌ”になってともに選択され、書き込みデータとして信号“1-Write”が“Ｈ”で書き込みコントロール回路１０４から“１”書き込み用のゲート電圧ＶｍとＶｇが出力されて、データ“１”がセルに書き込まれる。

次に信号“1-write”が“Ｌ”になって“０”書き込み用のゲート電圧ＶｍとＶｇが出力される。このとき、参照ビット線ＲＢＬの選択スイッチＳＷ２はオフ、ビット線ＢＬ１，ＢＬ２の選択スイッチＳＷ２はこれらが“０”書き込みを行なうビット線でありかつ同じグループに属していれば同時にオンして、二つのセルに同時に“０”が書かれる。ビット線ＢＬ１，ＢＬ２が異なるグループに属していれば時間差をおいてオンして、“０”が書き込まれる。このときすべてのローカルバスＬＢは、信号“Ｗｒｉｔｅ”＝“Ｈ”によりＶｓｓに接続され、センスアンプ１０５は動作しない。

読み出しのときは同時選択される参照ビット線ＲＢＬおよびビット線ＢＬ１，ＢＬ２がすべて選択され、おのおのセンスアンプ１０５に接続される。

以上のようにこのシステムでは、書込みが、最初の“１”書き込みと、その次に必要なビット線のみに対する“０”書き込みという、２ステップになることが特徴である。

図１４は、以上の多ビット同時読み出しに適用されるセンスアンプ回路構成例である。選択ワード線ＷＬから同時読み出しが行なわれる選択ビット線ＢＬの数だけセンスアンプ１０５ａが同時に活性化される。この同時選択数をｋとしてｋ個のセンスアンプ１０５ａの一方の入力ノード／ＩＮは共通でひとつの参照ビット線ＲＢＬに接続される。もちろん、同時選択のビット線ＢＬがセルアレイ上分散していて環境が異なれば、ほぼ環境が同じものにまとめて参照ビット線ＲＢＬを共通化すればよい。もう一方の入力ノードは、それぞれのビット線ＢＬに対応して、ＩＮ_1からＩＮ_kまでの個別ノードとなる。

センスアンプ入力部のカレントミラー回路１１３ａ，１１４ａのノードＶＮａ，ＶＮｂは共通化できる。参照ビット線ＲＢＬ側のカレントミラー回路１１４ａのトランジスタ寸法比は共通接続される数ｋに対して個々のセンスアンプで１：１０／ｋの比として、全体でまとめたときに参照ビット線ＲＢＬの電流がビット線ＢＬに対して１：１０の電流比になるようにする。

ビット線へのデータ書き込みの際には、前述のように２ステップ書き込みを行なうが、この際のビット線選択回路１０３ａの選択スイッチＳＷ２の制御を行なうビット線デコーダについて説明する。

２ステップ書き込みの第１ステップとして、同時アクセスビット線のすべての選択セルを“１”にする方法を先に説明したが、この第１ステップを、“１”を書き込むビット線ＢＬのみに選択的に“１”書き込みを行なうようにしてもよい。

図１５は、この場合のビット線デコーダ１３０の構成を示している。即ち“１”“０”個別書き込みを行なう場合のデコード回路である。例えば信号“1-write_b.”が第１ステップ、信号“0-write_b.”が第２ステップで立ち下がる信号で、“data-x_b.”が書き込むデータの反転信号であるとき、アドレス“Add.”で選択されたビット線スイッチの信号を各ステップでデータに従った選択信号“from cdec-x_b.”としての立ち下げを行なう。ここに、“x”には対応するビット線の番地が入る。

このビット線デコーダ１３０は、書き込むデータの“１”と“０”を区別するために、回路のロジックゲートは多くなる。

これに対して、図１６は、第1ステップですべてビット線の選択セルに“１”書き込みを行なう場合のビット線デコーダ１３０ａである。即ち、“１”全て“０”個別の書き込みを行なう場合である。第1ステップでは“１”を全てのビット線ＢＬについて書くので、信号“0-write”が“Ｌ”となる第１ステップではデータに関係なくアドレス“Add.”で選択されたビット線スイッチが信号“from cdrc-x_b.”を“Ｌ”にして選択される。第２ステップでは“data-x”が“０”のビット線スイッチのみが選択される。

図１５と図１６を比較して分かるように、全てのセルに一旦“１”を設定して、また“０”を設定しなおすことは、一見無駄な設定があるものの、回路規模を小さいものとする上で好ましい。またこの書き込み方式の場合、セルが一旦セット状態に必ずなるので、セル状態を活性化するフォーミングを行なうのと同じ効果も期待でき、セルの動作の安定化にも寄与することも期待される。

以上説明した選択ワード線での多ビット同時アクセス方式を用いて、大容量メモリの構成法について説明する。

大容量メモリ構成法
図１７は、セルアレイブロックを構成する単位セルアレイ（即ちマット）の大きさが、４ｋＷＬ×１ｋＢＬ（４ｋ本のワード線ＷＬと１ｋのビット線ＢＬ）のアレイユニットを１１．５個まとめたセルアレイである場合について、センスアンプとデータバスの関係を示している。即ち、基本的なセルアレイブロックとして、マットあたり４ｋＷＬ×１１．５ｋＢＬ＝４６Ｍｂのセルアレイとする。

セルアレイブロックには、４６個のセンスアンプＳＡが設けられる。即ち、マットのビット線方向両端から引き出されるビット線がビット線デコーダ／マルチプレクサ１３０ａ，１３０ｂをとおして接続されるように、それぞれの辺に対して２３個ずつセンスアンプＳＡが配列される。１本のワード線ＷＬがワード線ドライバ１３１ａ或いは１３１ｂにより選択されると、４６本のビット線ＢＬが両辺から２３本ずつ選択され、４６個のセルがアクセスされることになる。

バス１３３ａ，１３３ｂにはワード線ＷＬやビット線ＢＬを選択するアドレスとビット線から選択接続されたデータ線などが走るが、ビット線デコーダ／マルチプレクサ１３０ａ，１３０ｂとワード線ドライバ１３１ａ，１３１ｂの交差する領域には、ワード線ドライバを選択駆動するプリデコーダ１３２ａ−１３２ｄが設けられる。

図１８は、以上の４６Ｍｂ／マットのセルアレイブロックのグループ分けとデータバスと示した。各セルアレイブロックのビット線デコーダ／マルチプレクサを横切って走るバス１３３ａ，１３３ｂは上下それぞれ２３ビットである。セルアレイブロックトの一端にはさらに各１３８ビットのバス１３４ａ，１３４ｂが２本走り、これらのバスにバスゲート１３５を介して各セルアレイブロックからのバス１３３ａ，１３３ｂが選択的に接続される。

セルアレイブロックでひとつのワード線ＷＬを選択した場合にアクセスする４６個のセルをどの様な場合でも同時にアクセスできれば好ましい。しかし、電流モードでの書き込みの際には１本のワード線に電流が集中してしまうので、セルを複数グループに分けて少しずつ書き込み動作を行うことになる。すなわちリセットの“０”書き込みでは４６個のセルを小分けして順にシリアル書き込みを行う。

図１８には、この小分けするグループとそのアクセス順番の一例を示している。図では同時に電流モードで書き込むセルの数は２つとして、セルアレイブロックをマットあたり、２Ｍｂよりなる２３のグループに分割している。図には、各グループの番号１〜２３を示しており、この番号が例えばアクセス順になる。グループの順次選択はシフトレジスタなどで行えばよい。

電圧モードでのデータ“１”書き込み（セット）や、微少電流を流す読み出しモードではすべてのグループの同時アクセスを行う。

なお、参照ビット線の配置は、図１７，１８に破線で示すように、１ｋＢＬ毎に１本設けて、センスするセルの環境に近い参照セルを用いてセルと参照セルの共通のディスターブ成分を除くようにしている。

図１９は、セルアレイブロックとデータバスとの関係を実際のメモリチップ構成例について示したものである。図１８に示した、４６Ｍｂの単位セルアレイブロックを四角で表示する方法を用いて、ｍ層のマットで、８Ｇｂ×ｍ＋８３２Ｍｂ×ｍの容量のＲｅＲＡＭチップのセルアレイブロック１５２を表している。この構成例は１６ビットデータを並列に読み書きする×１６タイプの例である。

具体的には、４６Ｍｂ構成のマットから構成される単位セルアレイブロックをｘ方向に８個、ｙ方向には２４個並べたマトリックスであり、一層で８Ｇｂ＋８３２Ｍｂのセルを持ち、積層マット数をｍとして、全体で８Ｇｂ×ｍ＋８３２Ｍｂ×ｍとなる。

この例では全体のメモリマットのうち１層が選択され、その中で４分の１の分割動作を行っている。図の破線で囲ったセルアレイ部分が、あるアクセスのときに同時活性化される部分を示している。チップの中でなるべく均等に活性化されるようにしている。

後にその動作過程を説明するが、このメモリシステムではＥＣＣ回路１５０を搭載して、４ビットまでのエラー訂正が可能である例を示している。ＥＣＣ回路１５０に用いるチェックビット分のメモリセルが各マットで８３２Ｍｂである。

セルアレイから一括で読み書きされるデータは１２８ビット×１６＋４０ビット×４であり、これらのデータは各単位セルアレイブロックからの１３８ビットバスによって転送される。各ＩＯあたり１２８ビットのデータがチップ外部とやり取りされるがこの単位を以下バーストと呼ぶ。

バースト用の読み出し或いは書き込みデータを一時保持するのがバッファレジスタ１５１である。これは、ＥＣＣのチェックビット４０ビットと合わせて、各ＩＯあたり１３８ビットのバッファである。

このバッファレジスタ１５１とＥＣＣ回路１５０との間でデータをやり取りして、エンコード（書き込み時のチェックビット生成）或いはデコード（読み出し時のエラー訂正）を行い、バッファレジスタ１５１にＥＣＣ処理したデータを上書きして保持し、外部またはメモリセルアレイに転送する。

バッファレジスタ１５１は、後述するように２系統設けられ、これをインターリーブして使うことにより、ギャップレスのデータの読み書きをチップ外部と行うことが可能としている。その転送速度はデータサイクル７．５ｎｓでありＩＯ当り１３３Ｍｂｐｓである。メモリチップとしては２６６ＭＢｙｔｅ／ｓのデータ転送速度を実現する。

以下、バッファレジスタ１５１とメモリセルアレイ及び外部とのデータの転送の詳細について説明する。メモリセルアレイとバッファレジスタ間のデータ転送を“内部データ転送”或いは単に“内部転送”といい、バッファレジスタと外部とのデータ転送を“外部データ転送”或いは単に“外部転送”という。

書き込みデータ転送
まず、図２０を参照して、書き込みのデータ転送について説明する。

×１６ＩＯ構成の場合はＩＯあたりのバーストが１２８ビットでこれが１６あるので、２０４８ビットのバッファレジスタに書き込みデータが格納される。具体的に、２０４８ビットのデータとＥＣＣのチェックビット４０ビット×４を格納するためのバッファレジスタとして、５１２ビット＋４０ビットの４個のバッファレジスタＲＥＧ１−ＲＥＧ４が用意される。

これらのバッファレジスタに格納された２０４８ビットの書き込みデータは、ＥＣＣの符号化のためのエンコードを行い、４０ビットのチェックビットを付加して同じバッファレジスタに上書きされる。即ちＥＣＣのエンコード処理はデータ５１２ビット毎であるので、４回の時分割処理が行われ、エンコードの時間は約５０ｎｓであるので、すべてのデータのエンコードには５０ｎｓ×４＝２００ｎｓの時間を要する。

バッファレジスタＲＥＧ１−ＲＥＧ４に上書きされたＥＣＣデータコードは一回の内部転送にほぼ電流モードのリセット（“０”書き込み）で２μｓの時間をかけてセルアレイに転送される。従ってｍグループに分けて転送する場合は、２μｓ×ｍの時間がかかる。

図２１は、２系統のバッファレジスタＲＥＧ−Ａ，ＲＥＧ−Ｂにより行なう書き込みのインタリーブ動作を示している。先ず、バッファレジスタＲＥＧ−Ａに外部書き込み転送を行なう（外部書き込み転送（１））。続いて、レジスタＲＥＧ−Ａのデータを内部転送書き込みする（内部書き込み転送（１））。この内部書き込み転送は、ＥＣＣのエンコード処理と同時に、セルアレイのバーストアドレスに“１”書き込みを一括して行い、チェックビットと共にバッファレジスタＲＥＧ−Ａに上書きした後、“０”書き込みを行なうという、２ステップの書き込みになる。

この内部書き込み転送（１）の間に同時に、外部書き込み転送（２）として次の書き込みデータをバッフアレジスタＲＥＧ−Ｂに取り込む。そして、バッファレジスタＲＥＧ−Ｂのデータの内部書き込み転送（２）の間に同時に、バッファレジスタＲＥＧ−Ａに次の書き込みデータを取り込む（外部書き込み転送（３））。以下、同様の動作を繰り返す。

図２１の書き込みでは、２ステップの書き込みを行うものとしてバッファレジスタのデータに対してＥＣＣエンコード処理中にセルアレイのバーストアドレスセルに“１”書き込みを一括して行うシークエンスを例にしているが、“１”と“０”とを同時に書き込むことができる場合はこの一括“１”書き込みの必要ない。いずれの方法を用いるかは回路やシステムによって決まる。

読み出しデータ転送
図２２は、データコードをメモリセルアレイからバッファレジスタに転送しバーストで読み出す読み出しデータ転送についての説明図である。×１６ＩＯ構成の場合、ＩＯあたり１２８ビットのバースト分のデータコード（５１２ビット＋４０ビット）×４を４つのバッファレジスタＲＥＧ１−ＲＥＧ４にセルアレイから転送する。この内部データ転送には１００ｎｓの時間を必要とする。

バッファレジスタＲＥＧ１−４のデータコードは、ＥＣＣ回路によってデコードされてエラーが訂正されたデータとなるが、ＥＣＣ回路によるデコードは時分割によって４回で×１６ＩＯのバースト分のデータ処理が行なわれ、バッファレジスタＲＥＧ１−４に上書きされる。ＥＣＣのデコードに要する時間は約２００ｎｓであり、これを４回繰り返すので８００ｎｓでＥＣＣ処理が終わる。

最終的にバッファレジスタＲＥＧ１−４にはエラー訂正されたデータとチェックビットが保持される。バッファレジスタのチェックビットをデータコードから除いたデータ部分を、バーストで順次ＩＯから出力することになる。

図２３は、２系統のバッファレジスタＲＥＧ−Ａ，ＲＥＧ−Ｂにより行なう読み出しのインタリーブ動作を示している。先ずバッファレジスタＲＥＧ−Ａに、上述した読み出しデータ転送（内部読み出し転送（１））を行なう。そして、このバッファレジスタＲＥＧ−Ａのエラー訂正されたデータを外部にバースト出力している間（外部読み出し転送（１））、同時にバッファレジスタＲＥＧ−Ｂに、次の読み出しデータ転送を行なう（内部読み出し転送（２））。

このバッファレジスタＲＥＧ−Ｂのエラー訂正されたデータを外部にバースト出力している間（外部読み出し転送（２））、バッファレジスタＲＥＧ−Ａに、次の読み出しデータ転送を行なう（内部読み出し転送（３））。以下、同様の動作を繰り返す。

書き込み手順
以上の内部データ転送で説明した、ＥＣＣ処理をバッファレジスタの保持データに対して行う方法についての書き込み手順を、図２４及び図２５にまとめた。

なおセルのデータ保持の信頼性が高く、ＥＣＣを必要としない場合は、単にバッファレジスタのデータに対してＥＣＣをかけての上書き動作が省略できることになる。

図２４は、選択ワード線の同時書き込み転送ビット数が許容範囲内の場合の書き込み手順である。書き込みは２ステップで行う方法を想定している。

バーストアドレスの取り込みとバッファレジスタへの書き込みデータの取り込みを行い（ステップＳ１）、その後バッファレジスタのデータに対してＥＣＣエンコード処理を行い、同時にバーストアドレスのセルと参照セルに対して“１”書き込みを行なう（ステップＳ２）。

この“１”書き込みは、対応するセルへの一括フォーミングを兼ねたセット動作となる。次にチェックビットを整えられて上書きされたバッファレジスタ内のデータのうち、“０”データのみを対応するバーストアドレスのセルに対して“０”書込みする（ステップＳ３）。

図２５は、選択ワード線の同時書き込み転送ビット数が許容範囲以上の場合の書き込み手順である。ここでも書き込みは２ステップで行なう方法を想定している。

バーストアドレスの取り込みとバッファレジスタへのデータの取り込み（ステップＳ１１）の後、バッファレジスタのデータにＥＣＣをかけると同時に、バーストアドレスのセルと参照セルに対して“１”書き込みを行う（ステップＳ１２）。これも対応するセルへの一括フォーミングを兼ねたセット動作である。

ＥＣＣ処理が終わりチェックビットを整えられて上書きされたバッファレジスタ内のデータのうち“０”データのみを対応するバーストアドレスのセルに“０”書き込みを行なう。この“０”書き込みは、書き込み電流が許容範囲に納まるように一括書き込みのビット数を制限したグループ毎に順次行なう。即ち、選択ワード線のセルがｍ個のグループに分けられた場合は、ｍ回の“０”書き込みステップＳ１３_１〜Ｓ１３_ｍを繰り返すことになる。

次に、内部データ転送と並行して行われる外部データ転送（外部とバッファレジスタとの間のデータ転送）のスピードの関係をいくつかの転送の組合せに対して説明する。

読み出しバーストサイクル
読み出しバーストサイクルの場合、図２６に示すように、例えば、バッファレジスタＲＥＧ−Ｂからの外部へのデータ出力動作（外部読み出し転送）と並行して、バッファレジスタＲＥＧ−Ａに対してセルアレイデータの読み出しデータ転送（内部読み出し転送）が行なわれる。この内部データ転送には×１６ＩＯ構成でＥＣＣを使用するものとして、９００ｎｓ以上の時間が必要であった。

外部データ転送の読み出しサイクル時間ｔＲＣを７．５ｎｓとするとバーストの長さは１２８サイクルであるので、バースト時間は９６０ｎｓとなる。従ってバースト時間内に内部データ転送を完了することが出来、外部データ転送にサイクルのギャップを生じさせることなくバーストを行なうことが出来る。×１６ＩＯとしてのデータ転送速度は２６６ＭＢｙｔｅ／ｓに達する。

上書きバーストサイクル
上書きバーストサイクルの場合、図２７に示すように、例えば、バッファレジスタＲＥＧ−Ｂへの書き込みデータの取り込み（外部書き込み転送）と並行して、バッファレジスタＲＥＧ−Ａからセルアレイへの書き込みデータ転送（内部書き込み転送）が行われる。この内部データ転送には、×１６ＩＯでＥＣＣを使用するものとして、２μs×ｍ＋２００ｎｓ以上の時間が必要であった。

１２８サイクルでのバッファレジスタへの外部データ転送は内部データ転送時間より短いとデータサイクルギャップが生じるが、書き込みデータ転送がデータ転送の速度を律するので、この書き込みバーストのサイクル時間を早くしてもデータ転送速度の観点からは意味がない。バッファレジスタへの書き込みのサイクルｔＷＣを数十ｎｓとして余裕を持たせ、１２８ビットごとに書き込むデータを分割して書き込みデータ転送が終了するごとにデータ転送を行なうことになる。

この上書きバーストサイクルは、メモリが記憶するデータが予め設定されていたり、データが書き込まれた状態のメモリにその古いデータに上書する形で新データを書き込む場合に利用され、データのメモリへの書き込みに十分な時間をかけられる場合(データロード等)に利用される。

ＥＣＣリフレッシュ
次に、上述の上書きバーストサイクルと関連したリフレッシュについて説明する。ＲｅＲＡＭのメモリセルではセルアクセスの際のディスターブによってセルのデータ保持状態が弱くなりデータ保持不良が避けられないと思われる。そこでＥＣＣ回路を用いてデータの訂正を行なうことが必須となる。しかし、エラー数がＥＣＣによる訂正可能な最大エラー数以上になると対処できない。このため、読み出しバーストサイクルの際のＥＣＣの使用状況を反映させてデータのリフレッシュを行なう動作モードを考える。

このＥＣＣリフレッシュモードは書き込み動作が基本となるので、２ステップ書き込みが主に使用されることになり、再フォーミング／セットを兼ねたＥＣＣリフレッシュとなる。

図２８はそのＥＣＣリフレッシュの手順を示している。まずリフレッシュの対象となるバーストアドレスは、読み出しバーストサイクルの内部データ転送でのＥＣＣサイクルで出される訂正可能エラー数に制限されたエラー訂正を使用した旨の信号に従って記憶して、ＥＣＣリフレッシュ適用バーストアドレスとして用いる。図２８ではリフレッシュでこのアドレスが適用されるのが、２系統のバッファレジスタＲＥＧ−Ａ，ＲＥＧ−ＢのうちレジスタＲＥＧ−Ａへの内部データ転送サイクルからであるとして手順を説明する。

ＥＣＣ適用バーストアドレス １を記憶し（ステップＳ２１）、このデータをバッファレジスタＲＥＧ−Ａへ内部データ転送して（ステップＳ２２）、ＥＣＣのデコードを行なう（ステップＳ２３）。

その次のＥＣＣリフレッシュ適用のバーストアドレスｉがあれば、これを記憶し（ステップＳ２４）、そのバーストアドレスのデータをバッファレジスタＲＥＧ−Ｂに内部データ転送して（ステップＳ２５）、ＥＣＣのデコードを行なう（ステップＳ２６）。

バッファレジスタＲＥＧ−ＢのデータのＥＣＣによるデコードと並行して、バッファレジスタＲＥＧ−Ａのすでにデコードされたデータについてバーストアドレスのセルと対応する参照セルの“１”書き込み（フォーミング／セット）を行なう（ステップＳ２７）。この“１”書き込みは、一括して、または“１”データのみのアドレスに対して選択的に行なう。

この後、バッファレジスタＲＥＧ−Ａに保持されたデータのグループ毎の“０”データのアドレスへの“０”書き込みを順次行なう。グループがｍとして、この“０”書き込みは、ステップＳ２８_1〜Ｓ２８_mのｍステップになる。

この“０”書込みが完了したら、バッファレジスタＲＥＧ−Ａ，ＲＥＧ−Ｂを入れ替えてその対応するバーストアドレスに対して同様の動作を、ＥＣＣリフレッシュ適用アドレスがなくなるまで行なう。但しリフレッシュされるエラービット数は数ビットであるので、多くの場合“０”書き込みは一括転送しても許容電流の範囲に入るものと思われる。この場合は、“０”書込みが１回で済み、通常の上書きバーストより短い時間で終了する。

次に、上述したＥＣＣリフレッシュのサイクルタイミング等との関係を、リフレッシュバーストサイクルとして、図２９を用いて説明する。

リフレッシュバーストサイクルが開始されると、最初のリフレッシュバーストアドレス１に対して読み出しデータ転送を、例えばバッファレジスタＲＥＧ−Ａに対して行なう。バッファレジスタＲＥＧ−Ａのデータは最終的にはエラー訂正されたデータとして整えられ、この転送には９００ｎｓの時間を要する。

次に、次のリフレッシュバーストアドレス２のデータをバッファレジスタＲＥＧ−Ｂに読み出しデータ転送し、このデータにＥＣＣ処理を行ないながら同時に、バッファレジスタＲＥＧ−Ａのデータを利用してリフレッシュバーストアドレス１のセルに“１”書き込みを行ない、続いて“０”書き込みを行なって、リフレッシュバーストアドレス１のリフレッシュが完了する。

バッファレジスタＲＥＧ−Ａからの書き込みデータ転送は、すでに先の読み出しでデコードされているので、ＥＣＣ処理を必要としない。このリフレッシュバーストアドレス２のサイクルには、バッファレジスタＲＥＧ−Ｂへのデータ転送に１００ｎｓと、その後のＥＣＣなしの書き込みデータ転送に２μs×ｍが必要となる。

この転送が終了したら、次に３番目のリフレッシュバーストアドレス３のデータをバッファレジスタＲＥＧ−Ａに転送し、このデータにＥＣＣ処理を行いながら同時に、バッファレジスタＲＥＧ−Ｂのデータによりリフレッシュを行なう。

バッファレジスタＲＥＧ−Ａ，ＲＥＧ−Ｂを順次入れ替えた以上の動作を、リフレッシュアドレスがなくなるまで繰り返す。

最初のリフレッシュバーストサイクル以外は、サイクル時間が１００ｎｓ＋２μｓ×ｍである。セルアレイのリフレッシュが少なくとも1回完了するには最初の９００ｎｓと合わせて１μs＋２μs×ｍの時間が必要であり、リフレッシュには数十μsオーダーの時間が必要である。但しリフレッシュされるビット数は数ビットであり、“０”書込みを一括で行なうことが出来るので、ｍ＝１とすることができる。図２９ではｍ＝１のときの時間を示した。

ここまで、書き込みは上書きを基本として考えて、データ書き込みには比較的長い時間をかけてデータを書き込み、高速に読み出すようなメモリの仕様を想定してきた。しかし、読み出しと同等以上の書き込みスピードを要求される使用方法として、例えば高精細画像のリアルタイムでの記録などがあり、そのような高速書き込みにも対応できることが望ましい。

ＲｅＲＡＭのあるセル抵抗変化物質の抵抗値変化は、電圧モード（セット）では急速に起こり、５０ｎｓ以下で確実に低抵抗化できる。そこで時間のかかる電流モードの書き込み（リセット）を完全に分離して電圧モードのみでの高速書き込みを行なう。このような書き込みモードを““１”のみ書き込み”と定義して、以下にその手順を説明する。

“１”のみ書き込み手順
この書き込みモードを行なうには、下準備としてデータを書き込む領域が事前にリセット状態になっていることが必要である。この準備を行なうのが、図３０における（１）第１ステップ：““０”オール書き込み”モードである。このモードではリセットするバーストアドレスと“０”データを例えばバッファレジスタに回路的にセットして（ステップＳ３１）、バーストアドレスのセルの“０”書き込み（即ちリセット）を行なう（ステップＳ３２）。

“０”書き込みは電流モードであるので、必要ならバーストアドレスをグループに分けて順次行なうことが必要となる。この“０”書き込みを必要なバーストアドレス範囲に対して行い、セル領域のリセットの終了となる。

この“０”オール書き込みモードは、メモリユーザが使用中にアドレス領域指定して行なうことも出来るし、或いはメモリの出荷段階でメモリのセルアレイ全領域をリセット状態とする“０”オール書き込みを行なってもよい。

このように下準備されたメモリ領域に対して、（２）第２ステップ：“１”のみ書き込み”モードを実行する。これは電圧モードでの書き込みであるので、同時アクセスの多ビットに対して一括書き込みすることが出来てデータの高速サイクルでの書き込みが可能となる。

“１”のみ書込みモードの手順は、まずバーストアドレスの取り込みとそのアドレスのデータのバッファレジスタへの取り込みを行ない（ステップＳ４１）、このデータに対してＥＣＣでチェックビットを生成する（ステップＳ４２）。そして、バッファレジスタ内の“１”データのみを対応するバーストアドレス内のセルと参照セルに一括して書き込む（ステップＳ４３）。

この“１”書き込みは電圧モードであるので、グループ分けした書き込みは必要なく、またセルの抵抗変化も短時間で起こる。以上のバーストアドレス取り込み、データ取り込み及び“１”書き込みを必要サイクル繰り返すことにより、高速書き込みが完了する。

以上の“１”のみ書き込みモードの説明において、データを書き込む領域を予めリセットする“０”オール書き込みを行なうことを説明した。これに関連して、セルアレイのある領域を“１”に設定する““１”オール書き込みバーストサイクル及び、“０”に設定する““０”オール書き込みバーストサイクル”について、具体的に説明する。

図３１は、“１”オール書き込みバーストサイクルの説明図である。これは製造したメモリをまず安定した動作をさせる準備段階と、ある程度繰り返し使用したメモリサイトの状態を回復するためのフォーミングとに主に利用される。ここでは、セルアレイのバーストアドレスに“１”データを書き込みデータ転送するものとして示した。

無論データ転送しなくても、２ステップ書き込みの第１ステップのようにデコーダ系の制御のみでこの書き込みを行なうことが出来る。この書き込みはセルをセットする電圧モードであるので、選択したワード線に対して全てのバースト内の全セルを一括してセットでき、しかもこの時間は約２００ｎｓもあればよい。２００ｎｓのサイクルの繰り返しで必要な領域をフォーミング又はセットすることになる。フォーミングとセットの電気的環境の違いはセルに印加する最高電圧の違いであり、一般にフォーミングの方が電圧が高い。

図３２は、フォーミングされて安定化したセルに対して高速書き込みの下準備としてセルアレイのある領域を“０”に設定する“０”オール書き込みバーストサイクルの説明図である。ここでは、セルアレイのバーストアドレスに“０”データを書き込みデータ転送するものとして示した。

この場合も、データ転送せず、２ステップ書き込みの第１ステップのようにデコーダ系の制御のみでこの書き込みを行なうことが出来る。この書き込みはセルをリセットする電流モードであるので、選択したワード線に対して全てのバースト内の全セルを一括してリセットすることは出来ない。ワード線ドライバの電流許容範囲に同時選択セルの数を制限したグループに分けて順次設定して行く。各設定時間は２μs程度であるので、ｍグループに分かれた場合２μs×ｍ以上の時間が必要となる。このサイクルを繰り返して必要な領域をリセットすることになる。

次に“１”のみ書き込みデータ転送について、図３３を用いてバッファレジスタとセルアレイとのデータ転送の詳細を説明する。セルアレイの全領域或いは所定の書き込み領域は、すでに準備書き込みとして全セルが“０”書き込みされているものとする。

×１６ＩＯ構成の場合は、ＩＯあたりのバーストが１２８ビットでこれが１６あるので、２０４８ビットのバッファレジスタにデータが格納されるが、バッファレジスタは、５１２ビット＋４０ビット構成の４つＲＥＧ１−ＲＥＧ４として、これらに５１２ビットずつ格納される。

バッファレジスタに読み込まれたデータは、ＥＣＣの符号化のためのエンコードを行い、４０ビットのチェックビットを付加してバッファレジスタに上書きされる。ＥＣＣ処理はデータ５１２ビットごとであるので、４回の時分割処理が行われる。エンコードの時間は約５０ｎｓで、すべてのデータのエンコードには５０ｎｓ×４＝２００ｎｓの時間を要する。

バッファレジスタに上書きされたＥＣＣデータコードは“１”のみがセルに書かれるので、ＥＣＣ終了後の内部転送には電圧モードのセットで一括設定が出来て、２００ｎｓの時間でセルアレイに書き込まれる。

このＥＣＣと内部データ転送に並行して、次のバーストデータがもう一方のバッファレジスタに入力される。即ち図３４に示すように、２系統のバッファレジスタＲＥＧ−Ａ，ＲＥＧ−Ｂが用意され、先ず、バッファレジスタＲＥＧ−Ａに書き込みデータを取り込み（外部書き込み転送（１））、そのデータを内部転送書き込みする（内部書き込み転送（１））。この書き込みデータ転送は、ＥＣＣのエンコード処理処理を行なってチェックビットと共にバッファレジスタに上書きした後、“１”書き込みを行なうものである。

この内部書き込み転送（１）の間に同時に、外部書き込み転送（２）として次の書き込みデータをバッフアレジスタＲＥＧ−Ｂに取り込む。そして、バッファレジスタＲＥＧ−Ｂの書き込みデータを内部転送する内部書き込み転送（２）の間に、バッファレジスタＲＥＧ−Ａに次の書き込みデータを取り込む（外部書き込み転送（３））。以下、同様の動作を繰り返す。

これらの書き込みモードでは外部転送されるバッファレジスタは予め“０”に設定しておき、書き込みのマスクや割り込みに対してレジスタにデータが外部転送されなくてもデータの整合性が保てるようにする。

次に図３５を参照して、内部データ転送と並行して行われる外部とバッファレジスタ間の外部データ転送のスピードの関係を、“１”のみ書き込みバーストサイクルについて説明する。

内部データ転送の時間には、図３１に示したように、ＥＣＣに２００ｎｓと“１”データ書き込みに２００ｎｓの時間が必要であり、合わせて４００ｎｓで1サイクルの内部データ転送バーストが終了する。バッファレジスタＲＥＧ−Ｂに対して外部データバースト転送が行なわれているものとして、この内部データ転送がバッファレジスタＲＥＧ−Ａとセルアレイとの間で行なわれる。

外部データ転送の書き込みサイクル時間ｔＷＣを４ｎｓとするとバーストの長さは１２８サイクルであるのでバースト時間は５１２ｎｓとなり、バースト時間内に内部データ転送を完了することが出来て、外部データ転送にサイクルのギャップを生じさせることなくバーストを行なうことが出来る。×１６ＩＯとしてのデータ転送速度は５００ＭＢｙｔｅ／ｓに達する。

センス系システム（１）の問題点と解決策
次に、先に図１０及び図１３を用いて説明した高速多ビットアクセスが可能なセンス系システムについて、懸念される問題点をふたつあげ、これを改善する更に新たなセンス系システムを提案する。

第１の問題点は、非選択ワード線と非選択ビット線を全てフローティングにするシステムであるため、選択ワード線を立ち上げたときに、これを共有するセルアレイ内のマットのビット線が全て負荷容量として見えることである。

例えば図３６に示すように、ワード線ＷＬ１が選択されたとする。このとき、選択ワード線ＷＬ１につながるセルを介してビット線及び参照ビット線に破線矢印で示すような充電電流が流れる。これは、初期状態がフローティングであるため、全てのワード線及びビット線がほぼＶｓｓになっているためである。

この負荷はワード線を立ち上げてフローティングビット線が充電され順方向ダイオードがオフするまで続く。ワード線を立ち上げて安定するまでかなりの時間をこの充電にとられるので、高速アクセスにとって好ましくない状況である。

第２の問題点は、同時多ビットアクセスされるビット線に逆耐圧がないダイオードを含む不良セルがあり電流が漏れると、選択ワード線で多ビット一括セットが出来なくなる。これは電圧モードでの書き込みで顕著である。

具体的に図３７を参照して説明する。ワード線ＷＬ２のセルが全て“０”に設定された状態でいくつかのセルに“１”をセットする場合を考える。いま、選択ワード線ＷＬ２上のビット線ＢＬ１との交差部のセルＭＣ１が“１”にセットされると、このビット線ＢＬ１のレベルはビット線選択スイッチＳＷ２の設定によってワード線とほぼ同じくらいのＶｄｄレベルになる。

これによって低抵抗にセットされたセルＭＣ１に大きな電流が流れて再びリセットされるのを防いでいる。しかし、このビット線ＢＬ１と非選択ワード線ＷＬ１の交差部のセルが不良セルＤＣであるとすると、その不良セルＤＣのリークにより非選択ワード線ＷＬ１のフローティングレベルが上昇する。そしてこのワード線ＷＬ１のセルＭＣ３が順バイアスされて選択ビット線ＢＬ２に電流が流れて、そのレベルがＶｄｄ近くまで上昇する。即ち、ＢＬ１→ＤＣ→ＷＬ１→ＭＣ３→ＢＬ２の経路で充電が起こる。

この結果選択ワード線ＷＬ２と選択ビット線ＢＬ２の交点のセルＭＣ２には電圧がかからず、このセルＭＣ２はセットされない。すなわち不良セルが在ると多ビットの一括セットにおいて、セットされたセルが出来てくると、残りのセルがセットされなくなる事態が発生することがある。

特に第２の問題は、一括高速書き込みが行なえないことになるので、重要である。そのシステム的な原因はワード線選択スイッチＳＷ１とビット線選択スイッチＳＷ２の両方で書き込みの電圧と電流の制御を行なう点にある。この制御の影響は不良セルによって他のセルにも波及するのである。

第２の問題を解決できるセンス系システムを、図３８〜図４０を参照して説明する。

図３８に示すように、セルアレイ１０１は、セルダイオードのアノード側をビット線ＢＬとするもので、これは先の図２とセンス系システムの場合と同じである。但し、ワード線ドライバ１０２ｂのワード線スイッチＳＷ１は、デコードによってオンオフするのみとし、書き込みデータによる電圧電流の制御は、ビット線選択回路１０３ｂ側の選択スイッチ（ＮＭＯＳトランジスタ）ＳＷ２と、ローカルデータバスＬＢ，ＲＬＢを介してビット線選択スイッチＳＷ２に直列接続されるＰＭＯＳトランジスタＭＰとにより行う。

書き込み制御回路１０４ｂは、先の書き込み制御回路１０４をわずかに変形したものである。ビット線選択スイッチＳＷ２を制御するゲート電圧Ｖｇ及びＰＭＯＳトランジスタＭＰを制御するゲート電圧Ｖｍは、この書き込み制御回路１０４ｂにより、動作モードに応じて図４０のように設定される。

すなわち、セルのリセットでは、Ｖｍ＝Ｖｓｓにより駆動されるＰＭＯＳトランジスタＭＰを介してＶｄｄからの電流を十分にビット線にＢＬに供給できるようにする。一方ビット線選択スイッチＳＷ２は、Ｖｇ＝Ｖｇ_resetとＶｄｄよりレベルを下げたゲート電圧として、リセット完了後の高抵抗セルにＶｄｄのような高い電圧がかからないようにしている。

セルのリセットでは、Ｖｓｓより高いゲート電圧Ｖｍ＝Ｖｍ_setによりＰＭＯＳトランジスタＭＰを駆動し、これに電流制限の役割を持たせる。一方、ビット線選択スイッチＳＷ２のゲート電圧Ｖｇは、Ｖｄｄよりかなり高い昇圧レベルＶｐｐとして、ローカルバスの電圧を完全にビット線に伝えるようにしている。

データの読み出しでは、Ｖｍ＝ＶｄｄによりＰＭＯＳトランジスタＭＰはオフである。また、Ｖｇは、Ｖｇ_readなるＶｄｄより低いレベルとして、セルに低電圧をかけたときの電流特性をセンス出来るようにしている。

参照ビット線ＲＢＬに関してはデータ書き込みの際は常に参照セルに“１”を書き込むので、ビット線選択スイッチＳＷ２のゲートレベルはＶｐｐ、ＰＭＯＳトランジスタＭＰのゲートはＶｍ_setとする。読み出し時は、他のビット線と同様のレベルで参照セルの電流をセンスアンプ入力とする。

図３９に示す書き込みコントロール回路１０４ｂは、これらのゲート電圧Ｖｇ，Ｖｍをデータと動作モードにしたがって発生する。制御電圧の大小関係は、Ｖｄｄをセルのセット電圧Ｖｓｅｔを発生させるに十分な電源電圧として、Ｖｓｓ＜Ｖｍ_set〜Ｖｇ_read＜Ｖｇ_reset＜Ｖｄｄとなる設定例を示している。

多ビットアクセス対応センスシステム（２）
図３８〜図４０で説明したセンス系システムを多ビットアクセス対応センスシステム（２）としてまとめたのが、図４１である。このシステムでは、先に説明した第１の問題を解決する手段も加えられている。セルアレイ１０１は、図１３に示したシステム（１）のセルアレイ１００ａと異なり、セルダイオードのアノード側をビット線ＢＬとする。

ワード線ドライバ１０２ｂは、ワード線を選択時にＶｓｓに設定するためのＮＭＯＳトランジスタＱ２（スイッチＳＷ１相当）と別に、非選択ワード線をフローティングではなくあるレベルに設定するために、Ｖｄｄ側にゲートがＶｄ（＜Ｖｄｄ）により駆動されるＮＭＯＳトランジスタＱ１を配置している。ＮＭＯＳトランジスタＱ１は、ワード線を定常的に充電する充電回路を構成している。ビット線スイッチＳＷ側にローカルバスを介してこれと直列接続されるＰＭＯＳトランジスタＭＰが前述のように書き込み時の電圧電流制御に用いられる。

センスアンプ１０５は、図１３に用いられるものと異なり、図３のそれと同じである。

このセンス系システムによると、書き込み安定化のためのビット線ＢＬの電圧や電流の制御はビット線毎に個別に行なわれるので、不良セルが他の選択されたセルの書き込みに影響することはない。すなわち先の第２の問題点は解消される。

また、各ワード線選択スイッチにはＶｄｄからそれより低いレベルがワード線ＷＬに供給されるようにゲートがＶｄのＮＭＯＳトランジスタＱ１を追加している。したがって非選択時でもワード線は、Ｖｄ−Ｖｔ程度に設定される。このために選択ビット線を立ち立ち上げるときに各セルのダイオードの待機ワード線への充電の順バイアス電流をほとんど気にする必要はない。すなわちビット線の立ち上げを早くできる。

またワード線スイッチに付加されたトランジスタＱ１は、僅かな電流しか流すことが出来ないものとし、選択ワード線のＶｓｓへのスイッチ動作を妨げることはないようにする。また、フローティングの非選択ビット線へはＶｄよりかなり低い電位レベルがダイオードのオフリークなどを介して供給されているので、選択ワード線の立ち下げの際に非選択ビット線のセルへのディスターブは非常に小さく、問題になるとしてもワード線の立ち下げを少しゆっくり行なうことで過渡電流にディスターブをほとんど無視できるようになる。

なお、ビット線ＢＬを介しての多ビットの上書きは、先のシステムと同様に２ステップで行なうのが良い。その理由は、ＶｇやＶｍのレベルをビット線毎に制御する必要がなく、回路レイアウトの負担が小さくなるからである。このときは書き込みコントロール回路はひとつでよくて、そのデータ入力（/data）には“０”書き込み信号“0-write”を入れて、例えば最初のステップでは“１”書き込み、次のステップでは“０”書き込みを行なうようにする。無論最初のセルが一定のデータに設定されているような“１”のみ書き込みのような高速書き込みモードでは１ステップでの一括書き込みで対応する。

ワード線を定常的に充電する方式を説明したが、この充電回路（ＮＭＯＳトランジスタＱ１）に大きな電流を流す必要はなく、また流し過ぎても選択ワード線の駆動能力に影響するので問題となる。

図４２は、ワード線定常充電回路のゲートレベルＶｄの発生回路を示す。例えば１μＡの閾値に相当するゲートレベルＶｄを定電流回路１７０と、ワード線ドライバ１０２ｂのＮＭＯＳトランジスタＱ１の１００倍のチャネル幅Ｗを持つ、ダイオード接続されたＮＭＯＳトランジスタＱ３とにより発生させ、これをワード線ドライバ１０２ｂのＶｄｄ側スイッチトランジスタＱ１のゲートに供給するカレントミラーを構成する。これにより、最大約１０ｎＡの定常充電が各ワード線で可能となる。

多ビット同時読み出しの新たなセンス系システム（２）でのセンスアンプ回路についてその構成の一例を図４３に示す。これは、図３に示した、ビット線に電流を供給するタイプのセンスアンプ１０５を用いたもの、即ち図１４の場合と異なり、カレントミラー回路１１３，１１４はＰＭＯＳカレントミラーである。

選択ワード線からの同時読み出しの選択ビット線の数だけセンスアンプ１０５が同時に活性化される。この数をｋとしてｋ個のセンスアンプ１０５の一方の入力／ＩＮは共通でひとつの参照ビット線ＲＢＬに接続する。もちろん、同時選択のビット線がセルアレイ上分散していて環境が異なれば、ほぼ環境が同じものにまとめて参照ビット線を共通化すればよい。もう一方の入力ＩＮはそれぞれのビット線毎にＩＮ_1〜ＩＮ_kまで個別となる。センスアンプ入力部のカレントミラー回路１１３，１１４のノードＶｎａ，Ｖｎｂは共通化できる。参照ビット線ＲＢＬ側のカレントミラー１１４の寸法比は共通接続される数ｋに対して個々のセンスアンプで１：１０／ｋの比にして全体でまとめたときにビット線ＢＬに対して１：１０の電流比になるようにする。

以下には、メモリとしての必要最小限の動作モードを規定してその仕様を検討するために必須の動作モードをまとめる。

フォーミング書き込みバースト
図４４は、フォーミング書き込みバーストの動作タイミング図である。これは、メモリセルを活性化するために製造後に必ず行なわなければならないフォーミングのモードであり、あるセルアレイ領域またはメモリチップの全セルをセット状態（“１”状態）にする。無論セルに使用する抵抗変化物質によってはこの最初に設定する状態は変わる。

図４４の方法は、バッファレジスタとセルアレイ間での内部データ転送を用いる方法であるが、セルアレイ周りの周辺回路システムに余裕があればデータ転送を用いないでデコーダに設定機能を持たせることも出来る。

まずフォーミングを行なうバーストコマンド及びアドレスを取り込み、さらにバッファレジスタＲＥＧ−Ａにオール“１”データを設定する。次にこのレジスタＲＥＧ−Ａから内部データ転送による“１”書き込みを行なう。このときセット電圧が必要なフォーミングに適合するように設定する。

この内部書き込み転送と同時に、次のバーストコマンド及びアドレスを取り込み、バッファレジスタＲＥＧ−Ｂにオール“１”データを設定する。そしてこのレジスタＲＥＧ−Ｂから内部データ転送の“１”書き込みを行なう。

以上の動作をフォーミングすべきセルアレイの全てのバーストアドレスに対して繰り返し行う。バーストサイクル時間は“１”の一括書き込みとほぼ同じと考えられるので、ほぼ２００ｎｓとなる。

フォーミングが終了すると、高速書き込みの準備のために、セルアレイのある領域または全メモリセルをリセット状態（“０”状態）にしておく必要がある。これを行なうのが“０”オール書き込みバーストである。

“０”オール書き込みバースト
図４５はこの“０”オール書き込みバーストの動作タイミングを示している。セルを構成する抵抗変化物質の特性によってどのような状態を設定するかが変わるのはフォーミングと同じで、このモードは電流モードであり、設定に時間のかかるリセット状態の書き込みとなる。

図４５では、バッファレジスタとセルアレイ間での内部データ転送を用いる方法を示すが、セルアレイ周りの周辺回路システムに余裕があればデータ転送を用いないでデコーダに設定機能を持たせることも出来る。

まず“０”書き込みを行なうバーストコマンド及びアドレスを取り込み、さらにバッファレジスタＲＥＧ−Ａにオール“０”データを設定する。次にこのレジスタから内部データ転送の“０”書き込みを行なう。

この“０”書き込みは、ワード線ドライバの電流が許容範囲内に収まるようにグループ分けされたセル数ごとに順次行なう。この書き込み転送と同時に、次のバーストコマンド及びアドレスを取り込み、バッファレジスタＲＥＧ−Ｂにオール“０”データを設定する。そしてこのレジスタＲＥＧ−Ｂから内部データ転送の“０”書き込みを行なう。

この動作を、“０”書き込みすべきセルアレイの全てのバーストアドレスに対して繰り返し行う。バーストのサイクル時間は、“０”の書き込みがｍ個のグループに分けられていれば、約２μｓ×ｍとなる。

バーストサイクルの中断（割り込み）と中止
次にバーストサイクルの中断（interrupt)及び中止（stop）について説明する。

図４６は、リセット状態のセルアレイ領域に高速でデータを書き込む“１”のみ書き込みバーストサイクルの中断（interrupt)の説明図である。バッファレジスタＲＥＧ−Ａに外部データ転送を行なうサイクルからこの書き込みバーストモードが開始されたものとする。

この外部データ転送に先立ち、バッファレジスタＲＥＧ−Ａはオール“０”に設定されてかつ、データ書き込みのバーストアドレスが取り込まれる。オール“０”設定は中断後のレジスタラッチのデータが“０”であることを保証すためである。

このデータ“０”の上に外部データ転送で“１”を上書きしていくことになる（バーストＡ）。その外部データ転送途中で、中断（割り込み）コマンドが入ると、以後外部データ転送は行なわれずに、レジスタＲＥＧ−Ａのデータに対してすぐにＥＣＣのエンコードが行なわれ、レジスタＲＥＧ−Ａの内容に対してチェックビットが生成される。

ＥＣＣエンコードが終わるとすぐに、内部データ転送の“１”書込みが始まる。この“１”書き込みは一括転送で高速に行なわれる。

一方、中断コマンドが入ったタイミングで他方のバッファレジスタＲＥＧ−Ｂはオール“０”設定され、新たなデータの書き込みのバーストアドレスが取り込まれる（バーストＢ）。“０”設定は中断後のレジスタのデータが“０”であることを保証すためである。このデータ“０”の上に外部データ転送で“１”を上書きしていくことになるのは前のサイクルと同じである。

この“０”設定はデータの内部転送が完了するたびに自動的に行なうようにしても良いし、中断を考えないなら行なう必要はない。以後図のようにこの動作を繰り返す。通常であれば、ＥＣＣエンコードが始まるタイミングがバッファレジスタの１２８ビット全てに外部データ転送が終わった後であるのに対し、中断（割り込み）の場合はコマンドによりこれが途中で強制的に開始される点が異なるのみである。

図４７は、同じく“１”のみ書き込みバーストサイクルの中止（stop）の場合である。その前半では、バーストＡの途中で中断コマンドが入り、図４６と同様の割り込み動作が行なわれることを示している。中断コマンドではなく、中止コマンドが例えばバーストＢの途中で入ると、そこでバッファレジスタＲＥＧ−Ｂとの外部データ転送は行なわれなくなり、すぐにＥＣＣエンコードが開始され、これが終了すると内部データ転送である“１”書込みが行なわれる。この内部データ転送の終了でデータ書き込み転送の全てが中止され終了する。

図４８は、セルアレイのデータを読み出す読み出しバーストサイクルの中断動作である。バッファレジスタＲＥＧ−Ａから外部データ転送を行なうサイクルが開始されたとして説明する。この外部データ転送に先立ちバッファレジスタＲＥＧ−Ａに内部データ転送がなされてデータが格納されており、これが外部データ転送される（バーストＡ）。

この外部データ転送の途中で中断（割り込み）コマンドが入ると、以後の外部データ転送は行なわれずに、すぐに指定されたバーストアドレスの内部データ転送である読み出しデータ転送がバッファレジスタＲＥＧ−Ｂに対して行なわれる。このデータに対してＥＣＣデコードが終わるとともに、すぐに外部データ転送をレジスタＲＥＧ−Ｂから開始する（バーストＢ）。

このバーストＢでは中断コマンドが入らないとすると、次のバーストアドレスが入り、バッファレジスタＲＥＧ−Ａに対してそのアドレスのバーストデータが読み出しデータ転送される。そしてバーストＢの１２８ビットのデータが全て外部データ転送されると、レジスタＲＥＧ−Ａからの新たなバーストが開始され（バーストＡ）、以後同様に続く。

図４９は、読み出しバーストサイクルの中止の場合である。中断コマンドではなく、中止コマンドが例えばバーストＡで入ると、そこでバッファレジスタＲＥＧ−Ａからの外部データ転送は行なわれなくなり、すぐに読み出しバーストは終了する。

図５０は、セルアレイに保持されたデータのへの上書きで利用される上書きバーストサイクルの中断動作の場合である。バッファレジスタＲＥＧ−Ａに対して外部データ転送を行なうサイクルが開始されたとする。この外部データ転送に先立ちバッファレジスタＲＥＧ−Ａには内部データ転送としての読み出しデータ転送によってデータが格納される。中断後のレジスタのラッチに残された上書されないデータの整合性を保証すためである。

バーストＡの外部データ転送途中で中断（割り込み）コマンドが入ると、以後の外部データ転送は行なわれずに、バッファレジスタＲＥＧ−Ｂに対して指定されたバーストアドレスから内部データ転送の読み出しデータ転送が行なわれる。この転送の間、バーストにギャップが生じ、その後外部データ転送のバーストＢを開始できる。

一方、レジスタＲＥＧ−Ｂへの読み出しデータ転送が終わると、ＥＣＣ回路が使用できるようになり、レジスタＲＥＧ−Ａのデータに対してＥＣＣエンコードを行なうと同時に、その処理の中で２ステップ書き込みの内のデータに依存しない“１”書き込みを行なう。その後内部データ転送の“０”書き込みをグループごとに順次行い、バッファレジスタＲＥＧ−Ａのデータのセルアレイへの書き込み転送が終わる。

バーストＢに中断コマンドが入ると、外部データ転送は行なわれなくなるが、次のバーストサイクルの準備としてのレジスタＲＥＧ−Ａへの読み出しデータ転送は前のバーストサイクルのレジスタＲＥＧ−Ａからの内部データ転送“０”書込みがが完了しないと開始できないので、外部データ転送間には図のようなギャップが生じる。

以後図のようにこの動作を繰り返すが、通常の書き込みバーストとの違いは、通常は外部データ転送が１２８ビット全てに対して行なわれるのに対し、中断はこれを途中で強制的に終わらせる点のみである。

図５１は、同様に上書きバーストサイクルの中止の場合である。前半のバーストＡでは、図５０の場合と同様の中断コマンドが入った場合を示している。中断コマンドではなく、中止コマンドが例えばバーストＢで入ると、そこでバッファレジスタＲＥＧ−Ｂとの外部データ転送は行なわれなくなり、すぐにＥＣＣエンコードが開始されて同時に、２ステップ書き込みの“１”書込みが行なわれる。

これが終了してかつ前のバーストサイクルのレジスタＲＥＧ−Ａからの内部データ転送“０”書き込みが完了してはじめて、レジスタＲＥＧ−Ａから内部データ転送“０”書き込みが行なわれる。この内部データ書き込み転送の終了でデータ転送の全てが中止され終了する。

主要動作モードの動作手順
外部データ転送、内部データ転送は一連の作業を終了しないと次の過程に移ることが出来ない。保持データなどが期待値との整合性を保てないからである。そこで主な動作モードについて、タイミング仕様作成の基礎となる、一連の動作の手順をそれぞれの作業過程の終了条件の観点からまとめたのが、図５２である。

図５２では、動作過程が同時進行するバッファレジスタＲＥＧ−Ａ，ＲＥＧ−Ｂを単にＡ，Ｂとして示し、それぞれの進行中の作業過程を記述し、過程の終了を待ってはじめて次の過程に移れるポイントを上向き矢印で示した。

（ｉ）フォーミング書き込みバースト
バッファレジスタを用いて動作を行なう場合を想定している。外部データ転送はないのでバッファレジスタを用いずにこの動作用の回路をから直接セル状態をセットする方法も考えられるが、他の動作過程に使う回路部分を共用して回路規模を増やさない場合として、ここではバッファレジスタを用いる場合を説明する。

バッファレジスタＲＥＧ−Ｂが内部データ転送を行なっているバーストサイクルに次の新たなバーストアドレスを設定しバッファレジスタＲＥＧ−Ａのラッチを全て“１”に設定する。バッファレジスタＲＥＧ−Ｂの内部データ転送である“１”書込みが完了したら、すぐにバッファレジスタＲＥＧ−Ｂの“１”データを新たなバーストアドレスに内部データ転送することになる。

バッファレジスタＲＥＧ−Ａの“１”設定とバッファレジスタＲＥＧ−Ｂの“１”書き込みの内部データ転送の終了が、次の動作過程の開始の条件となる。

このバーストはセルへの“１”書き込み（セット）であるので、選択ワード線での一括書き込みが可能でバーストが高速に行なえるが、全てのセルに対して行なうことが基本である。従って、デバイスの製造段階でこのフォーミング書き込みバーストまたは同等の設定が全てのセルに対して行なわれる。

（０）“０”オール書き込みバースト
これもバッファレジスタを用いて動作を行なう場合を想定している。バッファレジスタＲＥＧ−Ｂが内部データ転送を行なっているバーストサイクルに次の新たなバーストアドレスを設定し、バッファレジスタＲＥＧ−Ａのラッチを全て“０”に設定する。

バッファレジスタＲＥＧ−Ｂの内部データ転送“０”書き込みが完了したらすぐに、バッファレジスタＲＥＧ−Ｂの“０”データを新たなバーストアドレスに内部データ転送することになる。バッファレジスタＲＥＧ−Ａの“０”設定とバッファレジスタＲＥＧ−Ｂの“０”書き込み内部データ転送の終了が次の動作過程の開始の条件となる。

（１）読み出しバースト
バッファレジスタＲＥＧ−Ｂから読み出しデータの外部データ転送中に新たなバーストアドレスがコマンドで指定される。新たなアドレスのバーストデータが内部読み出し転送でバッファレジスタＲＥＧ−ＡにＥＣＣをかけたデータとして保持される。この終了とバッファレジスタＲＥＧ−Ａからの外部データ転送出力の終了を待って、次の新たな外部データ転送が開始される。

（２）上書きバースト
バッファレジスタＲＥＧ−Ｂへの外部データ転送中に、新たなバーストアドレスがコマンドで設定されたとする。バッファレジスタＲＥＧ−Ａのデータに対するＥＣＣエンコードとこれと並行して行なわれる“１”書き込み後の内部データ転送“０”書込みが終了してから、この新たなアドレスのデータが読み出し転送としてバッファレジスタＲＥＧ−Ａに内部転送される。

この内部データ転送でＥＣＣをかけられたデータがバッファレジスタＲＥＧ−Ａに設定されて、バッファレジスタＲＥＧ−Ｂの外部データ転送が終了してから、バッファレジスタＲＥＧ−Ａの外部データ転送が可能となる。

（３）“１”のみ書き込みバースト
バッファレジスタＲＥＧ−Ｂへの外部データ転送中に新たなバーストアドレスがコマンドで設定されととする。バッファレジスタＲＥＧ−Ａのデータに対するＥＣＣエンコードの後の内部データ転送“１”書き込み転送が終了してから、バッファレジスタＲＥＧ−Ａのラッチの“０”設定を行なう。

このバッファレジスタＲＥＧ−Ａの“０”設定が済み、バッファレジスタＲＥＧ−Ｂの外部データ転送が終了してから、バッファレジスタＲＥＧ−Ａへの外部データ転送が可能となる。

（４）ＥＣＣリフレッシュバースト
外部データ転送はない。バッファレジスタＲＥＧ−Ｂで内部データ転送の読み出し転送中に新たなバーストアドレスがコマンド設定されると、バッファレジスタＲＥＧ−Ｂへの読み出し転送のＥＣＣと並行して、バッファレジスタＲＥＧ−Ａのデータの転送先のアドレスの全てのセルの“１”書き込みを行い、バッファレジスタＲＥＧ−Ａからの内部データ転送である“０”書き込み転送が終了した後に、この新たなアドレスから内部データ転送の読み出し転送がバッファレジスタＲＥＧ−Ａに対して行なわれる。

この読み出し転送と並行して、バッファレジスタＲＥＧ−Ｂのデータが対応するアドレスに２ステップで、まず“１”書き込み次いで“０”書き込みという内部データ転送がなされる。

以上のデータ転送などの作業過程の条件をまとめると、新たなバーストを始める際の条件が明らかになる。この条件は中断であっても新たなバーストを開始する際には適用可能である。

即ち、新たなバーストの開始アドレスの設定を、バッファレジスタＲＥＧ−Ａを利用しているバーストＡに対して、バッファレジスタＲＥＧ−ＢのバーストＢのサイクル中に行なうとすると、次の（ａ）〜（ｃ）の全ての条件が満たされたときに新たなアドレスに対してのバーストサイクルを始めることが出来る。

（ａ）バーストＡの一連の最終転送終了：即ち動作モードによるバッファレジスタＲＥＧ−Ａに関する内部データ転送が全て終了すること。

（ｂ）バーストＢのコマンドサイクル＋ｋサイクル：新たに開始するバーストのモードとアドレスに関わるサイクルで、コマンド入力開始を指示するコマンドサイクルからｋサイクルでコマンドの内容がデコードされるまでは、新たなサイクルは開始されない。

（ｃ）バーストＢのサイクル又は転送の終了：バッファレジスタＲＥＧ−Ｂがバースト中であるので、その外部および内部データ転送の終了を待って新たなバーストを開始することが出来る。

この最後の条件（ｃ）は、バーストサイクルまたは転送の終了の仕方でノーマルな連続バースト、中断、ＥＣＣリフレッシュ、“０”オール書き込みバーストの仕様となる。すなわち、
（Ａ）フルバーストの終了を待つ場合は、バーストを連続して変えて行く連続バーストとなる。

（Ｂ）コマンドサイクル＋ｋサイクルまでのバーストと同じ場合は、バーストの中断に相当する。

（Ｃ）バーストサイクルなしで内部データ転送が終了なら、外部データ転送がないモードで、ＥＣＣリフレッシュバーストや“０”オール書き込みバーストの場合となる。

以上制限事項を説明してきたバーストサイクルの中断のタイミング仕様の詳細を説明する。

読み出しバーストでの新バースト開始アドレスコマンドタイミング
まずは外部データ転送が読み出しバーストモードの場合について、新バースト開始アドレスコマンドのタイミングを、図５３を用いて説明する。コマンド受付の開始を支持するコマンド開始信号ＣＥを新たなバースト（新たなバーストは新たなデータ転送サイクルの開始ともなる）を開始したい場合にセットする。

このコマンド開始信号ＣＥのセットは、クロックエッジを基準にセットアップ時間ｔＣＳとホールド時間ｔＣＨで規定され、バッファレジスタからのデータ出力はクロックエッジからの時間ｔＡＣを越えないうちに出力される。

開始信号ＣＥを受けたクロックサイクルの次のクロックからコマンドのコードやアドレスビットを受け付けるが、現在進行中のバーストのデータに関しては通常は１２８サイクルで全てのバーストデータが出力されてから新バーストサイクルを開始する。また中断（interrupt）か中止(stop)ならコマンド開始サイクルからｋサイクル（コマンドデコードに要する期間）のデータが出力されてから、現在進行中のバッファレジスタと外部とのデータ転送を行わなくなる。この規定がＣＥの設定サイクルからｋサイクルの意味でありこの間にモードの設定や新バーストのアドレスの取り込みが行なわれる。

コマンド開始信号ＣＥの設定サイクルは新たなデータ転送サイクルを始めたいサイクルを考慮して設定される。ＣＥを入れたタイミングによっては新バースト準備や中断または中止を受けるバーストと同時に進行中のセルアレイとのデータ転送がすぐに完了できない場合もある。そこでメモリ側からバッファレジスタからの内部のデータ転送状態など、バッファレジスタが内部データ転送中であることを示すデータ転送信号ＤＴＸ_ＡとＤＴＸ_Ｂを外部に出力する。

すなわちバッファレジスタＲＥＧ−Ａが新たな内部データ転送に内部データバスを利用し、その後ＥＣＣが働いている期間中は、ＤＴＸ_Ａ＝“０”（＝“Ｌ”）である。バッファレジスタＲＥＧ−Ｂが新たな内部データ転送に内部データバスを利用し、その後ＥＣＣが働いている期間中は、ＤＴＸ_Ｂ＝“０”となる。

つまり、レジスタの保持データが外部データ転送を受けても良い状態で、信号ＤＴＸ_Ａ，ＤＴＸ_Ｂは“１”となる。この信号の切り替わりは、レジスタデータとセルアレイとの間でそのデータ転送が終了し、ＥＣＣ処理が完了したらクロックに同期して行なわれるもので、データの出力の場合と同様にｔＡＣのタイミングとなる。

新バーストサイクルまたは新データ転送サイクルの開始は、少なくともコマンド設定サイクルからｋサイクル以上で、コマンド設定サイクルでのデータ転送に利用できる状態に信号ＤＴＸ_ＡまたはＤＴＸ_Ｂが状態を変えた後のサイクルからとなる。

中断がない連続したバーストサイクルにギャップを生じさせないためには、コマンド開始サイクルでＤＴＸ_Ａが“１”であればバッファレジスタＲＥＧ−Ａに対して内部データ転送が可能であるので、読み出し転送がバッファレジスタＲＥＧ−Ａに対して実行されＤＴＸ_Ａが状態を変えるまではコマンド開始サイクルから９００ｎｓ以上は必要となる。そこで、１２８サイクルでほぼ９００ｎｓのバーストになるようにクロックサイクルを設定している場合は、バーストが切り替わったらまたすぐに次のバーストアドレスの設定を行なうことが必要となる。

書き込みバーストでの新バースト開始アドレスコマンドタイミング
次に外部データ転送が書き込みモードの場合について、新バースト開始アドレスコマンドのタイミング仕様を、図５４を参照して説明する。ここでの書き込みは、“１”のみ書き込みバーストを想定しており、フォーミング書き込みバースト、“０”オール書き込みバースト、上書きバースト及びＥＣＣリフレッシュバーストは除く。これらについては、後に簡単に相違点のみを補足する。

コマンドの受付開始を支持するコマンド開始信号ＣＥを新たなバースト（新たなデータ転送サイクルの開始ともなる）を開始したい場合にセットするのは、読み出しバーストの場合と同じである。バッフアレジスタへのデータの入力は、データのセットアップ時間ｔＤＳとホールド時間ｔＤＨによって規定される。

開始信号ＣＥを受けたクロックサイクルの次のクロックからコマンドのコードやアドレスビットを受け付けるが、現在進行中のバーストのデータ入力に関しては通常は１２８サイクルで全てのバーストデータが入力されてから新バーストサイクルを開始する。また中断（interrupt）か中止(stop)かなら、コマンド開始サイクルからｋサイクルのデータが入力されてから現在進行中のバッファレジスタと外部とのデータ転送を行わなくなる。この規定がＣＥの設定サイクルからｋサイクルの意味であり、この間にモードの設定や新バーストのアドレスの取り込みが行なわれる。

コマンド開始信号ＣＥの設定サイクルは新たなデータ転送サイクルを始めたいサイクルを考慮して設定される。ＣＥを入れたタイミングによっては新バーストの準備や中断（interrupt）または中止（stop）を受けるバーストと同時に進行中のセルアレイとのデータ転送がすぐに完了できない場合もある。そこでメモリ側からバッファレジスタからの内部のデータの転送状態を表す転送信号ＤＴＸ_ＡとＤＴＸ_Ｂを外部に出力する。

すなわちバッファレジスタＲＥＧ−Ａが、ＥＣＣ処理を行いその後新たな内部データの転送に内部データバスを利用し終わる期間までは、ＤＴＸ_Ａが“０”であり、同様にバッファレジスタＲＥＧ−Ｂが、ＥＣＣ処理を行いその後新たな内部データの転送に内部データバスを利用し終わる期間までは、ＤＴＸ_Ｂが“０”となる。

つまり、外部データ転送から見ると信号ＤＴＸ_Ａ，ＤＴＸ_Ｂはレジスタが外部データ転送を受けても良い状態で“１”となり、内部データ転送をする必要のあるデータをレジスタが保持し新たな外部データ転送が可能となるまでの期間は“０”となる。レジスタを“０”セットする期間もこの信号は“０”である。

この信号の切り替わりは、バッファレジスタとセルアレイとの間で一連のデータ転送関連動作が終了した後、クロックに同期したデータの出力と同様のタイミングｔＡＣで行われる。新バーストサイクルまたは新データ転送サイクルの開始は少なくともコマンド設定サイクルからｋサイクル以上でコマンド設定サイクルでの状態からＤＴＸ_ＡまたはＤＴＸ_Ｂが状態を変えた後のサイクルからとなる。

中断がない連続したバーストサイクルにギャップを生じさせないためには、コマンド開始サイクルまたはこのサイクル後に内部データ転送が終わり解放されたバッファレジスタがＲＥＧ−Ａであれば、転送終了時点からＲＥＧ−Ａのラッチに“０”をセットし、このセット終了でＤＴＸ_Ａ＝“１”となる。セット完了にて新たなバーストサイクルの開始が可能となる。

レジスタの“０”セットはクロック数サイクルαで済むので、コマンドの設定サイクルを加えて、コマンド開始サイクルを１２８サイクルが終わる前のｋ＋αサイクル前までに入れることが必要となる。新バーストサイクルが始まると、バッファレジスタＲＥＧ−ＢのＥＣＣと内部データ転送が始まり、これが終了するとともに、バッファレジスタＲＥＧ−Ｂのラッチに“０”がセットされ、ＤＴＸ_Ｂが“１”となる。

フォーミング書き込みバーストでは、バッファレジスタが外部とデータのやり取りを行なう外部データ転送を行なわないので、図５４で説明した書き込みデータ入力にかかわるタイミングがない。またバッファレジスタは、コマンド開始サイクルの後に図５４の“０”セットに替わり“１”セットされて、新バーストがこのデータを内部データ転送するサイクルとして始まる。このためコマンドは中断を伴うこととなる。

“０”オール書き込みバーストでは、やはり外部データ転送を行なわないので、図５４の書き込みデータ入力にかかわるタイミングがない。またバッファレジスタはコマンド開始サイクルの後に図５４と同様に“０”にセットされて、新バーストがこのデータを内部データ転送するサイクルとしてすぐに始まる。このためコマンドは中断を伴うこととなる。

新バーストで始まる内部データ転送は、“０”書き込みであるために、グループ分けした数μsの長時間の転送になる。これらはＤＴＸ_ＡとＤＴＸ_Ｂの状態変化までの時間が長くなり、新バーストがなかなか開始できないことに反映される。

上書きバーストの仕様は図５４の“０”のみ書き込みバーストとほぼ同様であるが、この説明でのレジスタのラッチの“０”セットの作業が、レジスタＲＥＧ−Ａへの内部データ転送の読み出し転送になり、９００ｎｓ近い時間をかけてレジスタを新たなバースト転送先のデータで予めセットすることと、新バーストで始まる内部データ転送が“０”書き込みを含むために、グループ分けした数μｓの長時間の転送になることにより、外部データ転送に大きなギャップが必ず生じるようになる。これらはＤＴＸ_ＡとＤＴＸ_Ｂの状態変化までの時間が長くなり、新バーストがなかなか開始できないことに反映される。

ＥＣＣリフレッシュバーストでも外部データ転送を行なわないので、図５４の書き込みデータ入力にかかわるタイミングがない。このためコマンドは中断を伴うこととなる。また図５４のレジスタのラッチの“０”セットの作業が内部データ転送の読み出し転送になり９００ｎｓ近い時間をかけてレジスタを新たなバーストの転送先のデータで予めセットすることと、新バーストで始まる内部データ転送が“０”書き込みを含むためにグループ分けした数μsの長時間の転送になることにより、サイクル時間が必要である。これらはＤＴＸ_ＡとＤＴＸ_Ｂの状態変化までの時間が長くなり新バーストがなかなか開始できないことに反映される。

ＥＣＣリフレッシュバーストは、リフレッシュが必要なバーストアドレスに対してのみ行うことになるが、このリフレッシュのためのバーストアドレスを抽出する方法について、以下に説明する。

読み出しバーストでは、バッファレジスタへ予めデータを内部データ転送してＥＣＣをかけてデータを訂正しておく。このときＥＣＣシステムはエラー状況の情報を信号とし出力できるので、ＥＣＣが対応できるエラー数の最大値にエラー数が到達するか、或いはそれに近い場合に、その旨を知らせる一種の警告信号“correctable max”を出すようにする。

このcorrectable max信号が出るとラッチ回路に保持されているこのバーストアドレスを、リフレッシュアドレスとしてメモリ回路に保持する。このようなリフレッシュアドレスを順次記憶しておき、ＥＣＣリフレッシュが実行されるまでこれを消去しないようにする。

ＥＣＣリフレッシュアドレスを保持するメモリ回路は、セルアレイブロック内の特別な領域として設けてもよいし、別にラッチメモリアレイとして設けてもよい。

図５５は、ＥＣＣリフレッシュアドレスの設定例を示している。バッファレジスタＲＥＧ−ＡのアドレスＡ０のバースト中（バーストＡ０と表示）に、次のバーストアドレスＢ１が設定されて、バッファレジスタＲＥＧ−Ｂに読み出し転送でデータが転送され、そのＥＣＣの結果から、信号“correctable max”信号が発生されたとする。

このとき、バーストアドレスＢ１がリフレッシュアドレスとして保持され、不揮発に記憶される。次に、ＥＣＣが施されたバーストＢ１中に次のバーストアドレスＡ１が設定されて、バッファレジスタＲＥＧ−Ａに読み出し転送され、そのＥＣＣから信号“correctable max”が発生されると、アドレスＡ１が続いてリフレッシュアドレスとして記憶される。

バッファレジスタＲＥＧ−ＡからＥＣＣを施されたデータが外部データ転送されるバーストＡ１中に次のバーストアドレスＢ２が設定され、バッファレジスタＲＥＧ−Ｂに内部データ転送がなされ、今度はＥＣＣ訂正に余裕があったとすると、そのままシークエンスは進行する。

図５６は、以上のリフレッシュアドレス保持の過程と、保持されたリフレッシュアドレスを用いてＥＣＣリフレッシュバーストを行なう過程を説明するための回路ブロックである。

メインのセルアレイブロック１５２と、バッファレジスタ１５１及びＥＣＣ回路１５０は、図１９に用いた符号を付してある。セルアレイブロック１８０は、リフレッシュアドレス記憶用の不揮発性のメモリ回路であり、実際には前述のようにメインのセルアレイブロック１５２内の特定領域でもよいし、これとは別のメモリ回路でもよい。

コマンドが入り、コマンドコントロール回路１８５から次のバーストアドレス信号がバーストアドレスラッチ回路１８２に保持され、さらにバッファレジスタ１５１及びＥＣＣ回路１５０に出力される。保持されたバーストアドレスは、セルアレイブロックのアクセスに供され、場合によってはリフレッシュアドレスとしてセルアレイブロック１８０に保存される。

セルアレイブロック１８０には、デコーダとしてバースト選択回路（図示せず）があり、ここでバーストアドレスを選択して、選択したアドレスのデータをバッファレジスタ１５１に内部データ転送し、バッファレジスタ１５１のデータはＥＣＣを施されて上書きされる。

この際、ＥＣＣ回路１５０からは訂正エラー数が訂正可能限界かその近くにあれば信号“correctable max”が出力され、これがゲート１８６を介して、セルアレイブロック１８０の書き込み制御を行なうアドレス書き込み制御回路１８１及び、書き込み巡回カウンタ１８４に入力される。

書き込み巡回カウンタ１８４は、セルアレイブロック１８０の書き込みのアドレス指定するカウンタであり、アドレス書き込み制御回路１８１は、データすなわちリフレッシュアドレスの書き込みを制御する。これらの回路によってバーストアドレスがリフレッシュアドレスとして、信号“correctable max”が発生されるたびに新たなメモリ位置に記憶される。

リフレッシュ動作では、コマンドがＥＣＣリフレッシュであることが、コマンドコントロール回路１８５で判明すると、ＥＣＣリフレッシュバースト信号が読み出し巡回カウンタ１８３に出力される。更に次のバーストアドレス信号がバーストアドレスラッチ１８２に、そのアドレスのデータがバッファレジスタ１５１及びＥＣＣ回路１５０に出力される。

読み出し巡回カウンタ１８３は、セルアレイブロック１８０の領域を順番にアクセスしてデータを読み出し、バーストアドレスとして設定する。すなわち外部からアドレスを取り込む代わりに、セルアレイブロック１８０に記憶されたアドレスを順次使用する。このアドレスでアクセスされてセルアレイレイブロック１５２から読み出されたバーストデータは、バッファレジスタ１５１でＥＣＣを施されて、そのまま書き込み転送される。

なお、ＥＣＣ回路１５０から発生される信号“correctable max”はＥＣＣリフレッシュの際はアドレス書き込み制御回路１８１及び書き込み巡回カウンタ１８４には送られずにブロックされる。また、ＥＣＣリフレッシュではバッファレジスタ１５１のデータは外部データ転送されない。

ＥＣＣリフレッシュアドレスはセルアレイブロック１８０に不揮発に記憶され適宜リフレッシュに使用されるが、 その容量はそれほど大きく出来ないのでアドレスがある程度たまったらリフレッシュを行い、巡回的にアドレスデータを上書きしながら使うことになる。そのアクセス制御を行なうのが書き込み巡回カウンタ１８４と読み出し巡回カウンタ１８３である。

セルアレイブロック１８０は巡回的にアクセスされて、アドレスデータが記憶される。この書き込みのアクセスポイントを追うようしてセルアレイブロック１８０からアドレスデータを読み出し、ＥＣＣリフレッシュに利用する。リフレッシュに使用したアドレスデータは巡回的な書き込み動作にて上書されて、次の新たなアドレスデータとして利用される。

書き囲み巡回カウンタ１８４及び読み出し巡回カウンタ１８３の動作手順を以下に説明する。

図５７と図５８は、書き込み巡回カウンタ１８４とその動作手順フローである。書き込み巡回カウンタ１８４において最後に書き込みが行なわれたカウンタ番号を“last_w”とする。巡回カウンタであるので、その出力は、カウンタユニットの数“ｎ”を法とする出力＝last_w ＋１（ｍｏｄ ｎ）となる。

最初のアクセス動作では、“last_w”をリセットして“０”にして（ステップＳ６１）、以後信号“correctable max”が入るたびに“last_w”に１を加えて（ステップＳ６２）、セルアレイブロック１８０の“last_w”の位置にアクセスしてデータを書き込む（ステップＳ６３）。

図５９と図６０は、読み出し巡回カウンタ１８３とその動作手順フローである。読み出し巡回カウンタ１８３において最後に読み出しが行なわれたカウンタ番号を“last_r”とする。手順は最初のアクセス動作では“last_r”をリセットして“０”にしておき（ステップＳ７１）、以後新しいバーストリフレッシュアドレスの要求がＥＣＣリフレッシュバーストの設定においてあると、“last_r”に１を加えて（ステップＳ７２）、“last_w”を追い越していないかどうかの判断をする（ステップＳ７３）。“last_r”が“last_w”よりも大きくなっていれば全てリフレッシュアドレスを処理したことになるので、ここで動作停止となる（ステップＳ７４）。

“last_r”が“last_w”を追い越していなければ、セルアレイブロック１８０の“last_r”の位置にアクセスしてそのリフレッシュアドレスのリフレッシュを行なう（ステップＳ７３）。巡回的なカウンタであるので、カウンタユニットの数を“ｎ”を法としてカウンタ出力＝last_r ＋１（ｍｏｄ ｎ）となるのは、書き込み巡回カウンタ１８４と同じである。

次に図６１を参照して、ＥＣＣリフレッシュバーストでのアドレスの設定とデータ転送の動作シークエンスについて説明する。ＥＣＣリフレッシュは、メモリが外部データ転送のアクセス状態でないアイドル期間を見て蓄積されたアドレスに対してまとめて行なう。図６１は、その連続したリフレッシュバーストのシークエンスの説明図である。

ＥＣＣリフレッシュバーストが開始されてリフレッシュアドレスが設定されると内部データ転送が可能であるバッファレジスタＲＥＧ−Ａに対して内部データ転送である読み出し転送が行なわれ、その読み出しデータにＥＣＣデコードが施される。この間に次のリフレッシュのためのリフレッシュバーストアドレスが設定される。

新たに設定されたリフレッシュバーストアドレスは転送に利用できる状態（即ちＤＴＸ_Ｂ＝“Ｈ”)であるバッファレジスタＲＥＧ−Ｂへの読み出し転送のアドレスとなる。このデータ転送がＥＣＣの動作をはじめて内部データバスが開放されるとすぐに、レジスタＲＥＧ−Ａから内部データ転送の書き込み転送が行なわれる。

この書き込み転送はセルアレイのバーストアドレスに上書きする転送であり、エラー訂正されたレジスタＲＥＧ−Ａのデータが書き戻されて正しいデータのバーストが再生される。この際データが修正されるのは高々数ビットであるので、電流書き込みモードの“０”書き込みも一括で行なうことができて、“１”書き込みと“０”書き込みの２回のステップで内部データ転送が可能である。即ち通常の上書きバーストに比べ高速な内部データ転送が可能である。

更に次のリフレッシュバーストアドレスが設定されると、内部データ転送バスの開放（ＤＴＸ_Ａ＝“１”）を待って、新たな読み出し転送がレジスタＲＥＧ−Ａに行なわれる。レジスタＲＥＧ−ＡでのＥＣＣが開始されると、今度はレジスタＲＥＧ−Ｂからの内部データ転送の書き込み転送が行なわれ、以下同様の動作が続く。

最後に、リフレッシュ終了ではリフレッシュ中止コマンド（stop refresh）を設定し、これによってすぐにレジスタで転送されていないデータを書き込み転送して、ＥＣＣリフレッシュバーストのサイクルが完了する。

図６２は、メモリ制御に関係する信号、すなわちチップピンに入力される電源以外の信号をまとめた。クロックＣＫは、メモリを同期して制御する基本クロックである。ＤＤＲ（Dual Data Rate)などではこれと相補的なクロックＣＫＢを併せて入力したり、入出力データのストローブ信号ＤＱＳなどをチップに入出力することも考えられる。

コマンド開始信号ＣＥは、信号のレシーバとデコーダが毎サイクル働いて電力を消費しないように、ひとつのレシーバのみを働かせてこの状態でコマンドやアドレスのレシーバやデコーダを活性化するための信号である。即ち、ＣＥのレシーバは、ＣＥ＝“Ｈ”が検出されると一定サイクル数の間、非アクティブとなり、他のレシーバはその一定期間のみアクティブとなる。

コマンドＣＭＤは、動作モードを指定するコマンドをコードする信号である。中断コマンドIntrptは、バーストサイクルを中断して次のバーストに進める指示をするコマンド信号である。

アドレスＡｄｄ_０〜Ａｄｄ_７は、アドレスビットＡ０〜Ａ３９をあらわす。入出力ＩＯ０〜ＩＯ１５は、１６ビットデータの入出力である。図には示されていないが、データ転送信号ＤＴＸ_Ａ，ＤＴＸ_Ｂは、メモリ内のバッファレジスタの外部データ転送可能期間や内部データ転送可能期間を示す信号である。

バーストモードを指定するために使用する信号とコマンドのコード、およびアドレスの設定を次に説明する。図６３は、主要なバーストモード信号とそのコマンドコード、およびアドレスの設定を示している。

コマンドの入力サイクルの指定は、あるクロックサイクルでまずコマンド開始信号ＣＥを“Ｈ”して、クロックエッジで所定レベルを取り込むことによって開始される。コマンドサイクルが開始されると、その他の信号の入力バッファが活性化されて次のクロックサイクル以降でデータの取り込みを行いコードをデコードして内部動作のモードを確定する。

図６２ではクロックの立ち上がりのエッジを使用するＳＤＲで示すが、ＤＤＲなども同様である。ＣＥを取り込むサイクルを０として、クロックサイクル１，２，３でコマンドビットｃ０，ｃ１，ｃ３を取り込み、クロックサイクル１，２，３，４，５でバーストアドレスのビットを取り込む。バーストを中断する場合は、その指示信号Intrptをクロックサイクル１で取り込む。Intrpt＝“Ｈ”でこのコマンドが入ったバーストサイクルを中断して、新たなバーストの準備をはじめることになる。

ＣＥが確定するとこの例ではクロック０から５の間、ＣＥのレシーバは非アクティブとなり、他のレシーバはアクティブとなる。このレシーバのアクティブと非アクティブの動作でレシーバの入力待機状態の消費電流を抑える。

コマンドのコードは、コマンドＣＭＤのモード名とともに、図６３の表に示した。“Ｒ”は読み出しバースト、“over W”は、上書きバースト、“0 all W”は、“０”オール書き込みバースト、“1 only W”は“１”のみ書き込みバースト、“Stop”はバーストの中止、“Refresh”はＥＣＣリフレッシュバースト、“Forming”はフォーミング書き込みバーストである。

図６３には、アドレスビットの割付の一例をも示した。×１６ＩＯ構成でＡ０〜Ａ２１がマット内のバーストの位置を示し、Ａ２２〜Ａ２８がバーストを始める際の先頭アドレス、Ａ２９以降がマット選択のアドレスビットを表すものとした。

以上説明した実施の形態で示したメモリの仕様は、書き込み読み出し分離モード（Write Read Isolated Mode：WRIM)としてまとめられる。書き込みを行なうときと読み出しを行なうときの使用場面が重ならない使用の形態である。これは書き込みがデータの“０”と“１”に対して書き込み特性が大きく異なる場合に、遅いデータの書き込みデータタイプの書き込みを隠してメモリの高速特性を活かす方法であるが、市場に流通させる際の形態が制限される。

このような制限を伴う使用形態を、図６４にまとめた。

消費者に渡る前の段階として工場、販売店、コンテンツプロバイダーなどがあるが、この段階でメモリは消費者がデータを記録することを前提とした場合はフォーミングがなされ、全てのセルがリセットされている状態が望ましい。これはセルのリセットに、セットより多くの時間が必要であるような、上の実施の形態で説明した場合である。

メモリに記憶したデータを商品として売る場合を想定すると、更に“programmed contents”がデータとして書き込まれた状態が消費者に渡る前の状態となる。消費者が記録媒体として使うことを前提とすれば、データを高速に書き込めることが出来るためには、実施の形態で言えば“１”のみ書き込みバーストモードでの書き込みが前提となるので、メモリセルの全てが“０”に設定されていることが必要となる。これは高速書き込みである“１”のみ書き込みバーストを行なうことが出来るバーストアドレスに制限がないということが保証されることである。

このメモリが消費者であるエンドユーザーに渡った後は、初期の書き込みは高速であり、新たなデータはメモリの空き領域に追記していけば高速性を維持したまま利用でき、高精細大容量の画像データなどの録画やリテーラーからのコンテンツ配信および店頭でのダウンロードに対応できる。

メモリに書き込まれたデータに対して上書きしたり、部分的に書き換えを行いたいことがある。そのときは、高速書き込みモードは利用できないが、上書きバーストを利用することによって手間なくデータの書き込みができる。

メモリ容量が足りなくなり不要のデータを消してメモリ容量を増やし、再利用部分書き換えを行う場合は、使用したいメモリ領域を部分的にリセットする部分リセット（partial reset）を“０”オール書き込みバーストを利用して行い、その領域に再び高速書き込みを行うことが出来るようにすればよい。

以下に実施の形態の主な特徴点を列記する。

（１）抵抗値の相違により第１及び第２のデータ状態が可逆的に設定される抵抗変化型メモリセルを配列したセルアレイを有する抵抗変化メモリ装置において、
前記セルアレイの所定領域へのデータ書き込みは、その所定領域内の少なくとも第１のデータ状態に書かれるべきセルに第１のデータ状態を書き込む第１の書き込み手続きと、その所定領域内の第２のデータ状態に書かれるべきセルに第２のデータ状態を書き込む第２の書き込み手続きとにより行われる（図２４，図２５，図２８，図３０）。

（１−１）（１）の抵抗変化メモリ装置において、前記抵抗変化型メモリセルは、第２のデータ状態の書き込みに要する時間が前記第１のデータ状態のそれに比べて２倍以上長く、
前記第１の書き込み手続きは、前記所定領域内の全セルに一括して第１のデータ状態を書き込むものであり、前記第２の書き込み手続きは、前記所定領域を同時書き込みの総セル電流が許容値以下に制限されるようにグループ分けして、グループ毎に順次に行なわれる（図２５，図２８）。

（１−２）（１−１）の抵抗変化メモリ装置において、
前記第１の書き込み手続きは、前記所定領域のセルデータの再フォーミング処理として行われる。

（１−３）（１−１）の抵抗変化メモリ装置において、
前記第１及び第２の書き込み手続きは、前記所定領域の読み出しデータのリフレッシュ動作として行われる。

（１−４）（１）の抵抗変化メモリ装置において、前記抵抗変化型メモリセルは、前記第１のデータ状態の書き込みに要する時間が前記第２のデータ状態のそれに比べて２倍以上長く、
前記第１の書き込み手続きは、前記所定領域の全セルを前記第１のデータ状態に初期化するものであり、前記第２の書き込み手続きは、前記所定領域内の第２のデータ状態に書かれるべきセルに一括して第２のデータ状態を書き込むものである（図３０）。

（１−５）（１−４）の抵抗変化メモリ装置において、
前記第１の書き込み手続きは、前記所定領域を同時書き込みの総セル電流が許容値以下に制限されるようにグループ分けして、グループ毎に順次に行なわれる。

（１−６）（１−４）の抵抗変化メモリ装置において、
前記第１の書き込み手続きは、前記セルアレイの全セルの初期化動作として行われる。

（１−７）（１）の抵抗変化メモリ装置は更に、
前記セルアレイの書き込みデータをエンコードして前記書き込みデータと共に前記セルアレイに記憶されるチェックビットを生成し、前記セルアレイの読み出しデータをデコードしてエラー検出及び訂正を行なうＥＣＣ回路と、
前記セルアレイの読み出し及び書き込みデータを一時保持するバッファレジスタとを備える。

（１−８）（１−７）の抵抗変化メモリ装置において、
データ書き込み時、前記第１の書き込み手続きは、前記バッファレジスタが保持する書き込みデータについて前記ＥＣＣ回路によるエンコード処理と並行して第１のデータ状態の前記セルアレイへの書き込み転送として行われ、前記第２の書き込み手続きは、前記ＥＣＣ回路によるエンコード処理後に第２のデータ状態の前記セルアレイへの書き込み転送として行われる（図２１）。

（１−９）（１−７）の抵抗変化メモリ装置において、
前記セルアレイのデータのリフレッシュ時、前記セルアレイから前記バッファレジスタに読み出したデータを前記ＥＣＣ回路によりデコードして上書きした後、前記セルアレイに対して前記第１及び第２の書き込み手続きのデータ転送が順次行なわれる（図２９）。

（１−１０）（１−７）の抵抗変化メモリ装置において、
前記バッファレジスタは、読み出し又は書き込みのバーストデータ転送を交互に行なうための２系統のバッファレジスタを有する。

（２）抵抗値の相違により第１のデータ状態と第２のデータ状態が可逆的に設定される、第１のデータ状態の書き込みに要する時間が第２のデータ状態のそれに比べて２倍以上長い抵抗変化型メモリセルを配列したセルアレイを有する抵抗変化メモリ装置において、
前記セルアレイの所定領域のデータ書き込みは、前記所定領域の全セルに予め第１のデータ状態を書き込む準備書き込みと、前記所定領域に対する第２のデータ状態のみの一括書き込みとにより行なわれる（図３０）。

（２−１）（２）の抵抗変化メモリ装置において、
前記準備書き込みは、前記セルアレイの全セルを第１のデータ状態に初期化する動作として行なわれる。

（２−２）（２）の抵抗変化メモリ装置において、
前記準備書き込みは、前記所定領域を同時書き込みの総セル電流が許容値以下に制限されるようにグループ分けして、グループ毎に順次に行なわれる。

（３）抵抗値の相違により第１のデータ状態と第２のデータ状態が可逆的に設定される、第１のデータ状態の書き込みに要する時間が第２のデータ状態のそれに比べて２倍以上長い抵抗変化型メモリセルを配列したセルアレイと、
前記セルアレイの書き込みデータをエンコードして前記書き込みデータと共に前記セルアレイに記憶されるチェックビットを生成し、前記セルアレイの読み出しデータをデコードしてエラー検出及び訂正を行なうＥＣＣ回路と、
前記セルアレイの読み出し及び書き込みデータを一時保持するバッファレジスタとを備え、
前記セルアレイの所定領域について予め全セルを第１のデータ状態に設定する準備書き込みが行なわれ、その所定領域に対して、前記バッファレジスタに書き込みデータを取り込んで前記ＥＣＣ回路によりエンコード処理して上書きした後、前記書き込みデータのうち第２のデータ状態のみを前記セルアレイの所定領域に一括書き込み転送するデータ書き込みモードを有する
ことを特徴とする抵抗変化メモリ装置（図３４）。

（３−１）（３）の抵抗変化メモリ装置において、前記バッファレジスタは、２系統のバッファレジスタを有し、
前記データ書き込みモードは、前記２系統のバッファレジスタの一方においてあるアドレスの書き込みデータのエンコード処理と前記セルアレイへの書き込み転送が行われている間に、次のアドレスの書き込みデータの他方のバッファレジスタに対する外部書き込み転送が行われる。

（３−２）（３）の抵抗変化メモリ装置において、前記所定領域の全セルに対する準備書き込みは、前記所定領域を同時書き込みの総セル電流が許容値以下に制限されるようにグループ分けして、グループ毎に順次に行なわれる。

（４）抵抗値の相違により第１のデータ状態と第２のデータ状態が可逆的に設定される抵抗変化型メモリセルを配列したセルアレイと、
前記セルアレイの書き込みデータをエンコードして前記書き込みデータと共に前記セルアレイに記憶されるチェックビットを生成し、前記セルアレイの読み出しデータをデコードしてエラー検出及び訂正を行なうＥＣＣ回路と、
前記セルアレイの読み出し及び書き込みデータを一時保持するためのバッファレジスタとを備え、
前記セルアレイの所定領域のデータを前記バッファレジスタに読み出して前記ＥＣＣ回路によるデコードを施し、前記セルアレイに上書きするリフレッシュモードを有することを特徴とする抵抗変化メモリ装置（図２８）。

（４−１）（４）の抵抗変化メモリ装置において、前記抵抗変化型メモリセルは、第１のデータ状態の書き込みに要する時間が第２のデータ状態のそれに比べて２倍以上長く、かつ
前記リフレッシュモードは、前記バッファレジスタに読み出したデータに対する前記ＥＣＣ回路によるデコード処理と並行して、前記第２のデータ状態を前記所定領域に上書きし、デコード処理終了後に前記第１のデータ状態を前記所定領域に上書きするという、２段階書き込みにより行なわれる。

（４−２）（４）の抵抗変化メモリ装置において、デコード処理終了後の前記第１のデータ状態の書き込みは、前記所定領域を同時書き込みの総セル電流が許容値以下に制限されるようにグループ分けして、グループ毎に順次に行なわれる。

（４−３）（４）の抵抗変化メモリ装置において、前記バッファレジスタは、２系統のバッファレジスタを有し、
前記リフレッシュモードは、あるアドレスのデータの前記２系統のバッファレジスタの一方によるリフレッシュ動作と、次のアドレスのデータの他方のバッファレジスタによるリフレッシュ動作とが、所定タイミングの重なりを持って交互に繰り返される。

（５）抵抗値の相違により第１のデータ状態と第２のデータ状態が可逆的に設定される抵抗変化型メモリセルを配列したセルアレイと、
前記セルアレイの書き込みデータをエンコードして前記書き込みデータと共に前記セルアレイに記憶されるチェックビットを生成し、前記セルアレイの読み出しデータをデコードしてエラー検出及び訂正を行なうＥＣＣ回路と、
データ読み出し時、前記ＥＣＣ回路が対応可能な最大エラー数又はそれに近いエラー数を検出したときに発生する警告信号に従って、その読み出しデータに対応するアドレスを記憶する不揮発性のアドレス記憶回路とを備え、
前記アドレス記憶回路が記憶するアドレス対応のデータを前記セルアレイから読み出して前記ＥＣＣ回路によるデコードを施し、前記セルアレイに上書きするリフレッシュモードを有することを特徴とする抵抗変化メモリ装置（図５６）。

（５−１）（５）の抵抗変化メモリ装置において、前記リフレッシュモードはコマンドにより設定される。

（５−２）（５）の抵抗変化メモリ装置は更に、前記アドレス記憶回路に複数のアドレスを巡回的に書き込み及び読み出すための書き込み巡回カウンタ及び読み出し巡回カウンタを有する。

１…セルアレイブロック、２…読み出し／書き込み制御回路、２１…ビット線デコーダ／マルチプレクサ、２２…センスアンプ回路、２３…ワード線ドライバ、２４…バス、１０１，１０１ａ…セルアレイ、１０２，１０２ａ，１０２ｂ…ワード線ドライバ、１０３，１０３ａ，１０３ｂ…ビット線選択回路、１０４，１０４ａ…書き込みコントロール回路、１０５，１０５ａ…センスアンプ、１２０，１７０…定電流回路、１５０…ＥＣＣ回路、１５１…バッファレジスタ、１５２…セルアレイブロック、ＲＥＧ−Ａ，ＲＥＧ−Ｂ…バッファレジスタ、１８０…セルアレイブロック（リフレッシュアドレスメモリ回路）、１８３…読み出し巡回カウンタ、１８４…書き込み巡回カウンタ。

Claims (3)

1. 抵抗値の相違により第１及び第２のデータ状態が可逆的に設定される抵抗変化型メモリセルを配列したセルアレイを有する抵抗変化メモリ装置において、
   前記セルアレイの所定領域へのデータ書き込みは、その所定領域内の少なくとも第１のデータ状態に書かれるべきセルに第１のデータ状態を書き込む第１の書き込み手続きと、その所定領域内の第２のデータ状態に書かれるべきセルに第２のデータ状態を書き込む第２の書き込み手続きとにより行われ、
   前記抵抗変化型メモリセルは、第２のデータ状態の書き込みに要する時間が前記第１のデータ状態のそれに比べて２倍以上長く、
   前記第１の書き込み手続きは、前記所定領域内の全セルに一括して第１のデータ状態を書き込むものであり、前記第２の書き込み手続きは、前記所定領域を同時書き込みの総セル電流が許容値以下に制限されるようにグループ分けして、グループ毎に順次に行なわれる
   ことを特徴とする抵抗変化メモリ装置。
2. 前記セルアレイの書き込みデータをエンコードして前記書き込みデータと共に前記セルアレイに記憶されるチェックビットを生成し、前記セルアレイの読み出しデータをデコードしてエラー検出及び訂正を行なうＥＣＣ回路と、
   前記セルアレイの読み出し及び書き込みデータを一時保持するバッファレジスタとを更に備える
   ことを特徴とする請求項１記載の抵抗変化メモリ装置。
3. 前記バッファレジスタは、読み出し又は書き込みのバーストデータ転送を交互に行なうための２系統のバッファレジスタを有する
   ことを特徴とする請求項２記載の抵抗変化メモリ装置。
   

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