JP2015170377A - 抵抗変化型メモリ - Google Patents

Abstract

【課題】高速化、低コスト化、省スペース化を図ることができる抵抗変化型メモリを提供する。【解決手段】抵抗変化型メモリは、相補的な状態を記憶するセルユニット構造のメモリアレイを含む。セルユニットＣＵは、ビット線ＢＬと共通ソース線ＢＳＬとの間にアクセス用トランジスタＴ１と可変抵抗素子Ｒ１が直列に接続され、共通ソース線ＢＳＬとビット線ＢＬｂとの間にアクセス用トランジスタＴ２と可変抵抗素子Ｒ２が直列に接続される。可変抵抗素子Ｒ１、Ｒ２は、その極性が同一方向を向くように直列接続され、可変抵抗素子Ｒ１と可変抵抗素子Ｒ２との接続ノードＮに共通ソース線ＢＳＬが接続される。【選択図】図８

Description

本発明は、可変抵抗素子を利用した抵抗変化型メモリに関し、特に抵抗変化型メモリのアレイ構造と書込み方法に関する。

フラッシュメモリに代わる不揮発性メモリとして、可変抵抗素子を利用した抵抗変化型メモリが注目されている。抵抗変化型メモリは、金属酸化物などの膜にパルス電圧を印加し、膜の抵抗を可逆的かつ不揮発的に設定することでデータを記憶するメモリとして知られている。抵抗変化型メモリは、電圧でデータを書き換えることができるため（電流が微量で）消費電力が小さく、また、１トランジスタ＋１抵抗からなる比較的単純な構造のためセル面積が約６F²（Ｆは配線の径で、数十ｎｍ程）と小さく、高密度化が可能であり、さらに、読み出し時間が１０ナノ秒程度とＤＲＡＭ並に高速であるという利点がある（特許文献１、２等）。

図１は、従来の抵抗変化型メモリのメモリアレイの典型的な構成を示す回路図である。１つのメモリセルユニットは、可変抵抗素子とこれに直列に接続されたアクセス用のトランジスタとから構成される。ｍ×ｎ（ｍ、ｎは、１以上の整数）個のセルユニットが二次元アレイ状に形成され、トランジスタのゲートがワード線に接続され、ドレイン領域が可変抵抗素子の一方の電極に接続され、ソース領域がソース線に接続される。可変抵抗素子の他方の電極がビット線に接続される。

可変抵抗素子は、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜から構成され、印加されるパルス電圧の大きさおよび極性によって抵抗値を低抵抗状態または高抵抗状態に可逆的にかつ不揮発性に設定することができる。可変抵抗素子を高抵抗状態に設定（または書込み）することをセット（ＳＥＴ）、低抵抗状態に設定（書込み）することをリセット（ＲＥＳＥＴ）という。

セルユニットは、ワード線、ビット線およびソース線によってビット単位で選択することができる。例えば、セルユニットＭ１１に書込みを行う場合には、ワード線ＷＬ１によってトランジスタがオンされ、ビット線ＢＬ１、ソース線ＳＬ１には、セットまたはリセットに応じた電圧が印加される。これにより、可変抵抗素子がセットまたはリセットされる。セルユニットＭ１１の読み出しを行う場合には、ワード線ＷＬ１によってトランジスタがオンされ、ビット線ＢＬ１、ソース線ＳＬ１には読み出しのための電圧が印加される。ビット線ＢＬ１には、可変抵抗素子のセットまたはリセットに応じた電圧または電流が表れ、これがセンス回路によって検出される。

特開２０１２−６４２８６号公報 特開２００８−４１７０４号公報

抵抗変化型メモリのアクセス速度を向上させるため、一対の可変抵抗素子に相補的なデータを保持させるアレイ構造がある。図２は、そのような相補的なデータを記憶するセルユニット構造を有するメモリアレイの一部を示し、図３は、図２の１つのセルユニットを示している。

図２、図３に示すように、１つのセルユニットＣＵは、一対のビット線ＢＬ、ＢＬｂ（ビット線バー）との間に直列に接続された一対のアクセス用のトランジスタＴ１、Ｔ２と一対の可変抵抗素子Ｒ１、Ｒ２とを含む、いわゆる２トランジスタ＋２抵抗から構成される。可変抵抗素子Ｒ１、Ｒ２の接続ノードＮに共通ソース線ＢＳＬが接続され、トランジスタＴ１と可変抵抗素子Ｒ１がビット線ＢＬと共通ソース線ＢＳＬ間に直列に接続され、トランジスタＴ２と可変抵抗素子Ｒ２が共通ソース線ＢＳＬとビット線ＢＬｂ間に直列に接続される。また、トランジスタＴ１、Ｔ２のゲートがワード線ＷＬに共通に接続される。

コンプリメンタリのセルユニットＣＵは、いずれか一方の可変抵抗素子がセットされるとき、他方の可変抵抗素子がリセットされる。このため、一対のビット線ＢＬ、ＢＬｂ間には差信号が表れ、この差信号を利用して読み書きが行われる。それ故、シングルビット線のときよりも信頼性が高くなり、高速アクセスが可能となる。

次に、セルユニットの動作について説明する。酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜を可変抵抗素子の材料に用いる場合、初期設定として金属酸化物をフォーミングしなければならない。通常、フォーミングは、可変抵抗素子を書込むときよりも幾分大きな電圧Ｖｆを薄膜に印加することにより実施され、電圧を印加したときに薄膜を流れる電流の向きによって、セットおよびリセットの極性が決定される。このようなフォーミングは、抵抗変化型メモリを出荷する前に行われる。

図４にフォーミングの一例を示す。例えば、ビット線ＢＬ、ＢＬｂに０Ｖを印加し、共通ソース線ＢＳＬにフォーミング電圧Ｖｆ（例えば、４Ｖ）を印加し、ワード線ＷＬにトランジスタＴ１、Ｔ２がオンするのに必要な電圧（例えば、６Ｖ）が印加される。これにより、可変抵抗素子Ｒ１には、共通ソース線ＢＳＬからビット線ＢＬに向けて電流が流れ、可変抵抗素子Ｒ２には、共通ソース線ＢＳＬからビット線ＢＬｂに向けて電流が流れる。フォーミングが行われたとき、可変抵抗素子Ｒ１、Ｒ２は、高抵抗状態にあり、すなわちセットされた状態になる。可変抵抗素子Ｒ１、Ｒ２をリセットさせるには、ＢＳＬ＞ＢＬ、ＢＳＬ＞ＢＬｂのバイアス電圧を印加し、セットさせるには、ＢＳＬ＜ＢＬ、ＢＳＬ＜ＢＬｂのバイアス電圧を印加する。このような極性をもつ可変抵抗素子の接続は、バックトゥーバック接続とも称される。

次に、セルユニットＣＵの書込み動作について説明する。上記したようにフォーミングされたとき、可変抵抗素子Ｒ１、Ｒ２は、高抵抗状態、すなわちセットされた状態である。可変抵抗素子Ｒ１をリセット、すなわち低抵抗状態にするには、例えば、図５（Ａ）に示すように、ビット線ＢＬ＝０Ｖ、ビット線ＢＬｂ＝２Ｖ、共通ソース線ＢＳＬ＝２Ｖ、ワード線ＷＬ＝４Ｖを印加する。これにより、可変抵抗素子Ｒ１には共通ソース線ＢＳＬからビット線ＢＬに向けて電流が流れ、可変抵抗素子Ｒ１にリセットが設定される。可変抵抗素子Ｒ１がリセット、可変抵抗素子Ｒ２がセットのときを、仮に、データ「０」と定義する。

次に、データ「０」からデータ「１」への書換えを行う動作について説明する。先ず、図５（Ｂ）に示すように、ビット線ＢＬ＝２Ｖ、ビット線ＢＬｂ＝０Ｖ、共通ソース線ＢＳＬ＝２Ｖ、ワード線ＷＬ＝４Ｖを印加する。これにより、可変抵抗素子Ｒ２には、共通ソース線ＢＳＬからビット線ＢＬｂに向けて電流が流れ、可変抵抗素子Ｒ２にリセットが設定される。このとき、可変抵抗素子Ｒ１には電流が流れないので、リセットのままである。次に、図５（Ｃ）に示すように、ビット線ＢＬ＝２Ｖ、ビット線ＢＬｂ＝０Ｖ、共通ソース線ＢＳＬ＝０Ｖ、ワード線ＷＬ＝４Ｖを印加する。これにより、可変抵抗素子Ｒ１にはビット線ＢＬから共通ソース線ＢＳＬに向けて電流が流れ、可変抵抗素子Ｒ１にセットが設定される。こうして、可変抵抗素子Ｒ１、Ｒ２のセット、リセット状態が反転される。

上記の書き換え方法では、図５（Ｂ）、（Ｃ）に示すような２回のバイアス電圧の印加が必要であるが、これを１回で行う場合には、図５（Ｄ）に示すようなバイアス電圧を印加すればよい。つまり、ビット線ＢＬ＝４Ｖ、ビット線ＢＬｂ＝０Ｖ、共通ソース線ＢＳＬ＝２Ｖ、ワード線ＷＬ＝６Ｖを印加する。これにより、可変抵抗素子Ｒ１にはビット線ＢＬから共通ソース線ＢＳＬに向けて電流が流れ、可変抵抗素子Ｒ１にセットが設定され、同時に、可変抵抗素子Ｒ２には共通ソース線ＢＳＬからビット線ＢＬｂに向けて電流が流れ、可変抵抗素子Ｒ２にリセットが設定される。

このように、従来のバックトゥーバック接続されたコンプリメンタリのセルユニットＣＵにおいてデータの書き換えを行う場合には、図５（Ｂ）、（Ｃ）に示すように２回のバイアス電圧を印加する動作が必要になり、書込みに時間がかかってしまうという課題がある。他方、図５（Ｄ）に示すように１回のバイアス電圧の印加により書込みを行う場合には、ビット線ＢＬ、ＢＬｂに設定する電圧を大きくしなければならず、それ故、ワード線ＷＬの電圧も大きくしなければならない。その結果、抵抗変化型メモリを単一電源で動作させることが難しくなり、昇圧回路を必要とし、低コスト化、省スペース化の障害になってしまう。

本発明は、上記従来の課題を解決するものであり、高速化、低コスト化、省スペース化を図ることができる抵抗変化型メモリを提供することを目的とする。

本発明に係る抵抗変化型メモリは、可逆性かつ不揮発性の可変抵抗素子によりデータを記憶するものであって、一対のビット線間に、一対のトランジスタと一対の可変抵抗素子が直列に接続され、一対の可変抵抗素子間に共通ソース線が接続され、一対の可変抵抗素子の極性が同一方向であり、一対のトランジスタのゲートが共通のワード線に接続されるメモリアレイを備える。

好ましくは一対のトランジスタおよび一対の可変抵抗素子は、１つのデータを記憶するセルユニットを構成する。好ましくは前記セルユニットの一対の可変抵抗素子は、相補的な状態を有する。好ましくは可変抵抗素子は、印加される電圧の極性によって高抵抗状態にセットまたは低抵抗状態にリセットされる。好ましくは前記共通ソース線および一対のビット線に印加する電圧を反転させることにより、前記セルユニットに相補的な状態を記憶させる。好ましくは可変抵抗素子の極性は、可変抵抗素子に電流を流すフォーミングにより決定される。好ましくは抵抗変化型メモリはさらに、アドレス情報に基づき行を選択する行選択手段と、アドレス情報に基づき列を選択する列選択手段と、データの書き込みを行う書込み手段とを備え、前記書込み手段は、前記行選択手段および前記列選択手段により選択されたセルユニットのビット線および共通ソース線に書き込むべきデータに応じた電圧を印加する。好ましくは抵抗変化型メモリはさらに、アドレス情報に基づき行を選択する行選択手段と、アドレス情報に基づき列を選択する列選択手段と、データの読み出しを行う読み出し手段を含み、前記読み出し手段は、前記行選択手段および前記列選択手段により選択されたセルユニットのビット線および共通ソース線に所定の電圧を印加する。

本発明に係る抵抗変化型メモリの書込み方法は、一対のビット線間に、一対のトランジスタと一対の可変抵抗素子が直列に接続され、一対の可変抵抗素子間に共通ソース線が接続され、一対の可変抵抗素子の極性が同一方向であり、一対のトランジスタのゲートが共通のワード線に接続されたセルユニットを複数含むメモリアレイを用意し、アドレス情報に従い前記セルユニットを選択し、選択されたセルユニットの一対のビット線および共通ソース線に所定のバイアス電圧を印加し、選択されたセルユニットのワード線に所定のバイアス電圧を印加し、前記セルユニットの一対の可変抵抗素子に同時に相補的な状態を書き込む。好ましくは前記一対の可変抵抗素子は、同時にセットおよびリセットされる。

本発明によれば、従来と比較して、一対の可変抵抗素子に相補的な状態を同時に書込むことができ、それ故、従来よりもアクセス速度を向上させることができる。さらに、書込みに必要とされるバイアス電圧が小さくて良いため、必ずしも昇圧回路が必要とせず、抵抗変化型メモリの単一電源での動作が可能となる。その結果、抵抗変化型メモリの高集積化、低コスト化を図ることができる。

従来の抵抗変化型メモリのアレイ構成を示す図である。 従来の高速アクセス用の抵抗変化型メモリのアレイ構成を示す図である。 図２に示すセルユニットの構成を示す図である。 従来のセルユニットのフォーミングを説明する図である。 従来のセルユニットのデータの書込み動作を説明する図である。 本発明の実施例に係る抵抗変化型メモリの構成を示す図である。 本発明の実施例に係る抵抗変化型メモリのアレイ構成を示す図である。 図７に示すセルユニットの構成を示す図である。 本実施例のセルユニットのフォーミングを説明する図である。 本実施例のセルユニットのデータの書込み動作を説明する図である。 本発明の実施例に係るセルユニットの他の構成例を示す図である。 本実施例の抵抗変化型メモリの書込み時の各部の電圧波形を示す図である。 本発明の実施例に係るセルユニットの他の構成例を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。但し、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図６は、本発明の実施例に係る抵抗変化型メモリの全体構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、行列状に配列された複数のセルユニットが配置されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され、入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０と、入出力バッファ１２０からのコマンドデータ等に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきワード線の選択および駆動を行うワード線選択回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードしデコード結果に基づきビット線の選択および駆動を行う列選択回路１７０と、列選択回路１７０によって選択されたセルユニットから読み出された信号を検出したり、選択されたセルユニットへの書込みデータを保持するセンス回路１８０と、データの読出しや書込みに必要な電圧を発生させ、これをワード線選択回路１６０および列選択回路１７０へ供給する電圧発生回路１９０とを含んで構成される。

本実施例の抵抗変化型メモリ１００は、従来とは異なるセルユニット構造にコンプリメンタリな状態を記憶するメモリアレイ１１０を含む。図７に本実施例のメモリアレイの一部を示し、図８に本実施例の１つのセルユニットを示す。本実施例のセルユニットＣＵは、ビット線ＢＬと共通ソース線ＢＳＬとの間にアクセス用トランジスタＴ１と可変抵抗素子Ｒ１が直列に接続され、共通ソース線ＢＳＬとビット線ＢＬｂとの間にアクセス用トランジスタＴ２と可変抵抗素子Ｒ２が直列に接続される。可変抵抗素子Ｒ１、Ｒ２は、その極性が同じ方向または向きに接続され、可変抵抗素子Ｒ１と可変抵抗素子Ｒ２との接続ノードＮに共通ソース線ＢＳＬが接続される。

本実施例のセルユニットＣＵは、可変抵抗素子Ｒ１、Ｒ２の極性が同じ方向に整列され、共通ソース線ＢＳＬから見た可変抵抗素子Ｒ１、Ｒ２の極性の向きが反対となる。これに対し、図３に示すバックトゥーバック接続のセルユニットでは、共通ソース線ＢＳＬから見た可変抵抗素子Ｒ１、Ｒ２の極性が同じ向きとなる。従って、本実施例のセルユニットＣＵでは、共通ソース線ＢＳＬに高電圧ＶＨを印加し、ビット線ＢＬ、ＢＬｂに低電圧ＶＬを印加したとき、あるいは共通ソース線ＢＳＬに低電圧ＶＬを印加し、ビット線ＢＬ、ＢＬｂに高電圧ＢＬｂを印加したとき、一方の可変抵抗素子をセットさせ、同時に他方の可変抵抗素子をリセットさせることができる。

次に、本実施例のセルユニットのフォーミングについて説明する。図９（Ａ）は、可変抵抗素子Ｒ１のフォーミング、図９（Ｂ）は、可変抵抗素子Ｒ２のフォーミングを示している。図９（Ａ）に示すように、可変抵抗素子Ｒ１をフォーミングするとき、例えば、ビット線ＢＬ＝３．８Ｖ、共通ソース線ＢＳＬ＝０Ｖ、ビット線ＢＬｂ＝０Ｖ、ワード線ＷＬ＝５Ｖが印加される。これにより、可変抵抗素子Ｒ１には、ビット線ＢＬから共通ソース線ＢＳＬに向けて電流が流れ、可変抵抗素子Ｒ１が高抵抗状態、すなわちセットされる。このとき、共通ソース線ＢＳＬとビット線ＢＬｂ間には電位差が生じないので、可変抵抗素子Ｒ２には電流が流れない。

次に、可変抵抗素子Ｒ２のフォーミングが行われる。図９（Ｂ）に示すように、ビット線ＢＬ＝３．８Ｖ、共通ソース線ＢＳＬ＝３．８Ｖ、ビット線ＢＬｂ＝０Ｖ、ワード線ＷＬ＝５Ｖが印加される。これにより、可変抵抗素子Ｒ２には、共通ソース線ＢＳＬからビット線ＢＬｂに向けて電流が流れ、可変抵抗素子Ｒ２が高抵抗状態、すなわちセットされる。このとき、ビット線ＢＬと共通ソース線ＢＳＬ間には電位差が生じないので、可変抵抗素子Ｒ１には電流が流れない。フォーミングに要する電圧は、可変抵抗素子Ｒ１、Ｒ２の書込み電圧（セット、リセットするときのバイアス電圧）よりも幾分大きい値が用いられる。また、ワード線ＷＬに印加される電圧は、トランジスタＴ１、Ｔ２がオンするのに十分な大きさであればよい。ここに示す電圧の値は例示であり、これ以外の電圧値であってもよいことに留意すべきである。フォーミングは、工場出荷前に行われる工程であるから、仮に抵抗変化型メモリで用いられる単一電源よりも大きな電圧が必要とされたとしても、抵抗変化型メモリに昇圧回路を設けることを要しない。

次に、本実施例のセルユニットの基本的な書込み動作について図１０を参照して説明する。可変抵抗素子Ｒ１にリセットを設定するには、図１０（Ａ）に示すように、ビット線ＢＬ＝０Ｖ、共通ソース線ＢＳＬ＝２Ｖ、ビット線ＢＬｂ＝２Ｖ、ワード線ＷＬ＝４Ｖを印加する。これにより、可変抵抗素子Ｒ１には、共通ソース線ＢＳＬからビット線ＢＬに向けて電流が流れ、可変抵抗素子Ｒ１が低抵抗状態、すなわちリセットされる。

可変抵抗素子Ｒ１がリセット、可変抵抗素子Ｒ２がセットのときをデータ「０」としたとき、データ「０」からデータ「１」への書換えは、図１０（Ｂ）に示すようなバイアス電圧を印加することにより行われる。つまり、ビット線ＢＬ＝２Ｖ、ビット線ＢＬｂ＝０Ｖ、共通ソース線ＢＳＬ＝２Ｖ、ワード線ＷＬ＝４Ｖが印加される。可変抵抗素子Ｒ１には、ビット線ＢＬから共通ソース線ＢＳＬに向けて電流が流れ、可変抵抗素子Ｒ１がセットされ、可変抵抗素子Ｒ２には、ビット線ＢＬｂから共通ソース線ＢＳＬに向けて電流が流れるので、可変抵抗素子Ｒ２がリセットされる。

データ「１」をデータ「０」に書き換える場合には、図１０（Ｃ）に示すようなバイアス電圧を印加することにより行われる。つまり、ビット線ＢＬ＝０Ｖ、ビット線ＢＬｂ＝０Ｖ、共通ソース線ＢＳＬ＝２Ｖ、ワード線ＷＬ＝４Ｖが印加される。

図１０（Ｄ）は、データ「０」、データ「１」を書込む場合のバイアス条件を示したテーブルである。ビット線ＢＬ、ＢＬｂの電圧、共通ソース線ＢＳＬの電圧を反転させることで、簡単にデータ「０」または「１」の書込みを行うことができる。

このように本実施例のセルユニットでは、ビット線ＢＬ、ＢＬｂ、共通ソース線ＢＳＬに所望のバイアス電圧を１回印加するだけで、可変抵抗素子Ｒ１、Ｒ２を同時にセット、リセットさせることができ、コンプリメンタリなセルユニットのデータの書込みを短時間で容易に行うことができる。

また、可変抵抗素子Ｒ１、Ｒ２をフォーミングするときの極性は、図１１（Ａ）に示すように、図８と反対であってもよい。この場合、図８のセルユニットにデータを書込むときのバイアス条件は反転され、図１１（Ｂ）に示すようなバイアス条件になる。

次に、本実施例の抵抗変化型メモリのセルユニットの読出し動作を説明する。コントローラ１５０は、外部端子に入力された信号等に応答して読出しを開始し、各部の動作を制御する。また、入出力バッファ１２０からアドレスデータが受け取られ、行アドレスＡｘがワード線選択回路１６０へ提供され、列アドレスＡｙが列選択回路１７０へ提供される。また、電圧発生回路１９０は、コントローラ１５０からの指示に従い、読出しに必要な電圧をワード線選択回路１６０やセンス回路１８０等に供給する。

センス回路１８０は、列選択回路１７０のデコード結果に基づき選択されたセルユニットの共通ソース線ＢＳＬを、例えば２．０Ｖにプリチャージする。次いで、センス回路１８０は、選択されたセルユニットのビット線ＢＬ、ＢＬｂに１．８Ｖを印加する。共通ソース線ＢＳＬとビット線ＢＬ、ＢＬｂ間の電位差を大きくしすぎると、可変抵抗素子に大きな電流が流れてしまう。このため、電位差は、例えば０．２Ｖ程度にできるだけ小さいことが望ましく、他方、センス回路１８０によって差信号を検出することができる大きさである必要がある。次に、ワード線選択回路１６０は、行アドレスＡｘに基づき選択されたワード線ＷＬに読出し電圧、例えば３Ｖを印加する。

図１０（Ｂ）に示すように、可変抵抗素子Ｒ１がセット、可変抵抗素子Ｒ２がリセットであるとき、トランジスタＴ１がオフし、トランジスタＴ２がオンする。従って、ビット線ＢＬには電流が流れず、その電位は変化しないが、ビット線ＢＬｂには共通ソース線ＢＳＬから電流が流れ、その電位が変化する。センス回路１８０は、ビット線ＢＬとＢＬｓ間の電位差、または電流差に基づきデータ「０」を感知する。

また、図１０（Ｃ）に示すように、可変抵抗素子Ｒ１がリセット、可変抵抗素子Ｒ２がセットであるとき、トランジスタＴ１がオンし、トランジスタＴ２がオフする。従って、ビット線ＢＬｂには電流が流れず、その電位は変化しないが、ビット線ＢＬには共通ソース線ＢＳＬから電流が流れ、その電位が変化する。センス回路１８０は、ビット線ＢＬとＢＬｓ間の電位差、または電流差に基づきデータ「１」を感知する。センス回路１８０によって感知されたデータは、データレジスタ１４０、入出力バッファ１２０を介して外部へ出力される。

次に、セルユニットへの書込みについて説明する。コントローラ１５０は、外部端子に入力された信号等に応答して書込みを開始し、各部の動作を制御する。入出力バッファ１２０で受け取られた行アドレスＡｘがワード線選択回路１６０へ提供され、列アドレスＡｙが列選択回路１７０へ提供される。また、書込みデータは、データレジスタ１４０を介してセンス回路１８０によって保持される。さらに、電圧発生回路１９０は、コントローラ１５０からの指示に従い、書込みに必要な電圧をワード線選択回路１６０やセンス回路１８０等に供給する。

センス回路１８０は、列選択回路１７０のデコード結果に基づき選択されたセルユニットのビット線ＢＬ、ＢＬｂ、共通ソース線ＢＳＬに、データ「０」または「１」に対応する電圧を供給する。

データ「１」の書込みを行うとき、例えば、ビット線ＢＬ、ＢＬｂに２．６Ｖが印加され、共通ソース線ＢＳＬに０Ｖが印加される。次に、ワード線選択回路１６０は、行アドレスＡｘに基づき選択されたワード線ＷＬに書込み電圧、例えば４Ｖを印加する。これにより、ビット線ＢＬと共通ソース線ＢＳＬ間には、可変抵抗素子Ｒ１がリセット状態となるようなバイアス電圧が印加され、共通ソース線ＢＳＬとビット線ＢＬｂ間には、可変抵抗素子Ｒ２がセット状態となるようなバイアス電圧が印加される。他方、データ「０」の書込みを行う場合には、ビット線ＢＬ、ＢＬｂに０Ｖが印加され、共通ビット線ＢＳＬに２．６Ｖが印加される。これにより、可変抵抗素子Ｒ１がセットされ、可変抵抗素子Ｒ２がリセットされる。図１２に、データ「１」、「０」を書込むときの各部の電圧波形のタイミングを示す。

図１３に、本実施例のセルユニットの他の構成例を示す。上記の例では、共通ソース線ＢＳＬに対して可変抵抗素子Ｒ１、Ｒ２が接続され、これに直列にトランジスタＴ１、Ｔ２が接続されたが、図１３（Ａ）、（Ｂ）に示すように、共通ソース線ＢＳＬに対してトランジスタＴ１、Ｔ２が接続され、これに極性の向きが同じになるように可変抵抗素子Ｒ１、Ｒ２が直列に接続される構成であってもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：抵抗変化型メモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：列選択回路
１８０：センス回路
１９０：電圧発生回路
Ｒ１、Ｒ２：可変抵抗素子
Ｔ１、Ｔ２：アクセス用トランジスタ

Claims (10)

1. 可逆性かつ不揮発性の可変抵抗素子によりデータを記憶する抵抗変化型メモリであって、
   一対のビット線間に、一対のトランジスタと一対の可変抵抗素子が直列に接続され、一対の可変抵抗素子間に共通ソース線が接続され、一対の可変抵抗素子の極性が同一方向であり、一対のトランジスタのゲートが共通のワード線に接続されるメモリアレイを備えた抵抗変化型メモリ。
2. 一対のトランジスタおよび一対の可変抵抗素子は、１つのデータを記憶するセルユニットを構成する、請求項１に記載の抵抗変化型メモリ。
3. 前記セルユニットの一対の可変抵抗素子は、相補的な状態を有する、請求項２に記載の抵抗変化型メモリ。
4. 可変抵抗素子は、印加される電圧の極性によって高抵抗状態にセットまたは低抵抗状態にリセットされる、請求項１ないし３いずれか１つに記載の抵抗変化型メモリ。
5. 前記共通ソース線および一対のビット線に印加する電圧を反転させることにより、前記セルユニットに相補的な状態を記憶させる、請求項１ないし４いずれか１つに記載の抵抗変化型メモリ。
6. 可変抵抗素子の極性は、可変抵抗素子に電流を流すフォーミングにより決定される、請求項１ないし５いずれか１つに記載の抵抗変化型メモリ。
7. 抵抗変化型メモリはさらに、アドレス情報に基づき行を選択する行選択手段と、アドレス情報に基づき列を選択する列選択手段と、データの書き込みを行う書込み手段とを備え、
   前記書込み手段は、前記行選択手段および前記列選択手段により選択されたセルユニットのビット線および共通ソース線に書き込むべきデータに応じた電圧を印加する、請求項１ないし６いずれか１つに記載の抵抗変化型メモリ。
8. 抵抗変化型メモリはさらに、アドレス情報に基づき行を選択する行選択手段と、アドレス情報に基づき列を選択する列選択手段と、データの読み出しを行う読み出し手段を含み、
   前記読み出し手段は、前記行選択手段および前記列選択手段により選択されたセルユニットのビット線および共通ソース線に所定の電圧を印加する、請求項１ないし７いずれか１つに記載の抵抗変化型メモリ。
9. 一対のビット線間に、一対のトランジスタと一対の可変抵抗素子が直列に接続され、一対の可変抵抗素子間に共通ソース線が接続され、一対の可変抵抗素子の極性が同一方向であり、一対のトランジスタのゲートが共通のワード線に接続されたセルユニットを複数含むメモリアレイを用意し、
   アドレス情報に従い前記セルユニットを選択し、
   選択されたセルユニットの一対のビット線および共通ソース線に所定のバイアス電圧を印加し、
   選択されたセルユニットのワード線に所定のバイアス電圧を印加し、
   前記セルユニットの一対の可変抵抗素子に同時に相補的な状態を書き込む、抵抗変化型メモリの書込み方法。
10. 前記一対の可変抵抗素子は、同時にセットおよびリセットされる、請求項９に記載の書込み方法。
    

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