JP6723402B1 - 抵抗変化型ランダムアクセスメモリ - Google Patents

Abstract

【課題】 信頼性を低下させることなく面積効率の良い抵抗変化型のランダムアクセスメモリを提供する。【解決手段】 本発明の抵抗変化型メモリは、可変抵抗素子とアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、行方向のメモリセルに接続された複数のワード線ＷＬ１、ＷＬ２、…ＷＬｎと、アレイ領域の列方向に延在するローカルビット線ＢＬ１と、列方向のメモリセルの一方の電極に接続された複数のローカルソース線ＳＬ１、ＳＬ２、…ＳＬｑと、ローカルビット線ＢＬ１に接続され、行方向のメモリセルの他方の電極に接続されたシェアードビット線Ｓ＿ＢＬと、ローカルビット線ＢＬ１と複数のローカルソース線を第１の電圧にプリチャージし、選択ワード線に書込み電圧を印加た後、選択ソース線を放電させることで選択メモリセルに書込みパルスを印加する書込み手段とを有する。【選択図】 図３

Description

本発明は、可変抵抗素子を利用した抵抗変化型ランダムアクセスメモリに関し、特にメモリセルへの書込み動作に関する。

可変抵抗素子を利用した抵抗変化型ランダムアクセスメモリでは、一般に、可変抵抗素子を低抵抗状態に書込みすることをセット（ＳＥＴ）、高抵抗状態に書込みすることをリセット（ＲＥＳＥＴ）という。抵抗変化型メモリには、ユニポーラタイプとバイポーラタイプが存在する。ユニポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性は同じであり、書込み電圧の大きさを変えることでセットまたはリセットを行う。他方、バイポーラタイプでは、セット時とリセット時に可変抵抗素子に印加する書込み電圧の極性を反転させる（特許文献１）。

図１（Ａ）は、バイポーラタイプの抵抗変化型メモリのメモリアレイの構成を示す回路図であり、ここには３行×３列の一部のメモリセル１０が例示されている。１つのメモリセルＭＣは、１つの可変抵抗素子とこれに直列に接続された１つのアクセス用のトランジスタと（１Ｔ×１Ｒ）から構成される。アクセス用のトランジスタのゲートがワード線ＷＬ（ｎ−１）、ＷＬ（ｎ）、ＷＬ（ｎ＋１）に接続され、ドレイン領域が可変抵抗素子の一方の電極に接続され、ソース領域がソース線ＳＬ（ｎ−１）、ＳＬ（ｎ）、ＳＬ（ｎ＋１）に接続される。可変抵抗素子の他方の電極がビット線ＢＬ（ｎ−１）、ＢＬ（ｎ）、ＢＬ（ｎ＋１）に接続される。

可変抵抗素子は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属の薄膜酸化物から構成され、書込みパルス電圧の極性および大きさによってセットまたはリセットされる。メモリセルは、ビット単位でランダムにアクセスすることが可能であり、例えば、メモリセルＭＣをアクセスする場合、行デコーダ２０によりワード線ＷＬ（ｎ）を選択し、メモリセルＭＣのアクセス用トランジスタをオンさせ、列デコーダ３０によりビット線ＢＬ（ｎ）、ソース線ＳＬ（ｎ）を選択する。書込み動作の場合には、セットまたはリセットに応じた書込み電圧が選択ビット線ＢＬ（ｎ）および選択ソース線ＳＬ（ｎ）に印加され、読出し動作の場合には、可変抵抗素子のセットまたはリセットに応じた電圧または電流が選択ビット線ＢＬ（ｎ）および選択ソース線ＳＬ（ｎ）に表れ、これがセンス回路によって検出される。

また、酸化ハフニウム等の金属酸化物を可変抵抗素子の材料に用いる場合、初期設定として金属酸化物をフォーミングしなければならない。通常、フォーミングは、可変抵抗素子を書込むときよりも幾分大きな電圧Ｖｆを薄膜に印加することにより可変抵抗素子を例えば低抵抗状態、すなわちセットに近い状態にする。図１（Ｂ）にフォーミング時、セット時、リセット時のバイアス電圧の一例を示す。「＋」は、正の電圧を示す。

特許第５７４８８７７号公報

バイポーラタイプの抵抗変化型メモリは、ビット線とソース線との間に双方向の書込み電圧の印加とこれによるセル電流の注入を必要とする。全てのメモリセルへの書込み電圧を均一にすることは、信頼性の高いメモリを得る上で非常に重要である。このため、バイポーラタイプでは、ビット線に対して当該ビット線と同方向に延在する専用のソース線を一対一の関係で設け、ビット線とソース線とが置換可能となるような対称性を有している。

しかしながら、このようなメモリアレイ構造は、例えば各ビット線について専用のソース線を配置するため、高集積度のメモリを形成する場合にメモリアレイのカラム方向の幅を縮小する上でソース線が障害となり得る。また、ビット線とソース線とを同方向に同じ金属層で並列に形成している場合、微細化に伴いビット線／ソース線の線幅が小さくなり、ソース線の低抵抗化を図ることが難しくなる。ソース線の抵抗は、信頼性のある書込み動作のための重要なファクターであり、つまり、書込み動作時にはソース線に電流が流れ、ソース線の抵抗が大きくなると、この電圧降下も大きくなり、無視できなくなる。高い信頼性を得る上で、メモリアレイの各可変抵抗素子には、一定の読出し電圧／書込み電圧が印加されることが望ましいが、ソース線による電圧降下が大きくなると、各可変抵抗素子に印加される電圧のバラツキが大きくなってしまう。それ故、十分な線幅を有するソース線の形成が望まれるが、そうすると、メモリアレイの面積が増加してしまう（ビット線をソース線に入れ替えても同様である）。メモリアレイの面積を縮小するには、十分な太さのビット線（あるいはソース線）を共用化することが考えられる。さらに、ビット線側から書込みを行うときに、ビット線側の負荷容量が大きいと、書込みパルスを印加する際に大きな駆動電流が必要となり、消費電力のピークを抑制することも望まれる。

本発明の目的は、信頼性を低下させることなく面積効率の良い抵抗変化型ランダムアクセスメモリを提供することである。
さらに本発明の目的は、書込み動作時の電力効率を改善する抵抗変化型ランダムアクセスメモリを提供することである。

本発明に係る抵抗変化型メモリは、可逆性かつ不揮発性の可変抵抗素子によりデータを記憶するものであって、前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、行方向のメモリセルに接続された複数のワード線と、列方向に延在する少なくとも１つのビット線と、列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のソース線と、前記少なくとも１つのビット線に接続され、かつ行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードビット線と、選択されたメモリセルの書込みを行う書込み手段とを有し、前記書込み手段は、選択されたビット線と選択された複数のソース線を第１の電圧にプリチャージし、選択ワード線に書込み電圧を印加した後、選択されたソース線を放電させることで選択されたメモリセルに書込みパルスを印加する。

ある実施態様では、前記第１の電圧にプリチャージするときの傾斜は、放電するときの傾斜よりも緩やかである。ある実施態様では、前記書込み手段は、少なくとも２つの連続する書込みパルスが印加される間、選択ワード線の書込み電圧を保持する。ある実施態様では、前記書込み手段は、ソース線を第１の電圧にプリチャージする駆動回路を含み、当該駆動回路は、プリチャージするときの電流を制限する電流制限回路を含む。ある実施態様では、前記書込み手段は、ソース線を放電する放電回路含み、当該放電回路は、放電するときの電流を制限する電流制限回路を含む。ある実施様態では、前記書込み手段は、前記電流制限回路の電流制限値により選択メモリセルの書込み強度を制御する。ある実施態様では、前記書込み手段は、ソース線を一定電圧にプリチャージする駆動回路を含み、ソース線を放電する回路の電流制限値で書込み強度を制御する。ある実施態様では、前記書込み手段は、可変抵抗素子を低抵抗状態にするＳＥＴ書込み動作を行う。ある実施態様では、前記アレイ領域のメモリセルがｎ行×ｑ列で構成されるとき、前記シェアードビット線は、行方向のｑ個のメモリセルによってシェアーされる。ある実施態様では、前記アレイ領域は、メモリアレイを複数に分割した領域である。

本発明によれば、アレイ領域をシェアードビット線により構成するようにしたので、アレイ領域上を列方向に延在するビット線またはソース線の本数を減らすことで、アレイ領域の面積を縮小するとともに、ビット線またはソース線の線幅を広げることができる。これにより、ビット線またはソース線の低抵抗化を図り、アレイ領域上のメモリセルに印加される電圧の均一化が保持され、信頼性の高い読出しや書込みを行うこと可能になる。

さらに本発明によれば、選択されたビット線および複数のソース線をプリチャージし、その後、選択されたソース線の電圧を放電することで選択メモリセルに書込みパルスを印加するようにしたので、消費電力のピークを抑制することができる。さらに、複数のメモリセルへの連続的な書込みを行う場合に、非選択メモリセルに接続されたソース線はプリチャージされているため、選択メモリセルの書込みのたびにソース線に電圧を印加する必要がなくなり、全体としての消費電力を抑制することができる。さらにプリチャージ電圧を一定として、ソース線の放電電流で書込み強度を制御することにより、プリチャーに伴う書込みディスターブの制御を容易にして、信頼性の高い書込み方式を実現することができる。

図１（Ａ）は、従来の抵抗変化型ランダムアクセスメモリのアレイ構成を示す図である。図１（Ｂ）は、動作時のバイアス条件を示す表である。 本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。 本発明の実施例に係るシェアードビット線により構成されたメモリアレイの一部の回路図である。 本発明の実施例に係る抵抗変化型ランダムメモリにおける読出し動作を説明する図である。 本発明の実施例に係る抵抗変化型ランダムメモリにおけるＳＥＴ（セット）書込み動作を説明する図である。 図６（Ａ）は、図５に示す選択グループＧ１の一部を抜粋した回路図であり、図６（Ｂ）は、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４に連続的にＳＥＴ書込み動作を行うときのタイミングチャートである。 本発明の好ましい実施態様によるＳＥＴ書込み動作を行うときのタイミングチャートである。 本発明の実施例に係る抵抗変化型ランダムメモリにおけるＲＥＳＥＴ（リセット）書込み動作を説明する図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の実施形態では、抵抗変化型メモリは、複数のメモリセルにビット線がシェアー（共有）されるシェアードビット線のアレイ構成を有する。

図２は、本発明の実施例に係る抵抗変化型ランダムアクセスメモリの概略構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、可変抵抗素子およびアクセス用トランジスタを含むメモリセルが行列状に複数配列されたメモリアレイ１１０と、行アドレスＸ−Ａｄｄに基づきワード線ＷＬの選択および駆動を行う行デコーダおよび駆動回路（Ｘ−ＤＥＣ）１２０と、列アドレスＹ−Ａｄｄに基づきグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを選択するための選択信号ＳＳＬ／ＳＢＬを生成する列デコーダおよび駆動回路（Ｙ−ＤＥＣ）１３０と、選択信号ＳＳＬ／ＳＢＬに基づきグローバルビット線ＧＢＬとビット線ＢＬ間の接続、およびグローバルソース線ＧＳＬとソース線ＳＬ間の接続をそれぞれ選択する列選択回路（ＹＭＵＸ）１４０と、外部から受け取ったコマンド、アドレス、データ等に基づき各部を制御する制御回路１５０と、ＧＢＬ／ＢＬを介してメモリセルの読み出されたデータをセンスするセンスアンプ１６０と、ＧＢＬ／ＢＬを介して読出し動作時のバイアス電圧を印加したり、書込み動作時のセット、リセットに応じた電圧を印加する書込みドライバ・読出しバイアス回路１７０とを含んで構成される。

メモリアレイ１１０は、ｍ個に分割されたサブアレイ１１０−１、１１０−２、・・・、１０−ｍを含み、ｍ個のサブアレイ１１０−１、１１０−２、…１１０−ｍに対応してｍ個の列選択回路（ＹＭＵＸ）１４０が接続される。ｍ個の列選択回路（ＹＭＵＸ）１４０には、センスアンプ１６０および書込みドライバ・読出しバイアス回路１７０がそれぞれ接続される。各センスアンプ１６０は、内部データバスＤОを介して制御回路１５０に接続され、センスアンプ１６０でセンスされた結果は、内部データバスＤОを介して制御回路１５０へ出力される。また、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して制御回路１５０に接続され、各書込みドライバ・読出しバイアス回路１７０は、内部データバスＤIを介して書込みデータを受け取る。

本実施例では、メモリアレイ１１０がシェアードビット線のアレイ構成を有する。以下の説明において、列選択回路１４０からメモリアレイ１１０に向けてワード線ＷＬと直交する方向に延在するビット線およびソース線を、それぞれローカルビット線ＢＬおよびローカルソース線ＳＬと称し、ローカルビット線ＢＬからワード線ＷＬに平行に延在するビット線をシェアードビット線Ｓ＿ＢＬと称す。

図３に、本実施例によるシェアードビット線のアレイ構成の回路図を示す。同図には、メモリアレイ１１０のｋ番目の１つのサブアレイ１１０＿ｋのみが例示されているが、他のサブアレイも同様に構成されることに留意すべきである。

サブアレイ１１０＿ｋは、行方向にｐ個のグループＧ１、Ｇ２、…、Ｇｐに分割され、１つのグループは、ｎ行×ｑ列のメモリセルを有する。１つのメモリセルは、１つのアクセストランジスタと、アクセストランジスタに直列に接続された可変抵抗素子とを有する。可変抵抗素子は、例えば、遷移金属酸化物（ＴＭＯ：transition metal oxide）から構成される。列方向のメモリセルは、一対のメモリセルの互いの可変抵抗素子が直列に接続されるように接続され、シェアードビット線Ｓ＿ＢＬは、一対の可変抵抗素子間のノードが行方向に短絡されるように行方向に延在する。

各ワード線ＷＬ１〜ＷＬｎは、行方向に延在し、各グループＧ１〜Ｇｐの行方向のメモリセルのアクセストランジスタのゲートに共通に接続される。ローカルビット線ＢＬおよびローカルソース線ＳＬは、列方向に延在し、１つのグループには、１つのローカルビット線ＢＬが割り当てられる。つまり、各グループＧ１〜Ｇｐには、それぞれローカルビット線ＢＬ１、ＢＬ２、…、ＢＬＰが割り当てられる。さらに１つのローカルビット線ＢＬには、ワード線と並行に延在する複数のシェアードビット線Ｓ＿ＢＬが接続され、各シェアードビット線Ｓ＿ＢＬは、図３に示すように、行方向に延在し、行方向のｑ個の一対の可変抵抗素子のノード間を共通に接続し、短絡する。この場合、１つのグループ内のワード線がｎ本であれば、１つのグループ内には、ｎ／２本のシェアードビット線Ｓ＿ＢＬが形成される。また、図３では、１つのシェアードビット線Ｓ＿ＢＬが、列方向の一対のメモリセルに共通であるが、必ずしもこれに限らず、他の態様では、２つのシェアードビット線Ｓ＿ＢＬが列方向の一対のメモリセルにそれぞれ用意されてもよい。つまり、図３に示す行方向の１本のシェアードビット線Ｓ＿ＢＬが、２本のシェアードビット線となる。この場合、１つのグループ内には、ｎ本のシェアードビット線Ｓ＿ＢＬが形成されるため、ｎ／２本のシェアードビット線の場合と比較して、アレイの寄生容量を削減することができる。ローカルソース線ＳＬは、列方向のメモリセルのアクセストランジスタに共通に接続される。なお、本例では、メモリセルの可変抵抗素子側に接続されるカラム線をビット線とし、その反対側のアクセストランジスタに接続されるカラム線をソース線とする。

次に、本実施例の抵抗変化型メモリの動作について説明する。先ず始めに、読出し動作について説明する。図４は、読出しモード時の選択グループおよび非選択グループの各部のバイアス条件と印加される電圧波形のタイミングチャートを示している。ここでは、グループＧ１が選択され、グループＧ１のワード線ＷＬ１、ローカルビット線ＢＬ１、ローカルソース線ＳＬ１によってメモリセルＭＣ１が選択されるものとする。

列デコーダおよび駆動回路１３０は、列アドレスＹ−Ａｄｄに基づき、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを選択するための選択信号ＳＢＬ／ＳＳＬを列選択回路１４０に出力する。選択信号ＳＢＬ／ＳＳＬに応答して１つの列選択回路１４０がイネーブルされ、残りの列選択回路１４０がディスエーブルされる。イネーブルされた列選択回路１４０は、メモリアレイ１１０の中から１つのサブアレイを選択し、さらに選択されたサブアレイの中から１つのグループ内のグローバルビット線ＧＢＬとローカルビット線ＢＬとの接続、グローバルソース線ＧＳＬとローカルソース線ＳＬとの接続を選択する。また、行デコーダおよび駆動回路１２０は、行アドレスＸ−Ａｄｄに基づきワード線ＷＬ１を選択する。

図４（Ａ）に示すように、選択グループＧ１において、書込みドライバ・読出しバイアス回路１７０は、ローカルビット線ＢＬ１にＧＮＤ（０Ｖ）を印加し、ローカルソース線ＳＬ１に読出し電圧ＶＳＬを印加し、それ以外のローカルソース線ＳＬ２〜ＳＬｑにＧＮＤを印加する。非選択グループＧ２〜Ｇｐのローカルビット線ＢＬ２〜ＢＬｐ、ローカルソース線ＳＬ１〜ＳＬｑの全てにＧＮＤが印加される。また、行デコータおよび駆動回路１２０は、選択ワード線ＷＬ１に読出し電圧Ｖｒｅａｄを印加し、非選択ワード線にＧＮＤを印加する。

図４（Ｂ）に示すように、選択ワード線ＷＬ１に読出し電圧Ｖｒｅａｄが印加され、選択ローカルソース線ＳＬ１に読出し電圧ＶＳＬが印加され、選択ローカルビット線ＢＬ１にＧＮＤが印加される。このとき、選択ローカルビット線ＢＬ１に接続されたシェアードビット線Ｓ＿ＢＬもＧＮＤレベルである。こうして、選択メモリセルＭＣ１のアクセストランジスタがオンし、可変抵抗素子が低抵抗状態（セット）であれば、グローバルソース線ＧＳＬ／ローカルソース線ＳＬ１からシェアードビット線Ｓ＿ＢＬ、ローカルビット線ＢＬ１、グローバルビット線ＧＢＬに大きな電流が流れ、他方、可変抵抗素子が高抵抗状態（リセット）であれば、グローバルビット線ＧＢＬに電流は殆んど流れない。センスアンプ１６０は、グローバルビット線ＧＢＬの電圧または電流をセンスし、センス結果に応じたデータ「０」、「１」が読出しデータとしてＤＱから出力される。また、選択メモリセルＭＣ１と同じ行のメモリセルのアクセストランジスタがオン状態になるが、非選択ローカルソース線ＳＬ２〜ＳＬｑの電圧とシェアードビット線Ｓ＿ＢＬの電圧とが同じＧＮＤレベルであるため、非選択ローカルソース線ＳＬ２〜ＳＬｑと選択ローカルビット線ＢＬ１との間に電流は流れない。また、ローカルソース線からの読み出し方式では、ローカルソース線ＳＬの寄生容量が、シェアードビット線Ｓ＿ＢＬを接続するローカルビット線ＢＬに比べて十分に小さいために、ローカルビット線ＢＬから読み出しをする場合に比べて高速かつ低消費電流の読出しが実行できる。

また、選択ワード線ＷＬ１に接続された複数のメモリセルを連続して読み出す場合には、図４（Ｃ）に示すように、選択ワード線ＷＬ１に読出し電圧Ｖｒｅａｄが印加された状態で、ローカルソース線ＳＬ１、ＳＬ２、・・・、ＳＬ４に順次読出し電圧ＶＳＬが印加される。

次に、ＳＥＴ書込み動作について説明する。ＳＥＴ書込みは、可変抵抗素子に低抵抗状態を書込む動作モードである。図５に示すように、選択メモリセルＭＣ１にＳＥＴ書込みを行うとき、書込みドライバ・読出しバイアス回路１７０は、選択グループＧ１のローカルビット線ＢＬ１、非選択のローカルソース線ＳＬ２〜ＳＬｑに書込み電圧Ｖｓを印加し、選択されたローカルソース線ＳＬ１に、Ｖｓの振幅を有する書込みパルスを印加する。選択ワード線ＷＬ１には、書込み電圧Ｖｓｅｔが印加され（Ｖｓｅｔ＞Ｖｓ）、非選択ワード線にはＧＮＤが印加される。また、非選択グループＧのローカルビット線およびローカルソース線の全てはＧＮＤあるいは同電位である。

また、本実施例の書込みドライバ・読出しバイアス回路１７０は、選択ワード線に印加される書込み電圧Ｖｓｅｔの電圧を変えることによって書込み強度を制御することができる。ここで、書込み強度とは、書込みパルスＶｓあたりの抵抗変化量である。可変抵抗素子の抵抗値を所望の値に収束設定するときは、書込みパルスの回数とそのときの抵抗値を読み出し、読み出した抵抗値をリファレンス抵抗と比較し、その繰り返しにおいて、書込み強度を制御することが行われる。

こうして、選択メモリセルＭＣ１には、ローカルビット線ＢＬ１側からバイアス電圧が印加され、ローカルビット線ＢＬ１からローカルソース線ＳＬ１にＳＥＴ書込みのための電流が流れる。このとき、選択ワード線ＷＬ１に接続された行方向の非選択メモリセルには、シェアードビット線Ｓ＿ＢＬを介して書込み電圧Ｖｓが印加されるが、ローカルソース線ＳＬ２〜ＳＬｑにも書込み電圧Ｖｓが印加されているため、非選択メモリセルにはバイアス電圧が印加されず、ＳＥＴ書込みのための電流は流れない。また、ローカルソース線ＳＬ１に接続された列方向の選択メモリセルは、非選択ワード線ＷＬ２〜ＷＬｎがＧＮＤであるため、バイアスは印加されない。

図６（Ａ）は、図５の選択グループＧ１の一部を示し、ここでは、シェアードビット線Ｓ＿ＢＬが４つのメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４に共通に接続されていると仮定する。また、図６（Ｂ）は、メモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４に連続的にＳＥＴ書込み動作するときに印加される電圧波形のタイミングチャートを示す。

選択ワード線ＷＬ１には、時刻ｔ１から時刻ｔ１０までの間、書込み電圧Ｖｓｅｔが印加される。時刻ｔ２〜ｔ３において、ローカルビット線ＢＬ１に書込み電圧Ｖｓが印加され、選択されたローカルソース線ＳＬ１にＧＮＤが印加され、非選択のローカルソース線ＳＬ２、ＳＬ３、ＳＬ４に書込み電圧Ｖｓと同じレベルの電圧Ｖｓが印加され、選択メモリセルＭＣ１へのＳＥＴ書込みが行われる。他方、非選択メモリセルＭＣ２、ＭＣ３、ＭＣ４には、ローカルソース線ＳＬ２、ＳＬ３、ＳＬ４を介して電圧Ｖｓが印加されるため、非選択メモリセルＭＣ２、ＭＣ３、ＭＣ４には、ＳＥＴ書込みのための電流は流れない。

時刻ｔ３〜ｔ４の間、ローカルビット線ＢＬ１、ローカルソース線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４の全てにＧＮＤが印加され、次の時刻ｔ４〜ｔ５において、選択メモリセルＭＣ２のＳＥＴ書込みが行われる。この場合、ローカルソース線ＳＬ２のみにＧＮＤに印加され、ローカルソース線ＳＬ１、ＳＬ３、ＳＬ４には、書込み電圧Ｖｓと同じ電圧Ｖｓが印加される。次の時刻ｔ６〜ｔ７において、選択メモリセルＭＣ３のＳＥＴ書込みが行われる。この場合、ローカルソース線ＳＬ３のみにＧＮＤが印加され、ローカルソース線ＳＬ１、ＳＬ２、ＳＬ４には、書込み電圧Ｖｓと同じ電圧Ｖｓが印加される。次の時刻ｔ８〜ｔ９において、選択メモリセルＭＣ４のＳＥＴ書込みが行われる。この場合、ローカルソース線ＳＬ４のみにＧＮＤが印加され、ローカルソース線ＳＬ１、ＳＬ２、ＳＬ３には、書込み電圧Ｖｓと同じ電圧Ｖｓが印加される。こうして、メモリセルＭＣ１〜ＭＣ４に順次ＳＥＴ書込みが行われる。

上記のＳＥＴ書込み方式では、ローカルビット線側から書込みを行うが、１つのローカルビット線には複数のシェアードビット線が接続されているため、１つのローカルビット線の容量は、１つのローカルソース線よりも容量が大きく、ＳＥＴ書込み電圧を印加するには大きな駆動電流が必要となる。また、選択メモリセルへの書込みを行うとき、非選択メモリセルへの書込みを禁止するために非選択ローカルソース線に書込み電圧Ｖｓと同等の書込み禁止電圧を印加しなければならない。特に、図６に示すように複数のメモリセルへの連続したＳＥＴ書込みを行う場合、時刻ｔ２〜ｔ３で非選択ローカルソース線ＳＬ２、ＳＬ３、ＳＬ４に書込み禁止電圧を印加し、時刻ｔ４〜ｔ５で非選択ローカルソース線ＳＬ１、ＳＬ３、ＳＬ４に書込み禁止電圧を印加し、時刻ｔ６〜ｔ７で非選択ローカルソース線ＳＬ１、ＳＬ２、ＳＬ４に書込み禁止電圧を印加し、時刻ｔ８〜ｔ９で非選択ローカルソース線ＳＬ１、ＳＬ２、ＳＬ３に書込み禁止電圧を印加しなければならない。それ故、選択メモリセルへの書込み電圧Ｖｓを印加するたびに、非選択の複数のローカルソース線に書込み禁止電圧を印加することになるため書込み禁止電圧の供給源は高いピーク電流が必要となる。また、非選択ローカルソース線に印加された書込み禁止電圧は、その後に放電されるため、無駄な電力消費となってしまう。

そこで、このようなピーク電力を抑制し、かつ消費電力の低減を図る、改善されたＳＥＴ書込み方式について説明する。図７は、図６に示すようなメモリセルＭＣ１〜ＭＣ４に連続的にＳＥＴ書込みを行うときの電圧波形のタイミングチャートである。

書込み動作前の時刻ｔ１において、ローカルビット線ＢＬ１、ローカルソース線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４が一斉に電圧Ｖｓにプリチャージされ、時刻ｔ２において、選択ワード線ＷＬ１がＧＮＤから書込み電圧Ｖｓｅｔにプリチャージ上昇される。時刻ｔ３〜ｔ４において、選択メモリセルＭＣ１のＳＥＴ書込みが行われる。すなわち、選択メモリセルＭＣ１に接続された選択ローカルソース線ＳＬ１の電圧ＶｓをＧＮＤに放電することで書込み電圧パルスが印加される。これにより、選択メモリセルＭＣ１にバイアスが印加され、ローカルビット線ＢＬ１からローカルソース線ＳＬ１にＳＥＴ書込み電流が流れる。他方、非選択メモリセルＭＣ２、ＭＣ３、ＭＣ４には、シェアードビット線Ｓ＿ＢＬを介してプリチャージされた電圧Ｖｓが印加され、かつ非選択ローカルソース線ＳＬ２、ＳＬ３、ＳＬ４もプリチャージされた電圧Ｖｓであるため、非選択メモリセルＭＣ２、ＭＣ３、ＭＣ４にはバイアスが印加されず、ＳＥＴ書込み電流は流れない。

選択メモリセルＭＣ１へのＳＥＴ書込みが終了するや否や、時刻ｔ４でローカルソース線ＳＬ１がＧＮＤから電圧Ｖｓに再び昇圧される。次の時刻ｔ５〜ｔ６において、選択メモリセルＭＣ２のＳＥＴ書込みを行うため、選択ローカルソース線ＳＬ２が電圧ＶｓからＧＮＤに放電され、これにより、選択メモリセルＭＣ２にはローカルビット線ＢＬ１からローカルソース線ＳＬ２にＳＥＴ書込み電流が流れる。非選択メモリセルＭＣ１、ＭＣ３、ＭＣ４には、非選択ローカルソース線ＳＬ１、ＳＬ３、ＳＬ４の電圧Ｖｓが印加されているため、非選択メモリセルＭＣ１、ＭＣ３、ＭＣ４へのＳＥＴ書込みは行われない。選択メモリセルＭＣ２へのＳＥＴ書込みが終了するや否や、時刻ｔ６でローカルソース線ＳＬ２がＧＮＤから電圧Ｖｓに再び昇圧される。

以後、同様に、時刻ｔ７〜ｔ８において、選択メモリセルＭＣ３のＳＥＴ書込みが行われるとき、選択ローカルソース線ＳＬ３のみが電圧ＶｓからＧＮＤに放電され、時刻ｔ９〜ｔ１０において、選択メモリセルＭＣ４のＳＥＴ書込みが行われるとき、選択ローカルソース線ＳＬ４のみが電圧ＶｓからＧＮＤに放電される。

本実施例の改善された書込み方式によれば、ビット線側からＳＥＴ書込みを行う場合、書込み動作前にローカルビット線およびローカルソース線をプリチャージし、その後、書込みを行うときに選択ワード線に書込み電圧を印加し、選択ローカルソース線のプリチャージされた電圧を放電させることで選択メモリセルに書込みパルスを印加するようにしたので、非選択メモリセルに書込み禁止用の電圧を印加する必要がなくなり、選択メモリセルにＳＥＴ書込みを行うときのピーク電流を削減することができる。

また、ローカルビット線には複数のシェアードビット線Ｓ＿ＢＬが接続されているため、ローカルビット線の容量負荷は大きく、それ故、ローカルビット線を書込み電圧Ｖｓまで昇圧させるためには一定の時間を要するが、改善されたＳＥＴ書込み方式では、メモリセルへの書込みの都度、ローカルビット線を昇圧させる必要がなく、しかもローカルソース線を昇圧させるときよりも放電させるときの傾きが急峻になるので、事実上、ＳＥＴ書込みに要する時間を短縮させることができる。

また、ある実施態様では、書込みドライバ・読出しバイアス回路１７０は、上記書込み方式を実現するために、ローカルソース線をプリチャージするための駆動回路やローカルソース線を放電するための放電回路を含むが、これらの駆動回路や放電回路は、プリチャージまたは放電の際に一定以上の電流が流れないようにするための電流制限回路（例えば、抵抗素子）を含むことが望ましい。ローカルソース線の配線ピッチが微細になると、隣接するローカルソース線の容量結合比が上昇し、プリチャージや放電の際に書込みディスターブが生じるおそれがある。例えば、選択メモリセルＭＣ１への書込みを行うとき、ローカルソース線ＳＬ１の放電が急峻であると、隣接するローカルソース線ＳＬ２の電圧も容量結合により降下し、これにより、選択メモリセルＭＣ２にもバイアスが生じ、ＳＥＴ書込み電流が流れてしまう。これを抑制するため、放電するときの電流を一定以下に制限することでローカルソース線ＳＬ１の急激な電圧降下を緩和させ、隣接するローカルソース線の電圧低下を抑える。

なお、書込み強度の制御（抵抗値の制御）として、選択ワード線に印加するＶｓｅｔ（あるいはＶｒｅｓｅｔ）の書込み電圧の制御のほかに、ビット線側あるいはソース線側にカレントミラー等による電流制限回路を挿入し、書込み強度を電流制限値で制御することが望ましい。つまり、電流制限回路は、選択されたローカルソース線のプリチャージ電位が放電されるときの放電電流を制限するものであり、その放電電流を変えることで、書込み強度を制御する。例えば、比較的大きな電流を放電させることで、パルス当たりの抵抗変化量を大きくしたり、その反対に比較的小さな電流を放電させることで、パルス当たりの抵抗変化量を小さくする。例えば、書込みドライバ・読出しバイアス回路１７０は、書込み動作時のベリファイ動作として、センスアンプ１６０で読み出された電流または電圧に基づき合格または不合格を判定し、不合格と判定された場合には、電流制限回路の電流制限値を前回よりも小さくしたり、あるいは大きくしたり可変することができる。

このように電流制限回路の電流制限値を変えることで書込み強度を制御するため、選択ワード線に印加するＶｓｅｔ（あるいはＶｒｅｓｅｔ）のプリチャージ電圧を一定にすることができ、これにより、プリチャージ時における書込みディスターブの制御が容易になるとともに書込み電圧Ｖｓｅｔ（あるいはＶｒｅｓｅｔ）の電圧源の設計も容易にすることができるといった格別の効果を得ることができる。

また、選択メモリセルＭＣ１の書込み終了時にローカルソース線ＳＬ１を電圧Ｖｓに再び昇圧させるとき、その勾配が急峻であると、隣接するローカルソース線ＳＬ２の電圧が容量結合により上昇し、その結果、非選択メモリセルＭＣ２に対して、ローカルソース線側から逆バイアスが印加され、非選択メモリセルＭＣ２に不所望の逆方向の書込み電流が流れてしまう。この書込み電流は、ＲＥＳＥＴ書込み時の電流に他ならない。これを抑制するため、電圧Ｖｓに再び昇圧させるときの電流を一定以下に制限することでローカルソース線ＳＬ１の急激な電圧上昇を緩和させ、隣接するローカルソース線の電圧上昇を抑える。但し、プリチャージするときの傾斜は、放電するときの傾斜よりも緩やかになるように電流制限回路を調整することが望ましい。

なお、上記実施例では、４ビットのメモリセルへの連続書込みの例を示したが、これは一例であり、連続書込みするビット数は任意に設定することが可能であり、例えば、２ビット、８ビット、１６ビットあるいは３２ビットであってもよい。連続して書込みを行う期間中、選択ワード線は、書込み電圧Ｖｓを保持し続ける。さらに、上記実施例では１ビット毎の書込みの例でもあるが、２ビット以上のメモリセルを同時に書き込んで、これを連続書き込みしても同様の効果が得られることは言うまでもない。

次に、ＲＥＳＥＴ書込みについて説明する。ＲＥＳＥＴ書込みは、可変抵抗素子に高抵抗状態を書込む動作モードである。ＲＥＳＴ書込みでは、書込みドライバ・読出しバイアス回路１７０が、選択グループＧ１のローカルビット線ＢＬ１、非選択のローカルソース線ＳＬ２〜ＳＬｑにＧＮＤを印加し、選択されたローカルソース線ＳＬ１に書込み電圧Ｖｒを印加する。選択ワード線ＷＬ１には、書込み電圧Ｖｒｅｓｅｔが印加され（Ｖｒｅｓｅｔ＞Ｖｒ）、非選択ワード線にはＧＮＤが印加される。また、非選択グループＧのローカルビット線およびローカルソース線の全てはＧＮＤである。

図８（Ａ）、（Ｂ）に示すように、選択ワード線ＷＬ１にＲＥＳＥＴ書込み電圧Ｖｒｅｓｅｔが印加され、その後、選択ローカルソース線ＳＬ１に書込み電圧Ｖｒが印加され、選択ローカルビット線ＢＬ１にＧＮＤが印加される。このとき、シェアードビット線ＳＢＬは、ローカルビット線ＢＬ１と同電位である。選択ワード線ＷＬ１に書込み電圧Ｖｒｅｓｅｔが印加されたことで、選択ワード線ＷＬ１に接続された行方向のアクセストランジスタがオン状態になり、選択メモリセルの可変抵抗素子にＲＥＳＥＴ書込みのためのバイアスが印加される。他方、非選択ローカルソース線ＳＬ２〜ＳＬｑはＧＮＤであるため、非選択メモリセルの可変抵抗素子には、ＲＥＳＥＴ書込みのためのバイアスは印加されない。

また、選択ワード線ＷＬ１に接続された複数のメモリセルを連続してＲＥＳＴ書込みする場合には、図８（Ｃ）に示すように、選択ワード線ＷＬ１に書込み電圧Ｖｒｅｓｅｔが印加された状態で、ローカルソース線ＳＬ１、ＳＬ２、・・・、ＳＬ４に順次読出し電圧Ｖｒが印加される。

本実施例によれば、メモリアレイをシェアードビット線にすることで、１つのローカルビット線を複数のメモリセルによって共有することが可能となり、従来のように一対一の関係でビット線を配置する場合と比較して、メモリアレイの面積効率を改善することが可能になる。また、メモリアレイを複数のグループに分割し、選択されたグループに接続されたセンスアンプ１６０や書込みドライバ・読出しバイアス回路１７０を動作させ、それ以外の回路を非動作にすることで消費電力の低減を図ることができる。さらに、ＳＥＴ書込み動作では、選択されたグループのローカルビット線およびローカルソース線をプリチャージし、その後の書込み動作時に、選択されたローカルソース線を放電させることで選択メモリセルにＳＥＴ書込みバイアスを印加するようにしたので、ピーク電流を抑制し、電力効率を改善することができる。

上記実施例では、１つのサブアレイを複数のグループに分割する例を示したが、本発明は、必ずしもこのような構成に限定されるものではない。例えば、１つのサブアレイが１つのグループに相当するものであってもよい。この場合、抵抗変化型メモリ１００は、サブアレイ単位でメモリセルをアクセスし、選択されていないサブアレイおよびこれに関連するセンスアンプ等の回路が事実上非動作にすることができる。

さらに上記実施例では、１つのグループに１つのローカルビット線を割り当て、第２の実施例では、１つのグループに１つのローカルソース線を割り当てる例を示したが、これは一例であり、複数のローカルビット線または複数のローカルソース線を割り当てるようにしてもよい。例えば、図３に示す例において、グループＧ１の最も左側と最も右側の左右に２本のローカルビット線を割り当てるようにしてもよい。この場合、左側のローカルビット線に第１のシェアードローカルビット線が接続され、右側のローカルビット線に第２のシェアードビット線が接続され、第１のシェアードビット線が行方向のｑ／２個のメモリセルによってシェアーされ、第２のシェアードビット線が行方向のｑ／２個のメモリセルによってシェアーされる。これにより、１つのシェアードビット線が行方向のｑ個のメモリセルによってシェアーされる場合と比較して、その負荷容量を低減することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：抵抗変化型メモリ
１１０：メモリアレイ
１２０：行デコーダおよび駆動回路（Ｘ−ＤＥＣ）
１３０：列デコーダおよび駆動回路（Ｙ−ＤＥＣ）
１４０：列選択回路（ＹＭＵＸ）
１５０：制御回路
１６０：センスアンプ
１７０：書込みドライバ・読出しバイアス回路１７０

Claims (10)

1. 可逆性かつ不揮発性の可変抵抗素子によりデータを記憶する抵抗変化型メモリであって、
   前記可変抵抗素子と当該可変抵抗素子に接続されたアクセス用のトランジスタとを含むメモリセルが行列状に複数配置されたアレイ領域と、
   行方向のメモリセルに接続された複数のワード線と、
   列方向に延在する少なくとも１つのビット線と、
   列方向に延在し、列方向のメモリセルの一方の電極に接続された複数のソース線と、
   前記少なくとも１つのビット線に接続され、かつ行方向に延在し、行方向のメモリセルの他方の電極に接続されたシェアードビット線と、
   選択されたメモリセルの書込みを行う書込み手段とを有し、
   前記書込み手段は、選択されたビット線と選択された複数のソース線を第１の電圧にプリチャージし、選択ワード線に書込み電圧を印加した後、選択されたソース線を放電させることで選択されたメモリセルに書込みパルスを印加する、抵抗変化型メモリ。
2. 前記第１の電圧にプリチャージするときの傾斜は、放電するときの傾斜よりも緩やかである、請求項１に記載の抵抗変化型メモリ。
3. 前記書込み手段は、少なくとも２つの連続する書込みパルスが印加される間、選択ワード線の書込み電圧を保持する、請求項１に記載の抵抗変化型メモリ。
4. 前記書込み手段は、ソース線を第１の電圧にプリチャージする駆動回路を含み、当該駆動回路は、プリチャージするときの電流を制限する電流制限回路を含む、請求項１に記載の抵抗変化型メモリ。
5. 前記書込み手段は、ソース線を放電する放電回路含み、当該放電回路は、放電するときの電流を制限する電流制限回路を含む、請求項１に記載の抵抗変化型メモリ。
6. 前記書込み手段は、前記電流制限回路の電流制限値により選択メモリセルの書込み強度を制御する、請求項５に記載の抵抗変化型メモリ。
7. 前記書込み手段は、ソース線を一定電圧にプリチャージする駆動回路を含む、請求項６に記載の抵抗変化型メモリ。
8. 前記書込み手段は、可変抵抗素子を低抵抗状態にするＳＥＴ書込み動作を行う、請求項１ないし７いずれか１つに記載の抵抗変化型メモリ。
9. 前記アレイ領域のメモリセルがｎ行×ｑ列で構成されるとき、前記シェアードビット線は、行方向のｑ個のメモリセルによってシェアーされる、請求項１ないし８いずれか１つに記載の抵抗変化型メモリ。
10. 前記アレイ領域は、メモリアレイを複数に分割した領域である、請求項１に記載の抵抗変化型メモリ。

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