KR20200105623A

KR20200105623A - 저항 변화형 랜덤 액세스 메모리

Info

Publication number: KR20200105623A
Application number: KR1020200019297A
Authority: KR
Inventors: 야스히로 토미타
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2019-02-28
Filing date: 2020-02-17
Publication date: 2020-09-08
Also published as: CN111627478A; US10943660B2; CN111627478B; JP2020140754A; US20200279606A1; TWI701665B; KR102291176B1; TW202034327A; JP6723402B1

Abstract

[과제] 신뢰성을 저하시키는 일 없이 면적 효율이 양호한 저항 변화형의 랜덤 액세스 메모리를 제공한다.
[해결 수단] 본 발명의 저항 변화형 메모리는, 가변저항소자와 액세스용의 트랜지스터를 포함하는 메모리 셀이 행렬 형상으로 복수 배치된 어레이 영역과, 행방향의 메모리 셀에 접속된 복수의 워드선(WL1, WL2, …WLn)과, 어레이 영역의 열방향으로 연장되는 로컬 비트선(BL1)과, 열방향의 메모리 셀의 한쪽 전극에 접속된 복수의 로컬 소스선(SL1, SL2, …SLq)과, 로컬 비트선(BL1)에 접속되고, 행방향의 메모리 셀의 다른 쪽 전극에 접속된 공유 비트선(S_BL)과, 로컬 비트선(BL1)과 복수의 로컬 소스선을 제1 전압으로 프리차지하고, 선택 워드선에 기입 전압을 인가한 후, 선택 소스선을 방전시킴으로써 선택 메모리 셀에 기입 펄스를 인가하는 기입수단을 포함한다.

Description

저항 변화형 랜덤 액세스 메모리{RESISTIVE RANDOM-ACCESS MEMORY}

본 발명은, 가변저항소자를 이용한 저항 변화형 랜덤 액세스 메모리에 관한 것으로, 특히 메모리 셀에의 기입 동작에 관한 것이다.

가변저항소자를 이용한 저항 변화형 랜덤 액세스 메모리에서는, 일반적으로, 가변저항소자를 저저항 상태로 기입하는 것을 셋(SET), 고저항 상태로 기입하는 것을 리셋(RESET)이라 칭한다. 저항 변화형 메모리에는, 유니폴라(unipolar) 타입과 바이폴라(bipolar) 타입이 존재한다. 유니폴라 타입에서는, 셋 시와 리셋 시에 가변저항소자에 인가하는 기입 전압의 극성은 동일하고, 기입 전압의 크기를 변화시킴으로써 셋 또는 리셋을 행한다. 다른 한편, 바이폴라 타입에서는, 셋 시와 리셋 시에 가변저항소자에 인가하는 기입 전압의 극성을 반전시킨다(특허문헌 1).

도 1(A)는 바이폴라 타입의 저항 변화형 메모리의 메모리 어레이의 구성을 나타내는 회로도이며, 여기에는 3행×3행의 일부의 메모리 셀(10)이 예시되어 있다. 1개의 메모리 셀(MC)은 1개의 가변저항소자와 이것에 직렬로 접속된 1개의 액세스용의 트랜지스터와 (1T×1R)로 구성된다. 액세스용의 트랜지스터의 게이트가 워드선(WL(n-1), WL(n), WL(n+1))에 접속되고, 드레인 영역이 가변저항소자의 한쪽 전극에 접속되고, 소스 영역이 소스선(SL(n-1), SL(n), SL(n+1))에 접속된다. 가변저항소자의 다른 쪽 전극이 비트선(BL(n-1), BL(n), BL(n+1))에 접속된다.

가변저항소자는, 예를 들어, 산화하프늄(HfOx) 등의 전이금속의 박막산화물로 구성되고, 기입 펄스 전압의 극성 및 크기에 따라서 셋 또는 리셋된다. 메모리 셀은, 비트 단위로 랜덤하게 액세스하는 것이 가능하고, 예를 들어, 메모리 셀(MC)을 액세스할 경우, 행 디코더(20)에 의해 워드선(WL(n))을 선택하고, 메모리 셀(MC)의 액세스용 트랜지스터를 온시키고, 열 디코더(30)에 의해 비트선(BL(n)), 소스선(SL(n))을 선택한다. 기입 동작의 경우에는, 셋 또는 리셋에 응한 기입 전압이 선택 비트선(BL(n)) 및 선택 소스선(SL(n))에 인가되고, 독출 동작의 경우에는, 가변저항소자의 셋 또는 리셋에 응한 전압 또는 전류가 선택 비트선(BL(n)) 및 선택 소스선(SL(n))에 나타나고, 이것이 센스 회로에 의해서 검출된다.

또한, 산화하프늄 등의 금속산화물을 가변저항소자의 재료에 이용할 경우, 초기 설정으로서 금속산화물을 포밍하지 않으면 안된다. 통상, 포밍은, 가변저항소자를 기입할 때보다도 어느 정도 큰 전압(Vf)을 박막에 인가하는 것에 의해 가변저항소자를 예를 들면 저저항 상태, 즉, 셋에 가까운 상태로 한다. 도 1(B)에 포밍 시, 셋 시, 리셋 시의 바이어스 전압의 일례를 나타낸다. "+"는 양의 전압을 나타낸다.

JP

5748877

B

바이폴라 타입의 저항 변화형 메모리는, 비트선과 소스선 사이에 쌍방향의 기입 전압의 인가와 이것에 의한 셀 전류의 주입을 필요로 한다. 모든 메모리 셀에의 기입 전압을 균일하게 하는 것은, 신뢰성이 높은 메모리를 얻기 위하여 매우 중요하다. 이 때문에, 바이폴라 타입에서는, 비트선에 대하여 해당 비트선과 동일 방향으로 연장되는 전용의 소스선을 일대일의 관계로 설치하고, 비트선과 소스선이 치환 가능하게 되는 바와 같은 대칭성을 지니고 있다.

그러나, 이러한 메모리 어레이 구조는, 예를 들면, 각 비트선에 대해서 전용의 소스선을 배치하므로, 고집적도의 메모리를 형성할 경우에 메모리 어레이의 열 방향의 폭을 축소함에 있어서 소스선이 장해가 될 수 있다. 또한, 비트선과 소스선을 동일 방향으로 동일한 금속층으로 병렬로 형성하고 있을 경우, 미세화에 따른 비트선/소스선의 선폭이 작아지고, 소스선의 저저항화를 도모하는 것이 어렵게 된다. 소스선의 저항은, 신뢰성이 있는 기입 동작을 위한 중요한 팩터이며, 즉, 기입 동작 시에는 소스선에 전류가 흐르고, 소스선의 저항이 커지면, 이 전압강하도 커지고, 무시할 수 없게 된다. 높은 신뢰성을 수득하기 위해서, 메모리 어레이의 각 가변저항소자에는, 일정한 독출 전압/기입 전압이 인가되는 것이 바람직하지만, 소스선에 의한 전압강하가 커지면, 각 가변저항소자에 인가되는 전압의 편차가 커져 버린다. 그 때문에, 충분한 선폭을 갖는 소스선의 형성이 요망되지만, 그렇다면, 메모리 어레이의 면적이 증가되어 버린다(비트선을 소스선으로 교체해도 마찬가지이다). 메모리 어레이의 면적을 축소하기 위해서는, 충분한 굵기의 비트선 (혹은 소스선)을 공용화하는 것이 고려된다. 또한, 비트선 측에서부터 기입을 행할 때에, 비트선 측의 부하 용량이 크다면, 기입 펄스를 인가할 때에 큰 구동 전류가 필요해지고, 소비 전력의 피크를 억제하는 것도 요망된다.

본 발명의 목적은, 신뢰성을 저하시키는 일 없이 면적 효율이 양호한 저항 변화형 랜덤 액세스 메모리를 제공하는 것이다.

또한, 본 발명의 목적은, 기입 동작 시의 전력효율을 개선하는 저항 변화형 랜덤 액세스 메모리를 제공하는 것이다.

본 발명에 따른 저항 변화형 메모리는, 가역성이면서도 불휘발성인 가변저항소자에 의해 데이터를 기억하는 것으로서, 상기 가변저항소자와 해당 가변저항소자에 접속된 액세스용의 트랜지스터를 포함하는 메모리 셀이 행렬 형상으로 복수 배치된 어레이 영역과, 행방향의 메모리 셀에 접속된 복수의 워드선과, 열방향으로 연장되는 적어도 1개의 비트선과, 열방향으로 연장되고, 열방향의 메모리 셀의 한쪽 전극에 접속된 복수의 소스선과, 상기 적어도 1개의 비트선에 접속되고, 그리고 행방향으로 연장되고, 행방향의 메모리 셀의 다른 쪽 전극에 접속된 공유 비트선과, 선택된 메모리 셀의 기입을 행하는 기입수단을 포함하고, 상기 기입수단은, 선택된 비트선과 선택된 복수의 소스선을 제1 전압으로 프리차지하고, 선택 워드선에 기입 전압을 인가한 후, 선택된 소스선을 방전시킴으로써 선택된 메모리 셀에 기입 펄스를 인가한다.

본 발명에 따르면, 어레이 영역을 공유 비트선에 의해 구성하도록 했으므로, 어레이 영역 상을 열방향으로 연장되는 비트선 또는 소스선의 개수를 줄임으로써, 어레이 영역의 면적을 축소시키는 동시에, 비트선 또는 소스선의 선폭을 넓힐 수 있다. 이것에 의해, 비트선 또는 소스선의 저저항화를 도모하고, 어레이 영역 상의 메모리 셀에 인가되는 전압의 균일화가 유지되어, 신뢰성이 높은 독출이나 기입을 행하는 것이 가능하게 된다.

또, 본 발명에 따르면, 선택된 비트선 및 복수의 소스선을 프리차지하고, 그 후, 선택된 소스선의 전압을 방전함으로써 선택 메모리 셀에 기입 펄스를 인가하도록 했으므로, 소비 전력의 피크를 억제할 수 있다. 또한, 복수의 메모리 셀에의 연속적인 기입을 행할 경우에, 비선택 메모리 셀에 접속된 소스선은 프리차지되어 있기 때문에, 선택 메모리 셀의 기입 시마다 소스선에 전압을 인가할 필요가 없어지고, 전체로서의 소비 전력을 억제할 수 있다. 또한 프리차지 전압을 일정하게 해서, 소스선의 방전 전류에서 기입 강도를 제어함으로써, 프리차지에 따르는 기입 디스터브(disturb)의 제어를 용이하게 해서, 신뢰성이 높은 기입 방식을 실현할 수 있다.

도 1(A)는 종래의 저항 변화형 랜덤 액세스 메모리의 어레이 구성을 나타낸 도면이다. 도 1(B)는 동작 시의 바이어스 조건을 나타낸 표이다.
도 2는 본 발명의 실시예에 따른 저항 변화형 랜덤 액세스 메모리의 개략구성을 나타낸 블록도이다.
도 3은 본 발명의 실시예에 따른 공유 비트선에 의해 구성된 메모리 어레이의 일부의 회로도이다.
도 4는 본 발명의 실시예에 따른 저항 변화형 랜덤 메모리에 있어서의 독출 동작을 설명하는 도면이다.
도 5는 본 발명의 실시예에 따른 저항 변화형 랜덤 메모리에 있어서의 SET(셋) 기입 동작을 설명하는 도면이다.
도 6(A)는 도 5에 나타낸 선택 그룹(G1)의 일부를 발췌한 회로도이며, 도 6(B)는 메모리 셀(MC1, MC2, MC3, MC4)에 연속적으로 SET 기입 동작을 행할 때의 타이밍 차트이다.
도 7은 본 발명의 바람직한 실시형태에 의한 SET 기입 동작을 행할 때의 타이밍 차트이다.
도 8은 본 발명의 실시예에 따른 저항 변화형 랜덤 메모리에 있어서의 RESET(리셋)기입 동작을 설명하는 도면이다.

다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명의 실시형태에서는, 저항 변화형 메모리는, 복수의 메모리 셀에 비트선이 셰어(공유)(share)되는 공유 비트선의 어레이 구성을 갖는다.

[실시예]

도 2는 본 발명의 실시예에 따른 저항 변화형 랜덤 액세스 메모리의 개략구성을 나타낸 블록도이다. 본 실시예의 저항 변화형 메모리(100)는, 가변저항소자 및 액세스용 트랜지스터를 포함하는 메모리 셀이 행렬 형상으로 복수 배열된 메모리 어레이(110)와, 행 어드레스(X-Add)에 의거해서 워드선(WL)의 선택 및 구동을 행하는 행 디코더 및 구동 회로(X-DEC)(120)와, 열 어드레스(Y-Add)에 의거해서 글로벌 비트선(GBL) 및 글로벌 소스선(GSL)을 선택하기 위한 선택 신호(SSL/SBL)를 생성하는 열 디코더 및 구동 회로(Y-DEC)(130)와, 선택 신호(SSL/SBL)에 의거해서 글로벌 비트선(GBL)과 비트선(BL) 간의 접속, 및 글로벌 소스선(GSL)과 소스선(SL) 간의 접속을 각각 선택하는 열선택 회로(YMUX)(140)와, 외부에서 수취한 커맨드, 어드레스, 데이터 등에 의거해서 각 부를 제어하는 제어 회로(150)와, GBL/BL을 개재해서 메모리 셀이 독출된 데이터를 감지하는 감지 증폭기(160)와, GBL/BL을 개재해서 독출 동작 시의 바이어스 전압을 인가하거나, 기입 동작 시의 셋, 리셋에 응한 전압을 인가하는 기입 구동기·독출 바이어스 회로(170)를 포함해서 구성된다.

메모리 어레이(110)는, m개로 분할된 서브어레이(110-1, 110-2, …, 10-m)를 포함하고, m개의 서브어레이(110-1, 110-2, …110-m)에 대응해서 m개의 열선택 회로(YMUX)(140)가 접속된다. m개의 열선택 회로(YMUX)(140)에는, 감지 증폭기(160)및 기입 구동기·독출 바이어스 회로(170)가 각각 접속된다. 각 감지 증폭기(160)는, 내부 데이터 버스(DO)를 개재해서 제어 회로(150)에 접속되고, 감지 증폭기(160)에서 감지된 결과는, 내부 데이터 버스(DO)를 개재해서 제어 회로(150)에 출력된다. 또한, 각각 기입 구동기·독출 바이어스 회로(170)는, 내부 데이터 버스(DI)를 개재해서 제어 회로(150)에 접속되고, 각각 기입 구동기·독출 바이어스 회로(170)는 제어 신호(Control)에 의해 제어되고, 내부 데이터 버스(DI)를 개재해서 기입 데이터를 받는다.

본 실시예에서는, 메모리 어레이(110)가 공유 비트선의 어레이 구성을 갖는다. 이하의 설명에 있어서, 열선택 회로(140)로부터 메모리 어레이(110)를 향해서 워드선(WL)과 직교하는 방향으로 연장되는 비트선 및 소스선을, 각각 로컬 비트선(BL) 및 로컬 소스선(SL)이라 칭하고, 로컬 비트선(BL)으로부터 워드선(WL)과 평행하게 연장되는 비트선을 공유 비트선(S_BL)이라 칭한다.

도 3에 본 실시예에 의한 공유 비트선의 어레이 구성의 회로도를 나타낸다. 동 도면에는, 메모리 어레이(110)의 k번째의 1개의 서브어레이(110_k)만이 예시되어 있지만, 다른 서브어레이도 마찬가지로 구성되는 것에 유의해야 한다.

서브어레이(110_k)는 행방향으로 p개의 그룹(G1, G2, …, Gp)으로 분할되고, 1개의 그룹은 n행×q열의 메모리 셀을 갖는다. 1개의 메모리 셀은, 1개의 액세스 트랜지스터와, 액세스 트랜지스터에 직렬로 접속된 가변저항소자를 구비한다. 가변저항소자는, 예를 들어, 전이금속 산화물(transition metal oxide: TMO)로 구성된다. 열방향의 메모리 셀은, 1쌍의 메모리 셀의 서로의 가변저항소자가 직렬로 접속되도록 접속되고, 공유 비트선(S_BL)은, 1쌍의 가변저항소자 간의 노드가 행방향으로 단락되는 바와 같이 행방향으로 연장된다.

각 워드선(WL1 내지 WLn)은, 행방향으로 연장되고, 각 그룹(G1 내지 Gp)의 행방향의 메모리 셀의 액세스 트랜지스터의 게이트에 공통으로 접속된다. 로컬 비트선(BL) 및 로컬 소스선(SL)은 열방향으로 연장되고, 1개의 그룹에는 1개의 로컬 비트선(BL)이 할당된다. 즉, 각 그룹(G1 내지 Gp)에는, 각각 로컬 비트선(BL1, BL2, …, BLP)이 할당된다. 또한, 1개의 로컬 비트선(BL)에는, 워드선과 병행하여 연장되는 복수의 공유 비트선(S_BL)이 접속되고, 각 공유 비트선(S_BL)은, 도 3에 나타낸 바와 같이, 행방향으로 연장되고, 행방향의 q개의 1쌍의 가변저항소자의 노드 간을 공통으로 접속하고, 단락시킨다. 이 경우, 1개의 그룹 내의 워드선이 n개이면, 1개의 그룹 내에는 n/2개의 공유 비트선(S_BL)이 형성된다. 또한, 도 3에서는, 1개의 공유 비트선(S_BL)이, 열방향의 1쌍의 메모리 셀에 공통이지만, 반드시 이것으로 한정되지 않고, 다른 태양에서는, 2개의 공유 비트선(S_BL)이 열방향의 1쌍의 메모리 셀에 각각 준비되어도 된다. 즉, 도 3에 나타낸 행방향의 1개의 공유 비트선(S_BL)이, 2개의 공유 비트선이 된다. 이 경우, 1개의 그룹 내에는, n개의 공유 비트선(S_BL)이 형성되므로, n/2개의 공유 비트선의 경우와 비교하여, 어레이의 기생 용량을 삭감할 수 있다. 로컬 소스선(SL)은 열방향의 메모리 셀의 액세스 트랜지스터에 공통으로 접속된다. 또, 본 예에서는, 메모리 셀의 가변저항소자 측에 접속되는 열선을 비트선으로 하고, 그 반대쪽의 액세스 트랜지스터에 접속되는 열선을 소스선으로 한다.

다음에, 본 실시예의 저항 변화형 메모리의 동작에 대해서 설명한다. 우선 처음에, 독출 동작에 대해서 설명한다. 도 4는 독출 모드 시의 선택 그룹 및 비선택 그룹의 각부의 바이어스 조건과 인가되는 전압파형의 타이밍 차트를 나타내고 있다. 여기에서는, 그룹(G1)이 선택되고, 그룹(G1)의 워드선(WL1), 로컬 비트선(BL1), 로컬 소스선(SL1)에 의해 메모리 셀(MC1)이 선택되는 것으로 한다.

열 디코더 및 구동 회로(130)는, 열 어드레스(Y-Add)에 의거해서, 글로벌 비트선(GBL) 및 글로벌 소스선(GSL)을 선택하기 위한 선택 신호(SBL/SSL)를 열선택 회로(140)에 출력한다. 선택 신호(SBL/SSL)에 응답해서 1개의 열선택 회로(140)가 인에이블되고, 나머지 열선택 회로(140)가 디스에이블된다. 인에이블된 열선택 회로(140)는 메모리 어레이(110) 중에서 1개의 서브어레이를 선택하고, 또한 선택된 서브어레이 중에서 1개의 그룹 내의 글로벌 비트선(GBL)과 로컬 비트선(BL)의 접속, 글로벌 소스선(GSL)과 로컬 소스선(SL)의 접속을 선택한다. 또한, 행 디코더 및 구동 회로(120)는 행 어드레스(X-Add)에 의거해서 워드선(WL1)을 선택한다.

도 4(A)에 나타낸 바와 같이, 선택 그룹(G1)에 있어서, 기입 구동기·독출 바이어스 회로(170)는, 로컬 비트선(BL1)에 GND(0V)를 인가하고, 로컬 소스선(SL1)에 독출 전압(VSL)을 인가하고, 그 이외의 로컬 소스선(SL2 내지 SLq)에 GND를 인가한다. 비선택 그룹(G2 내지 Gp)의 로컬 비트선(BL2 내지 BLp), 로컬 소스선(SL1 내지 SLq)의 모두에 GND가 인가된다. 또한, 행 디코더 및 구동 회로(120)는 선택 워드선(WL1)에 독출 전압(Vread)을 인가하고, 비선택 워드선에 GND를 인가한다.

도 4(B)에 나타낸 바와 같이, 선택 워드선(WL1)에 독출 전압(Vread)이 인가되고, 선택 로컬 소스선(SL1)에 독출 전압(VSL)이 인가되고, 선택 로컬 비트선(BL1)에 GND가 인가된다. 이때, 선택 로컬 비트선(BL1)에 접속된 공유 비트선(S_BL)도 GND 수준이다. 이렇게 해서, 선택 메모리 셀(MC1)의 액세스 트랜지스터가 온 상태로 되고, 가변저항소자가 저저항 상태(셋(set))이면, 글로벌 소스선(GSL)/로컬 소스선(SL1)으로부터 공유 비트선(S_BL), 로컬 비트선(BL1), 글로벌 비트선(GBL)에 큰 전류가 흐르고, 다른 한편, 가변저항소자가 고저항 상태(리셋)이면, 글로벌 비트선(GBL)에 전류는 거의 흐르지 않는다. 감지 증폭기(160)는, 글로벌 비트선(GBL)의 전압 또는 전류를 감지하고, 센스 결과에 따른 데이터 "0", "1"이 독출 데이터로서 출력 단자(DQ)로부터 출력된다. 또한, 선택 메모리 셀(MC1)과 같은 행의 메모리 셀의 액세스 트랜지스터가 온 상태가 되지만, 비선택 로컬 소스선(SL2 내지 SLq)의 전압과 공유 비트선(S_BL)의 전압이 같은 GND 수준이기 때문에, 비선택 로컬 소스선(SL2 내지 SLq)과 선택 로컬 비트선(BL1) 사이에 전류는 흐르지 않는다. 또한, 로컬 소스선으로부터의 독출 방식에서는, 로컬 소스선(SL)의 기생 용량이, 공유 비트선(S_BL)을 접속하는 로컬 비트선(BL)에 비해서 충분히 작기 때문에, 로컬 비트선(BL)으로부터 독출할 경우에 비해서 고속이면서도 저소비 전류의 독출을 실행할 수 있다.

또한, 선택 워드선(WL1)에 접속된 복수의 메모리 셀을 연속해서 독출할 경우에는, 도 4(C)에 나타낸 바와 같이, 선택 워드선(WL1)에 독출 전압(Vread)이 인가된 상태에서, 로컬 소스선(SL1, SL2, …, SL4)에 순차 독출 전압(VSL)이 인가된다.

다음에, SET 기입 동작에 대해서 설명한다. SET 기입은, 가변저항소자에 저저항 상태를 기입하는 동작 모드이다. 도 5에 나타낸 바와 같이, 선택 메모리 셀(MC1)에 ST 기입을 행할 때, 기입 구동기·독출 바이어스 회로(170)는, 선택 그룹(G1)의 로컬 비트선(BL1), 비선택의 로컬 소스선(SL2 내지 SLq)에 기입 전압(Vs)을 인가하고, 선택된 로컬 소스선(SL1)에, GND의 진폭을 갖는 기입 펄스를 인가한다. 선택 워드선(WL1)에는, 기입 전압(Vset)이 인가되고(Vset>Vs), 비선택 워드선에는 GND가 인가된다. 또한, 비선택 그룹(G)의 로컬 비트선 및 로컬 소스선의 모두는 GND 혹은 동일 전위이다.

또, 본 실시예의 기입 구동기·독출 바이어스 회로(170)는, 선택 워드선에 인가되는 기입 전압(Vset)의 전압을 변화시킴으로써 기입 강도를 제어할 수 있다. 여기서, 기입 강도란, 기입 펄스(Vs)당의 저항 변화량이다. 가변저항소자의 저항치를 소망의 값으로 결속 설정할 때에는, 기입 펄스의 횟수와 그때의 저항치를 독출하고, 판독된 저항치를 기준(reference) 저항과 비교하고, 그 반복에 있어서, 기입 강도를 제어하는 것이 행해진다.

이와 같이 해서, 선택 메모리 셀(MC1)에는, 로컬 비트선(BL1) 측에서부터 바이어스 전압이 인가되고, 로컬 비트선(BL1)으로부터 로컬 소스선(SL1)에 SET 기입을 위한 전류가 흐른다. 이때, 선택 워드선(WL1)에 접속된 행방향의 비선택 메모리 셀에는, 공유 비트선(S_BL)을 개재해서 기입 전압(Vs)이 인가되지만, 로컬 소스선(SL2 내지 SLq)에도 기입 전압(Vs)이 인가되고 있기 때문에, 비선택 메모리 셀에는 바이어스 전압이 인가되지 않고, SET 기입을 위한 전류는 흐르지 않는다. 또한, 로컬 소스선(SL1)에 접속된 열방향의 선택 메모리 셀은, 비선택 워드선(WL2 내지 WLn)이 GND이기 때문에, 바이어스는 인가되지 않는다.

도 6(A)는 도 5의 선택 그룹(G1)의 일부를 나타내고, 여기에서는, 공유 비트선(S_BL)이 4개의 메모리 셀(MC1, MC2, MC3, MC4)에 공통으로 접속되어 있다고 가정한다. 또한, 도 6(B)는 메모리 셀(MC1, MC2, MC3, MC4)에 연속적으로 SET 기입 동작할 때에 인가되는 전압파형의 타이밍 차트를 나타낸다.

선택 워드선(WL1)에는, 시각(t1)으로부터 시각(t10)까지의 사이에, 기입 전압(Vset)이 인가된다. 시각(t2 내지 t3)에 있어서, 로컬 비트선(BL1)에 기입 전압(Vs)이 인가되고, 선택된 로컬 소스선(SL1)에 GND가 인가되며, 비선택의 로컬 소스선(SL2, SL3, SL4)에 기입 전압(Vs)과 같은 수준의 전압(Vs)이 인가되고, 선택 메모리 셀(MC1)에의 SET 기입이 행해진다. 다른 한편, 비선택 메모리 셀(MC2, MC3, MC4)에는, 로컬 소스선(SL2, SL3, SL4)을 개재해서 전압(Vs)이 인가되므로, 비선택 메모리 셀(MC2, MC3, MC4)에는, SET 기입을 위한 전류는 흐르지 않는다.

시각(t3 내지 t4) 사이, 로컬 비트선(BL1), 로컬 소스선(SL1, SL2, SL3, SL4)의 모두에 GND가 인가되고, 다음의 시각(t4 내지 t5)에 있어서, 선택 메모리 셀(MC2)의 SET 기입이 행해진다. 이 경우, 로컬 소스선(SL2)만 GND에 인가되고, 로컬 소스선(SL1, SL3, SL4)에는, 기입 전압(Vs)과 같은 전압(Vs)이 인가된다. 다음 시각(t6 내지 t7)에 있어서, 선택 메모리 셀(MC3)의 SET 기입이 행해진다. 이 경우, 로컬 소스선(SL3)에만 GND가 인가되고, 로컬 소스선(SL1, SL2, SL4)에는 기입 전압(Vs)과 같은 전압(Vs)이 인가된다. 다음 시각(t8 내지 t9)에 있어서, 선택 메모리 셀(MC4)의 SET 기입이 행해진다. 이 경우, 로컬 소스선(SL4)에만 GND가 인가되고, 로컬 소스선(SL1, SL2, SL3)에는, 기입 전압(Vs)과 같은 전압(Vs)이 인가된다. 이렇게 해서, 메모리 셀(MC1 내지 MC4)에 순차 SET 기입이 행해진다.

상기 SET 기입 방식에서는, 로컬 비트선측에서부터 기입을 행하지만, 1개의 로컬 비트선에는 복수의 공유 비트선이 접속되어 있기 때문에, 1개의 로컬 비트선의 용량은, 1개의 로컬 소스선보다도 용량이 크고, SET 기입 전압을 인가하기 위해서는 큰 구동 전류가 필요해진다. 또한, 선택 메모리 셀에의 기입을 행할 때, 비선택 메모리 셀에의 기입을 금지하기 위해서 비선택 로컬 소스선에 기입 전압(Vs)과 동등한 기입 금지 전압을 인가하지 않으면 안된다. 특히, 도 6에 나타낸 바와 같이 복수의 메모리 셀에의 연속한 SET 기입을 행할 경우, 시각(t2 내지 t3)에서 비선택 로컬 소스선(SL2, SL3, SL4)에 기입 금지 전압을 인가하고, 시각(t4 내지 t5)에서 비선택 로컬 소스선(SL1, SL3, SL4)에 기입 금지 전압을 인가하고, 시각(t6 내지 t7)에서 비선택 로컬 소스선(SL1, SL2, SL4)에 기입 금지 전압을 인가하고, 시각(t8 내지 t9)에서 비선택 로컬 소스선(SL1, SL2, SL3)에 기입 금지 전압을 인가하지 않으면 안된다. 그 때문에, 선택 메모리 셀에의 기입 전압(Vs)을 인가할 때마다, 비선택의 복수의 로컬 소스선에 기입 금지 전압을 인가하게 되기 때문에 기입 금지 전압의 공급원은 높은 피크 전류가 필요해진다. 또한, 비선택 로컬 소스선에 인가된 기입 금지 전압은, 그 후에 방전되므로, 쓸데 없는 전력소비가 되어버린다.

그래서, 이러한 피크 전력을 억제하고, 그리고 소비 전력의 저감을 도모하는, 개선된 SET 기입 방식에 대해서 설명한다. 도 7은, 도 6에 나타낸 바와 같은 메모리 셀(MC1 내지 MC4)에 연속적으로 SET 기입을 행할 때의 전압파형의 타이밍 차트이다.

기입 동작 전의 시각(t1)에 있어서, 로컬 비트선(BL1), 로컬 소스선(SL1, SL2, SL3, SL4)이 일제히 전압(Vs)에 프리차지되고, 시각(t2)에 있어서, 선택 워드선(WL1)이 GND로부터 기입 전압(Vset)에 프리차지상승된다. 시각(t3 내지 t4)에 있어서, 선택 메모리 셀(MC1)의 SET 기입이 행해진다. 즉, 선택 메모리 셀(MC1)에 접속된 선택 로컬 소스선(SL1)의 전압(Vs)을 GND에 방전함으로써 기입 전압 펄스가 인가된다. 이것에 의해, 선택 메모리 셀(MC1)에 바이어스가 인가되고, 로컬 비트선(BL1)으로부터 로컬 소스선(SL1)에 SET 기입 전류가 흐른다. 다른 한편, 비선택 메모리 셀(MC2, MC3, MC4)에는, 공유 비트선(S_BL)을 개재해서 프리차지된 전압(Vs)이 인가되고, 그리고 비선택 로컬 소스선(SL2, SL3, SL4)도 프리차지된 전압(Vs)이기 때문에, 비선택 메모리 셀(MC2, MC3, MC4)에는 바이어스가 인가되지 않고, SET 기입 전류는 흐르지 않는다.

선택 메모리 셀(MC1)에의 SET 기입이 종료되자마자, 시각(t4)에서 로컬 소스선(SL1)이 GND로부터 전압(Vs)으로 다시 승압된다. 다음 시각(t5 내지 t6)에 있어서, 선택 메모리 셀(MC2)의 SET 기입을 행하기 위해서, 선택 로컬 소스선(SL2)이 전압(Vs)으로부터 GND로 방전되고, 이것에 의해, 선택 메모리 셀(MC2)에는 로컬 비트선(BL1)으로부터 로컬 소스선(SL2)에 SET 기입 전류가 흐른다. 비선택 메모리 셀(MC1, MC3, MC4)에는, 비선택 로컬 소스선(SL1, SL3, SL4)의 전압(Vs)이 인가되고 있기 때문에, 비선택 메모리 셀(MC1, MC3, MC4)에의 SET 기입은 행해지지 않는다. 선택 메모리 셀(MC2)에의 SET 기입이 종료되자마자, 시각(t6)에서 로컬 소스선(SL2)이 GND로부터 전압(Vs)으로 다시 승압된다.

이후, 마찬가지로, 시각(t7 내지 t8)에 있어서, 선택 메모리 셀(MC3)의 SET 기입이 행해질 때, 선택 로컬 소스선(SL3)만이 전압(Vs)으로부터 GND로 방전되고, 시각(t9 내지 t10)에 있어서, 선택 메모리 셀(MC4)의 SET 기입이 행해질 때, 선택 로컬 소스선(SL4)만이 전압(Vs)으로부터 GND로 방전된다.

본 실시예의 개선된 기입 방식에 따르면, 비트선측에서부터 SET 기입을 행할 경우, 기입 동작 전에 로컬 비트선 및 로컬 소스선을 프리차지하고, 그 후, 기입을 행할 때에 선택 워드선에 기입 전압을 인가하고, 선택 로컬 소스선의 프리차지된 전압을 방전시킴으로써 선택 메모리 셀에 기입 펄스를 인가하도록 했으므로, 비선택 메모리 셀에 기입 금지용의 전압을 인가할 필요가 없어지고, 선택 메모리 셀에 SET 기입을 행할 때의 피크 전류를 삭감할 수 있다.

또한, 로컬 비트선에는 복수의 공유 비트선(S_BL)이 접속되어 있기 때문에, 로컬 비트선의 용량부하는 크고, 그 때문에, 로컬 비트선을 기입 전압(Vs)까지 승압시키기 위해서는 일정한 시간을 필요로 하지만, 개선된 SET 기입 방식에서는, 메모리 셀에의 기입 시마다, 로컬 비트선을 승압시킬 필요가 없고, 게다가 로컬 소스선을 승압시킬 때보다도 방전시킬 때의 경사가 급준해지므로, 사실상, SET 기입에 요하는 시간을 단축시킬 수 있다.

또한, 어떤 실시형태에서는, 기입 구동기·독출 바이어스 회로(170)는, 상기 기입 방식을 실현하기 위해서, 로컬 소스선을 프리차지하기 위한 구동 회로나 로컬 소스선을 방전하기 위한 방전 회로를 포함하지만, 이들 구동 회로나 방전 회로는, 프리차지 또는 방전 시에 일정 이상의 전류가 흐르지 않도록 하기 위한 전류제한회로(예를 들어, 저항 소자)를 포함하는 것이 바람직하다. 로컬 소스선의 배선 피치가 미세해지면, 인접하는 로컬 소스선의 용량결합비가 상승하고, 프리차지나 방전 시에 기입 디스터브가 생길 우려가 있다. 예를 들면, 선택 메모리 셀(MC1)에의 기입을 행할 때, 로컬 소스선(SL1)의 방전이 급준하다면, 인접하는 로컬 소스선(SL2)의 전압도 용량결합에 의해 강하하고, 이것에 의해, 선택 메모리 셀(MC2)에도 바이어스가 생기고, SET 기입 전류가 흘러 버린다. 이것을 억제하기 위하여, 방전할 때의 전류를 일정 이하로 제한함으로써 로컬 소스선(SL1)의 급격한 전압 강하를 완화시켜, 인접하는 로컬 소스선의 전압저하를 억제한다.

또, 기입 강도의 제어(저항치의 제어)로서, 선택 워드선에 인가하는 Vset(혹은 Vreset)의 기입 전압의 제어 이외에, 비트선측 혹은 소스선측에 커런트 미러 등에 의한 전류제한회로를 삽입하고, 기입 강도를 전류제한값으로 제어하는 것이 바람직하다. 즉, 전류제한회로는, 선택된 로컬 소스선의 프리차지전위가 방전될 때의 방전 전류를 제한하는 것이며, 그 방전 전류를 변화시킴으로써, 기입 강도를 제어한다. 예를 들면, 비교적 큰 전류를 방전시킴으로써, 펄스당의 저항 변화량을 크게 하거나, 그 반대로 비교적 작은 전류를 방전시킴으로써, 펄스당의 저항 변화량을 작게 한다. 예를 들면, 기입 구동기·독출 바이어스 회로(170)는, 기입 동작 시의 베리파이(verify) 동작으로서, 감지 증폭기(160)에서 독출된 전류 또는 전압에 의거해서 합격 또는 불합격을 판정하고, 불합격이라고 판정된 경우에는, 전류제한회로의 전류제한값을 전회보다도 작게 하거나, 혹은 크게 하거나 가변시킬 수 있다.

이와 같이 전류제한회로의 전류제한값을 변화시킴으로써 기입 강도를 제어하므로, 선택 워드선에 인가하는 Vset(혹은 Vreset)의 프리차지 전압을 일정하게 할 수 있고, 이것에 의해, 프리차지 시에 있어서의 기입 디스터브의 제어가 용이해지는 동시에 기입 전압(Vset)(혹은 Vreset)의 전압원의 설계도 쉽게 할 수 있다는 각별한 효과를 얻을 수 있다.

또한, 선택 메모리 셀(MC1)의 기입 종료 시에 로컬 소스선(SL1)을 전압(Vs)으로 다시 승압시킬 때, 그 구배가 급준하다면, 인접하는 로컬 소스선(SL2)의 전압이 용량결합에 의해 상승하고, 그 결과, 비선택 메모리 셀(MC2)에 대해서, 로컬 소스선측에서부터 반대 바이어스가 인가되고, 비선택 메모리 셀(MC2)에 원치 않는 역방향의 기입 전류가 흘러 버린다. 이 기입 전류는, RESET 기입 시의 전류임에 틀림없다. 이것을 억제하기 위하여, 전압(Vs)으로 다시 승압시킬 때의 전류를 일정 이하로 제한함으로써 로컬 소스선(SL1)의 급격한 전압 상승을 완화시키고, 인접하는 로컬 소스선의 전압상승을 억제한다. 단, 프리차지할 때의 경사는, 방전할 때의 경사보다도 완만해지도록 전류제한회로를 조정하는 것이 바람직하다.

또, 상기 실시예에서는, 4비트의 메모리 셀에의 연속기입의 예를 나타냈지만, 이것은 일례이며, 연속 기입하는 비트수는 임의로 설정하는 것이 가능하고, 예를 들어, 2비트, 8비트, 16비트 혹은 32비트이어도 된다. 연속해서 기입을 행하는 기간 동안, 선택 워드선은 기입 전압(Vs)을 계속해서 유지한다. 또한, 상기 실시예에서는 1비트마다의 기입의 예이기도 하지만, 2비트 이상의 메모리 셀을 동시에 기입하고, 이것을 연속 기입해도 마찬가지의 효과가 얻어지는 것은 말할 필요도 없다.

다음에, RESET 기입에 대해서 설명한다. RESET 기입은 가변저항소자에 고저항 상태를 기입하는 동작 모드이다. REST 기입에서는, 기입 구동기·독출 바이어스 회로(170)가, 선택 그룹(G1)의 로컬 비트선(BL1), 비선택의 로컬 소스선(SL2 내지 SLq)에 GND를 인가하고, 선택된 로컬 소스선(SL1)에 기입 전압(Vr)을 인가한다. 선택 워드선(WL1)에는, 기입 전압(Vreset)이 인가되고(Vreset>Vr), 비선택 워드선에는 GND가 인가된다. 또한, 비선택 그룹(G2 내지 Gp)의 로컬 비트선 및 로컬 소스선의 모두는 GND이다.

도 8(A), (B)에 나타낸 바와 같이, 선택 워드선(WL1)에 RESET 기입 전압(Vreset)이 인가되고, 그 후, 선택 로컬 소스선(SL1)에 기입 전압(Vr)이 인가되고, 선택 로컬 비트선(BL1)에 GND가 인가된다. 이때, 공유 비트선(SBL)은 로컬 비트선(BL1)과 동일 전위이다. 선택 워드선(WL1)에 기입 전압(Vreset)이 인가됨으로써, 선택 워드선(WL1)에 접속된 행방향의 액세스 트랜지스터가 온 상태가 되고, 선택 메모리 셀의 가변저항소자에 RESET 기입을 위한 바이어스가 인가된다. 다른 한편, 비선택 로컬 소스선(SL2 내지 SLq)는 GND이기 때문에, 비선택 메모리 셀의 가변저항소자에는, RESET 기입을 위한 바이어스는 인가되지 않는다.

또한, 선택 워드선(WL1)에 접속된 복수의 메모리 셀을 연속해서 REST 기입할 경우에는, 도 8(C)에 나타낸 바와 같이, 선택 워드선(WL1)에 기입 전압(Vreset)이 인가된 상태에서, 로컬 소스선(SL1, SL2, …, SL4)에 순차 독출 전압(Vr)이 인가된다.

본 실시예에 따르면, 메모리 어레이를 공유 비트선으로 함으로써, 1개의 로컬 비트선을 복수의 메모리 셀에 의해 공유하는 것이 가능해지고, 종래와 같이 일대일의 관계로 비트선을 배치할 경우와 비교해서, 메모리 어레이의 면적효율을 개선하는 것이 가능하게 된다. 또한, 메모리 어레이를 복수의 그룹으로 분할하고, 선택된 그룹에 접속된 감지 증폭기(160)나 기입 구동기·독출 바이어스 회로(170)를 동작시키고, 그 이외의 회로를 비동작으로 함으로써 소비 전력의 저감을 도모할 수 있다. 또한, SET 기입 동작에서는, 선택된 그룹의 로컬 비트선 및 로컬 소스선을 프리차지하고, 그 후의 기입 동작 시에, 선택된 로컬 소스선을 방전시킴으로써 선택 메모리 셀에 SET 기입 바이어스를 인가하도록 했으므로, 피크 전류를 억제하고, 전력효율을 개선할 수 있다.

상기 실시예에서는, 1개의 서브어레이를 복수의 그룹으로 분할하는 예를 나타냈지만, 본 발명은, 반드시 이러한 구성으로 한정되는 것은 아니다. 예를 들면, 1개의 서브어레이가 1개의 그룹에 상당하는 것이어도 된다. 이 경우, 저항 변화형 메모리(100)는, 서브어레이 단위로 메모리 셀을 액세스하고, 선택되어 있지 않은 서브어레이 및 이것에 관련되는 감지 증폭기 등의 회로가 사실상 비동작으로 할 수 있다.

또한, 상기 실시예에서는 1개의 그룹에 1개의 로컬 비트선을 할당하고, 제2 실시예에서는, 1개의 그룹에 1개의 로컬 소스선을 할당하는 예를 나타냈지만, 이것은 일례이며, 복수의 로컬 비트선 또는 복수의 로컬 소스선을 할당하도록 해도 된다. 예를 들면, 도 3에 나타낸 예에 있어서, 그룹(G1)의 가장 좌측과 가장 우측의 좌우에 2개의 로컬 비트선을 할당하도록 해도 된다. 이 경우, 좌측의 로컬 비트선에 제1 공유 로컬 비트선이 접속되고, 우측의 로컬 비트선에 제2 공유 비트선이 접속되고, 제1 공유 비트선이 행방향의 q/2개의 메모리 셀에 의해 공유되고, 제2 공유 비트선이 행방향의 q/2개의 메모리 셀에 의해 공유된다. 이것에 의해, 1개의 공유 비트선이 행방향의 q개의 메모리 셀에 의해 공유될 경우와 비교해서, 그 부하 용량을 저감시킬 수 있다.

본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정한 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.

100: 저항 변화형 메모리
110: 메모리 어레이
120: 행 디코더 및 구동 회로(X-DEC)
130: 열 디코더 및 구동 회로(Y-DEC)
140: 열선택 회로(YMUX)
150: 제어 회로
160: 감지 증폭기
170: 기입 구동기·독출 바이어스 회로

Claims

가역성이면서도 불휘발성인 가변저항소자에 의해 데이터를 기억하는 저항 변화형 메모리로서,
상기 가변저항소자와 상기 가변저항소자에 접속된 액세스용의 트랜지스터를 포함하는 메모리 셀이 행렬 형상으로 복수 배치된 어레이 영역;
행방향의 메모리 셀에 접속된 복수의 워드선;
열방향으로 연장되는 적어도 1개의 비트선;
열방향으로 연장되고, 열방향의 메모리 셀의 한쪽 전극에 접속된 복수의 소스선;
상기 적어도 1개의 비트선에 접속되고, 그리고 행방향으로 연장되고, 행방향의 메모리 셀의 다른 쪽 전극에 접속된 공유 비트선; 및
선택된 메모리 셀의 기입을 행하는 기입수단을 포함하되,
상기 기입수단은, 선택된 비트선과 선택된 복수의 소스선을 제1 전압으로 프리차지하고, 선택 워드선에 기입 전압을 인가한 후, 선택된 소스선을 방전시킴으로써 선택된 메모리 셀에 기입 펄스를 인가하는, 저항 변화형 메모리.
제1항에 있어서, 상기 제1 전압으로 프리차지할 때의 경사는, 방전시킬 때의 경사보다도 완만한, 저항 변화형 메모리.
제1항에 있어서, 상기 기입수단은, 적어도 2개의 연속하는 기입 펄스가 인가되는 동안, 선택 워드선의 기입 전압을 보유하는, 저항 변화형 메모리.
제1항에 있어서, 상기 기입수단은 소스선을 제1 전압으로 프리차지하는 구동 회로를 포함하고, 상기 구동 회로는 프리차지할 때의 전류를 제한하는 전류제한회로를 포함하는, 저항 변화형 메모리.
제1항에 있어서, 상기 기입수단은 소스선을 방전하는 방전 회로를 포함하고, 상기 방전 회로는 방전할 때의 전류를 제한하는 전류제한회로를 포함하는, 저항 변화형 메모리.
제5항에 있어서, 상기 기입수단은 상기 전류제한회로의 전류제한값에 의해 선택 메모리 셀의 기입 강도를 제어하는, 저항 변화형 메모리.
제6항에 있어서, 상기 기입수단은 소스선을 일정 전압으로 프리차지하는 구동 회로를 포함하는, 저항 변화형 메모리.
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 기입수단은 가변저항소자를 저저항 상태로 하는 SET 기입 동작을 행하는, 저항 변화형 메모리.
제1항에 있어서, 상기 어레이 영역의 메모리 셀이 n행×q열로 구성될 때, 상기 공유 비트선은 행방향의 q개의 메모리 셀에 의해 공유되는, 저항 변화형 메모리.
제1항에 있어서, 상기 어레이 영역은 메모리 어레이를 복수로 분할한 영역인, 저항 변화형 메모리.