TWI701665B

TWI701665B - 可變電阻式記憶體

Info

Publication number: TWI701665B
Application number: TW108141162A
Authority: TW
Inventors: 富田泰弘
Original assignee: 華邦電子股份有限公司
Priority date: 2019-02-28
Filing date: 2019-11-13
Publication date: 2020-08-11
Also published as: TW202034327A; JP2020140754A; US10943660B2; CN111627478B; KR102291176B1; CN111627478A; US20200279606A1; KR20200105623A; JP6723402B1

Abstract

本發明的可變電阻式記憶體包含：陣列區域，以行列狀配置複數個記憶單元，該複數個記憶單元包含可變電阻元件與連接於該可變電阻元件的存取用的電晶體；複數個字元線，連接於行方向的記憶單元；區域位元線，在陣列區域的列方向延伸；複數個區域源極線，連接於列方向的記憶單元之一側的電極；共享位元線，連接於區域位元線，且連接於行方向的記憶單元之另外一側的電極；以及寫入裝置，將區域位元線以及複數個區域源極線預充電到第1電壓，並對選擇字元線施加寫入電壓之後，藉由讓選擇源極線放電，而對所選擇的記憶單元施加寫入脈衝。

Description

可變電阻式記憶體

本發明是關於利用可變電阻元件的可變電阻式隨機存取記憶體，特別是關於對記憶單元(memory cell)的寫入動作。

在利用可變電阻元件的可變電阻式隨機存取記憶體中，一般是將在低電阻狀態寫入可變電阻元件稱為設定(SET)、在高電阻狀態寫入可變電阻元件稱為重設(RESET)。在可變電阻式記憶體中，存在單極性形態與雙極性形態。在單極性形態中，在設定時與重設時對可變電阻元件施加的寫入電壓的極性相同，以改變寫入電壓的大小來進行設定或重設。另一方面，在雙極性形態中，在設定時與重設時，將對可變電阻元件施加的寫入電壓的極性反轉 (專利文獻1)。

第1(A)圖表示雙極性形態的可變電阻式記憶體的記憶體陣列10構成的電路圖，此處例示3行 x 3列的一部分的記憶單元(memory cell)。一個記憶單元MC由一個可變電阻元件以及與此可變電阻元件串聯的一個存取用的電晶體(1T x 1R)構成。存取用的電晶體的閘極連接於字元線WL(n-1)、WL(n)、WL(n+1)，汲極區域連接於可變電阻元件的一側的電極，源極區域連接於源極線SL(n-1)、SL(n)、SL(n+1)。可變電阻元件的另一側的電極連接於位元線BL(n-1)、BL(n)、BL(n+1)。

可變電阻元件由例如氧化鉿(HfOx)等的過渡金屬的薄膜氧化物構成，根據寫入脈衝電壓的極性及大小而被設定或重設。記憶單元可以以位元單位來作隨機存取。例如，在存取記憶單元MC時，藉由行解碼器20來選擇字元線WL(n)，使記憶單元MC的存取用電晶體開啟，藉由列解碼器30來選擇位元線BL(n)、源極線SL(n)。在寫入動作的情況中，根據設定或重設的寫入電壓施加於選擇位元線BL(n)及選擇源極線SL(n)；在讀取動作的情況中，根據可變電阻元件的設定或重設的電壓或電流出現在選擇位元線BL(n)及選擇源極線SL(n)，藉由檢測電路將其檢測出。

另外，將氧化鉿等的金屬氧化物用於可變電阻元件的材料的情況中，必須將金屬氧化物成形(forming)而作為起始設定。通常，成形會藉由對薄膜施加比寫入可變電阻元件時還大了某種程度的電壓Vf而使可變電阻元件成為接近例如低電阻狀態，亦即設定的狀態。第1(B)圖中表示成形時、設定時、重設時的偏壓電壓的一例。「＋」表示正電壓。 [先前技術文獻] [專利文獻]

[專利文獻1]　日本專利第5748877號公報

[發明所欲解決的課題]

雙極性形態的可變電阻式記憶體，需要在位元線與源極線之間施加雙向的寫入電壓並藉此注入單元電流(cell current)。使寫入所有的記憶單元的寫入電壓均一，在獲得可靠度高的記憶體上非常重要。因此，在雙極性形態中，對於位元線以一對一的關係設置與這個位元線在相同方向延伸的專用的源極線，而具有成為位元線與源極線置換對稱性。

然而這樣的記憶體陣列結構，由於針對例如各位元線配置專用的源極線，在形成高集積度的記憶體的情況而在縮小記憶體陣列的欄(Column)方向的寬度時，源極線可能會成為阻礙。另外，在同方向以相同的金屬層並列形成位元線與源極線時，伴隨著微細化而使位元線/源極線的線寬變小，會變得難以謀求源極線的低電阻化。源極線的電阻是為了具有可靠度的寫入動作的重要的因子，也就是電流在寫入動作時在源極線流動，一旦源極線的電阻變大，其電壓降亦變大而變得無法忽視。在獲得高可靠度方面，對於記憶體陣列的各可變電阻元件，以施加固定的讀取電壓/寫入電壓為佳，但是一旦源極線造成的電壓降變大，對各可變電阻元件施加的電壓的變異程度就變大。因此，以形成具有足夠的線寬的源極線為佳，但是一旦如此，則記憶體陣列的面積增加(即使以源極線替換位元線亦同)。為了縮小記憶體陣列的面積，可考慮共享足夠粗的位元線(或源極線)。另外，從位元線側進行寫入時，如果位元線側的負載電容過大，則施加寫入脈衝時就需要大的驅動電流，因此也以抑制耗電的峰值較佳。

本發明的目的為提供不降低可靠度而面積效率佳的可變電阻式隨機存取記憶體。另外，本發明的目的為提供改善寫入動作時的電力效率的可變電阻式隨機存取記憶體。 [用以解決課題的手段]

關於本發明的可變電阻式記憶體，藉由可逆性且非揮發性的可變電阻元件以記憶資料，包含：陣列區域，以行列狀配置複數個記憶單元(memory cell)，該複數個記憶單元包含該可變電阻元件與連接於該可變電阻元件的存取用的電晶體；複數個字元線(word line)，連接於行方向的記憶單元；至少一位元線(bit line)，在列方向延伸；複數個源極線(source line)，在列方向延伸，連接於列方向的記憶單元之一側的電極；共享位元線(shared bit line)，連接於該至少一位元線且在行方向延伸，連接於行方向的記憶單元另外一側的電極；以及寫入裝置，進行所選擇的記憶單元的寫入，其中，該寫入裝置將所選擇的位元線以及所選擇的複數個源極線預充電到第1電壓，並對選擇字元線施加寫入電壓之後，藉由讓所選擇的源極線放電，而對所選擇的記憶單元施加寫入脈衝。 [發明效果]

根據本發明，由於使陣列區域由共享位元線構成，減少在陣列區域上在列方向延伸的位元線或源極線的個數，而可以縮小陣列區域的面積的同時，可以加寬位元線或源極線的線寬。藉此，可以謀求位元線或源極線的低電阻化，可以保持施加於陣列區域上的記憶單元的電壓的均一化，可以進行可靠度高的讀取、寫入等。

另外根據本發明，由於使得所選擇的位元線以及複數個源極線預充電，其後藉由讓所選擇的源極線放電，以施加寫入脈衝到選擇記憶單元，可以抑制耗電的峰值。另外，對複數個記憶單元進行連續寫入時，由於連接於非選擇記憶單元的源極線正在預充電，當寫入選擇記憶單元時，則變得不需要在源極線施加電壓，可以抑制整體的耗電。另外，藉由預充電壓保持恆定，利用源極線的放電電流控制寫入強度，可以便於控制伴隨著預充電的寫入干擾，並可以實現高可靠度的寫入方式。

接下來，參照圖式針對本發明的實施形態作詳細說明。本發明的實施形態中，可變電阻式記憶體包含：位元線由複數個記憶單元所共享的共享位元線的陣列構成。 [實施例]

第2圖為一方塊圖，表示關於本發明實施例之可變電阻式隨機存取記憶體的概略構成。本實施例的可變電阻式記憶體100包含記憶體陣列110、行解碼器及驅動電路(X-DEC)120、列解碼器及驅動電路(Y-DEC)130、列選擇電路(YMUX)140、控制電路150、感測放大器(sense amplifier)160、以及寫入驅動器及讀取偏壓電路170而構成，其中：記憶體陣列110以行列狀配置有複數個記憶單元，該記憶單元包含可變電阻元件與存取用的電晶體；行解碼器及驅動電路(X-DEC)120是基於行位址X-Add進行字元線WL的選擇及驅動；列解碼器及驅動電路(Y-DEC)130是基於列位址Y-Add而生成用以選擇全域位元線(global bit line)GBL及全域源極線(global source line)GSL的選擇訊號SSL/SBL；列選擇電路(YMUX)140是基於選擇訊號SSL/SBL而分別選擇全域位元線GBL與位元線BL間的連接以及全域源極線GSL與源極線SL間的連接；控制電路150是基於從外部接收的指令、位址、資料等而控制各部；感測放大器160是經由GBL/BL而感測記憶單元的讀取資料；寫入驅動器及讀取偏壓電路170是經由GBL/BL而施加讀取動作時的偏壓，按照寫入動作時的設定、重設而施加電壓。

記憶體陣列110包含被分割成m個的子陣列110-1、110-2、…、110-m，m個列選擇電路(YMUX)140對應於m個子陣列110-1、110-2、…、110-m而與之連接。對於m個列選擇電路(YMUX)140，分別連接感測放大器160及寫入驅動器及讀取偏壓電路170。各感測放大器160經由內部資料匯流排(data bus)DO而連接於控制電路150，以感測放大器160感測的結果則經由內部資料匯流排DO輸出到控制電路150。另外，各寫入驅動器及讀取偏壓電路170經由內部資料匯流排DI而連接於控制電路150，各寫入驅動器及讀取偏壓電路170由一控制訊號Control所控制，經由內部資料匯流排DI來接收寫入資料。

在本實施例中，記憶體陣列110包含共享位元線的陣列構成。在以下的說明中，將從列選擇電路140向記憶體陣列110且與字元線WL直交的方向延伸的位元線與源極線，分別稱為區域位元線BL及區域源極線SL；將從區域位元線BL而與字元線WL平行延伸的位元線稱為共享位元線S_BL。

第3圖表示根據本實施例的共享位元線的陣列構成的電路圖。在同圖中，僅例示記憶體陣列110的第k個的一個子陣列110-k，然而應留意的是，其他的子陣列亦為同樣的構成。

子陣列110-k在行方向被分割成p個群組G1、G2、…、Gp，一個群組包含n行 x q列的記憶單元。一個記憶單元包含一個存取電晶體以及與存取電晶體串聯的可變電阻元件。可變電阻元件是由例如過渡金屬氧化物(TMO, transition metal oxide)構成。列方向的記憶單元連接使得一對記憶單元相互的可變電阻元件串聯，共享位元線S_BL在行方向延伸，使得一對記憶單元的可變電阻元件之間的節點在行方向短路。

各字元線WL1~WLn在行方向延伸，共通地連接於各群組G1~Gp的行方向的記憶單元的存取電晶體的閘極。區域位元線BL及區域源極線SL在列方向延伸，在一個群組中分配一個區域位元線BL。換言之，在各群組G1~Gp中，分別被分配有區域位元線BL1、BL2、…、BLp。另外，針對一個區域位元線BL，與字元線並列延伸的複數個共享位元線S_BL與其連接，各共享位元線S_BL如第3圖所示，在行方向延伸，共同連接行方向q個一對的可變電阻元件的節點之間而短路。此時，如果在一個群組內有n個字元線，則在一個群組內形成n/2個共享位元線S_BL。另外，在第3圖當中，一個共享位元線S_BL與列方向的一對記憶單元共通，但未必僅限於此，在其他態樣中，也可以分別為列方向的一對記憶單元提供兩個共享位元線S_BL。換言之，第3圖所示行方向的1個共享線S_BL會變為兩個共享位元線。此時，由於在一個群組內形成n個共享位元線S_BL，與一個群組內形成n/2個的共享位元線的情況比較，可以縮減陣列的寄生電容。區域源極線SL共通連接於列方向的記憶單元的存取電晶體。另外在本例中，是將連接於記憶單元的可變電阻元件側的行線作為位元線，將連接於其相對側的存取電晶體的行線作為源極線。

接下來，針對本實施例的可變電阻式記憶體的動作進行說明。首先，針對讀取動作進行說明。第4(A)、4(B)、4(C)圖表示讀取模式時的選擇群組及非選擇群組的各部的偏壓條件與施加的電壓的波形的時序圖(timing chart)。在此選擇群組G1，藉由群組G1的字元線WL1、區域位元線BL1、及區域源極線SL1，設為選擇記憶單元MC1。

列解碼器及驅動電路130基於列位址Y-Add，將用以選擇全域位元線GBL及全域源極線GSL的選擇訊號SBL/SSL輸出至列選擇電路140。對選擇訊號SBL/SSL響應而將一個列選擇電路140賦能(enable)，使其餘的列選擇電路140失效(disable)。賦能後的列選擇電路140從記憶體陣列110之中選擇一個子陣列，進一步從所選擇的子陣列之中選擇一個群組內的全域位元線GBL與區域位元線BL的連接、全域源極線GSL與區域源極線SL的連接。另外，行解碼器及驅動電路120基於行位址X-Add而選擇字元線WL1。

如第4(A)圖所示，在選擇群組G1，寫入驅動器及讀取偏壓電路170對區域位元線BL1施加GND(0V)，對區域源極線SL1施加讀取電壓VSL，對上述以外的區域源極線SL2~SLq施加GND。對非選擇群組G2~Gp的區域位元線BL2~BLp、區域源極線SL2~SLq的全部施加GND。另外，行解碼器及驅動電路120對選擇字元線WL1施加讀取電壓Vread，對非選擇字元線施加GND。

如第4(B)圖所示，對選擇字元線WL1施加讀取電壓Vread，對選擇區域源極線SL1施加讀取電壓VSL，對選擇區域位元線BL1施加GND。此時，連接於選擇區域位元線BL1的共享位元線S_BL亦為GND位準。如此，開啟被選擇的記憶單元MC1的存取電晶體，若可變電阻元件為低電阻狀態(設定)，從全域源極線GSL/區域源極線SL1到共享位元線S_BL、區域位元線BL1、全域位元線GBL有較大的電流流動；另一方面，若可變電阻元件為高電阻狀態(重設)，在全域位元線GBL幾乎沒有電流流動。感測放大器160感測全域位元線GBL的電壓或電流，將按照感測結果的資料「0」、「1」作為讀取資料而從輸出端DQ輸出。另外，與選擇記憶單元MC1在同一行的記憶單元的存取電晶體成為開啟的狀態，但是由於非選擇區域源極線SL2~SLq的電壓與共享位元線S_BL的電壓同樣為GND位準，在非選擇區域源極線SL2~SLq與選擇區域位元線BL1之間沒有電流流動。另外，區域源極線的讀取方式之中，由於區域源極線SL的寄生電容和連接於共享位元線S_BL的區域位元線BL相比十分地小，因此與從區域位元線BL作讀取的情況比較之下，可以以高速且低消耗電流而實行。

另外，當連續讀取連接於選擇字元線WL1的複數個記憶單元時，如第4(C)圖所示，為讀取電壓Vread施加在選擇字元線WL1的狀態，而讀取電壓VSL則依序施加在區域源極線SL1、SL2、…、SL4。

接著，針對SET寫入動作進行說明。SET寫入是對可變電阻元件寫入低電阻狀態的動作模式。如第5圖所示，對選擇記憶單元MC1進行SET寫入時，寫入驅動器及讀取偏壓電路170對選擇群組G1的區域位元線BL1、非選擇的區域源極線SL2~SLq施加寫入電壓Vs，對被選擇的區域源極線SL1施加具有GND的振幅的寫入脈衝。對於選擇字元線WL1施加寫入電壓Vset(Vset>Vs)，對非選擇字元線施加GND。另外，非選擇群組G2~Gp的區域位元線及區域源極線的全部為GND或同電位。

另外，本實施例的寫入驅動器及讀取偏壓電路170，可以藉由改變施加到選擇字元線的寫入電壓Vset的電壓以控制寫入強度。這裡所謂的寫入強度，指的是每一個寫入脈衝Vs的電阻變化量。當設定將可變電阻元件的電阻值收斂為期望的值時，讀取寫入脈衝的次數及此時的電阻值，將讀取的電阻值與參考電阻進行比較，並重複此過程而進行控制寫入強度。

這樣一來，在選擇記憶單元MC1中，偏壓電壓由區域位元線BL1側施加，而用於SET寫入的電流從區域位元線BL1流到區域源極線SL1。此時，連接於選擇字元線WL1的行方向的記憶單元中，由於寫入電壓Vs正在經由共享位元線S_BL施加，但寫入電壓Vs同時也正施加在區域源極線SL2~SLq，偏壓電壓並未施加在非選擇記憶單元，因此用於SET寫入的電流並未流動。另外，連接於區域源極線SL1的列方向的記憶單元，由於非選擇字元線WL2~WLn為GND，因此並未施加偏壓。

第6(A)圖表示第5圖的選擇群組G1的一部分，此處假定共享位元線S_BL共同連接於四個記憶單元MC1、MC2、MC3、MC4。另外，第6(B)圖表示對記憶單元MC1、MC2、MC3、MC4連續SET寫入動作時所施加的電壓波形的時序圖。

從時刻t1到時刻t10的期間，對選擇字元線WL1施加寫入電壓Vset。在時刻t2~t3時，對區域位元線BL1施加寫入電壓Vs，對區域源極線SL1施加GND，對非選擇的區域源極線SL2、SL3、SL4施加與寫入電壓Vs相同位準的電壓Vs，進行對選擇記憶單元MC1的SET寫入。另一方面，由於電壓Vs是經由區域源極線SL2、SL3、SL4而施加到非選擇記憶單元MC2、MC3、MC4中，因此選擇記憶單元MC2、MC3、MC4當中用於SET寫入的電流並未流動。

在時刻t3~t4之間，對區域位元線BL1、區域源極線SL1、SL2、SL3、SL4的全部施加GND，在下個時刻t4~t5時，進行選擇記憶單元MC2的SET寫入。此情況下，僅對區域源極線SL2施加GND，對區域源極線SL1、SL3、SL4施加與寫入電壓Vs相同的電壓Vs。在下個時刻t6~t7時，進行對選擇記憶單元MC3的SET寫入。此情況下，僅對區域源極線SL3施加GND，對區域源極線SL1、SL2、SL4施加與寫入電壓Vs相同的電壓Vs。在下個時刻t8~t9時，進行對選擇記憶單元MC4的SET寫入。此情況下，僅對區域源極線SL4施加GND，對區域源極線SL1、SL2、SL3施加與寫入電壓Vs相同的電壓Vs。以此方式，對記憶單元MC1~MC4依序進行SET寫入。

上述SET寫入方式中，是從區域位元線側進行寫入，但一個區域位元線會與複數個共享位元線連接，因此一個區域位元線的電容相較於一個區域源極線的電容還要大，施加SET寫入電壓時需要大的驅動電流。另外，對選擇記憶單元進行寫入時，為了禁止對非選擇記憶單元寫入，因此必需對非選擇區域源極線施加與寫入電壓Vs同等的寫入禁止電壓。特別是，如第6圖所示對複數個記憶單元進行連續SET寫入的情況下，就必須在時刻t2~t3時，對非選擇區域源極線SL2、SL3、SL4施加寫入禁止電壓；在時刻t4~t5時，對非選擇區域源極線SL1、SL3、SL4施加寫入禁止電壓；在時刻t6~t7時，對非選擇區域源極線SL1、SL2、SL4施加寫入禁止電壓；在時刻t8~t9時，對非選擇區域源極線SL1、SL2、SL3施加寫入禁止電壓。因此，對選擇記憶單元施加寫入電壓Vs之際，為了對非選擇的複數個區域源極線施加寫入禁止電壓，因此寫入禁止電壓的供給源需要高的峰值電流。另外，由於施加在非選擇區域源極線的寫入禁止電壓隨後即放電，因此造成無益的耗電。

因此，針對抑制這樣的峰值電力，且謀求耗電的減低而改善的SET寫入方式進行說明。第7圖為對第6圖所示的記憶單元MC1~MC4連續進行SET寫入時的電壓波形的時序圖。

寫入動作前的時刻t1時，區域位元線、及區域源極線SL1、SL2、SL3、SL4一起預充電到電壓Vs，在時刻t2時，選擇字元線WL1從GND預充電並上升到寫入電壓Vset。在時刻t3~t4時，進行選擇記憶單元MC1的SET寫入。換言之，藉由將連接於選擇記憶單元MC1的區域源極線SL1的電壓放電到GND，而施加寫入電壓脈衝。藉此，對選擇記憶單元MC1施加偏壓，SET寫入電流由區域位元線BL1流動到區域源極線SL1。另一方面，由於對非選擇記憶單元MC2、MC3、MC4經由共享位元線S_BL施加預充的電壓Vs，且非選擇區域源極線SL2、SL3、SL4同樣也是預充的電壓Vs，因此並沒有對非選擇記憶單元MC2、MC3、MC4施加偏壓，SET寫入電流沒有流動。

對選擇記憶單元MC1的SET寫入一完畢之後，區域源極線SL1於時刻t4再次從GND升壓到電壓Vs。在下個時刻t5~t6時，為了進行選擇記憶單元MC2的SET寫入，選擇區域源極線SL2從電壓Vs放電到GND，藉此在選擇記憶單元MC2中，SET寫入電流由區域位元線BL1流動到區域源極線SL2。非選擇記憶單元MC1、MC3、MC4中，由於非選擇區域源極線SL1、SL3、SL4正在施加電壓Vs，因此並沒有對非選擇記憶單元MC1、MC3、MC4進行SET寫入。對選擇記憶單元MC2的SET寫入一完畢之後，區域源極線SL2於時刻t6再次從GND升壓到電壓Vs。

之後，同樣地在時刻t7~t8，進行選擇記憶單元MC3的SET寫入時，只有選擇區域源極線SL3從電壓Vs放電到GND，時刻t9~t10，進行選擇記憶單元MC4的SET寫入時，只有選擇區域源極線SL4從電壓Vs放電到GND。

根據本實施例改善的寫入方式，從位元線側進行SET寫入的情況下，藉由使寫入動作前先對區域位元線及區域源極線預充電，其後進行寫入時，對選擇位元線施加寫入電壓，對選擇區域源極線預充的電壓進行放電，而對選擇記憶單元施加寫入脈衝，因此變得不需要對非選擇記憶單元施加寫入禁止用的電壓，對選擇記憶單元進行SET寫入時，可以減少峰值電流。

另外，由於區域位元線與複數個共享位元線S_BL連接，區域位元線的負載電容很大，因此為了將區域位元線升壓到寫入電壓Vs時則需要一定的時間，然而在改善的SET寫入方式中，每一次對記憶單元寫入，並不需要將區域位元線升壓，而且相較於區域源極線在升壓時，區域源極線在放電時的傾斜變得更加急劇，因此事實上可以縮短SET寫入所需要的時間。

另外，在某些實施態樣中，寫入驅動器及讀取偏壓電路170為了實現上述寫入方式，包含對區域源極線預充電用的驅動電路或對區域源極線放電用的放電電路，然而此處的驅動電路或放電電路以包含電流限制電路(例如：電阻元件)為佳，以使預充電或者放電之際一定以上的電流不能流動。若區域源極線的佈線間距變得細微，則相鄰的區域源極線的電容耦合比上升，在預充電或放電之際有產生寫入干擾之虞。舉例來說，對選擇記憶單元MC1進行寫入時，若區域源極線SL1的放電急劇，則相鄰的區域源極線SL2的電壓也會因為電容耦合而下降，因此，在非選擇記憶單元MC2也會產生偏壓，而產生SET寫入電流。為了抑制此現象，藉由限制放電時的電流在一定以下，使得區域源極線SL1急劇的電壓下降變得緩和，而抑制相鄰的區域源極線的電壓下降。

另外，作為控制寫入強度(控制電阻值)，除了控制對選擇位元線施加的Vset(或Vreset)寫入電壓之外，在位元線側或源極線側插入電流鏡(current mirror)等電流限制電路，以電流限制值控制寫入強度較佳。意即，電流限制電路限制了所選擇的區域源極線的預充電位在放電時的放電電流，藉由改變其放電電流而控制寫入強度。舉例來說，藉由釋放相對來說較大的電流，使每個脈衝的電阻變化量增加；相反地，藉由釋放相對來說較小的電流，使每個脈衝的電阻變化量減少。舉例來說，寫入驅動器及讀取偏壓電路170進行寫入動作時的驗證動作，基於感測放大器160讀取出的電流或者電壓，判定合格或者不合格；判定為不合格時，可以變更使得電流限制電路的電流限制值比起前一回還要小或是比前一回還要大。

如上述藉由改變電流限制電路的電流限制值而控制寫入強度，可以使得對選擇字元線施加的Vset(或Vreset)的預充電壓為恆定，藉此，預充電時寫入干擾的控制變得容易的同時，寫入電壓Vset(或Vreset)的電壓源的設計也能變得容易，可以獲得上述格外的效果。

另外，當選擇記憶單元MC1寫入完畢時，對區域源極線SL1再次升壓到電壓Vs時，若其升壓的斜率陡峭，則相鄰區域源極線SL2的電壓會因為電容耦合而上升，其結果為對於非選擇記憶單元MC2施加了來自區域源極線側的逆向偏壓，預期之外的反方向的寫入電流在非選擇記憶單元MC2流動。此寫入電流只會是RESET寫入時的電流。為了抑制這種情況，再次升壓到電壓Vs時，藉由電流限制在一定以下，使得區域源極線SL1急遽的電壓上升變得緩和，而抑制相鄰區域源極線的電壓上升。而調整電流限制電路使得預充電時的傾斜比起放電時的傾斜要來得緩和較佳。

另外，上述實施例表示對4位元的記憶單元連續寫入之例，然而此為其中一例，連續寫入的位元數可以任意設定，舉例來說，也可以是2位元、8位元、16位元、或是32位元。在進行連續寫入的期間中，選擇字元線繼續保持寫入電壓Vs。另外，雖然上述實施例為對每1位元寫入之例，但無需多說，同時寫入2位元以上的記憶單元並連續寫入其中，也可獲得同樣的效果。

接著，針對RESET寫入動作進行說明。RESET寫入是對可變電阻元件寫入高電阻狀態的動作模式。在RESET寫入中，寫入驅動器及讀取偏壓電路170對選擇群組G1的區域位元線BL1、非選擇的區域源極線SL2~SLq施加GND，對被選擇的區域源極線SL1施加寫入電壓Vr。對選擇字元線WL1施加寫入電壓Vreset(Vreset>Vr)，對非選擇字元線施加GND。另外，非選擇群組G2~Gp的區域位元線及區域源極線的全部為GND。

如第8(A)、8(B)圖所示，對選擇字元線WL1施加RESET寫入電壓Vreset，其後，對選擇區域源極線SL1施加寫入電壓Vr，對選擇區域位元線BL1施加GND。此時，共享位元線SBL與區域位元線BL1為同電位。在對選擇字元線WL1施加寫入電壓Vreset之下，連接於選擇字元線WL1的行方向的存取電晶體成為開啟的狀態，對選擇記憶單元的可變電阻元件施加用於RESET寫入的偏壓；另一方面，由於非選擇區域源極線SL2~SLq為GND，對於非選擇記憶單元的可變電阻元件，並未施加用於RESET寫入的偏壓。

另外，當連續RESET寫入連接於選擇字元線WL1的複數個記憶單元時，如第8(C)圖所示，為寫入電壓Vreset施加在選擇字元線WL1的狀態，而寫入電壓Vr則依序施加在區域源極線SL1、SL2、…、SL4。

根據本發明，將記憶體陣列配置共享位元線，可以由複數個記憶單元共享一個區域位元線，相較於如既有的以一對一的關係配置位元線，可以改善記憶體陣列的面積效率。另外，將記憶體陣列分割成複數個群組，藉由讓連接於所選擇群組的感測放大器160或寫入驅動器及讀取偏壓電路170動作，讓其他以外的電路不動作，可以謀求耗電的減低。另外，在SET寫入動作中，由於使得所選擇群組的區域位元線及區域源極線預充電，其後寫入動作時，使選擇的區域源極線放電，將SET寫入偏壓施加在選擇記憶單元，因此可以抑制峰值電流，並且改善電力效率。

上述實施例表示將一個子陣列分割為複數個群組之例，但本發明未必限定於這樣的構成。舉例來說，也可以一個子陣列即相當於一個群組。此情況下，可變電阻式記憶體100能夠以子陣列為單位來存取記憶單元，而未經選擇的子陣列及其相關聯的感測放大器等的電路則事實上並未動作。

另外上述實施例中，示意將一個區域位元線分配給一個群組，在第2實施例中，示意將一個區域源極線分配給一個群組，但這為其中一例，使得複數個區域位元線或者複數個區域源極線分配給一個群組也可。舉例來說，如第3圖示意的例子當中，也可以將兩個區域位元線分配給群組G1最左側以及最右側的左右。此情況下，第1共享位元線連接左側的區域位元線，第2共享位元線連接右側的區域位元線，第1共享位元線由行方向的q/2個記憶單元共享，第2共享位元線由行方向的q/2個記憶單元共享。藉此，與一個共享位元線由行方向的q個記憶單元共享的情況相比，可以減低其負載電容。

已針對本發明的較佳的實施形態作詳述，但本發明並非受限於特定的實施形態，在申請專利範圍所載之本發明的要旨的範圍內，可以作各種的變化、變更。

10:記憶體陣列

20:行解碼器

30:列解碼器

100:可變電阻式記憶體

110:記憶體陣列

110-1、110-2、…、110-k、…、110-m:子陣列

120:行解碼器及驅動電路(X-DEC)

130:列解碼器及驅動電路(Y-DEC)

140:列選擇電路(YMUX)

150:控制電路

160:感測放大器(SA)

170:寫入驅動器及讀取偏壓電路(WD)

BL、BL1、BL2、…、BLp:(區域)位元線

BL(n-1)、BL(n)、BL(n+1):位元線

Control:控制訊號

DQ:輸出端

DI、DO:內部資料匯流排

G1、G2、…、Gp:群組

GBL:全域位元線

GSL:全域源極線

GND:電壓(0V)

MC、MC1、MC2、MC3、MC4:記憶單元

SBL、S_BL:共享位元線

SL、SL1、SL2、SL3、SL4、…、SLq:(區域)源極線

SL(n-1)、SL(n)、SL(n+1):源極線

SSL:共享源極線

SSL/SBL:選擇訊號

t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11:時刻

V_BL:位元線的電壓

V_G:字元線的電壓

V_SL:源極線的電壓

Vread、VSL:讀取電壓

Vreset、Vr、Vset、Vs:寫入電壓

WL、WL1、WL2、WL3、WL4、…、WLn:字元線

WL(n-1)、WL(n)、WL(n+1):字元線

X-ADD:行位址

Y-ADD:列位址

第1(A)圖表示既有的可變電阻式隨機存取記憶體的陣列構成。第1(B)圖表示動作時的偏壓條件的表格。第2圖為一方塊圖，表示關於本發明實施例的可變電阻式隨機存取記憶體的概略構成。第3圖為關於本發明實施例由共享位元線構成的記憶體陣列的一部分的電路圖。第4(A)～(C)圖說明關於本發明實施例的可變電阻式隨機存取記憶體的讀取動作。第5圖說明關於本發明實施例的可變電阻式隨機存取記憶體的SET(設定)寫入動作。第6(A)圖為一電路圖，擷取第5圖所示選擇群組G1的一部分。第6(B)圖為對記憶單元MC1、MC2、MC3、MC4進行連續SET寫入動作時的時序圖。第7圖為根據本發明的較佳實施態樣進行SET寫入動作時的時序圖。第8(A)～(C)圖說明關於本發明實施例的可變電阻式隨機存取記憶體的RESET(重設)寫入動作。

110-k:子陣列

G1、G2、...、Gp:群組

S_BL:共享位元線

BL1、BL2、...、BLp:(區域)位元線

SL1、SL2、...、SLq:(區域)源極線

WL1、WL2、WL3、WL4、...、WLn:字元線

Claims

一種可變電阻式記憶體，藉由可逆性且非揮發性的可變電阻元件以記憶資料，包含：陣列區域，以行列狀配置複數個記憶單元(memory cell)，該複數個記憶單元包含該可變電阻元件與連接於該可變電阻元件的存取用的電晶體；複數個字元線(word line)，連接於行方向的記憶單元；至少一位元線(bit line)，在列方向延伸；複數個源極線(source line)，在列方向延伸，連接於列方向的記憶單元之一側的電極；共享位元線(shared bit line)，連接於該至少一位元線且在行方向延伸，連接於行方向的記憶單元之另外一側的電極；以及寫入裝置，進行所選擇的記憶單元的寫入，其中，該寫入裝置將所選擇的位元線以及所選擇的複數個源極線預充電到第1電壓，並對選擇字元線施加寫入電壓之後，藉由讓所選擇的源極線放電，而對所選擇的記憶單元施加寫入脈衝。
如申請專利範圍第1項所述之可變電阻式記憶體，其中，預充電該第1電壓時的傾斜，比起放電時的傾斜還要緩和。
如申請專利範圍第1項所述之可變電阻式記憶體，其中，該寫入裝置在至少兩個連續的寫入脈衝被施加的期間，保持選擇字元線的寫入電壓。
如申請專利範圍第1項所述之可變電阻式記憶體，其中，該寫入裝置包含驅動電路，將源極線預充電到第1電壓；其中，該驅動電路包含電流限制電路，限制預充電時的電流。
如申請專利範圍第1項所述之可變電阻式記憶體，其中，該寫入裝置包含放電電路，將源極線放電；其中，該放電電路包含電流限制電路，限制放電時的電流。
如申請專利範圍第5項所述之可變電阻式記憶體，其中，該寫入裝置根據該電流限制電路的電流限制值，控制選擇記憶單元的寫入強度。
如申請專利範圍第6項所述之可變電阻式記憶體，其中，該寫入裝置包含驅動電路，將源極線預充電到一定電壓。
如申請專利範圍第1至7項任一項所述之可變電阻式記憶體，其中，該寫入裝置進行SET寫入動作，讓該可變電阻元件成為低電阻狀態。
如申請專利範圍第1項所述之可變電阻式記憶體，其中，該陣列區域的記憶單元構成n行x q列時，該共享位元線由行方向的q個記憶單元所共享。
如申請專利範圍第1項所述之可變電阻式記憶體，其中，該陣列區域將記憶單元分割為複數個。