CN111627478A - 可变电阻式存储器 - Google Patents

Abstract

本发明的可变电阻式存储器包含：阵列区域，以行列状配置多个存储单元，所述多个存储单元包含可变电阻器件与连接于所述可变电阻器件的存取用的晶体管；多个字线，连接于列方向的存储单元；区域位线，在阵列区域的行方向延伸；多个区域源极线，连接于行方向的存储单元的一侧的电极；共享位线，连接于区域位线，且连接于列方向的存储单元的另外一侧的电极；以及写入装置，将区域位线以及多个区域源极线预充电到第1电压，并对所选择的字线施加写入电压之后，通过让所选择的源极线放电，而对所选择的存储单元施加写入脉冲。

Description

可变电阻式存储器

技术领域

本发明是关于利用可变电阻器件的可变电阻式随机存取存储器，特别是关于对存储单元的写入动作。

背景技术

在利用可变电阻器件的可变电阻式随机存取存储器中，一般是将在低电阻状态写入可变电阻器件称为设定(SET)、在高电阻状态写入可变电阻器件称为重设(RESET)。在可变电阻式存储器中，存在单极性形态与双极性形态。在单极性形态中，在设定时与重设时对可变电阻器件施加的写入电压的极性相同，以改变写入电压的大小来进行设定或重设。另一方面，在双极性形态中，在设定时与重设时，将对可变电阻器件施加的写入电压的极性反转(参见现有专利文献：日本专利第5748877号公报)。

图1A表示双极性形态的可变电阻式存储器的存储器阵列10构成的电路图，此处例示3行乘3列的一部分的存储单元(memory cell)。一个存储单元MC由一个可变电阻器件以及与此可变电阻器件串联的一个存取用的晶体管(1T乘1R)构成。存取用的晶体管的栅极连接于字线WL(n-1)、WL(n)、WL(n+1)，漏极区域连接于可变电阻器件的一侧的电极，源极区域连接于源极线SL(n-1)、SL(n)、SL(n+1)。可变电阻器件的另一侧的电极连接于位线BL(n-1)、BL(n)、BL(n+1)。

可变电阻器件由例如氧化铪(HfOx)等的过渡金属的薄膜氧化物构成，根据写入脉冲电压的极性及大小而被设定或重设。存储单元可以以位单位来作随机存取。例如，在存取存储单元MC时，通过列解码器20来选择字线WL(n)，使存储单元MC的存取用晶体管开启，通过行解码器30来选择位线BL(n)、源极线SL(n)。在写入动作的情况中，根据设定或重设的写入电压施加于选择位线BL(n)及选择源极线SL(n)；在读取动作的情况中，根据可变电阻器件的设定或重设的电压或电流出现在选择位线BL(n)及选择源极线SL(n)，通过检测电路将其检测出。

另外，将氧化铪等的金属氧化物用于可变电阻器件的材料的情况中，必须将金属氧化物成形(forming)而作为起始设定。通常，成形会通过对薄膜施加比写入可变电阻器件时还大了某种程度的电压Vf而使可变电阻器件成为接近例如低电阻状态，亦即设定的状态。图1B中表示成形时、设定时、重设时的偏压电压的一例。「+」表示正电压。

发明内容

双极性形态的可变电阻式存储器，需要在位线与源极线之间施加双向的写入电压并藉此注入单元电流(cell current)。使写入所有的存储单元的写入电压均一，在获得可靠度高的存储器上非常重要。因此，在双极性形态中，对于位线(bit line)以一对一的关系设置与这个位线在相同方向延伸的专用的源极线，而具有成为位线与源极线置换对称性。

然而这样的存储器阵列结构，由于针对例如各位线配置专用的源极线，在形成高集积度的存储器的情况而在缩小存储器阵列的栏(Column)方向的宽度时，源极线可能会成为阻碍。另外，在同方向以相同的金属层并列形成位线与源极线时，伴随着微细化而使位线/源极线的线宽变小，会变得难以谋求源极线的低电阻化。源极线的电阻是为了具有可靠度的写入动作的重要的因子，也就是电流在写入动作时在源极线流动，一旦源极线的电阻变大，其电压降幅变大而变得无法忽视。在获得高可靠度方面，对于存储器阵列的各可变电阻器件，以施加固定的读取电压/写入电压为佳，但是一旦源极线造成的电压降变大，对各可变电阻器件施加的电压的变异程度就变大。因此，以形成具有足够的线宽的源极线为佳，但是一旦如此，则存储器阵列的面积增加(即使以源极线替换位线亦同)。为了缩小存储器阵列的面积，可考虑共享足够粗的位线(或源极线)。另外，从位线侧进行写入时，如果位线侧的负载电容过大，则施加写入脉冲时就需要大的驱动电流，因此也以抑制耗电的峰值较佳。

本发明的目的为提供不降低可靠度而面积效率佳的可变电阻式随机存取存储器。另外，本发明的目的为提供改善写入动作时的电力效率的可变电阻式随机存取存储器。

关于本发明的可变电阻式存储器，通过可逆性且非挥发性的可变电阻器件以存储数据，包含：阵列区域，以行列状配置多个存储单元(memory cell)，所述多个存储单元包含所述可变电阻器件与连接于所述可变电阻器件的存取用的晶体管；多个字线(word line)，连接于列方向的存储单元；至少一位线(bit line)，在行方向延伸；多个源极线(sourceline)，在行方向延伸，连接于行方向的存储单元的一侧的电极；共享位线(shared bitline)，连接于所述至少一位线且在列方向延伸，连接于列方向的存储单元另外一侧的电极；以及写入装置，进行所选择的存储单元的写入，其中，该写入装置将所选择的位线以及所选择的多个源极线预充电到第1电压，并对选择字线施加写入电压之后，通过让所选择的源极线放电，而对所选择的存储单元施加写入脉冲。

根据本发明，由于使阵列区域由共享位线构成，减少在阵列区域上在行方向延伸的位线或源极线的个数，而可以缩小阵列区域的面积的同时，可以加宽位线或源极线的线宽。藉此，可以谋求位线或源极线的低电阻化，可以保持施加于阵列区域上的存储单元的电压的均一化，可以进行可靠度高的读取、写入等。

另外根据本发明，由于使得所选择的位线以及多个源极线预充电，其后通过让所选择的源极线放电，以施加写入脉冲到选择存储单元，可以抑制耗电的峰值。另外，对多个存储单元进行连续写入时，由于连接于非选择存储单元的源极线正在预充电，当写入选择存储单元时，则变得不需要在源极线施加电压，可以抑制整体的耗电。另外，通过预充电压保持恒定，利用源极线的放电电流控制写入强度，可以便于控制伴随着预充电的写入干扰，并可以实现高可靠度的写入方式。

附图说明

图1A为现有的可变电阻式随机存取存储器的阵列构成示意图；

图1B为本发明实施例中动作时的偏压条件的表格；

图2为本发明实施例的可变电阻式随机存取存储器的概略构成示意图；

图3为本发明实施例由共享位线构成的存储器阵列的一部分的电路图；

图4A至图4C为本发明实施例的可变电阻式随机存取存储器的读取动作示意图；

图5为本发明实施例的可变电阻式随机存取存储器的SET(设定)写入动作示意图；

图6A为本发明实施例中选取图5所示选择群组G1的一部分的电路图；

图6B为本发明实施例中对存储单元MC1、MC2、MC3、MC4进行连续SET写入动作时的时序图；

图7为根据本发明的较佳实施态样进行SET写入动作时的时序图；

图8A至图8C为本发明实施例的可变电阻式随机存取存储器的RESET(重设)写入动作示意图。

[符号说明]

10～存储器阵列

20～列解码器

30～行解码器

100～可变电阻式存储器

110～存储器阵列

110-1、110-2、…、110-k、…、110-m～子阵列

120～列解码器及驱动电路(X-DEC)

130～行解码器及驱动电路(Y-DEC)

140～列选择电路(YMUX)

150～控制电路

160～感测放大器(SA)

170～写入驱动器及读取偏压电路(WD)

BL、BL1、BL2、…、BLp～(区域)位线

BL(n-1)、BL(n)、BL(n+1)～位线

Control～控制信号

DQ～输出端

DI、DO～内部数据汇流排

G1、G2、…、Gp～群组

GBL～全域位线

GSL～全域源极线

GND～电压(0V)

MC、MC1、MC2、MC3、MC4～存储单元

SBL、S_BL～共享位线

SL、SL1、SL2、SL3、SL4、…、SLq～(区域)源极线

SL(n-1)、SL(n)、SL(n+1)～源极线

SSL～共享源极线

SSL/SBL～选择信号

t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11～时刻

VBL～位线的电压

VG～字线的电压

VSL～源极线的电压

Vread、VSL～读取电压

Vreset、Vr、Vset、Vs～写入电压

WL、WL1、WL2、WL3、WL4、…、WLn～字线

WL(n-1)、WL(n)、WL(n+1)～字线

X-ADD～列地址

Y-ADD～行地址

具体实施方式

接下来，参照图式针对本发明的实施形态作详细说明。本发明的实施形态中，可变电阻式存储器包含：位线由多个存储单元所共享的共享位线的阵列构成。

图2为一方块图，表示关于本发明实施例的可变电阻式随机存取存储器的概略构成。本实施例的可变电阻式存储器100包含存储器阵列110、列解码器及驱动电路(X-DEC)120、行解码器及驱动电路(Y-DEC)130、列选择电路(YMUX)140、控制电路150、感测放大器(sense amplifier)160、以及写入驱动器及读取偏压电路170而构成，其中：存储器阵列110以行列状配置有多个存储单元，该存储单元包含可变电阻器件与存取用的晶体管；列解码器及驱动电路(X-DEC)120是基于列地址X-Add进行字线WL的选择及驱动；行解码器及驱动电路(Y-DEC)130是基于行地址Y-Add而生成用以选择全域位线(global bit line)GBL及全域源极线(global source line)GSL的选择信号SSL/SBL；列选择电路(YMUX)140是基于选择信号SSL/SBL而分别选择全域位线GBL与位线BL间的连接以及全域源极线GSL与源极线SL间的连接；控制电路150是基于从外部接收的指令、位址、数据等而控制各部；感测放大器160是经由GBL/BL而感测存储单元的读取数据；写入驱动器及读取偏压电路170是经由GBL/BL而施加读取动作时的偏压，按照写入动作时的设定、重设而施加电压。

存储器阵列110包含被分割成m个的子阵列110-1、110-2、…、110-m，m个列选择电路(YMUX)140对应于m个子阵列110-1、110-2、…、110-m而与之连接。对于m个列选择电路(YMUX)140，分别连接感测放大器160及写入驱动器及读取偏压电路170。各感测放大器160经由内部数据汇流排(data bus)DO而连接于控制电路150，以感测放大器160感测的结果则经由内部数据汇流排DO输出到控制电路150。另外，各写入驱动器及读取偏压电路170经由内部数据汇流排DI而连接于控制电路150，各写入驱动器及读取偏压电路170由一控制信号Control所控制，经由内部数据汇流排DI来接收写入数据。

在本实施例中，存储器阵列110包含共享位线的阵列构成。在以下的说明中，将从列选择电路140向存储器阵列110且与字线WL直交的方向延伸的位线与源极线，分别称为区域位线BL及区域源极线SL；将从区域位线BL而与字线WL平行延伸的位线称为共享位线S_BL。

图3表示根据本实施例的共享位线的阵列构成的电路图。在本图中，仅例示存储器阵列110的第k个的一个子阵列110-k，然而应留意的是，其他的子阵列亦为同样的构成。

子阵列110-k在列方向被分割成p个群组G1、G2、…、Gp，一个群组包含n列乘q行的存储单元。一个存储单元包含一个存取晶体管以及与存取晶体管串联的可变电阻器件。可变电阻器件是由例如过渡金属氧化物(TMO，transition metal oxide)构成。行方向的存储单元连接使得一对存储单元相互的可变电阻器件串联，共享位线S_BL在列方向延伸，使得一对存储单元的可变电阻器件之间的节点在列方向短路。

各字线WL1～WLn在列方向延伸，共通地连接于各群组G1～Gp的列方向的存储单元的存取晶体管的栅极。区域位线BL及区域源极线SL在行方向延伸，在一个群组中分配一个区域位线BL。换言之，在各群组G1～Gp中，分别被分配有区域位线BL1、BL2、…、BLp。另外，针对一个区域位线BL，与字线并列延伸的多个共享位线S_BL与其连接，各共享位线S_BL如图3所示，在列方向延伸，共同连接列方向q个一对的可变电阻器件的节点之间而短路。此时，如果在一个群组内有n个字线，则在一个群组内形成n/2个共享位线S_BL。另外，在图3当中，一个共享位线S_BL与行方向的一对存储单元共通，但未必仅限于此，在其他态样中，也可以分别为行方向的一对存储单元提供两个共享位线S_BL。换言之，图3所示列方向的1个共享线S_BL会变为两个共享位线。此时，由于在一个群组内形成n个共享位线S_BL，与一个群组内形成n/2个的共享位线的情况比较，可以缩减阵列的寄生电容。区域源极线SL共通连接于行方向的存储单元的存取晶体管。另外在本例中，是将连接于存储单元的可变电阻器件侧的行线作为位线，将连接于其相对侧的存取晶体管的行线作为源极线。

接下来，针对本实施例的可变电阻式存储器的动作进行说明。首先，针对读取动作进行说明。图4A、图4B、图4C表示读取模式时的选择群组及非选择群组的各部的偏压条件与施加的电压的波形的时序图(timing chart)。在此选择群组G1，通过群组G1的字线WL1、区域位线BL1、及区域源极线SL1，设为选择存储单元MC1。

行解码器及驱动电路130基于行地址Y-Add，将用以选择全域位线GBL及全域源极线GSL的选择信号SBL/SSL输出至列选择电路140。对选择信号SBL/SSL响应而将一个列选择电路140赋能(enable)，使其余的列选择电路140失效(disable)。赋能后的列选择电路140从存储器阵列110之中选择一个子阵列，进一步从所选择的子阵列之中选择一个群组内的全域位线GBL与区域位线BL的连接、全域源极线GSL与区域源极线SL的连接。另外，列解码器及驱动电路120基于列地址X-Add而选择字线WL1。

如图4A所示，在选择群组G1，写入驱动器及读取偏压电路170对区域位线BL1施加GND(0V)，对区域源极线SL1施加读取电压VSL，对上述以外的区域源极线SL2～SLq施加GND。对非选择群组G2～Gp的区域位线BL2～BLp、区域源极线SL2～SLq的全部施加GND。另外，列解码器及驱动电路120对选择字线WL1施加读取电压Vread，对非选择字线施加GND。

如图4B所示，对选择字线WL1施加读取电压Vread，对选择区域源极线SL1施加读取电压VSL，对选择区域位线BL1施加GND。此时，连接于选择区域位线BL1的共享位线S_BL亦为GND位准。如此，开启被选择的存储单元MC1的存取晶体管，若可变电阻器件为低电阻状态(设定)，从全域源极线GSL/区域源极线SL1到共享位线S_BL、区域位线BL1、全域位线GBL有较大的电流流动；另一方面，若可变电阻器件为高电阻状态(重设)，在全域位线GBL几乎没有电流流动。感测放大器160感测全域位线GBL的电压或电流，将按照感测结果的数据「0」、「1」作为读取数据而从输出端DQ输出。另外，与选择存储单元MC1在同一行的存储单元的存取晶体管成为开启的状态，但是由于非选择区域源极线SL2～SLq的电压与共享位线S_BL的电压同样为GND位准，在非选择区域源极线SL2～SLq与选择区域位线BL1之间没有电流流动。另外，区域源极线的读取方式之中，由于区域源极线SL的寄生电容和连接于共享位线S_BL的区域位线BL相比十分地小，因此与从区域位线BL作读取的情况比较之下，可以以高速且低消耗电流而实行。

另外，当连续读取连接于选择字线WL1的多个存储单元时，如图4C所示，为读取电压Vread施加在选择字线WL1的状态，而读取电压VSL则依序施加在区域源极线SL1、SL2、…、SL4。

接着，针对SET写入动作进行说明。SET写入是对可变电阻器件写入低电阻状态的动作模式。如图5所示，对选择存储单元MC1进行SET写入时，写入驱动器及读取偏压电路170对选择群组G1的区域位线BL1、非选择的区域源极线SL2～SLq施加写入电压Vs，对被选择的区域源极线SL1施加具有GND的振幅的写入脉冲。对于选择字线WL1施加写入电压Vset(Vset>Vs)，对非选择字线施加GND。另外，非选择群组G2～Gp的区域位线及区域源极线的全部为GND或同电位。

另外，本实施例的写入驱动器及读取偏压电路170，可以通过改变施加到选择字线的写入电压Vset的电压以控制写入强度。这里所谓的写入强度，指的是每一个写入脉冲Vs的电阻变化量。当设定将可变电阻器件的电阻值收敛为期望的值时，读取写入脉冲的次数及此时的电阻值，将读取的电阻值与参考电阻进行比较，并重复此过程而进行控制写入强度。

这样一来，在选择存储单元MC1中，偏压电压由区域位线BL1侧施加，而用于SET写入的电流从区域位线BL1流到区域源极线SL1。此时，连接于选择字线WL1的列方向的存储单元中，由于写入电压Vs正在经由共享位线S_BL施加，但写入电压Vs同时也正施加在区域源极线SL2～SLq，偏压电压并未施加在非选择存储单元，因此用于SET写入的电流并未流动。另外，连接于区域源极线SL1的行方向的存储单元，由于非选择字线WL2～WLn为GND，因此并未施加偏压。

图6A表示图5的选择群组G1的一部分，此处假定共享位线S_BL共同连接于四个存储单元MC1、MC2、MC3、MC4。另外，图6B表示对存储单元MC1、MC2、MC3、MC4连续SET写入动作时所施加的电压波形的时序图。

从时刻t1到时刻t10的期间，对选择字线WL1施加写入电压Vset。在时刻t2～t3时，对区域位线BL1施加写入电压Vs，对区域源极线SL1施加GND，对非选择的区域源极线SL2、SL3、SL4施加与写入电压Vs相同位准的电压Vs，进行对选择存储单元MC1的SET写入。另一方面，由于电压Vs是经由区域源极线SL2、SL3、SL4而施加到非选择存储单元MC2、MC3、MC4中，因此选择存储单元MC2、MC3、MC4当中用于SET写入的电流并未流动。

在时刻t3～t4之间，对区域位线BL1、区域源极线SL1、SL2、SL3、SL4的全部施加GND，在下个时刻t4～t5时，进行选择存储单元MC2的SET写入。此情况下，仅对区域源极线SL2施加GND，对区域源极线SL1、SL3、SL4施加与写入电压Vs相同的电压Vs。在下个时刻t6～t7时，进行对选择存储单元MC3的SET写入。此情况下，仅对区域源极线SL3施加GND，对区域源极线SL1、SL2、SL4施加与写入电压Vs相同的电压Vs。在下个时刻t8～t9时，进行对选择存储单元MC4的SET写入。此情况下，仅对区域源极线SL4施加GND，对区域源极线SL1、SL2、SL3施加与写入电压Vs相同的电压Vs。以此方式，对存储单元MC1～MC4依序进行SET写入。

上述SET写入方式中，是从区域位线侧进行写入，但一个区域位线会与多个共享位线连接，因此一个区域位线的电容相较于一个区域源极线的电容还要大，施加SET写入电压时需要大的驱动电流。另外，对选择存储单元进行写入时，为了禁止对非选择存储单元写入，因此必需对非选择区域源极线施加与写入电压Vs同等的写入禁止电压。特别是，如图6A及图6B所示对多个存储单元进行连续SET写入的情况下，就必须在时刻t2～t3时，对非选择区域源极线SL2、SL3、SL4施加写入禁止电压；在时刻t4～t5时，对非选择区域源极线SL1、SL3、SL4施加写入禁止电压；在时刻t6～t7时，对非选择区域源极线SL1、SL2、SL4施加写入禁止电压；在时刻t8～t9时，对非选择区域源极线SL1、SL2、SL3施加写入禁止电压。因此，对选择存储单元施加写入电压Vs之际，为了对非选择的多个区域源极线施加写入禁止电压，因此写入禁止电压的供给源需要高的峰值电流。另外，由于施加在非选择区域源极线的写入禁止电压随后即放电，因此造成无益的耗电。

因此，针对抑制这样的峰值电力，且谋求耗电的减低而改善的SET写入方式进行说明。图7为对图6A及图6B所示的存储单元MC1～MC4连续进行SET写入时的电压波形的时序图。

写入动作前的时刻t1时，区域位线、及区域源极线SL1、SL2、SL3、SL4一起预充电到电压Vs，在时刻t2时，选择字线WL1从GND预充电并上升到写入电压Vset。在时刻t3～t4时，进行选择存储单元MC1的SET写入。换言之，通过将连接于选择存储单元MC1的区域源极线SL1的电压放电到GND，而施加写入电压脉冲。藉此，对选择存储单元MC1施加偏压，SET写入电流由区域位线BL1流动到区域源极线SL1。另一方面，由于对非选择存储单元MC2、MC3、MC4经由共享位线S_BL施加预充的电压Vs，且非选择区域源极线SL2、SL3、SL4同样也是预充的电压Vs，因此并没有对非选择存储单元MC2、MC3、MC4施加偏压，SET写入电流没有流动。

对选择存储单元MC1的SET写入一完毕之后，区域源极线SL1于时刻t4再次从GND升压到电压Vs。在下个时刻t5～t6时，为了进行选择存储单元MC2的SET写入，选择区域源极线SL2从电压Vs放电到GND，藉此在选择存储单元MC2中，SET写入电流由区域位线BL1流动到区域源极线SL2。非选择存储单元MC1、MC3、MC4中，由于非选择区域源极线SL1、SL3、SL4正在施加电压Vs，因此并没有对非选择存储单元MC1、MC3、MC4进行SET写入。对选择存储单元MC2的SET写入一完毕之后，区域源极线SL2于时刻t6再次从GND升压到电压Vs。

之后，同样地在时刻t7～t8，进行选择存储单元MC3的SET写入时，只有选择区域源极线SL3从电压Vs放电到GND，时刻t9～t10，进行选择存储单元MC4的SET写入时，只有选择区域源极线SL4从电压Vs放电到GND。

根据本实施例改善的写入方式，从位线侧进行SET写入的情况下，通过使写入动作前先对区域位线及区域源极线预充电，其后进行写入时，对选择位线施加写入电压，对选择区域源极线预充的电压进行放电，而对选择存储单元施加写入脉冲，因此变得不需要对非选择存储单元施加写入禁止用的电压，对选择存储单元进行SET写入时，可以减少峰值电流。

另外，由于区域位线与多个共享位线S_BL连接，区域位线的负载电容很大，因此为了将区域位线升压到写入电压Vs时则需要一定的时间，然而在改善的SET写入方式中，每一次对存储单元写入，并不需要将区域位线升压，而且相较于区域源极线在升压时，区域源极线在放电时的倾斜变得更加急剧，因此事实上可以缩短SET写入所需要的时间。

另外，在某些实施态样中，写入驱动器及读取偏压电路170为了实现上述写入方式，包含对区域源极线预充电用的驱动电路或对区域源极线放电用的放电电路，然而此处的驱动电路或放电电路以包含电流限制电路(例如：电阻器件)为佳，以使预充电或者放电之际一定以上的电流不能流动。若区域源极线的布线间距变得细微，则相邻的区域源极线的电容耦合比上升，在预充电或放电之际有产生写入干扰之虞。举例来说，对选择存储单元MC1进行写入时，若区域源极线SL1的放电急剧，则相邻的区域源极线SL2的电压也会因为电容耦合而下降，因此，在非选择存储单元MC2也会产生偏压，而产生SET写入电流。为了抑制此现象，通过限制放电时的电流在一定以下，使得区域源极线SL1急剧的电压下降变得缓和，而抑制相邻的区域源极线的电压下降。

另外，作为控制写入强度(控制电阻值)，除了控制对选择位线施加的Vset(或Vreset)写入电压之外，在位线侧或源极线侧插入电流镜(current mirror)等电流限制电路，以电流限制值控制写入强度较佳。意即，电流限制电路限制了所选择的区域源极线的预充电位在放电时的放电电流，通过改变其放电电流而控制写入强度。举例来说，通过释放相对来说较大的电流，使每个脉冲的电阻变化量增加；相反地，通过释放相对来说较小的电流，使每个脉冲的电阻变化量减少。举例来说，写入驱动器及读取偏压电路170进行写入动作时的验证动作，基于感测放大器160读取出的电流或者电压，判定合格或者不合格；判定为不合格时，可以变更使得电流限制电路的电流限制值比起前一回还要小或是比前一回还要大。

如上述通过改变电流限制电路的电流限制值而控制写入强度，可以使得对选择字线施加的Vset(或Vreset)的预充电压为恒定，藉此，预充电时写入干扰的控制变得容易的同时，写入电压Vset(或Vreset)的电压源的设计也能变得容易，可以获得上述格外的效果。

另外，当选择存储单元MC1写入完毕时，对区域源极线SL1再次升压到电压Vs时，若其升压的斜率陡峭，则相邻区域源极线SL2的电压会因为电容耦合而上升，其结果为对于非选择存储单元MC2施加了来自区域源极线侧的逆向偏压，预期之外的反方向的写入电流在非选择存储单元MC2流动。此写入电流只会是RESET写入时的电流。为了抑制这种情况，再次升压到电压Vs时，通过电流限制在一定以下，使得区域源极线SL1急速的电压上升变得缓和，而抑制相邻区域源极线的电压上升。而调整电流限制电路使得预充电时的倾斜比起放电时的倾斜要来得缓和较佳。

另外，上述实施例表示对4位的存储单元连续写入之例，然而此为其中一例，连续写入的位数可以任意设定，举例来说，也可以是2位、8位、16位、或是32位。在进行连续写入的期间中，选择字线继续保持写入电压Vs。另外，虽然上述实施例为对每1位写入之例，但无需多说，同时写入2位以上的存储单元并连续写入其中，也可获得同样的效果。

接着，针对RESET写入动作进行说明。RESET写入是对可变电阻器件写入高电阻状态的动作模式。在RESET写入中，写入驱动器及读取偏压电路170对选择群组G1的区域位线BL1、非选择的区域源极线SL2～SLq施加GND，对被选择的区域源极线SL1施加写入电压Vr。对选择字线WL1施加写入电压Vreset(Vreset>Vr)，对非选择字线施加GND。另外，非选择群组G2～Gp的区域位线及区域源极线的全部为GND。

如图8A、图8B所示，对选择字线WL1施加RESET写入电压Vreset，其后，对选择区域源极线SL1施加写入电压Vr，对选择区域位线BL1施加GND。此时，共享位线SBL与区域位线BL1为同电位。在对选择字线WL1施加写入电压Vreset之下，连接于选择字线WL1的列方向的存取晶体管成为开启的状态，对选择存储单元的可变电阻器件施加用于RESET写入的偏压；另一方面，由于非选择区域源极线SL2～SLq为GND，对于非选择存储单元的可变电阻器件，并未施加用于RESET写入的偏压。

另外，当连续RESET写入连接于选择字线WL1的多个存储单元时，如图8C所示，为写入电压Vreset施加在选择字线WL1的状态，而写入电压Vr则依序施加在区域源极线SL1、SL2、…、SL4。

根据本发明，将存储器阵列配置共享位线，可以由多个存储单元共享一个区域位线，相较于如既有的以一对一的关系配置位线，可以改善存储器阵列的面积效率。另外，将存储器阵列分割成多个群组，通过让连接于所选择群组的感测放大器160或写入驱动器及读取偏压电路170动作，让其他以外的电路不动作，可以谋求耗电的减低。另外，在SET写入动作中，由于使得所选择群组的区域位线及区域源极线预充电，其后写入动作时，使选择的区域源极线放电，将SET写入偏压施加在选择存储单元，因此可以抑制峰值电流，并且改善电力效率。

上述实施例表示将一个子阵列分割为多个群组之例，但本发明未必限定于这样的构成。举例来说，也可以一个子阵列即相当于一个群组。此情况下，可变电阻式存储器100能够以子阵列为单位来存取存储单元，而未经选择的子阵列及其相关联的感测放大器等的电路则事实上并未动作。

另外上述实施例中，示意将一个区域位线分配给一个群组，在第2实施例中，示意将一个区域源极线分配给一个群组，但这为其中一例，使得多个区域位线或者多个区域源极线分配给一个群组也可。举例来说，如图3示意的例子当中，也可以将两个区域位线分配给群组G1最左侧以及最右侧的左右。此情况下，第1共享位线连接左侧的区域位线，第2共享位线连接右侧的区域位线，第1共享位线由列方向的q/2个存储单元共享，第2共享位线由列方向的q/2个存储单元共享。藉此，与一个共享位线由列方向的q个存储单元共享的情况相比，可以减低其负载电容。

已针对本发明的较佳的实施形态作详述，但本发明并非受限于特定的实施形态，在申请权利要求所记载的本发明的要旨的范围内，可以作各种的变化、变更。

Claims (10)

1.一种可变电阻式存储器，其特征在于，通过可逆性且非挥发性的可变电阻器件以存储数据，包含：

阵列区域，以行列状配置多个存储单元，所述多个存储单元包含所述可变电阻器件与连接于所述可变电阻器件的存取用的晶体管；

多个字线，连接于列方向的存储单元；

至少一位线，在行方向延伸；

多个源极线，在行方向延伸，连接于行方向的存储单元的一侧的电极；

共享位线，连接于所述至少一位线且在列方向延伸，连接于列方向的存储单元的另外一侧的电极；以及

写入装置，进行所选择的存储单元的写入，

其中，所述写入装置将所选择的位线以及所选择的多个源极线预充电到第1电压，并对选择字线施加写入电压之后，通过让所选择的源极线放电，而对所选择的存储单元施加写入脉冲。

2.根据权利要求1所述的可变电阻式存储器，其特征在于，预充电所述第1电压时的电压变化的斜率，比起放电时的电压变化的斜率更小。

3.根据权利要求1所述的可变电阻式存储器，其特征在于，所述写入装置在至少两个连续的写入脉冲被施加的期间，保持选择字线的写入电压。

4.根据权利要求1所述的可变电阻式存储器，其特征在于，所述写入装置包含驱动电路，将源极线预充电到第1电压；其中，所述驱动电路包含电流限制电路，限制预充电时的电流。

5.根据权利要求1所述的可变电阻式存储器，其特征在于，所述写入装置包含放电电路，将源极线放电；其中，所述放电电路包含电流限制电路，限制放电时的电流。

6.根据权利要求5所述的可变电阻式存储器，其特征在于，所述写入装置根据所述电流限制电路的电流限制值，控制选择存储单元的写入强度。

7.根据权利要求6所述的可变电阻式存储器，其特征在于，所述写入装置包含驱动电路，将源极线预充电到一定电压。

8.根据权利要求1至7任一项所述的可变电阻式存储器，其特征在于，所述写入装置进行SET写入动作，让可变电阻器件成为低电阻状态。

9.根据权利要求1所述的可变电阻式存储器，其特征在于，所述阵列区域的存储单元构成n列乘q行时，所述共享位线由列方向的q个存储单元所共享。

10.根据权利要求1所述的可变电阻式存储器，其特征在于，所述阵列区域将存储单元分割为多个。

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