KR100745516B1 - 비휘발성 반도체 기억장치 및 판독방법 - Google Patents

비휘발성 반도체 기억장치 및 판독방법 Download PDF

Info

Publication number
KR100745516B1
KR100745516B1 KR1020050065632A KR20050065632A KR100745516B1 KR 100745516 B1 KR100745516 B1 KR 100745516B1 KR 1020050065632 A KR1020050065632 A KR 1020050065632A KR 20050065632 A KR20050065632 A KR 20050065632A KR 100745516 B1 KR100745516 B1 KR 100745516B1
Authority
KR
South Korea
Prior art keywords
memory cell
voltage
column
row
read
Prior art date
Application number
KR1020050065632A
Other languages
English (en)
Other versions
KR20060053918A (ko
Inventor
히데치카 카와조에
유키오 타마이
아쯔시 시마오카
히데노리 모리모토
노부요시 아와야
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20060053918A publication Critical patent/KR20060053918A/ko
Application granted granted Critical
Publication of KR100745516B1 publication Critical patent/KR100745516B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 비휘발성 반도체장치는, 메모리셀 어레이(15) 중에서 메모리셀을 행단위, 열단위, 또는, 메모리셀 단위로 선택하는 메모리셀 선택회로(17)와, 메모리셀 선택회로(17)에 의해 선택된 선택 메모리셀의 가변저항소자에 판독전압을 인가하는 판독전압 인가회로(22a)와, 선택 메모리셀 내의 판독대상 메모리셀에 대하여 상기 가변저항소자의 저항치에 따라 흐르는 판독전류의 대소를 검지하여, 판독대상 메모리셀에 기억되어 있는 정보를 판독하는 판독회로(23)를 구비하고, 판독전압 인가회로(22a)는, 판독전압과는 역극성인 더미 판독전압을 선택 메모리셀의 가변저항소자에 인가한다.

Description

비휘발성 반도체 기억장치 및 판독방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND READ METHOD}
도 1은, 가변저항소자와 선택 트랜지스터를 구비한 1T/1R형 메모리셀의 메모리셀 어레이의 일구성예를 모식적으로 나타내는 회로도이다.
도 2는, 1T/1R형 메모리셀의 메모리셀 어레이를 구비한 종래의 비휘발성 반도체 기억장치의 일구성예를 나타내는 블록도이다.
도 3은, 가변저항소자만으로 구성되는 1R형 메모리셀의 메모리셀 어레이의 일구성예를 모식적으로 나타내는 회로도이다.
도 4는, 1R형 메모리셀로 구성되는 메모리셀 어레이에 있어서의 데이터 판독동작시의 각 워드선, 각 비트선에의 전압 인가 순서의 종래예를 나타내는 타이밍도이다.
도 5는, 1R형 메모리셀의 메모리셀 어레이를 구비한 종래의 비휘발성 반도체 기억장치의 일구성예를 나타내는 블록도이다.
도 6은, 초기상태가 고저항상태로 있는 가변저항소자에 대한 전압 펄스 인가와 저항변화의 관계를 나타내는 특성도이다.
도 7은, 초기상태가 저저항상태에 있는 가변저항소자에 대한 전압 펄스 인가와 저항변화의 관계를 나타내는 특성도이다.
도 8은, 1R형 메모리셀의 메모리셀 어레이를 구비한 본 발명에 따른 비휘발성 반도체 기억장치의 일구성예를 나타내는 블록도이다.
도 9는, 본 발명에 따른 비휘발성 반도체 기억장치에 있어서의 1R형 메모리셀의 메모리셀 어레이의 일구성예와 전압 인가 순서의 일례를 모식적으로 나타내는 회로도이다.
도 10은, 본 발명에 따른 비휘발성 반도체 기억장치의 1R형 메모리셀로 구성된 메모리셀 어레이에 있어서의 데이터 판독동작시의 각 워드선, 각 비트선에의 전압 인가 순서의 일례를 나타내는 타이밍도이다.
도 11은, 본 발명에 따른 비휘발성 반도체 기억장치의 1R형 메모리셀로 구성된 메모리셀 어레이에 있어서의 데이터 판독동작시의 각 워드선, 각 비트선에의 전압 인가 순서의 다른 일례를 나타내는 타이밍도이다.
도 12는, 초기상태가 고저항상태로 있는 가변저항소자에 대한 전압 펄스 인가와 저항변화의 관계를 나타내는 다른 특성도이다.
도 13은, 1R형 메모리셀의 메모리셀 어레이를 구비한 본 발명에 따른 비휘발성 반도체 기억장치의 다른 구성예를 나타내는 블록도이다.
도 14는, 본 발명에 따른 비휘발성 반도체 기억장치에 있어서의 1R형 메모리셀의 메모리셀 어레이의 일구성예와 전압 인가 순서의 다른 일례를 모식적으로 나타내는 회로도이다.
도 15는, 본 발명에 따른 비휘발성 반도체 기억장치의 1R형 메모리셀로 구성된 메모리셀 어레이에 있어서의 데이터 판독동작시의 각 워드선, 각 비트선에의 전 압 인가 순서의 다른 일례를 나타내는 타이밍도이다.
도 16은, 1R형 메모리셀의 메모리셀 어레이를 구비한 본 발명에 따른 비휘발성 반도체 기억장치의 다른 구성예를 나타내는 블록도이다.
도 17은, 본 발명에 따른 비휘발성 반도체 기억장치에 있어서의 1R형 메모리셀의 메모리셀 어레이의 일구성예와 전압 인가 순서의 다른 일례를 모식적으로 나타내는 회로도이다.
도 18은, 본 발명에 따른 비휘발성 반도체 기억장치의 1R형 메모리셀로 구성된 메모리셀 어레이에 있어서의 데이터 판독동작시의 각 워드선, 각 비트선에의 전압 인가 순서의 다른 일례를 나타내는 타이밍도이다.
도 19는, 1R형 메모리셀의 메모리셀 어레이를 구비한 본 발명에 따른 비휘발성 반도체 기억장치의 다른 구성예를 나타내는 블록도이다.
도 20은, 본 발명에 따른 비휘발성 반도체 기억장치의 1R형 메모리셀로 구성된 메모리셀 어레이에 있어서의 데이터 판독동작시의 각 워드선, 각 비트선에의 전압 인가 순서의 다른 일례를 나타내는 플로우차트이다.
도 21은, 본 발명에 따른 비휘발성 반도체 기억장치의 1R형 메모리셀로 구성된 메모리셀 어레이에 있어서의 데이터 판독동작시의 각 워드선, 각 비트선에의 전압 인가 순서의 다른 일례를 나타내는 타이밍도이다.
도 22는, 본 발명에 따른 비휘발성 반도체 기억장치의 일실시형태에 있어서의 지연회로의 일구성예를 나타내는 회로도이다.
도 23은, 1T/1R형 메모리셀의 메모리셀 어레이를 구비한 본 발명에 따른 비 휘발성 반도체 기억장치의 일구성예를 나타내는 블록도이다.
도 24는, 본 발명에 따른 비휘발성 반도체 기억장치의 1T/1R형 메모리셀로 구성된 메모리셀 어레이에 있어서의 데이터 판독동작시의 각 워드선, 각 비트선, 각 소스에의 전압 인가 순서의 일례를 나타내는 타이밍도이다.
도 25는, 본 발명에 따른 비휘발성 반도체 기억장치의 1T/1R형 메모리셀로 구성된 메모리셀 어레이에 있어서의 데이터 판독동작시의 각 워드선, 각 비트선, 각 소스에의 전압 인가 순서의 다른 일례를 나타내는 타이밍도이다.
본 발명은, 전기저항의 변화에 의해 정보를 기억하는 가변저항소자를 구비하여 이루어지는 메모리셀을 행방향 및 열방향으로 각각 복수 배열해서 이루어지는 메모리셀 어레이를 갖는 반도체 기억장치에 관한 것으로서, 더 상세하게는, 메모리셀 어레이의 판독동작에 따른 기억 데이터의 열화의 방지 및 억제 기술에 관한 것이다.
최근, 플래시 메모리를 대신하는 고속동작가능한 차세대 비휘발성 램(NVRAM:Nonvolatile Random Access Memory)로서, FeRAM(Ferroelectric RAM), MRAM(Magnetic RAM), OUM(Ovonic Unified Memory) 등의 여러가지 장치 구조가 제안되고, 고성능화, 고신뢰성화, 저비용화, 및, 프로세스 정합성이라고 하는 관점에서, 활발한 개발 경쟁이 행해지고 있다.
또한, 이들 기존 기술에 대해서, 미국 휴스턴대의 Shangquing Liu나 Alex Ignatiev 등에 의해서, 초거대 자기저항효과로 알려지는 페로브스카이트(perovskite) 재료에 전압 펄스를 인가함으로써 가역적으로 전기저항을 변화시키는 방법이 개시되어 있다(미국 특허 제6204139호 명세서, 특허공개 2002-8369호 공보, Liu, S.Q. 외, "Electric-pulse-induced reversible Resistance change effect in magnetoresistive films", Applied Physics Letter, Vol.76, pp. 2749-2751, 2000년 참조). 이것은 초거대 자기저항효과로 알려지는 페로브스카이트 재료를 사용하면서도, 자장의 인가 없이 실온에 있어서도 몇자리에 걸치는 저항변화가 나타난다는 매우 획기적인 것이다. 이 현상을 이용한 가변저항소자를 이용한 저항성 비휘발성 메모리(RRAM)(Resistance Random Access Memory)는 MRAM과 달라 자장을 일체 필요로 하지 않기 때문에 소비전력이 매우 낮고, 미세화, 고집적화도 용이하고, 저항변화의 다이나믹 레인지가 MRAM에 비해 현격하게 넓기 때문에 다치 기억이 가능하다라는 우수한 특징을 갖는다. 실제의 장치에 있어서의 기본구조는 매우 단순하고, 기판 수직방향으로 하부전극재료, 페로브스카이트형 금속산화물, 상부전극재료의 순서로 적층된 구조로 되어 있다. 또한, 미국특허 제6204139호 명세서에 예시하는 소자구조에서는, 하부전극재료는 란탄ㆍ알루미늄 산화물 LaAlO3(LAO)의 단결정기판 상에 퇴적된 이트륨ㆍ바륨ㆍ구리산화물 YBa2Cu3O7(YBCO)막, 페로브스카이트형 금속산화물은 결정성 프라세오디뮴ㆍ칼슘ㆍ망간산화물 Pr1-xCaxMnO3(PCMO)막, 상부전극재료는 스퍼터링에 의해 퇴적된 Ag막으로, 각각 형성되어 있다. 이 기억소자의 동작 은, 상부 및 하부전극 사이에 인가하는 전압 펄스를 51볼트로 하여 양, 음으로 인가함으로써 저항을 가역적으로 변화시킬 수 있는 것이 보고되었다. 이 가역적인 저항변화동작(이하, 적절히 「스위칭 동작」으로 칭한다)에 있어서의 저항치를 판독함으로써, 신규인 비휘발성 반도체 기억장치가 가능한 것을 의미하고 있다.
상기 PCMO막 등으로 구성되는 가변저항소자를 구비하고, 가변저항소자의 전기저항의 변화에 의해 정보를 기억하는 메모리셀을, 행방향 및 열방향으로 각각 복수, 매트릭스상으로 배열해서 메모리셀 어레이를 형성하여, 상기 메모리셀 어레이의 주변에, 메모리셀 어레이의 각 메모리셀에 대한 데이터의 기록, 소거, 및, 판독을 제어하는 회로를 배치하여, 비휘발성 반도체 기억장치를 구성할 수 있다.
상기 가변저항소자를 구비한 메모리셀의 구성으로서, 각 메모리셀이, 가변저항소자와 선택 트랜지스터가 직렬로 접속된 직렬회로로 구성되는 경우, 또한, 가변저항소자만으로 구성되는 경우 등이 있다. 전자의 구성에 의한 메모리셀을 1T/1R형 메모리셀이라 칭하고, 후자의 구성에 의한 메모리셀을 1R형 메모리셀이라 칭한다.
1T/1R형 메모리셀에 의해 메모리셀 어레이를 형성하여, 대용량의 비휘발성 반도체 기억장치를 구성한 경우의 구성예를, 도면을 이용하여 설명한다.
도 1은, 1T/1R형 메모리셀의 메모리셀 어레이의 일구성예를 모식적으로 나타낸 것이며, 본 출원인에 의한 특허출원(일본 특허출원 2003-168223)에 마찬가지의 메모리셀 어레이 구성을 제안하고 있다. 이 메모리셀 어레이 구성에 있어서, 메모리셀 어레이(1)는 열방향으로 연장되는 비트선 m개(BL1~BLm)와 행방향으로 연장되는 워드선 n개(WL1~WLn)의 교점에 메모리셀(2)이 m×n개 배치된 구성으로 되어 있 다. 또한, 소스선이 n개(SL1~SLn)이며, 워드선과 평행하게 배치되는 구성으로 되어 있다. 각 메모리셀은, 가변저항소자(3)의 상부전극과 선택 트랜지스터(4)의 드레인 전극이 접속되고, 비트선에 가변저항소자(3)의 하부전극이 접속되고, 워드선에 선택 트랜지스터(4)의 게이트 전극이 접속되고, 소스선에 선택 트랜지스터(4)의 소스 전극이 접속되어 있다. 또한, 가변저항소자(3)의 하부전극과 선택 트랜지스터(4)의 드레인 전극이 접속되고, 비트선에 가변저항소자(3)의 상부전극이 접속되어서, 가변저항소자(3)의 상부전극과 하부전극의 관계가 반전되도 상관없다.
이와 같이, 메모리셀(2)을 선택 트랜지스터(4)와 가변저항소자(3)의 직렬회로로 구성함으로써, 워드선의 전위에 의해 선택된 메모리셀(2)의 선택 트랜지스터(4)가 온 상태로 되고, 또한, 비트선의 전위에 의해 선택된 메모리셀(2)의 가변저항소자(3)에만 선택적으로 기록 또는 소거 전압이 인가되고, 가변저항소자(3)의 저항치를 변화가능하게 하는 구성으로 되어 있다.
도 2에, 1T/1R형 메모리셀의 메모리셀 어레이(1)를 구비한 비휘발성 반도체 기억장치의 일구성예를 나타낸다. 어드레스 선(8)으로부터 제어회로(10)에 입력된, 어드레스 입력에 대응한 메모리셀 어레이(1) 내의 특정한 메모리셀이, 비트선 디코더(5), 소스선 디코더(6), 및, 워드선 디코더(7)에 의해 선택되고, 데이터의 기록, 소거, 판독의 각 동작이 실행되고, 선택된 메모리셀에 데이터가 기억되고, 또한, 판독된다. 외부장치(도시 생략)와의 사이의 데이터의 입출력은, 데이터 선(9)을 통해서 행해진다.
워드선 디코더(7)는, 어드레스 선(8)에 입력된 신호에 대응하는 메모리셀 어 레이(1)의 워드선을 선택하고, 비트선 디코더(5)는, 어드레스 선(8)에 입력된 어드레스 신호에 대응하는 메모리셀 어레이(1)의 비트선을 선택하고, 또한, 소스선 디코더(6)는, 어드레스 선(8)에 입력된 어드레스 신호에 대응하는 메모리셀 어레이(1)의 소스선을 선택한다. 제어회로(10)는, 메모리셀 어레이(1)의 기록, 소거, 판독의 각 동작에 있어서의 제어를 행한다. 제어회로(10)는, 어드레스 선(8)으로부터 입력된 어드레스 신호, 데이터 선(9)으로부터 입력된 데이터 입력(기록시), 제어신호선(11)으로부터 입력된 제어입력신호에 기초하여, 워드선 디코더(7), 비트선 디코더(5), 소스선 디코더(6), 전압 스위치회로(12), 메모리셀 어레이(1)의 판독, 기록, 및, 소거동작을 제어한다. 도 2에 나타내는 예에서는, 제어회로(10)는, 도시하지 않지만 일반적인 어드레스 버퍼회로, 데이터 입출력 버퍼회로, 제어 입력 버퍼회로로서의 기능을 구비하고 있다.
전압 스위치회로(12)는, 메모리셀 어레이(1)의 판독, 기록, 소거시에 필요한 워드선, 비트선 및 소스선의 각 전압을 동작모드에 따라 전환하고, 메모리셀 어레이(1)에 공급한다. 여기서, Vcc는 비휘발성 반도체 기억장치의 전원전압, Vss는 접지전압, Vpp는 기록 또는 소거용 전압, V1은 판독전압이다. 또한, 데이터의 판독은, 메모리셀 어레이(1)로부터 비트선 디코더(5), 판독회로(13)를 통해서 실행된다. 판독회로(13)는, 데이터의 상태를 판정하고, 그 결과를 제어회로(10)에 전송하고, 데이터 선(9)에 출력한다.
다음에, 1R형 메모리셀에 의해 메모리셀 어레이를 형성하여, 대용량의 비휘발성 반도체 기억장치를 구성한 경우의 구성예를, 도면을 이용하여 설명한다. 도 3 에 나타내는 바와 같이, 메모리셀(14)은, 선택 트랜지스터와 가변저항소자의 직렬회로로 구성하지 않고, 가변저항소자(3)의 단체(單體)로 구성하고, 상기 1R형 메모리셀(14)을 매트릭스상으로 배열해서 메모리셀 어레이(15)를 구성하고 있고, 예컨대, 하기의 특허문헌2에 개시되어 있는 것과 마찬가지이다. 구체적으로는, 메모리셀 어레이(15)는 열방향으로 연장되는 비트선 m개(BL1~BLm)와 행방향으로 연장되는 워드선 n개(WL1~WLn)의 교점에 메모리셀(14)이 m×n개 배치된 구성으로 되어 있다. 각 메모리셀(14)은, 워드선에 가변저항소자(3)의 상부전극이 접속되고, 비트선에 가변저항소자(3)의 하부전극이 접속되어 있다. 또한, 워드선에 가변저항소자(3)의 하부전극이 접속되고, 비트선에 가변저항소자(3)의 상부전극이 접속되어서, 가변저항소자(3)의 상부전극과 하부전극의 관계가 반전되도 상관없다.
1T/1R형 메모리셀(2)로 구성된 메모리셀 어레이(1)(도 1 및 도 2 참조)에서는, 데이터의 판독, 기록, 소거의 대상이 되는 메모리셀을 선택할 때에, 선택 워드선과 선택 비트선에 각각 소정의 바이어스 전압을 인가하고, 선택 워드선과 선택 비트선 양쪽에 접속하는 선택 메모리셀에 포함되는 선택 트랜지스터만을 온 상태로 함으로써, 선택 메모리셀에 포함되는 가변저항소자에만 판독전류를 흘릴 수 있다. 한편, 1R형 메모리셀(14)로 구성된 메모리셀 어레이(15)에서는, 데이터의 판독대상이 되는 메모리셀을 선택할 때에, 판독대상 메모리셀과 공통인 워드선, 비트선에 접속하는 선택 메모리셀에도, 마찬가지의 바이어스 전압이 인가되므로, 판독대상 메모리셀 이외에도 판독전류가 흐른다. 행단위 또는 열단위로 선택된 선택 메모리셀을 흐르는 판독전류는, 열선택 또는 행선택에 의해서, 판독대상 메모리셀의 판독 전류로서 검지된다. 1R형 메모리셀(14)로 구성된 메모리셀 어레이(15)에서는, 판독대상 메모리셀 이외에도 판독전류가 흐르는 되지만, 메모리셀 구조가 단순하고, 메모리셀 면적과 메모리셀 어레이 면적이 작게 된다라는 이점이 있다.
도 3 및 도 4에, 1R형 메모리셀(14)로 구성된 메모리셀 어레이(15)에 있어서의 데이터 판독동작시의 각 부에의 전압 인가 순서의 종래예를 나타낸다. 선택 메모리셀의 데이터를 판독할 때에는, 선택 메모리셀에 접속하는 선택 워드선을 접지전위(Vss)에 유지하고, 판독기간(Tr)의 사이, 다른 비선택 워드선과 모든 비트선에는, 모두, 판독전압(V1)을 인가한다. 판독기간(Tr)의 사이, 선택 워드선과 전체 비트선의 사이에, 판독전압(V1)의 전압차가 생기므로, 선택 메모리셀의 가변저항소자에 그 전기저항, 즉, 기억상태에 따른 판독전류가 흐르고, 선택 메모리셀에 기억된 데이터를 판독할 수 있다. 이 경우, 선택 워드선에 접속하는 선택 메모리셀의 기억상태에 따른 판독전류가 각 비트선에 흐르기 때문에, 비트선측에 있어서, 소정의 선택 비트선을 흐르는 판독전류를 선택적으로 판독함으로써, 특정한 선택 메모리셀의 데이터를 판독할 수 있다. 여기서, 비트선과 워드선의 관계를 바꾸어도, 워드선측에서 각 워드선을 흐르는 판독전류를 선택적으로 판독하도록 해도 상관없다.
도 5에, 1R형 메모리셀(14)의 메모리셀 어레이(15)를 구비한 비휘발성 반도체 기억장치의 일구성예를 나타낸다. 어드레스 선(18)으로부터 제어회로(20)에 입력된 어드레스 인력에 대응한 메모리셀 어레이(15) 내의 특정한 메모리셀이, 비트선 디코더(16), 및, 워드선 디코더(17)에 의해 선택되고, 데이터의 기록, 소거, 판독의 각 동작이 실행되고, 선택된 메모리셀에 데이터가 기억되고, 또한, 판독된다. 외부장치(도시 생략)와의 사이의 데이터의 입출력은, 데이터 선(19)을 통해서 행해진다.
워드선 디코더(17)는, 어드레스 선(18)에 입력된 신호에 대응하는 메모리셀 어레이(15)의 워드선을 선택하고, 비트선 디코더(16)는, 어드레스 선(18)에 입력된 어드레스 신호에 대응하는 메모리셀 어레이(15)의 비트선을 선택한다. 제어회로(20)는, 메모리셀 어레이(15)의 기록, 소거, 판독의 각 동작에 있어서의 제어를 행한다. 제어회로(20)는, 어드레스 선(18)으로부터 입력된 어드레스 신호, 데이터 선(19)으로부터 입력된 데이터 입력(기록시), 제어신호선(21)으로부터 입력된 제어입력신호에 기초하여, 워드선 디코더(17), 비트선 디코더(16), 전압 스위치회로(22), 메모리셀 어레이(15)의 판독, 기록, 및, 소거동작을 제어한다. 도 5에 나타내는 예에서는, 제어회로(20)는, 도시하지 않지만 일반적인 어드레스 버퍼회로, 데이터 입출력 버퍼회로, 제어 입력 버퍼회로로서의 기능을 구비하고 있다.
전압 스위치회로(22)는, 메모리셀 어레이(15)의 판독, 기록, 소거시에 필요한 워드선, 비트선 및 소스선의 각 전압을 동작모드에 따라 스위칭하고, 메모리셀 어레이(15)에 공급한다. 여기서, Vcc는 비휘발성 반도체 기억장치의 전원전압, Vss는 접지전압, Vpp는 기록 또는 소거용 전압, V1은 판독전압이다. 또한, 데이터의 판독은, 메모리셀 어레이(15)로부터 비트선 디코더(16), 판독회로(23)를 통해서 실행된다. 판독회로(23)는, 데이터의 상태를 판정하고, 그 결과를 제어회로(20)에 전송하고, 데이터 선(19)에 출력한다.
1T/1R형 메모리셀과 1R형 메모리셀을 구성하는 가변저항소자로서는, 강자성 화합물의 결정/비결정화의 상태변화에 의해 저항치를 변화시키는 상(相)변화 메모리 소자, 터널 자기저항효과에 의한 저항변화를 이용하는 MRAM소자, 도전성 폴리머로 저항소자가 형성되는 폴리머 강유전성 RAM(PFRAM)의 메모리 소자, 전기 펄스 인가에 의해 저항변화를 일으키는 RRAM소자 등이 있다.
가변저항소자를 구비한 메모리셀로부터 데이터를 판독할 때에는, 가변저항소자에 바이어스 전압을 인가해서 판독전류를 흘리고, 그 전류의 대소로부터 가변저항소자의 저항치를 판정해서 데이터를 판독한다. 따라서, 메모리셀의 구성에 관계없이, 판독동작에 따라서, 가변저항소자에는 소정의 바이어스 전압이 인가된다.
본원 발명자들은, 페로브스카이트형 금속산화물의 일종인, PCMO막(Pr1-xCaxMnO3)을 가변저항소자로서 이용한 경우에, 가변저항소자에, 절대값이 기록전압 이하의 판독전압을 동일한 극성의 연속 펄스로서 인가하면, 가변저항소자의 저항치가 변화되는 것을 찾아냈다. 도 6에 나타내는 바와 같이, 가변저항소자의 상부전극에 양의 극성의 전압 펄스(펄스폭 100ns)를 계속해서 인가하면, 초기상태가 고저항상태로 있던 가변저항소자의 저항치는, 펄스 인가의 회수가 증가함에 따라 저하하였다. 또한, 음의 극성의 전압 펄스(펄스폭 100ns)를 계속해서 인가하면, 펄스 인가의 회수가 증가함에 따라, 저항치는 상승했다.
여기서, 양의 극성의 전압 펄스는, 하부전극에 기준이 되는 접지전압을 주고, 상부전극에 양의 전압 펄스(예컨대, 1V)를 인가하는 상태를 가리킨다. 또한, 음의 극성의 전압 펄스는, 상부전극에 기준이 되는 접지전압을 주고, 하부전극에 양의 전압 펄스(예컨대, 1V)를 인가하는 상태를 가리킨다. 또한, 도 6에 나타내는 저항치의 측정조건은, 하부전극에 기준이 되는 접지전압을 주고, 상부전극에 0.5V를 인가하였을 때의 전류치로부터 산출했다. 또한, 도 6의 가로축은, 전압 펄스의 상대 인가 회수를 로그 표시하고 있다.
도 7은, 초기상태에 저저항상태에 있던 가변저항소자의 상부전극에, 양의 전압 펄스를 인가한 경우의 저항변화를 조사한 결과이다. 또한, 도 7에 나타내는 저항치의 측정조건은, 하부전극에 기준이 되는 접지전압을 주고, 상부전극에 0.5V를 인가하였을 때의 전류치로부터 산출했다. 아직, 도 7의 가로축은, 전압 펄스의 상대 인가 회수를 로그 표시하고 있다. 도 7로부터, 초기상태에 고저항상태의 경우에 비해서, 저항변화는 적은 것을 알았다. 특히, 판독시에 가변저항소자에 인가되는 전압은, 보통 1V정도가 바람직하지만, 1V 또는 -1V의 전압 펄스에서는, 저항변화는 적다. 또한, 전압 펄스가 양의 극성인 경우에, 전압진폭이 2V에서는, 펄스 인가 회수가 증가함에 따라 저항치가 저하하는 경향을 나타내지만, 저저항상태가 더욱 저저항상태로 되는 것은, 고저항상태와의 차이가 보다 현저해지기 때문에, 상기 저항변화는 특성상 문제가 되지 않는다.
이상을 정리하면, 상기 실험 결과로부터, 메모리셀에 기억되어 있는 데이터, 즉 저항치가, 판독동작에 따라 인가되는 전압 펄스의 회수에 따라 변화된다라는 판독 디스터브(disturb) 현상이 명확하게 되었다. 특히, 판독시의 저항상태가 고저항상태의 가변저항소자에 양의 극성의 전압 펄스를 인가해서 판독동작을 행한 경우에, 상기 가변저항소자의 저항치가 저하하여, 고저항상태와 저저항상태 간의 저항 차가 작게 되고, 판독 마진이 저하한다. 또한, 동일한 메모리셀에 대한 판독동작이 반복됨으로써, 최악의 경우, 기억 데이터가 완전하게 소실되고, 판독 불능에 빠지게 될 우려가 있다.
또한, 1R형 메모리셀로 이루어지는 메모리셀 어레이에서는, 판독대상 메모리셀과 워드선 또는 비트선을 공통으로 하는 판독대상 외의 선택 메모리셀에도, 판독전압이 인가되게 되므로, 상기 판독 디스터브 현상이 보다 현저가 되어서 드러나는 것이 명확하다가 되었다.
본 발명은, 상기 문제점에 감안하여 이루어진 것으로서, 그 목적은, 메모리셀 어레이의 판독시에 메모리셀에 인가되는 전압 펄스에 의해 메모리셀에 포함되는 가변저항소자의 저항치가 변화되어 판독 불량에 빠지는 것을 방지한, 판독 마진이 큰 비휘발성 반도체 기억장치를 제공하는 것이다.
본 발명에 따른 비휘발성 반도체 기억장치는, 전기저항의 변화에 의해 정보를 기억하는 가변저항소자를 구비하여 이루어지는 메모리셀을 행방향 및 열방향으로 각각 복수 배열해서 이루어지는 메모리셀 어레이를 갖고, 상기 메모리셀 어레이 중에서 상기 메모리셀을 행단위, 열단위, 또는, 메모리셀 단위로 선택하는 메모리셀 선택회로와, 상기 메모리셀 선택회로에 의해 선택된 선택 메모리셀의 상기 가변저항소자에 판독전압을 인가하는 판독전압 인가회로와, 상기 선택 메모리셀 내의 판독대상의 상기 메모리셀에 대하여 상기 가변저항소자의 저항치에 따라 흐르는 판 독전류의 대소를 검지하여, 상기 판독대상 메모리셀에 기억되어 있는 정보를 판독하는 판독회로를 구비하고, 상기 판독전압 인가회로가, 상기 판독전압과는 역극성인 더미 판독전압을 상기 선택 메모리셀의 상기 가변저항소자에 인가한다.
또한, 본 발명에 따른 비휘발성 반도체 기억장치는, 상기 메모리셀 선택회로가, 상기 선택 메모리셀의 선택을 다른 상기 메모리셀로 바꿀 때까지의 1선택기간 내에, 상기 판독전압 인가회로는, 동일한 상기 선택 메모리셀에 대하여, 상기 판독전압과 상기 더미 판독전압 양쪽을 인가하는 것을 특징으로 한다.
또한, 본 발명에 있어서, 가변저항소자에 판독전압 또는 더미 판독전압을 인가하면, 가변저항소자의 저항치가 무한대로 고저항상태, 즉 절연체가 아닌 한, 상기 전압인가 기간에 가변저항소자를 통해서 전류가 흐르므로, 상기 전압인가 상태는 전류인가 상태로서 파악할 수도 있다.
상술한 비휘발성 반도체 기억장치에 의하면, 판독전압 인가회로는, 선택 메모리셀에 대하여 판독전압의 인가와, 역극성의 더미 판독전압의 인가 양쪽을 실행할 수 있으므로, 판독전압이 인가되고, 저항치가 증가 또는 감소할 가능성이 있는 선택 메모리셀의 가변저항소자에 대하여, 역극성의 더미 판독전압을 인가함으로써, 판독전압 인가에 의한 저항변화를 상쇄하는 방향으로 저항을 변화시킬 수 있고, 판독전압의 인가 회수가 증가해도, 초기저항상태로부터의 누적적인 저항변화를 억제할 수 있고, 판독 마진의 저하를 억제하고, 또한, 기억 데이터의 소실 또는 판독 불능상태에 이르기까지의 판독 회수를 대폭적으로 개선하는 것이 가능하게 된다.
예컨대, 도 6에 나타내는 가변저항소자에의 전압 펄스 인가에 따른 저항변화 를 측정한 실험결과에 의하면, 초기상태가 고저항상태에 있어서, 양의 극성의 전압 펄스(전압진폭 2V, 펄스폭 100ns)만을 연속해서 인가한 경우와, 양의 극성과 음의 극성의 전압 펄스(전압진폭 2V, 펄스폭 100ns)를 교대로 인가한 경우를 비교하면, 명확하게, 양의 극성과 음의 극성의 전압 펄스(전자가 판독전압 인가이고, 후자가 더미 판독전압 인가에 상당함)의 경우의 저항변화가 대폭적으로 억제되어 있는 것을 확인할 수 있고, 상술한 효과를 뒷받침할 수 있다.
특히, 1선택기간 내에 판독전압과 더미 판독전압 중 한쪽을 다른쪽에 전후로 하여 양쪽 인가함으로써, 특정한 메모리셀에 판독전압이 인가되는 경우에는, 반드시 역극성의 더미 판독전압을 인가하게 되므로, 상기 판독동작에 따른 저항변화(판독 디스터브 현상)를 확실하게 억제할 수 있다.
또한, 본 발명에 따른 비휘발성 반도체 기억장치는, 상기 선택 메모리셀의 상기 가변저항소자에 대한 상기 더미 판독전압의 인가 기간이, 상기 판독전압의 인가 기간보다 짧고, 상기 더미 판독전압의 인가시에 상기 선택 메모리셀의 상기 가변저항소자를 흐르는 전류가, 상기 판독전압의 인가시에 흐르는 전류보다 크게 되는 구성으로 하는 것도 바람직하다.
상기 구성에 의해, 더미 판독전압의 인가 전압을 크게, 인가 기간을 짧게 조정함으로써, 판독전압과 더미 판독전압의 모든의 인가 기간을 짧게 해서, 판독동작에 따른 가변저항소자의 저항변화를 마찬가지로 억제할 수 있고, 더미 판독전압의 인가에 의한 판독 사이클 시간이 길게 되는 것을 억제할 수 있다.
여기서, 메모리셀이 1R형 메모리셀이고, 메모리셀 어레이가, 행방향으로 연 장되는 복수의 행선택선과 열방향으로 연장되는 복수의 열 선택선을 구비하고, 동일 행의 상기 메모리셀 각각이, 상기 가변저항소자의 일단측을 동일한 상기 행 선택선에 접속하고, 동일 열의 상기 메모리셀 각각이, 상기 가변저항소자의 타단측을 동일한 상기 열 선택선에 접속해서 구성되는 경우, 또한, 메모리셀이 1T1R형 메모리셀이고, 메모리셀 어레이가, 행방향으로 연장되는 복수의 행선택선과 열방향으로 연장되는 복수의 열 선택선을 구비하고, 동일 행의 상기 메모리셀 각각이, 상기 선택 트랜지스터의 게이트를 동일한 상기 행 선택선에 접속하고, 동일 열의 상기 메모리셀 각각이, 상기 직렬회로의 한쪽끝을 동일한 상기 열 선택선에 접속하고, 상기 메모리셀 각각이 상기 직렬회로의 다른쪽끝을 소스선에 접속해서 구성되는 경우의, 어느 경우이어도, 상기 특징의 본 발명에 의한 효과는 충분하게 발휘된다.
또한, 비휘발성 반도체 기억장치에 있어서의 본 발명에 따른 판독방법은, 전기저항의 변화에 의해 정보를 기억하는 가변저항소자를 구비하여 이루어지는 메모리셀에 대한 상기 정보의 판독방법으로서, 판독대상의 상기 메모리셀의 상기 가변저항소자에 소정의 판독전압을 인가하여, 상기 가변저항소자에 흐르는 전류의 대소를 판정하는 제 1 처리와, 상기 제 1 처리에서 상기 판독전압이 인가되는 상기 메모리셀의 상기 가변저항소자에 상기 판독전압과는 역극성인 더미 판독전압을 인가하는 제 2 처리를 행하는 것을 특징으로 한다. 또한, 본 발명에 따른 판독방법은, 상기 제 1 처리에서 상기 판독전압이 인가되는 상기 메모리셀이 선택되어 있는 기간 내에, 상기 제 1 처리와 상기 제 2 처리를 시간적으로 상호 전후하여 실행하는 것을 특징으로 한다.
상기 특징의 판독방법에 의하면, 제 1 처리에서 판독전압이 인가되고, 저항치가 증가 또는 감소할 가능성이 있는 메모리셀의 가변저항소자에 대하여, 제 2 처리에서 역극성의 더미 판독전압을 인가함으로써, 판독전압 인가에 의한 저항변화를 상쇄하는 방향으로 저항을 변화시킬 수 있다. 이 결과, 제 1 처리에서의 판독전압의 인가 회수가 증가해도, 초기저항상태로부터의 누적적인 저항변화를 억제할 수 있고, 판독 마진의 저하를 억제하고, 또한, 기억 데이터의 소실 또는 판독 불능상태에 이르기까지의 판독회수를 대폭적으로 개선할 수 있게 된다.
이하, 본 발명에 따른 비휘발성 반도체 기억장치(이하, 각각을 적절히 「본 발명장치」라고 칭한다.)의 실시형태를, 도면에 기초하여 설명한다.
본 실시형태에서는, 비휘발성 반도체 기억장치의 메모리셀 어레이를 구성하는 메모리셀은, 전기저항의 변화에 의해 정보를 기억하는 가변저항소자를 구비해서 형성되지만, 그 가변저항소자의 일례로서, PCMO막의 상하에 Pt전극을 배합한 3층구조의 RRAM소자를 상정해서 설명한다. 또한, 가변저항소자로서는, 전압인가(또는, 전류인가)에 의해 저항변화가 생기는 소자이면, 어떠한 가변저항소자이어도, 본 발명을 적용하는 것이 가능하다. 또한, 가변저항소자로서는, 전기적 펄스 인가(또는, 전류인가)에 의해 저항변화가 생기는 소자이면, 어떠한 가변저항소자이어도, 본 발명을 적용하는 것이 가능하다. 가변저항소자의 재료가, PCMO막 이외의 금속산화물이어도, 전기적 펄스 인가에 의해 저항변화가 생기는 것이면, 본 발명을 적용하는 것이 가능하다. 또한, 가변저항소자의 재료가, 천이금속산화물이고, 전기 펄스 인가에 의해 저항변화가 생기는 것이면, 본 발명을 적용하는 것이 가능하다.
본원 발명자들은, 페로브스카이트형 금속산화물의 일종인, PCMO막(Pr1- xCaxMnO3)과, 그 상부와 하부에 Pt전극을 설치한 가변저항소자를 형성하고, 가변저항소자에, 일정 방향으로 전류를 흘리는 동일 극성의 전압 펄스를 연속해서 인가하면, 펄스의 인가 회수가 증가함에 따라서, 가변저항소자의 저항이 변화되는 것을 찾아내었다. 또한, 상기 가변저항소자의 PCMO막은, 500℃에서 스퍼터링법을 이용하여 막을 생성했다.
도 6에 나타내는 바와 같이, 가변저항소자의 상부전극에 양의 극성의 펄스(펄스폭 100ns)를 계속해서 인가하면, 초기상태, 즉, 펄스 미인가의 상태에서 고저항상태에 있던 가변저항소자의 저항치는, 펄스 인가의 회수가 증가함에 따라 저하하였다. 초기상태의 고저항상태는, 기록 전압 Vpp=4V, 펄스폭 3㎲의 기록 전압 펄스를 하부전극에 인가해서 형성하였다.
기록 전압 펄스와 동일 극성의 음의 극성의 펄스(펄스폭 100ns)를 계속해서 인가하면, 펄스 인가의 회수가 증가함에 따라서, 저항치는 상승하였다. 또한, 인가하는 전압 펄스의 전압진폭이 클수록, 즉, 가변저항소자를 흐르는 전류가 클수록, 저항변화의 정도는 커지는 것, 또한, 저항이 증가하는 방향으로 변화하는지, 또는, 저항이 감소하는 방향으로 변화하는지는, 전류를 흘리는 방향, 즉, 인가하는 전압 펄스의 극성에 의존하고 있는 것이 명확하게 되었다.
본원 발명자들은, 가변저항소자의 저항변화의 방향이, 전압 펄스 인가에 의한 가변저항소자를 흐르는 전류의 방향에 의존하는 것에 착안하여, 판독동작시에, 판독시와는 다른 방향으로 전류를 흘려보내는 전압 펄스를 인가함으로써, 저항변화를 상쇄하는 방법을 고안하고, 다른 방향으로 전류를 흘려보내는 전압 펄스를, 가변저항소자에 교대로 연속해서 인가하는 것을 시험하였다. 도 6은, 초기상태가 고저항상태로 있는 가변저항소자에, 연속한 전압 펄스를 인가할 때에, 역방향으로 전류를 흘리는 역극성 펄스를 조합시켜서 인가한 경우에 대해서, 저항변화의 형태를 조사한 전형적인 예이다. 동일 극성의 전압 펄스를 연속해서 인가한 경우에 비해서, 극성이 다른 전압 펄스를 조합시켜서 교대로 인가한 경우에, 저항변화가 작게 되는 것이 검증되었다. 이것으로부터, 가변저항소자를 포함한 메모리셀의 기억 데이터를 판독할 때에, 판독시에 흐르는 전류와는 역방향으로 흐르는 전류를 강제적으로 흘림으로써, 판독시의 전압 펄스 인가에 의한 저항변화를 억제, 최소화할 수 있고, 판독 회수를 증가시킬 수 있는 것을 명확하게 하였다.
메모리셀의 가변저항소자에 판독전압 펄스를 인가함으로써, 메모리셀의 가변저항소자의 저항이 변화되는 것을 저감하기 위해서는, 판독전압 펄스를 인가하기 전에, 역방향으로 전류가 흐르는 역극성의 더미 판독전압 펄스를 인가하는 방법이 있다.
전압 펄스의 진폭이 커지면 가변저항소자의 저항변화가 커지게 되므로, 판독전압 펄스의 인가 전에 인가하는 더미 판독전압 펄스를 조정함으로써, 저항변화를 최소화할 수 있고, 판독 마진의 저하에 의해 판독 불능에 빠질 때까지의 올바른 메모리셀을 판독할 수 있는 판독 회수를 증가시킬 수 있게 된다.
또한, 인가하는 더미 판독전압 펄스의 펄스폭이 짧으면, 저항변화가 작아지 게 되므로, 큰 진폭의 더미 판독전압 펄스를 이용하면, 단시간의 더미 판독전압 펄스의 인가로, 판독전압 펄스에 의한 저항변화를 상쇄할 수 있고, 실효적인 판독 시간을 단축할 수 있으므로 바람직하다. 또한, 큰 진폭의 더미 판독전압 펄스를 인가할 경우이어도, 단시간의 펄스폭이 아니라, 판독전압 펄스와 동일한 정도의 펄스폭으로 인가해도 좋다.
메모리셀의 가변저항소자에 판독전압 펄스를 인가함으로써, 메모리셀의 가변저항소자의 저항이 변화되는 것을 저감하는 다른 방법으로서, 판독전압 펄스를 인가한 후에, 역방향으로 전류가 흐르는 역극성의 더미 판독전압 펄스를 인가하는 방법이 있다.
전압 펄스의 진폭이 커지면 가변저항소자의 저항변화가 커지게 되므로, 판독전압 펄스의 인가 후에 인가하는 더미 판독전압 펄스를 조정함으로써, 저항변화를 최소화할 수 있고, 판독 마진의 저하에 의해 판독 불능에 빠질 때까지의 올바른 메모리셀을 판독할 수 있는 판독 회수를 증가시킬 수 있게 된다.
또한, 인가하는 더미 판독전압 펄스의 펄스폭이 짧으면, 저항변화가 작아지므로, 큰 진폭의 더미 판독전압 펄스를 이용하면, 단시간의 더미 판독전압 펄스의 인가로, 판독전압 펄스에 의한 저항변화를 상쇄할 수 있고, 실효적인 판독 시간을 단축시킬 수 있으므로, 바람직하다.
다음에, 이상의 가변저항소자에 대한 새로운 지견에 기초하여, 판독동작에 따른 가변저항소자의 저항변화를 억제할 수 있는 본 발명장치에 대해서 설명한다. 우선, 메모리셀이 가변저항소자만으로 구성되는 1R형 메모리셀의 경우에 있어서의 본 발명장치에 대해서 설명한다.
<제1실시형태>
도 8에, 본 발명장치의 일구성예를 나타낸다. 또한, 도 8에 있어서, 종래의 비휘발성 반도체 기억장치와 공통되는 부분에 대해서는, 공통된 부호를 붙여서 설명한다. 도 8에 나타내는 바와 같이, 본 발명장치는, 1R형 메모리셀(도시 생략)을 매트릭스상으로 배열한 메모리셀 어레이(15)의 주변에, 비트선 디코더(6), 워드선 디코더(17), 전압 스위치회로(22a), 판독회로(23), 및, 제어회로(20a)를 구비해서 구성된다. 기본적으로는, 도 5에 나타내는 1R형 메모리셀의 메모리셀 어레이를 구비한 종래의 비휘발성 반도체 기억장치의 구성과 동일하다. 도 5의 종래의 비휘발성 반도체 기억장치와의 차이점은, 전압 스위치회로(22a)로부터 메모리셀 어레이(15)에 인가되는 전압과 그 타이밍 동작, 및, 전압 스위치회로(22a)의 동작을 제어하는 제어회로(20a)의 동작이다.
또한, 메모리셀 어레이(15)의 구성도, 도 3에 나타내는 종래의 비휘발성 반도체 기억장치의 메모리셀 어레이(15)의 구성과 동일하다. 구체적으로는, 메모리셀 어레이(15)는 열방향으로 연장되는 비트선(열 선택선에 상당함) m개(BL1~BLm)와 행방향에 연장되는 워드선(행선택선에 상당함) n개(WL1~WLn)의 교점에 메모리셀(2)이 m×n개 배치한 구성으로 되어 있다. 각 메모리셀(14)은, 워드선에 가변저항소자(3)의 상부전극이 접속되고, 비트선에 가변저항소자(3)의 하부전극이 접속되어 있다. 또한, 워드선에 가변저항소자(3)의 하부전극이 접속되고, 비트선에 가변저항소자(3)의 상부전극이 접속되어서, 가변저항소자(3)의 상부전극과 하부전극의 관계가 반전되어도 상관없다.
비트선 디코더(16)와 워드선 디코더(17)는, 어드레스 선(18)으로부터 제어회로(20a)에 입력된 어드레스 입력에 대응한 메모리셀 어레이(15) 중에서 판독대상의 메모리셀을 선택한다. 워드선 디코더(17)는, 어드레스 선(18)에 입력된 신호에 대응하는 메모리셀 어레이(15)의 워드선을 선택하고, 비트선 디코더(16)는, 어드레스 선(18)에 입력된 어드레스 신호에 대응하는 메모리셀 어레이(15)의 비트선을 선택한다. 본 실시형태에서는, 워드선 디코더(17)가, 메모리셀 어레이(15) 중에서 메모리셀을 행단위로 선택하는 메모리셀 선택회로로서 기능한다. 제어회로(20a)는, 메모리셀 어레이(15)의 기록, 소거, 판독의 각 동작에 있어서의 제어를 행한다. 제어회로(20a)는, 어드레스 선(18)으로부터 입력된 어드레스 신호, 데이터 선(19)으로부터 입력된 데이터 입력(기록시), 제어신호선(21)으로부터 입력된 제어입력신호에 기초하여, 워드선 디코더(7), 비트선 디코더(16), 전압 스위치회로(22), 메모리셀 어레이(15)의 판독, 기록, 및, 소거동작을 제어한다. 도 5에 나타내는 예에서는, 제어회로(20a)는, 도시하지 않지만 일반적인 어드레스 버퍼회로, 데이터 입출력 버퍼회로, 제어 입력 버퍼회로로서의 기능을 구비하고 있다.
전압 스위치회로(22a)는, 메모리셀 어레이(15)의 판독, 기록, 소거시에 필요한 워드선, 비트선의 각 전압을 동작모드에 따라 전환하고, 메모리셀 어레이(15)에 공급한다. 특히, 판독모드에서는, 전압 스위치회로(22a)는, 워드선 디코더(17)에 의해 선택된 1행의 선택 메모리셀에 접속하는 비트선과 워드선에 소정의 판독전압을 인가하는 판독전압 인가회로로서 기능한다. 본 실시형태에서는, 워드선 디코더 (17)에서 선택된 1개의 선택 워드선에 접속하는 메모리셀이 선택 메모리셀로서, 소정의 판독전압이 인가된다. 도면 중, Vcc는 본 발명장치의 전원전압, Vss는 접지전압, Vpp는 기록 또는 소거용 전압, V1과 V2는 판독전압과 더미 판독전압의 생성에 사용되는 전압이다.
판독회로(23)는, 선택 메모리셀에 접속하는 비트선을 흐르는 판독전류 내, 비트선 디코더(16)에서 선택된 선택 비트선을 흐르는 판독전류를 전압 변환하여, 1행의 선택 메모리셀 내의 선택 비트선에 접속하는 판독대상의 메모리셀의 기억 데이터의 상태를 판정하고, 그 결과를 제어회로(20a)에 전송하고, 데이터 선(19)에 출력한다.
다음에, 판독동작시에 있어서의 전압 스위치회로(22a)로부터 메모리셀 어레이(15)의 각 비트선, 각 워드선에의 전압 펄스의 인가 순서의 실시예에 대해서 설명한다.
<실시예1>
우선, 데이터의 판독동작을 위해 선택 메모리셀에 판독전압을 인가하고, 그 후에, 선택 메모리셀의 저항변화를 억제하기 위한 더미 판독전압을 인가하는 경우의 제 1 실시예에 대해서, 도 9 및 도 10을 참조해서 설명한다.
도 9 및 도 10에, 본 발명장치의 메모리셀 어레이(15)에 있어서의 데이터 판독동작시의 각 부에의 전압 인가 순서의 일예를 나타낸다.
우선, 선택 메모리셀의 데이터를 판독할 때에는, 선택 메모리셀에 접속하는 선택 워드선을 접지전위(Vss)에 유지하고, 판독기간(Tr)의 내, 다른 비선택 워드선 과 모든 비트선에는, 모두, 판독전압(V1)을 인가한다. 판독기간(Tr)의 내, 선택 워드선과 선택 비트선 사이에, 판독전압(V1)의 전압차가 생기므로, 선택 메모리셀의 가변저항소자에 그 전기저항, 즉, 기억상태에 따른 판독전류가 흐르고, 선택 메모리셀에 기억된 데이터를 판독할 수 있다. 이 때, 선택 메모리셀 내, 비선택 비트선에 접속하는 판독대상 외의 메모리셀에도, 마찬가지로 판독전압(V1)이 인가되어 있다.
다음에, 판독기간(Tr)의 경과 후, 선택 워드선에 판독전압(V1)과 동일 극성이며 전압값이 2배인 전압(V2)(V2=2×V1)을 인가하고, 다른 비선택 워드선과 모든 비트선에는, 계속해서 판독전압(V1)을 인가한다. 이 결과, 선택 워드선에 접속하는 모든 선택 메모리셀에, 판독전압(V1)과 역극성이며 동일 전압 ｜V2-V1｜(=｜V1｜)의 더미 판독전압이 인가된다. 판독기간(Tr)과 동일 시간의 재생기간(Td)의 사이, 더미 판독전압의 인가 상태를 유지한다. 선택 워드선을 바꾸어서 다른 선택 메모리셀을 판독하는 경우에, 상기 동작을 마찬가지로 순차적으로 반복한다. 이 결과, 각 선택 메모리셀에 대하여, 판독전압(V1)과, 그 역극성이며 동일 전압의 더미 판독전압이 시간적으로 상호 전후로 하여 쌍이 되어 인가되므로, 각 선택 메모리셀의 판독동작에 따른 가변저항소자의 저항변화를 억제할 수 있다. 또한, 판독기간(Tr)의 내에, 선택하는 비트선을 순차적으로 바꾸어서, 복수의 메모리셀을 연속해서 판독하도록 해도 상관없다.
본 실시예의 인가 방법이 유효한 것을, 실험 데이터에 기초하여 설명한다. 도 6은, 초기상태가 고저항상태로 있는 가변저항소자에, 연속한 전압 펄스를 인가 할 때에, 역방향으로 전류를 흘리는 역극성 펄스를 조합시켜서 인가한 경우에 대해서, 그 저항변화의 형태를 조사한 결과이다. 도 6으로부터, 초기상태가 고저항상태에 있어서, 양의 극성의 판독전압 펄스(전압진폭 2V, 펄스폭 100ns)만을 연속해서 인가한 경우와, 양의 극성의 판독전압 펄스와 음의 극성의 더미 판독전압 펄스(전압진폭 2V, 펄스폭 100ns)를 교대로 인가한 경우를 비교하면, 명확하게, 양의 극성과 음의 극성의 양 전압 펄스 인가의 경우의 저항변화가 대폭적으로 억제되어 있는 것을 확인할 수 있고, 상술한 인가 방법이 유효한 것을 뒷받침할 수 있다.
<실시예 2>
다음에, 데이터의 판독동작을 위해서 선택 메모리셀에 판독전압을 인가하고, 그 후에, 선택 메모리셀의 저항변화를 억제하기 위한 더미 판독전압을 인가할 경우의 제 2 실시예에 대해서, 도 9 및 도 11을 참조해서 설명한다. 이 경우, 도 8에 나타내는 본 발명장치의 전압 스위치회로(22a)에는, 전압(V1)의 2배보다 큰 전압값의 전압(V2)이 공급된다.
도 9 및 도 11에, 본 발명장치의 메모리셀 어레이(15)에 있어서의 데이터 판독동작시의 각 부에의 전압 인가 순서의 일례를 나타낸다.
우선, 선택 메모리셀의 데이터를 판독할 때에는, 선택 메모리셀에 접속하는 선택 워드선을 접지전위(Vss)에 유지하고, 판독기간(Tr)의 사이, 다른 비선택 워드선과 모든 비트선에는, 모두, 판독전압(V1)을 인가한다. 판독기간(Tr)의 사이, 선택 워드선과 선택 비트선 사이에, 판독전압(V1)의 전압차가 생기므로, 선택 메모리셀의 가변저항소자에 그 전기저항, 즉, 기억상태에 따른 판독전류가 흐르고, 선택 메모리셀에 기억된 데이터를 판독할 수 있다. 이 때, 선택 메모리셀의 내, 비선택 비트선에 접속하는 판독대상 외의 메모리셀에도, 마찬가지로 판독전압(V1)이 인가되어 있다.
다음에, 판독기간(Tr)의 경과 후, 선택 워드선에 판독전압(V1)과 동일 극성이며 전압값이 2배보다 큰 전압(V2)(V2>2×V1)을 인가하고, 다른 비선택 워드선과 모든 비트선에는, 계속해서 판독전압(V1)을 인가한다. 이 결과, 선택 워드선에 접속하는 모든 선택 메모리셀에, 판독전압(V1)과 역극성이며 고전압 ｜V2-V1｜(>｜V1｜)의 더미 판독전압이 인가된다. 단, 더미 판독전압 ｜V2-V1｜이 과대하면, 데이터의 기록 또는 소거동작으로 되어버리므로, 기록 또는 소거 전압의 하한값보다 저전압으로 설정한다. 판독기간(Tr)보다 짧은 재생기간(Td)의 사이, 더미 판독전압의 인가 상태를 유지한다. 더미 판독전압 ｜V2-V1｜이, 판독전압 ｜V1｜보다 크기 때문에, 재생기간(Td)이 판독기간(Tr)보다 짧아도, 판독전압(V1)의 인가에 의한 가변저항소자의 저항변화를 역방향으로 되돌려서 일련의 동작에 의한 저항변화를 억제할 수 있다. 선택 워드선을 바꾸어서 다른 선택 메모리셀을 판독하는 경우에, 상기 동작을 마찬가지로 순차적으로 반복한다. 이 결과, 각 선택 메모리셀에 대하여, 판독전압(V1)과, 그 역극성이며 고전압의 더미 판독전압이 시간적으로 상호 전후로 하여 쌍으로 되어 인가되므로, 각 선택 메모리셀의 판독동작에 따른 가변저항소자의 저항변화를 억제할 수 있다. 또한, 판독기간(Tr)의 사이에, 선택하는 비트선을 순차적으로 바꾸어서, 복수의 메모리셀을 연속해서 판독하도록 해도 상관없다.
본 실시예의 인가 방법이 유효한 것을, 실험 데이터에 기초하여 설명한다. 도 12는, 초기상태가 고저항상태로 있는 가변저항소자에, 연속한 전압 펄스를 인가할 때에, 역방향으로 전류를 흘리는 역극성 펄스를 조합시켜서 인가한 경우에 대해서, 역극성 펄스의 전압진폭과 펄스폭을 변화시켜서, 그 저항변화의 형태를 조사한 결과이다. 또한, 도 12에 나타내는 저항치의 측정조건은, 하부전극에 기준이 되는 접지전압을 주고, 상부전극에 0.5V를 인가하였을 때의 전류치로부터 산출했다. 또한, 도 12의 가로축은, 전압 펄스의 상대 인가 회수를 로그 표시하고 있다. 도 12로부터, 역극성 펄스의 펄스폭을 짧게 해도, 전압진폭을 크게 함으로써, 역극성 펄스의 전압진폭과 펄스폭이 판독전압 펄스와 동일한 경우와 마찬가지의 저항변화의 억제 효과가 있는 것을 알았다. 예컨대, 도 12로부터, 초기상태가 고저항상태로 있어서, 양의 극성의 판독전압 펄스(전압진폭 2V, 펄스폭 100ns)만을 연속해서 인가한 경우에 대해서, 양의 극성의 판독전압 펄스와 음의 극성의 더미 판독전압 펄스(전압진폭 2V, 펄스폭 100ns)를 교대로 인가한 경우와, 양의 극성의 판독전압 펄스(전압진폭 2V, 펄스폭 100ns)와 음의 극성의 더미 판독전압 펄스(전압진폭 3V, 펄스폭 50ns)를 교대로 인가한 경우를 비교하면, 어떠한 양의 극성과 음의 극성의 전압 펄스 인가도, 동일한 정도의 저항변화의 억제 효과를 확인할 수 있었다. 따라서, 본 실시예의 인가 방법이 유효한 것을, 도 12의 실험 데이터로부터 뒷받침할 수 있다.
또한, 본 실시예에서는, 재생기간(Td)을 판독기간(Tr)보다 짧게 할 수 있으므로, 판독기간(Tr)과 재생기간(Td)의 합계 시간으로 규정되는, 동일한 메모리셀 어레이 내에서의 판독 사이클 시간을 짧게 할 수 있다. 또한, 재생기간(Td)은 판독 기간(Tr)보다 짧게 할 수 있지만, 판독기간(Tr)과 동일하여도 상관없다.
<실시예3>
다음에, 데이터의 판독동작을 위해서 선택 메모리셀에 판독전압을 인가하고, 그 후에, 선택 메모리셀의 저항변화를 억제하기 위한 더미 판독전압을 인가할 경우의 제 3 실시예에 대해서, 도 13~도 15를 참조해서 설명한다.
도 14 및 도 15에, 본 발명장치의 메모리셀 어레이(15)에 있어서의 데이터 판독동작시의 각 부에의 전압 인가 순서의 일례를 나타낸다. 도 13에 나타내는 본 발명장치의 전압 스위치회로(22b)에는, 상기 실시예1 및 2에서 사용한 전압(V2)은 공급되지 않는다. 도 13에 나타내는 본 발명장치와 도 5의 종래의 비휘발성 반도체 기억장치의 차이점은, 전압 스위치회로(22b)로부터 메모리셀 어레이(15)에 인가되는 전압과 그 타이밍 동작, 및, 전압 스위치회로(22b)의 동작을 제어하는 제어회로(20b)의 동작이다. 상기 차이점은, 도 13 중에 도시할 수 없으므로, 이하에서 설명한다.
우선, 선택 메모리셀의 데이터를 판독시에는, 선택 메모리셀에 접속하는 선택 워드선을 접지전위(Vss)에 유지하고, 판독기간(Tr)의 사이, 다른 비선택 워드선과 모든 비트선에는, 모두, 판독전압(V1)을 인가한다. 판독기간(Tr)의 사이, 선택 워드선과 선택 비트선 사이에, 판독전압(V1)의 전압차가 생기므로, 선택 메모리셀의 가변저항소자에 그 전기저항, 즉, 기억상태에 따른 판독전류가 흐르고, 선택 메모리셀에 기억된 데이터를 판독할 수 있다. 이 때, 선택 메모리셀의 내, 비선택 비트선에 접속하는 판독대상 외의 메모리셀에도, 마찬가지로 판독전압(V1)이 인가되 어 있다.
다음에, 판독기간(Tr)의 경과 후, 선택 워드선에 판독전압(V1)을 인가하고, 다른 비선택 워드선과 모든 비트선을 접지전위(Vss)로 한다. 이 결과, 선택 워드선에 접속하는 모든 선택 메모리셀에, 판독전압(V1)과 역극성이며 동일 전압｜V1｜의 더미 판독전압이 인가된다. 판독기간(Tr)과 동일 시간의 재생기간(Td)의 사이, 더미 판독전압의 인가 상태를 유지한다. 선택 워드선을 바꾸어서 다른 선택 메모리셀을 판독하는 경우에, 상기 동작을 마찬가지로 순차적으로 반복한다. 이 결과, 각 선택 메모리셀에 대하여, 판독전압(V1)과, 그 역극성이며 동일 전압의 더미 판독전압이 시간적으로 상호 전후로 하여 쌍으로 되어 인가되므로, 각 선택 메모리셀의 판독동작에 따른 가변저항소자의 저항변화를 억제할 수 있다. 또한, 판독기간(Tr)의 사이에, 선택하는 비트선을 순차적으로 바꾸어서, 복수의 메모리셀을 연속해서 판독하도록 해도 상관없다.
<실시예4>
다음에, 데이터의 판독동작을 위해서 선택 메모리셀에 판독전압을 인가하고, 그 후에, 선택 메모리셀의 저항변화를 억제하기 위한 더미 판독전압을 인가할 경우의 제 4 실시예에 대해서, 도 16~도 18을 참조해서 설명한다. 이 경우, 도 16에 나타내는 본 발명장치의 전압 스위치회로(22c)에는, 상기 실시예1 및 2에서 사용한 전압(V2) 대신에, 전압(V1)보다 큰 전압값의 전압(V3)이 공급된다.
도 17 및 도 18에, 본 발명장치의 메모리셀 어레이(15)에 있어서의 데이터 판독동작시의 각 부에의 전압 인가 순서의 일례를 나타낸다. 도 16에 나타내는 본 발명장치와 도 5의 종래의 비휘발성 반도체 기억장치의 차이점은, 전압 스위치회로(22c)로부터 메모리셀 어레이(15)에 인가되는 전압과 그 타이밍 동작, 및, 전압 스위치회로(22c)의 동작을 제어하는 제어회로(20c)의 동작이다.
우선, 선택 메모리셀의 데이터를 판독할 때에는, 선택 메모리셀에 접속하는 선택 워드선을 접지전위(Vss)에 유지하고, 판독기간(Tr)의 사이, 다른 비선택 워드선과 모든 비트선에는, 모두, 판독전압(V1)을 인가한다. 판독기간(Tr)의 사이, 선택 워드선과 선택 비트선의 사이에, 판독전압(V1)의 전압차가 생기므로, 선택 메모리셀의 가변저항소자에 그 전기저항, 즉, 기억상태에 따른 판독전류가 흐르고, 선택 메모리셀에 기억된 데이터를 판독할 수 있다. 이 때, 선택 메모리셀의 내, 비선택 비트선에 접속하는 판독대상 외의 메모리셀에도, 마찬가지로 판독전압(V1)이 인가되어 있다.
다음에, 판독기간(Tr)의 경과 후, 선택 워드선에 전압(V3)을 인가하고, 다른 비선택 워드선과 모든 비트선을 접지전위(Vss)로 한다. 이 결과, 선택 워드선에 접속하는 모든 선택 메모리셀에, 판독전압(V1)과 역극성이며 고전압｜V3｜(>｜V1｜)의 더미 판독전압이 인가된다. 단, 더미 판독전압 ｜V3｜이 과대하면, 데이터의 기록 또는 소거동작으로 되어버리므로, 기록 또는 소거 전압의 하한값보다 저전압으로 설정한다. 판독기간(Tr)과 같거나, 또는, 보다 짧은 재생기간(Td)의 사이, 더미 판독전압의 인가 상태를 유지한다. 더미 판독전압 ｜V3｜이, 판독전압 ｜V1｜보다 크기 때문에, 재생기간(Td)이 판독기간(Tr)보다 짧아도, 판독전압(V1)의 인가에 의한 가변저항소자의 저항변화를 역방향으로 되돌려서 일련의 동작에 의한 저항변화 를 억제할 수 있다. 선택 워드선을 바꾸어서 다른 선택 메모리셀을 판독하는 경우에, 상기 동작을 마찬가지로 순차적으로 반복한다. 이 결과, 각 선택 메모리셀에 대하여, 판독전압(V1)과, 그 역극성이며 고전압의 더미 판독전압이 시간적으로 상호 전후로 하여 쌍으로 되어 인가되므로, 각 선택 메모리셀의 판독동작에 따른 가변저항소자의 저항변화를 억제할 수 있다. 또한, 판독기간(Tr)의 사이에, 선택하는 비트선을 순차적으로 바꾸어서, 복수의 메모리셀을 연속해서 판독하도록 해도 상관없다.
<제2실시형태>
도 19에, 본 발명장치의 제2실시형태에 있어서의 블록 구성예를 나타낸다. 또한, 도 19에 있어서, 도 8, 도 13, 및, 도 16에 나타내는 제1실시형태와 공통되는 부분에 대해서는, 공통된 부호를 붙여서 설명한다. 도 19에 나타내는 바와 같이, 본 발명장치는, 1R형 메모리셀(도시 생략)을 매트릭스상으로 배열한 메모리셀 어레이(15)의 주변에, 비트선 디코더(16), 워드선 디코더(17), 전압 스위치회로(22d), 판독회로(23), 제어회로(20d), 및, 지연회로(24)를 구비해서 구성된다. 도 13에 나타내는 제1실시형태의 본 발명장치에 지연회로(24)를 추가한 구성으로 되어 있다. 지연회로(24)를 제외한 각 부의 기능은, 제1실시형태와 마찬가지이므로, 중복되는 설명은 생략한다.
제2실시형태에서는, 전압 스위치회로(22d)로부터 메모리셀 어레이(15)에 인가되는 전압과 그 타이밍이, 제어회로(20d)와 지연회로(24)에 의해 제어된다. 또한, 데이터의 판독동작을 위해서 선택 메모리셀에 판독전압이 인가되기 전에, 선택 메모리셀의 저항변화를 억제하기 위한 더미 판독전압을 인가하도록 제어된다. 이하, 본 발명장치의 메모리셀 어레이(15)에 있어서의 데이터 판독동작시의 각 부에의 전압 인가 순서의 일례를, 도 20과 도 21을 참조해서 설명한다.
도 20은, 복수 어드레스에 대한 데이터 판독동작시의 각 부에의 전압 인가 순서의 일례를 나타내는 플로우차트이다. 또한, 도 21은, 메모리셀 어레이(15)의 각 비트선, 각 워드선에의 전압인가 타이밍을 나타내는 타이밍 파형도이다.
우선, 어드레스 선(18)을 통해서 선두 어드레스가 입력된다(#1). 다음에, 판독대상 메모리셀이 있는 메모리셀 어레이의 모든 비트선과 워드선을 접지전위(Vss)로 한다(#2). 도 20 중, Vswl, Vnwl, 및, Vbl은, 각각, 선택 워드선의 전압 레벨, 비선택 워드선의 전압 레벨, 및, 비트선의 전압 레벨을 나타내고 있다.
다음에, 비선택 워드선과 비트선의 전압 레벨을 접지전위(Vss)에 유지한 채, 선택 워드선에 전압진폭 V1의 제1펄스를 인가한다(#3). 제1펄스의 펄스폭은, 재생기간(Td)과 후술하는 프리차지 기간(Tp)의 합계 시간이 되도록 지연회로(24)에서 조정된다. 지연회로(24)에 의해, 제1펄스보다 재생기간(Td)과 같은 지연시간만 지연되어 상승하고, 제1펄스보다 판독기간(Tr)과 같은 지연시간만 지연되어 하강하는 동일한 전압진폭 V1의 제2펄스를, 비선택 워드선과 모든 비트선에 인가한다(#4). 제2펄스의 펄스폭은, 프리차지 기간(Tp)과 판독기간(Tr)의 합계 시간이 되는 것 같이 지연회로(24)에서 조정된다. 제1펄스의 인가(#3)로부터 제2펄스의 인가(#4)까지의 재생기간(Td)에, 뒤에 발생하는 판독동작으로 선택 메모리셀에 생기는 저항변화를 완화시키기 위한 더미 판독전압의 인가가 미리 실행된다. 또한, 프리차지 기간 (Tp)의 사이(#4에서 #5까지)는, 모든 비트선과 워드선은, 모두 전압(V1)이 인가되어 동일 전위로 되고, 모든 메모리셀에 걸리는 전위차는 0V이다.
다음에, 프리차지 기간(Tp)의 경과 후, 비선택 워드선과 비트선에의 제2펄스의 인가를 유지한 채, 선택 워드선에의 제1펄스의 인가를 정지한다(#5). 그 후, 판독기간(Tr)의 경과 후, 비선택 워드선과 비트선에의 제2펄스의 인가를 정지하고, 비선택 워드선과 비트선을 접지전위(Vss)로 한다(#6). 판독기간(Tr)의 사이(#5에서 #6까지), 선택 워드선과 선택 비트선 사이에, 판독전압(V1)의 전압차가 생기므로, 선택 메모리셀의 가변저항소자에 그 전기저항, 즉, 기억상태에 따른 판독전류가 흐르고, 선택 메모리셀에 기억된 데이터를 판독할 수 있다. 구체적으로는, 선택 워드선에 접속하는 선택 메모리셀 모두에 판독전류가 흐르지만, 그 안의 비트선 디코더(16)에서 선택된 선택 비트선을 흐르는 판독전류를 전압 변환하여, 판독대상의 메모리셀의 기억 데이터의 상태를 판정하고, 그 결과를 제어회로(20d)에 전송하고, 데이터 선(19)에 출력한다. 이상, #3~#6의 처리를 각 어드레스에 대하여 순차적으로 실행함으로써, 복수의 어드레스 입력에 대하여 선택되는 모든 메모리셀에 대하여, 판독전압(V1)의 인가와, 판독전압과 역극성이며 동일 전압의 더미 판독전압(-V1)의 인가가 1쌍으로 되어 실행되기 때문에, 각 선택 메모리셀의 판독동작에 따른 가변저항소자의 저항변화를 억제할 수 있다.
또한, 어드레스 입력에 기초하여 선택 메모리셀을 다음 선택 메모리셀로 바꿀 때까지의 1선택기간 내에, 선택 메모리셀에 걸리는 전기 스트레스를 전압값과 시간의 곱으로 표시하면, V1×(Tr-Td)로 되고, 전기 스트레스를 적게 하기 위해서 는, 판독기간(Tr)과 재생기간(Td)이 같게 되도록, 지연회로(24)의 제1펄스와 제2펄스간의 지연시간을 조정하는 것이 바람직하다. 또한, 지연회로(24)의 제1펄스와 제2펄스간의 지연시간 및 펄스폭에 의해서, 각 선택 메모리셀에의 액세스 시간이 규정되므로, 원하는 액세스 타임에 따른 설정을 행하는 것이 바람직하다.
도 22에, 본 실시형태의 지연회로(24)의 회로구성예를 나타낸다. 도 22에 나타내는 바와 같이, 지연회로(24)의 일례는, 지연시간이 다른 2계통의 인버터 열로 구성되어 있다. 입력에는, 제1펄스와 제2펄스의 기준이 되는 기준 펄스가 입력되고, 각각 다른 지연시간에서, 출력1로부터 제2펄스가, 출력2로부터 제1펄스가 출력된다. 또한, 제1펄스와 제2펄스의 생성회로는, 도 22의 인버터 열만으로 구성되는 회로에 한정되는 것은 아니고, 적절히, NAND 게이트나 NOR 게이트 등의 논리 게이트를 조합시켜 구성해도 상관없다.
<제3실시형태>
다음에, 본 발명장치의 제3실시형태에 대해서 설명한다. 도 23에, 본 발명장치의 제3실시형태에 있어서의 블록 구성예를 나타낸다. 또한, 도 23에 있어서, 종래의 비휘발성 반도체 기억장치와 공통되는 부분에 대해서는, 공통된 부호를 붙여서 설명한다. 제3실시형태에서는, 1T/1R형 메모리셀(도시 생략)을 매트릭스상으로 배열한 메모리셀 어레이(1)의 주변에, 비트선 디코더(5), 소스선 디코더(6), 워드선 디코더(7), 전압 스위치회로(12a), 판독회로(13), 및, 제어회로(10a)를 구비해서 구성된다. 어드레스 선(8)으로부터 제어회로(10a)에 입력된, 어드레스 입력에 대응한 메모리셀 어레이(1) 내의 특정한 메모리셀이, 비트선 디코더(5), 소스선 디 코더(6), 및, 워드선 디코더(7)에 의해 선택되고, 데이터의 기록, 소거, 판독의 각 동작이 실행되고, 선택된 메모리셀에 데이터가 기억되고, 또한, 판독된다. 외부장치(도시 생략)와의 사이의 데이터의 입출력은, 데이터 선(9)을 통해서 행해진다. 기본적으로는, 도 2에 나타내는 1T/1R형 메모리셀의 메모리셀 어레이를 구비한 종래의 비휘발성 반도체 기억장치의 구성과 동일하다. 도 2의 종래의 비휘발성 반도체 기억장치와의 차이점은, 전압 스위치회로(12a)로부터 메모리셀 어레이(1)에 인가되는 전압과 그 타이밍 동작, 및, 전압 스위치회로(12a)의 동작을 제어하는 제어회로(1Oa)의 동작이다.
또한, 메모리셀 어레이(1)의 구성도, 도 1에 나타내는 종래의 비휘발성 반도체 기억장치의 메모리셀 어레이(1)와 동일하다. 구체적으로는, 메모리셀 어레이(1)는 열방향으로 연장되는 비트선 m개(BL1~BLm)와 행방향으로 연장되는 워드선 n개(WL1~WLn)의 교점에 메모리셀(2)이 m×n개 배치된 구성으로 되어 있다. 또한, 소스선이 n개(SL1~SLn)이며, 워드선과 평행하게 배치되는 구성으로 되어 있다. 각 메모리셀은, 가변저항소자(3)의 상부전극과 선택 트랜지스터(4)의 드레인 전극이 접속되고, 비트선에 가변저항소자(3)의 하부전극이 접속되고, 워드선에 선택 트랜지스터(4)의 게이트 전극이 접속되고, 소스선에 선택 트랜지스터(4)의 소스 전극이 접속되어 있다. 또한, 가변저항소자(3)의 하부전극과 선택 트랜지스터(4)의 드레인 전극이 접속되고, 비트선에 가변저항소자(3)의 상부전극이 접속되어서, 가변저항소자(3)의 상부전극과 하부전극의 관계가 반전되도 상관없다.
워드선 디코더(7)는, 어드레스 선(8)에 입력된 신호에 대응하는 메모리셀 어 레이(1)의 워드선을 선택하고, 비트선 디코더(5)는, 어드레스 선(8)에 입력된 어드레스 신호에 대응하는 메모리셀 어레이(1)의 비트선을 선택하고, 또한, 소스선 디코더(6)는, 어드레스 선(8)에 입력된 어드레스 신호에 대응하는 메모리셀 어레이(1)의 소스선을 선택한다. 비트선 디코더(5), 소스선 디코더(6), 및, 워드선 디코더(7)는, 어드레스 선(8)으로부터 제어회로(10a)에 입력된 어드레스 입력에 대응한 메모리셀 어레이(1) 내의 적어도 1개의 메모리셀을 메모리셀 단위로 선택하는 메모리셀 선택회로로서 기능한다.
제어회로(10a)는, 메모리셀 어레이(1)의 기록, 소거, 판독의 각 동작에 있어서의 제어를 행한다. 제어회로(10a)는, 어드레스 선(8)으로부터 입력된 어드레스 신호, 데이터 선(9)으로부터 입력된 데이터 입력(기록시), 제어신호선(11)으로부터 입력된 제어입력신호에 기초하여, 워드선 디코더(7), 비트선 디코더(5), 소스선 디코더(6), 전압 스위치회로(12a), 메모리셀 어레이(1)의 판독, 기록, 및, 소거동작을 제어한다. 도 23에 나타내는 예에서는, 제어회로(10)는, 도시하지 않지만, 일반적인 어드레스 버퍼회로, 데이터인 출력 버퍼회로, 제어 입력 버퍼회로로서의 기능을 구비하고 있다.
전압 스위치회로(12a)는, 메모리셀 어레이(1)의 판독, 기록, 소거시에 필요한 워드선, 비트선 및 소스선의 각 전압을 동작모드에 따라 전환, 메모리셀 어레이(1)에 공급한다. 특히, 판독모드에서는, 전압 스위치회로(12a)는, 비트선 디코더(5), 소스선 디코더(6), 및, 워드선 디코더(7)를 통해서, 선택된 메모리셀에 접속하는 비트선과 워드선과 소스선에 소정의 판독전압을 인가하는 판독전압 인가회로 로서 기능한다. 여기서, Vcc는 비휘발성 반도체 기억장치의 전원전압, Vss는 접지전압, Vpp는 기록 또는 소거용 전압, V1은 판독전압이다. 또한, 데이터의 판독은, 메모리셀 어레이(1)로부터 비트선 디코더(5), 판독회로(13)를 통해서 실행된다. 판독회로(13)는, 데이터의 상태를 판정하고, 그 결과를 제어회로(10a)에 전송하고, 데이터 선(9)에 출력한다.
다음에, 판독동작시에 있어서의 전압 스위치회로(12a)로부터 메모리셀 어레이(1)의 각 비트선, 각 워드선,각 소스선에의 전압 펄스의 인가 순서의 실시예에 대해서 설명한다. 또한, 1T/1R형 메모리셀의 경우, 메모리셀 내에 선택 트랜지스터가 포함되고, 판독대상의 선택 메모리셀의 가변저항소자에만 판독전압을 인가할 수 있고, 판독전압을 인가하는 선택 메모리셀만을 판독대상 메모리셀로 할 수 있기 때문에, 판독동작에 따른 가변저항소자의 저항변화는 판독대상 메모리셀에만 한정되기 위해서, 상기 저항변화를 완화하기 위한 더미 판독전압의 인가도, 판독대상 메모리셀에만 한정할 수 있다.
우선, 데이터의 판독동작을 위해서 선택 메모리셀에 판독전압을 인가하기 전에, 선택 메모리셀의 저항변화를 억제하기 위한 더미 판독전압을 인가할 경우에 대해서, 도 24를 참조해서 설명한다.
우선, 모든 워드선, 비트선, 소스선이 접지전위(Vss)의 상태로부터, 선택 메모리셀에 접속하는 선택 워드선의 전위를 전원전압(Vcc)까지 증가시켜서, 선택 워드선에 접속하는 1행의 메모리셀의 선택 트랜지스터를 온 시킨다. 동시에, 동일 행의 메모리셀에 접속하는 선택 소스선과 비선택 비트선에 전압(V1)을 인가한다. 선 택 비트선의 전위는 접지전위(Vss) 그대로이므로, 선택 비트선과 선택 소스선에 연결되는 선택 메모리셀(판독대상 메모리셀)의 가변저항소자에는, 비트선측에 Vss(=0V), 소스선측에 V1이 각각 인가되고, 소스선측을 기준전위로 한 경우, 가변저항소자에는 -V1의 더미 판독전압이 인가된다. 상기 더미 판독전압의 인가를 재생기간(Td)동안 유지하고, 다음에, 선택 비트선에 전압(V1)을 인가함과 아울러, 선택 소스선과 비선택 비트선의 전위를 접지전위(Vss)에 되돌린다. 이 결과, 선택 비트선과 선택 소스선에 연결되는 선택 메모리셀(=판독대상 메모리셀)의 가변저항소자에는, 비트선측에 전압(V1), 소스선측에 Vss(=0V)가 각각 인가되고, 소스선측을 기준전위로 한 경우, 가변저항소자에는 전압(V1)의 판독전압이 인가된다. 상기 판독전압의 인가를 판독기간(Tr) 동안 유지하고, 선택 메모리셀의 가변저항소자에 그 전기저항, 즉, 기억상태에 따른 판독전류가, 온 상태의 선택 트랜지스터를 통해서 선택 비트선 상을 흐르고, 판독회로(13)에 의해 선택 메모리셀에 기억된 데이터를 판독할 수 있다. 판독기간(Tr)의 경과 후, 선택 워드선과 선택 비트선의 전위는 접지전위(Vss)로 되돌린다. 또한, 본 실시형태에서는, 선택 메모리셀과 판독대상 메모리셀이 일치하고 있다.
이상의 처리순서에 의하면, 선택 워드선에 전원전압(Vcc)이 인가되고, 선택 메모리셀의 선택 트랜지스터가 온되어 있는 기간에, 더미 판독전압(-V1)의 인가와 판독전압(V1)의 인가가 시간적으로 상호 전후로 하여 쌍으로 되어 발생하기 때문에, 선택 메모리셀의 판독동작에 따른 가변저항소자의 저항변화를 억제할 수 있다.
여기서, 재생기간(Td)은, 판독기간(Tr)과 동일해도 되지만, 재생기간(Td) 중 에 선택 소스선과 비선택 비트선에 인가하는 전압(V1)을, 판독기간(Tr) 중에 선택 비트선에 인가하는 전압(V1)보다 고전압으로 함으로써 단축할 수 있다.
다음에, 데이터의 판독동작을 위해서 선택 메모리셀에 판독전압을 인가한 후에, 선택 메모리셀의 저항변화를 억제하기 위한 더미 판독전압을 인가할 경우에 대해서, 도 25를 참조해서 설명한다.
우선, 모든 워드선, 비트선, 소스선이 접지전위(Vss)의 상태로부터, 선택 메모리셀에 접속하는 선택 워드선의 전위를 전원전압(Vcc)까지 증가시켜서, 선택 워드선에 접속하는 1행의 메모리셀의 선택 트랜지스터를 온 시킨다. 동시에, 선택 비트선에 전압(V1)을 인가한다. 이 결과, 선택 비트선과 선택 소스선에 연결되는 선택 메모리셀(=판독대상 메모리셀)의 가변저항소자에는, 비트선측에 전압(V1), 소스선측에 Vss(=0V)가 각각 인가되고, 소스선측을 기준전위로 한 경우, 가변저항소자에는 전압(V1)의 판독전압이 인가된다. 상기 판독전압의 인가를 판독기간(Tr) 동안 유지하고, 선택 메모리셀의 가변저항소자에 그 전기저항, 즉, 기억상태에 따른 판독전류가, 온 상태의 선택 트랜지스터를 통해서 선택 비트선 상을 흐르고, 판독회로(13)에 의해 선택 메모리셀에 기억된 데이터를 판독할 수 있다. 판독기간(Tr)의 경과 후, 선택 비트선의 전위를 접지전위(Vss)로 되돌림과 아울러, 선택 워드선과 동일 행의 선택 소스선과 비선택 비트선에 전압(V1)을 인가한다. 선택 비트선의 전위는 접지전위(Vss)이므로, 선택 비트선과 선택 소스선에 연결되는 선택 메모리셀(판독대상 메모리셀)의 가변저항소자에는, 비트선측에 Vss(=0V), 소스선측에 V1이 각각 인가되고, 소스선측을 기준전위로 한 경우, 가변저항소자에는 -V1의 더미 판 독전압이 인가된다. 상기 더미 판독전압의 인가를 재생기간(Td)동안 유지하고, 재생기간(Td)의 경과 후, 선택 워드선과 선택 소스선과 비선택 비트선의 전위를 접지전위(Vss)로 되돌린다.
이상의 처리순서에 의하면, 선택 워드선에 전원전압(Vcc)이 인가되고, 선택 메모리셀의 선택 트랜지스터가 온되어 있는 기간에, 판독전압(V1)의 인가와 더미 판독전압(-V1)의 인가가 시간적으로 상호 전후로 하여 쌍으로 되어 발생하기 때문에, 선택 메모리셀의 판독동작에 따른 가변저항소자의 저항변화를 억제할 수 있다.
여기서, 재생기간(Td)은, 판독기간(Tr)과 동일해도 되지만, 재생기간(Td) 중에 선택 소스선과 비선택 비트선에 인가하는 전압(V1)을, 판독기간(Tr) 중에 선택 비트선에 인가하는 전압(V1)보다 고전압으로 함으로써 단축할 수 있다.
다음에, 본 발명장치의 다른 실시형태에 대해서 설명한다.
상기 각 실시형태에 있어서, 메모리셀 구조로서, 1R형 메모리셀과 1T/1R형 메모리셀의 2개의 경우에 대해서, 각각의 메모리셀 어레이 구성을 예시해서 설명했지만, 메모리셀 구조는, 1R형 메모리셀과 1T/1R형 메모리셀 이외이어도, 선택 메모리셀의 가변저항소자를 흐르는 전류방향이 양음(正負) 역전가능한 구조이면, 어떠한 구조이어도 상관없다. 또한, 1T/1R형 메모리셀의 선택 트랜지스터는, N형 MOSFET에 한정되지 않고, P형 MOSFET이여도 상관없다.
상기 제3실시형태에 있어서, 1T/1R형 메모리셀의 메모리셀 어레이 구성으로서, 도 2에 나타나 있는 바와 같은 행방향으로 연장되는 소스선을 각 행에 설치하는 구성을 예시했지만, 1T/1R형 메모리셀의 메모리셀 어레이 구성은, 상기 실시형 태의 구성에 한정되는 것은 아니다. 예컨대, 열방향으로 비트선과 평행하게 연장되는 소스선이어도 상관없다. 이러한 경우에는, 도 24 및 도 25에서 설명한 전압 인가 순서와는 다른 전압인가 방법으로 되고, 예컨대, 비선택 비트선의 전위는, 비선택 소스선과 동일한 전위[예컨대, 접지전위(Vss)]로 유지하면 된다. 또한, 소스선은, 메모리셀 어레이 단위로 공통적으로 해도 상관없다.
상기 제1 및 제2실시형태에서는, 워드선을 1개 선택하여, 상기 선택 워드선에 접속하는 선택 메모리셀을 흐르는 판독전류를, 비트선측에서 선택하여, 판독하는 경우를 상정했지만, 워드선과 비트선의 관계를 반전시켜서, 비트선을 1개 선택하여, 상기 선택 비트선에 접속하는 선택 메모리셀을 흐르는 판독전류를, 워드선측에서 선택하여, 판독하는 방식이어도 상관없다. 이 경우, 판독회로(23)는, 워드선 디코더(17)측에 접속한다.
상기 제3실시형태에 있어서, 판독기간(Tr) 중의 선택 메모리셀을 흐르는 판독전류는, 비트선측에서 소스선측으로 흐르는 경우를 상정했지만, 판독기간(Tr) 중의 선택 메모리셀을 흐르는 판독전류를, 소스선측에서 비트선측으로 흐르는 경우로 변경하고, 재생기간(Td) 중에 선택 메모리셀을 흐르는 전류를, 비트선측에서 소스선측으로 하여, 각 비트선, 각 소스선에 인가하는 전압설정을 변경해도 상관없다. 이 경우, 필요에 따라서, 판독회로(13)를 소스선 디코더(6)측에 접속하도록 해도 상관없다.
상기 각 실시형태에 있어서, 각 워드선, 각 비트선, 각 소스선(제3실시형태만)에 일정 전압 진폭의 전압 펄스를 인가할 경우를 설명했지만, 인가하는 전압 펄 스의 전압진폭은 반드시 일정하게 제어되지 않아도 상관없다. 예컨대 펄스 제어를 전압제어가 아니라 전류제어에 의해도 상관없다.
상기 각 실시형태에 있어서, 도 8, 도 13, 도 16, 도 19, 또는, 도 23에 나타내는 전압 스위치회로(22a,22b,22c,22d,12a)는, 기록, 소거, 판독의 각 동작의 전압을 1개의 회로 블록에서 발생하는 형태를 나타내고 있지만, 상기 각 동작용 전압을 개별적으로 발생하는 회로를 각각 구비해도 상관없다. 또한, 판독동작시의 판독전압 인가회로는, 각 디코더 내에 설치해도 상관없다.
본 발명이 바람직한 실시형태로 설명되었을지라도, 본 발명의 정신 및 범위를 벗어나는 것 없이 다양한 수정 및 변경이 당업자에 의해 이루어지는 것이 이해될 것이다. 따라서, 본 발명은 하기의 특허청구범위로 판단되어야 한다.
본 발명의 비휘발성 반도체 기억장치에 의하면, 판독마진이 크며, 메모리셀 어레이의 판독시에 메모리셀에 인가되는 전압 펄스에 의해 메모리셀에 포함되는 가변저항소자의 저항치가 변화되어 판독 불량으로 되어버리는 것을 방지할 수 있는 효과를 가지고 있다.

Claims (26)

  1. 전기저항의 변화에 의해 정보를 기억하는 가변저항소자를 구비하여 이루어지는 메모리셀을 행방향 및 열방향으로 각각 복수 배열해서 이루어지는 메모리셀 어레이를 갖는 비휘발성 반도체 기억장치로서,
    상기 메모리셀 어레이 중에서 상기 메모리셀을 행단위, 열단위, 또는, 메모리셀 단위로 선택하는 메모리셀 선택회로;
    상기 메모리셀 선택회로에 의해 선택된 선택 메모리셀의 상기 가변저항소자에 판독전압을 인가하는 판독전압 인가회로; 및
    상기 선택 메모리셀 내의 판독대상의 상기 메모리셀에 대하여 상기 가변저항소자의 저항치에 따라 흐르는 판독전류의 대소를 검지하여, 상기 판독대상 메모리셀에 기억되어 있는 정보를 판독하는 판독회로를 구비하고,
    상기 판독전압 인가회로가, 상기 판독전압과는 역극성인 더미 판독전압을 상기 선택 메모리셀의 상기 가변저항소자에 인가하며,
    상기 메모리셀 선택회로가, 상기 선택 메모리셀의 선택을 다른 선택 메모리셀로 바꿀 때까지의 1선택기간 내에, 상기 판독전압 인가회로는, 동일한 상기 선택 메모리셀에 대하여, 상기 판독전압과 상기 더미 판독전압 양쪽을 인가하고,
    또한, 이때의 상기 판독전압과 상기 더미 판독전압의 인가순서에 있어서는, 상기 판독전압을 인가한 후에, 상기 더미 판독전압을 인가하거나, 또는 상기 판독전압을 인가하기 전에, 상기 더미 판독전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 가변저항소자가, 페로브스카이트형 금속산화물인 것을 특징으로 하는 비휘발성 반도체 기억장치.
  6. 제1항에 있어서, 상기 가변저항소자가, 전기적 펄스 인가에 의해 저항치가 가역적으로 변화되는 금속산화물인 것을 특징으로 하는 비휘발성 반도체 기억장치.
  7. 제6항에 있어서, 상기 가변저항소자의 재료인 금속산화물이, 천이금속산화물인 것을 특징으로 하는 비휘발성 반도체 기억장치.
  8. 제6항에 있어서, 상기 가변저항소자의 재료인 금속산화물이, Pr, Mn을 함유하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  9. 제1항에 있어서, 상기 선택 메모리셀의 상기 가변저항소자에 대한 상기 더미 판독전압의 인가 기간이, 상기 판독전압의 인가 기간보다 짧고,
    상기 더미 판독전압의 인가시에 상기 선택 메모리셀의 상기 가변저항소자를 흐르는 전류가, 상기 판독전압의 인가시에 흐르는 전류보다 큰 것을 특징으로 하는 비휘발성 반도체 기억장치.
  10. 제1항에 있어서, 상기 메모리셀 어레이가, 행방향으로 연장되는 복수의 행선택선과 열방향으로 연장되는 복수의 열 선택선을 구비하고, 동일 행의 상기 메모리셀 각각이, 상기 가변저항소자의 일단측을 동일한 상기 행 선택선에 접속하고, 동일 열의 상기 메모리셀 각각이, 상기 가변저항소자의 타단측을 동일한 상기 열 선택선에 접속해서 구성되고,
    상기 메모리셀 선택회로가, 상기 메모리셀 어레이 중에서 1열 또는 1행의 상기 메모리셀을 선택하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  11. 제10항에 있어서, 상기 판독전압 인가회로가, 상기 메모리셀 선택회로가 선 택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 제1전압을 인가하고, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 제2전압을 인가함으로써, 상기 메모리셀 선택회로가 선택한 1열 또는 1행의 선택 메모리셀의 상기 가변저항소자에 상기 판독전압을 인가하고,
    상기 판독전압 인가회로가, 상기 메모리셀 선택회로가 선택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 제3전압을 인가하고, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 상기 제2전압을 인가함으로써, 상기 메모리셀 선택회로가 선택한 1열 또는 1행의 선택 메모리셀의 상기 가변저항소자에 상기 더미 판독전압을 인가하고,
    상기 제2전압이, 상기 제1전압과 상기 제3전압 사이의 전압값이며, 상기 제1전압과 상기 제2전압의 전압차의 절대값과, 상기 제3전압과 상기 제2전압의 전압차의 절대값이 같은 것을 특징으로 하는 비휘발성 반도체 기억장치.
  12. 제10항에 있어서, 상기 판독전압 인가회로가, 상기 메모리셀 선택회로가 선택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 제1전압을 인가하고, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 제2전압을 인가함으로써, 상기 메모리셀 선택회로가 선택한 1열 또는 1행의 선택 메모리셀의 상기 가 변저항소자에 상기 판독전압을 인가하고,
    상기 판독전압 인가회로가, 상기 메모리셀 선택회로가 선택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 제3전압을 인가하고, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 상기 제2전압을 인가함으로써, 상기 메모리셀 선택회로가 선택한 1열 또는 1행의 선택 메모리셀의 상기 가변저항소자에 상기 더미 판독전압을 인가하고,
    상기 제2전압이, 상기 제1전압과 상기 제3전압 사이의 전압값이며, 상기 제1전압과 상기 제2전압의 전압차의 절대값이, 상기 제3전압과 상기 제2전압의 전압차의 절대값보다 작고, 상기 판독전압의 인가 기간이, 상기 더미 판독전압의 인가 기간보다 긴 것을 특징으로 하는 비휘발성 반도체 기억장치.
  13. 제10항에 있어서, 상기 판독전압 인가회로가, 상기 메모리셀 선택회로가 선택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 제1전압을 인가하고, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 제2전압을 인가함으로써, 상기 메모리셀 선택회로가 선택한 1열 또는 1행의 선택 메모리셀의 상기 가변저항소자에 상기 판독전압을 인가하고,
    상기 판독전압 인가회로가, 상기 메모리셀 선택회로가 선택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 상기 제2전압을 인가하고, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 상기 제1전압을 인가함으로써, 상기 메모리셀 선택회로가 선택한 1열 또는 1행의 선택 메모리셀의 상기 가변저항소자에 상기 더미 판독전압을 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  14. 제10항에 있어서, 상기 판독전압 인가회로가, 상기 메모리셀 선택회로가 선택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 제1전압을 인가하고, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 제2전압을 인가함으로써, 상기 메모리셀 선택회로가 선택한 1열 또는 1행의 선택 메모리셀의 상기 가변저항소자에 상기 판독전압을 인가하고,
    상기 판독전압 인가회로가, 상기 메모리셀 선택회로가 선택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 상기 제2전압과 동일 극성의 제4전압을 인가하고, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 상기 제1전압을 인가함으로써, 상기 메모리셀 선택회로가 선택한 1열 또는 1행의 선택 메모리셀의 상기 가변저항소자에 상기 더미 판독전압을 인가하고,
    상기 제1전압과 상기 제4전압의 전압차의 절대값이, 상기 제1전압과 상기 제2전압의 전압차의 절대값보다 크고, 상기 판독전압의 인가 기간이, 상기 더미 판독 전압의 인가 기간보다 긴 것을 특징으로 하는 비휘발성 반도체 기억장치.
  15. 제10항에 있어서, 상기 메모리셀 선택회로가, 상기 선택 메모리셀의 선택을 다른 상기 메모리셀로 바꿀 때까지의 1선택기간 내에, 상기 판독전압의 인가 기간과, 상기 더미 판독전압의 인가 기간이 존재하고, 상기 양 인가 기간의 사이에, 모든 상기 열 선택선과 모든 상기 행 선택선이 동일 전위로 되는 프리차지 기간이 존재하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  16. 제10항에 있어서, 상기 메모리셀 선택회로가, 상기 선택 메모리셀의 선택을 다른 상기 메모리셀로 바꿀 때까지의 1선택기간 내에, 상기 판독전압 인가회로는, 모든 상기 열 선택선과 모든 상기 행 선택선에 제2전압을 인가한 상태로부터, 상기 메모리셀 선택회로가 선택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 제1전압을 인가하고, 제1지연시간의 경과 후, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 상기 제1전압을 인가하여, 모든 상기 열 선택선과 모든 상기 행 선택선에 상기 제1전압을 인가한 프리차지 기간 경과 후, 상기 메모리셀 선택회로가 선택한 1열 또는 1행에 대응하는 1개의 상기 열 선택선 또는 상기 행 선택선에 대해서 상기 제2전압을 인가하고, 제2지연시간의 경과 후, 상기 메모리셀 선택회로가 선택한 1열 또는 1행 이외의 열 및 행에 대응하는 상기 열 선택선 및 상기 행 선택선에 대해서 상기 제2전압을 인가하고,
    상기 제1지연시간과 상기 제2지연시간의 각 경과기간 중의 한쪽이, 상기 판독전압의 인가 기간이며, 다른쪽이, 상기 더미 판독전압의 인가 기간인 것을 특징으로 하는 비휘발성 반도체 기억장치.
  17. 제15항에 있어서, 상기 판독전압의 인가 기간과 상기 프리차지 기간의 합계 기간을 규정하는 제1펄스와, 상기 더미 판독전압의 인가 기간과 상기 프리차지 기간의 합계 기간을 규정하는 제2펄스 중 한쪽이, 다른쪽의 시간지연에 의해서 생성되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  18. 제1항에 있어서, 상기 메모리셀이, 상기 가변저항소자와 선택 트랜지스터의 직렬회로를 구비해서 구성되고,
    상기 메모리셀 어레이가, 행방향으로 연장되는 복수의 행선택선과 열방향으로 연장되는 복수의 열 선택선을 구비하고, 동일 행의 상기 메모리셀 각각이, 상기 선택 트랜지스터의 게이트를 동일한 상기 행 선택선에 접속하고, 동일 열의 상기 메모리셀 각각이, 상기 직렬회로의 한쪽끝을 동일한 상기 열 선택선에 접속하고, 상기 메모리셀 각각이 상기 직렬회로의 다른쪽끝을 소스선에 접속해서 구성되고,
    상기 메모리셀 선택회로는, 상기 메모리셀 어레이 중에서 동일 행의 상기 메모리셀을 1개 이상 선택하고,
    상기 판독전압 인가회로는, 상기 메모리셀 선택회로가 선택한 선택 메모리셀에 접속하는 상기 행 선택선에 상기 선택 트랜지스터가 도통하는 전압을 인가하고, 상기 선택 메모리셀에 접속하는 상기 열 선택선과 상기 소스선 사이에, 상기 판독전압과 상기 더미 판독전압을 각각 별도로 인가하는 것을 특징으로 하는 비휘발성 반도체 기억장치.
  19. 전기저항의 변화에 의해 정보를 기억하는 가변저항소자를 구비하여 이루어지는 메모리셀에 대한 상기 정보의 판독방법으로서,
    판독대상의 상기 메모리셀의 상기 가변저항소자에 소정의 판독전압을 인가하여, 상기 가변저항소자에 흐르는 전류의 대소를 판정하는 제 1 처리; 및
    상기 제 1 처리에서 상기 판독전압이 인가되는 상기 메모리셀의 상기 가변저항소자에 상기 판독전압과는 역극성인 더미 판독전압을 인가하는 제 2 처리를 행하는 것을 특징으로 하는 판독방법.
  20. 제19항에 있어서, 상기 제 1 처리에서 상기 판독전압이 인가되는 상기 메모리셀이 선택되어 있는 기간 내에, 상기 제 1 처리와 상기 제 2 처리를 시간적으로 상호 전후로 하여 실행하는 것을 특징으로 하는 판독방법.
  21. 제19항 또는 제20항에 있어서, 상기 가변저항소자가, 페로브스카이트형 금속산화물인 것을 특징으로 하는 판독방법.
  22. 제19항 또는 제20항에 있어서, 상기 가변저항소자가, 전기적 펄스 인가에 의 해 저항치가 가역적으로 변화되는 금속산화물인 것을 특징으로 하는 판독방법.
  23. 제22항에 있어서, 상기 가변저항소자의 재료인 금속산화물이, 천이금속산화물인 것을 특징으로 하는 판독방법.
  24. 제22항에 있어서, 상기 가변저항소자의 재료인 금속산화물이, Pr, Mn을 함유하는 것을 특징으로 하는 판독방법.
  25. 전기저항의 변화에 의해 정보를 기억하는 가변저항소자를 구비하여 이루어지는 메모리셀에 대한 상기 정보의 판독장치로서,
    판독대상의 상기 메모리셀의 상기 가변저항소자에 소정의 판독전압을 인가하여, 상기 가변저항소자에 흐르는 전류의 대소를 판정하는 판정회로;
    상기 판정회로에 의한 처리로 상기 판독전압이 인가되는 상기 메모리셀의 상기 가변저항소자에 상기 판독전압과는 역극성인 더미 판독전압을 인가하는 더미 판독전압 인가회로를 구비하는 것을 특징으로 하는 판독장치.
  26. 제16항에 있어서, 상기 판독전압의 인가 기간과 상기 프리차지 기간의 합계 기간을 규정하는 제1펄스와, 상기 더미 판독전압의 인가 기간과 상기 프리차지 기간의 합계 기간을 규정하는 제2펄스 중 한쪽이, 다른쪽의 시간지연에 의해서 생성되는 것을 특징으로 하는 비휘발성 반도체 기억장치.
KR1020050065632A 2004-07-28 2005-07-20 비휘발성 반도체 기억장치 및 판독방법 KR100745516B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004219810 2004-07-28
JPJP-P-2004-00219810 2004-07-28
JPJP-P-2005-00193329 2005-07-01
JP2005193329A JP4189395B2 (ja) 2004-07-28 2005-07-01 不揮発性半導体記憶装置及び読み出し方法

Publications (2)

Publication Number Publication Date
KR20060053918A KR20060053918A (ko) 2006-05-22
KR100745516B1 true KR100745516B1 (ko) 2007-08-02

Family

ID=35311289

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050065632A KR100745516B1 (ko) 2004-07-28 2005-07-20 비휘발성 반도체 기억장치 및 판독방법

Country Status (6)

Country Link
US (1) US7535746B2 (ko)
EP (1) EP1622163B1 (ko)
JP (1) JP4189395B2 (ko)
KR (1) KR100745516B1 (ko)
DE (1) DE602005012028D1 (ko)
TW (1) TWI277973B (ko)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
US7082052B2 (en) 2004-02-06 2006-07-25 Unity Semiconductor Corporation Multi-resistive state element with reactive metal
US20060171200A1 (en) * 2004-02-06 2006-08-03 Unity Semiconductor Corporation Memory using mixed valence conductive oxides
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
KR100576369B1 (ko) * 2004-11-23 2006-05-03 삼성전자주식회사 전이 금속 산화막을 데이타 저장 물질막으로 채택하는비휘발성 기억소자의 프로그램 방법
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
US8314024B2 (en) 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
US7366040B2 (en) * 2005-10-28 2008-04-29 Elite Semicondutor Memory Technology, Inc. Method of reducing settling time in flash memories and improved flash memory
WO2007088626A1 (ja) * 2006-02-02 2007-08-09 Renesas Technology Corp. 半導体装置
US8395199B2 (en) * 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US7606075B2 (en) * 2006-04-19 2009-10-20 Micron Technology, Inc. Read operation for NAND memory
US8896045B2 (en) * 2006-04-19 2014-11-25 Infineon Technologies Ag Integrated circuit including sidewall spacer
US8454810B2 (en) * 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US7932548B2 (en) * 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
JP2008033788A (ja) * 2006-07-31 2008-02-14 Matsushita Electric Ind Co Ltd 不揮発性記憶装置、データ記憶システム、およびデータ記憶方法
US8003972B2 (en) 2006-08-30 2011-08-23 Micron Technology, Inc. Bottom electrode geometry for phase change memory
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
KR101258983B1 (ko) 2006-09-19 2013-04-29 삼성전자주식회사 가변저항 소자를 이용한 반도체 메모리 장치 및 그 동작방법
KR100819099B1 (ko) * 2006-10-02 2008-04-03 삼성전자주식회사 가변저항 반도체 메모리 장치
CN101681911B (zh) * 2006-11-08 2011-09-28 思美公司 关联电子存储器
US7852662B2 (en) * 2007-04-24 2010-12-14 Magic Technologies, Inc. Spin-torque MRAM: spin-RAM, array
US8737151B2 (en) 2007-07-26 2014-05-27 Unity Semiconductor Corporation Low read current architecture for memory
US7701791B2 (en) * 2007-07-26 2010-04-20 Unity Semiconductor Corporation Low read current architecture for memory
JP5159224B2 (ja) * 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
JP2009117003A (ja) 2007-11-09 2009-05-28 Toshiba Corp 不揮発性メモリ装置のデータ読み出し方法
US8194433B2 (en) * 2008-02-20 2012-06-05 Ovonyx, Inc. Method and apparatus for accessing a bidirectional memory
US7952928B2 (en) * 2008-05-27 2011-05-31 Sandisk Il Ltd. Increasing read throughput in non-volatile memory
JP5268481B2 (ja) * 2008-07-31 2013-08-21 株式会社東芝 不揮発性半導体記憶装置
US8553444B2 (en) 2008-08-20 2013-10-08 Panasonic Corporation Variable resistance nonvolatile storage device and method of forming memory cell
US8159858B2 (en) 2008-12-19 2012-04-17 Unity Semiconductor Corporation Signal margin improvement for read operations in a cross-point memory array
US8391051B2 (en) 2009-04-10 2013-03-05 Panasonic Corporation Method of programming nonvolatile memory element
JP5347806B2 (ja) * 2009-07-29 2013-11-20 ソニー株式会社 抵抗変化型メモリデバイスおよびその動作方法
CN102024494B (zh) * 2009-09-11 2014-01-08 中芯国际集成电路制造(上海)有限公司 绿色晶体管、电阻随机存储器及其驱动方法
US8638636B2 (en) * 2009-09-21 2014-01-28 Macronix International Co., Ltd. Word line decoder circuit apparatus and method
KR101094918B1 (ko) * 2009-12-23 2011-12-15 주식회사 하이닉스반도체 글로벌 비트 라인을 구비한 상변화 메모리 장치 및 그 구동방법
JP2011138571A (ja) * 2009-12-26 2011-07-14 Elpida Memory Inc 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の制御方法
WO2011111473A1 (ja) 2010-03-10 2011-09-15 株式会社日立製作所 磁気抵抗効果素子及び磁気メモリ
JP5725735B2 (ja) 2010-06-04 2015-05-27 株式会社日立製作所 磁気抵抗効果素子及び磁気メモリ
US8934293B1 (en) * 2010-06-29 2015-01-13 Contour Semiconductor, Inc. Means and method for operating a resistive array
WO2012102734A1 (en) * 2011-01-28 2012-08-02 Hewlett-Packard Development Company, L.P. Methods, systems and apparatus for resistive memory
DE102011012738B3 (de) * 2011-02-24 2012-02-02 Forschungszentrum Jülich GmbH Verfahren zum nichtdestruktiven Auslesen resistiver Speicherelemente und Speicherelement
US8482955B2 (en) * 2011-02-25 2013-07-09 Micron Technology, Inc. Resistive memory sensing methods and devices
CN103415889B (zh) * 2011-03-10 2017-02-15 国际商业机器公司 相变存储器中的单元状态确定
JP5404683B2 (ja) 2011-03-23 2014-02-05 株式会社東芝 抵抗変化メモリ
US10333064B2 (en) * 2011-04-13 2019-06-25 Micron Technology, Inc. Vertical memory cell for high-density memory
EP2751807A4 (en) * 2011-09-02 2015-02-18 Hewlett Packard Development Co DEVICE FOR STORING DATA AND METHOD FOR READING MEMORY CELLS
JP5763004B2 (ja) * 2012-03-26 2015-08-12 株式会社東芝 不揮発性半導体記憶装置
WO2014100024A1 (en) * 2012-12-18 2014-06-26 The Regents Of The University Of Michigan Resistive memory structure for single or multi-bit data storage
KR102115427B1 (ko) * 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9343133B1 (en) * 2014-10-27 2016-05-17 Micron Technology, Inc. Apparatuses and methods for setting a signal in variable resistance memory
US10074421B2 (en) * 2015-03-03 2018-09-11 Nec Corporation Crossbar switch type memory circuit, look-up table circuit, and programming method
US9997239B1 (en) * 2017-05-02 2018-06-12 Everspin Technologies, Inc. Word line overdrive in memory and method therefor
US10074436B1 (en) * 2017-06-13 2018-09-11 Winbound Electronics Corp. Memory device and data reading method thereof
KR102401183B1 (ko) * 2017-12-05 2022-05-24 삼성전자주식회사 메모리 장치 및 그 동작 방법
WO2019191395A1 (en) * 2018-03-28 2019-10-03 University Of Cincinnati Systems and methods for gated-insulator reconfigurable non-volatile memory devices
JP2020149736A (ja) * 2019-03-11 2020-09-17 キオクシア株式会社 半導体記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761896A (en) * 1972-04-18 1973-09-25 Ibm Memory array of cells containing bistable switchable resistors
US5312684A (en) * 1991-05-02 1994-05-17 Dow Corning Corporation Threshold switching device
US6259644B1 (en) 1997-11-20 2001-07-10 Hewlett-Packard Co Equipotential sense methods for resistive cross point memory cell arrays
US6181450B1 (en) * 1998-05-12 2001-01-30 Harris Corporation System and method for free space optical communications
US6204139B1 (en) 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
US6072716A (en) * 1999-04-14 2000-06-06 Massachusetts Institute Of Technology Memory structures and methods of making same
US20030168223A1 (en) 2000-07-03 2003-09-11 Bergren Frank Edward Method and system for stepwisevarying fluid flow in well
JP4656720B2 (ja) * 2000-09-25 2011-03-23 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4731041B2 (ja) * 2001-05-16 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
US6903965B2 (en) * 2002-07-18 2005-06-07 Renesas Technology Corp. Thin film magnetic memory device permitting high precision data read
US6850429B2 (en) * 2002-08-02 2005-02-01 Unity Semiconductor Corporation Cross point memory array with memory plugs exhibiting a characteristic hysteresis
JP4187148B2 (ja) * 2002-12-03 2008-11-26 シャープ株式会社 半導体記憶装置のデータ書き込み制御方法
JP4124635B2 (ja) * 2002-12-05 2008-07-23 シャープ株式会社 半導体記憶装置及びメモリセルアレイの消去方法
JP4205938B2 (ja) * 2002-12-05 2009-01-07 シャープ株式会社 不揮発性メモリ装置
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP4285082B2 (ja) * 2003-05-27 2009-06-24 ソニー株式会社 記憶装置
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
WO2004114315A1 (ja) * 2003-06-25 2004-12-29 Matsushita Electric Industrial Co., Ltd. 不揮発性メモリを駆動する方法
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
DE102004041330B3 (de) * 2004-08-26 2006-03-16 Infineon Technologies Ag Speicherschaltung mit ein Widerstandsspeicherelement aufweisenden Speicherzellen
JP2006099866A (ja) * 2004-09-29 2006-04-13 Sony Corp 記憶装置及び半導体装置
JP2006185477A (ja) * 2004-12-27 2006-07-13 Fujitsu Ltd 磁気メモリ装置並びにその読み出し方法及び書き込み方法
US7289351B1 (en) * 2005-06-24 2007-10-30 Spansion Llc Method of programming a resistive memory device
US7233520B2 (en) * 2005-07-08 2007-06-19 Micron Technology, Inc. Process for erasing chalcogenide variable resistance memory bits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473332B1 (en) 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing

Also Published As

Publication number Publication date
JP4189395B2 (ja) 2008-12-03
EP1622163B1 (en) 2008-12-31
KR20060053918A (ko) 2006-05-22
US20060023497A1 (en) 2006-02-02
JP2006066052A (ja) 2006-03-09
EP1622163A1 (en) 2006-02-01
TW200620276A (en) 2006-06-16
DE602005012028D1 (de) 2009-02-12
US7535746B2 (en) 2009-05-19
TWI277973B (en) 2007-04-01

Similar Documents

Publication Publication Date Title
KR100745516B1 (ko) 비휘발성 반도체 기억장치 및 판독방법
US11615844B2 (en) Apparatuses and methods including memory and operation of same
US7697317B2 (en) Nonvolatile semiconductor memory device
JP4427464B2 (ja) 不揮発性半導体記憶装置及びその動作方法
TWI492231B (zh) 可變電阻記憶體裝置及其驅動方法
KR100855585B1 (ko) 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
US8391047B2 (en) Method of executing a forming operation to variable resistance element
JP5069339B2 (ja) 不揮発性可変抵抗素子の抵抗制御方法
JPWO2016072173A1 (ja) 不揮発性メモリ装置、および不揮発性メモリ装置の制御方法
JP2006190376A (ja) 不揮発性半導体記憶装置
CN100485811C (zh) 非易失性半导体存储装置及读出方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140627

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170629

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 12