CN100485811C - 非易失性半导体存储装置及读出方法 - Google Patents

Abstract

本发明的非易失性半导体存储装置包括：存储单元选择电路(17)，以行、列或存储单元为单位从存储单元阵列(15)中选择存储单元；读出电压施加电路(22a)，对由存储单元选择电路(17)选出的选择存储单元的可变电阻元件施加读出电压；读出电路(23)，对选择存储单元内的读出对象存储单元检测与该可变电阻元件的电阻值对应流过的读出电流的大小，再读出存储在读出对象存储单元中的信息；读出电压施加电路(22a)将和读出电压反极性的伪读出电压施加给选择存储单元的可变电阻元件。

Description

非易失性半导体存储装置及读出方法

技术领域

本发明涉及一种半导体存储装置，其具有分别在行方向和列方向排列多个包括利用电阻的变化来存储信息的可变电阻元件的存储单元的存储单元阵列，更详细一点说，涉及防止和抑制存储数据的质量伴随存储单元阵列的读出工作而变差的技术。

背景技术

近年来，作为替代闪速存储器的可高速工作的下一代非易失性随机存取存储器(NVRAM：Nonvolatile Random Access Memory)，提出了FeRAM(Ferroelectric RAM：铁电RAM)、MRAM(Magnetic RAM：磁阻RAM)和OUM(Ovonic Unified Memory：相变存储器)等各种器件结构，在高性能、高可靠性、低成本和工艺匹配性方面，展开了激烈的开发竞争。

此外，对于这些先有技术，美国休斯顿大学的Shangquing Liu和Alex Ignatiev等公开了通过对具有巨磁电阻效应的钙钛矿材料加脉冲电压使电阻可逆变化的方法(参照美国专利第6204139号说明书、特开2002-8369号公报、Liu，S.Q等，“Electric-pulse-inducedreversible Resistance change effect in magnetoresistivefilms”，Applied Physics Letter，Vol.76，pp.2749-2751，2000年)。这是使用具有巨磁电阻效应的钙钛矿材料、不加磁场在室温下就能出现几个数量级的电阻变化的划时代的重大发现。使用了利用该现象的可变电阻元件的电阻性非易失性存储器RRAM(Resistance RandomAccess Memory：电阻随机存取存储器)具有下述优异特征：与MRAM不同，因不需要加磁场，故功耗极低、容易实现微细化和高集成化，电阻变化的动态范围与MRAM相比格外宽、可多值存储。实际器件的基本结构特别简单，是在与基板垂直的方向上按顺序层叠下部电极材料、钙钛矿型金属氧化物和上部电极材料的结构。再有，在美国专利第6204139号说明书中例示的元件结构中，下部电极材料由在镧铝氧化物LaAlO₃(LAO)的单结晶基板上沉淀的钇钡铜氧化物YBa₂Cu₃O₇(YBCO)膜形成，钙钛矿型金属氧化物由结晶性的镨钙锰氧化物Pr_1-xCa_xMnO₃(PCMO)膜形成，上部电极材料由利用溅射沉淀的Ag(银)膜形成。该存储元件的工作原理是在上部和下部电极之间加正、负51V的电压脉冲，可以使电阻可逆变化。这意味着通过读出该电阻可逆变化工作(以下，适当称作“开关工作”)中的电阻值，可以实现新型的非易失性半导体存储装置。

具有由上述PCMO膜等构成的可变电阻元件，呈矩阵状分别在行方向和列方向排列多个利用可变电阻元件的电阻变化来存储信息的存储单元而形成存储单元阵列，在该存储单元阵列的周边配置控制对存储单元阵列的各存储单元进行数据写入、擦除和读出的电路，由此，可以构成非易失性半导体存储装置。

作为具有该可变电阻元件的存储单元的构成，有各存储单元由把可变电阻元件和选择晶体管串联连接的串联电路构成的情况和只由可变电阻元件构成的情况等。将前者构成的存储单元称作1T/1R存储单元，将后者构成的存储单元称作1R型存储单元。

使用附图说明由1T/1R型存储单元形成存储单元阵列再构成大容量的非易失性半导体存储装置时的构成例。

图1是1T/1R型存储单元的存储单元阵列的一构成例的示意图，提出了和本申请人的专利申请(特愿2003-168223)同样的存储单元阵列的构成。在该存储单元阵列的构成中，存储单元阵列1的构成是在沿列方向延伸的m根位线(BL1～BLm)和沿行方向延伸的n根字线(WL1～WLn)的交点上配置m×n个存储单元2。此外，与字线平行配置n根源极线(SL1～SLn)。各存储单元使可变电阻元件3的上部电极和选择晶体管4的漏极连接，使位线与可变电阻元件3的下部电极连接，使字线与选择晶体管4的栅极连接，使源极线与选择晶体管4的源极连接。再有，也可以使可变电阻元件3的下部电极和选择晶体管4的漏极连接，位线和可变电阻元件3的上部电极连接，使可变电阻元件3的上部电极和下部电极的关系倒过来。

这样，通过由选择晶体管4和可变电阻元件3的串联电路来构成存储单元2，使根据位线的电位选择的存储单元2的选择晶体管4变成导通状态，进而，有选择地只对根据位线的电位选择的存储单元2的可变电阻元件3施加写入或擦除电压，可以使可变电阻元件3的电阻值变化。

图2示出具有1T/1R型存储单元的存储单元阵列1的非易失性半导体存储装置的一构成例。与从地址线8向控制电路10输入的地址输入对应的存储单元阵列1内的特定存储单元被位线译码器5、源极线译码器6和字线译码器7选出后，执行数据的写入、擦除和读出的各个工作，向被选择的存储单元存储数据且将其读出来。与外部装置(未图示)之间的数据输入输出经数据线9进行。

字线译码器7选择与向地址线8输入的信号对应的存储单元阵列1的字线，位线译码器5选择与向地址线8输入的地址信号对应的存储单元阵列1的位线，进而，源极线译码器6选择与向地址线8输入的地址信号对应的存储单元阵列1的源极线。控制电路10进行存储单元阵列1的写入、擦除和读出的各个工作的控制。控制电路10根据从地址线8输入的地址信号、从数据线9输入的数据输入(写入时)、从控制信号线11输入的控制输入信号，控制字线译码器7、位线译码器5、源极线译码器6、电压开关电路12以及存储单元阵列1的读出、写入和擦除工作。在图2所示的例子中，控制电路10具有一般的地址缓冲电路、数据输入输出缓冲电路、控制输入缓冲电路(未图示)的功能。

电压开关电路12与工作模式对应切换在存储单元阵列1的读出、写入和擦除时所需的字线、位线和源极线的各电压，并向存储单元阵列1供给。这里，Vcc是非易失性半导体存储装置的电源电压，Vss是接地电压，Vpp是写入或擦除用电压，V1是读出电压。此外，从存储单元阵列1经位线译码器5和读出电路13执行数据的读出。读出电路13判断数据的状态，并将其结果传送给控制电路10，并向数据线9输出。

其次，使用附图说明由1R型存储单元形成存储单元阵列再构成大容量非易失性半导体存储装置的情况下的构成例。如图3所示，存储单元14由可变电阻元件3的单体构成，而不由选择晶体管和可变电阻元件的串联电路构成，使该1R型存储单元14呈矩阵状排列而构成存储单元阵列15，例如，和下述的专利文献2公开的构成一样。具体地说，存储单元阵列15构成为在沿列方向延伸的m根位线(BL1～BLm)和沿行方向延伸的n根字线(WL1～WLn)的交点上配置m×n个存储单元14。各存储单元14使字线与可变电阻元件3的上部电极连接，使位线与可变电阻元件3的下部电极连接。再有，也可以使字线与可变电阻元件3的下部电极连接，位线与可变电阻元件3的上部电极连接，使可变电阻元件3的上部电极和下部电极的关系倒过来。

在由1T/1R型存储单元2构成的存储单元阵列1(参照图1和图2)中，当选择作为数据的读出、写入和擦除的对象的存储单元时，分别向选择字线和选择位线施加规定的偏置电压，只使包含在与选择字线和选择位线双方连接的选择存储单元中的选择晶体管处于导通状态，由此，可以只使选择存储单元中包含的可变电阻元件流过读出电流。另一方面，在由1R型存储单元14构成的存储单元阵列15中，当选择作为数据的读出对象的存储单元时，因对和与读出对象存储单元公共的字线、位线连接的选择存储单元也施加同样的偏置电压，故读出对象存储单元之外的存储单元也流过读出电流。通过列选择或行选择，可以将以行为单位或以列为单位选择的选择存储单元流过的读出电流作为读出对象存储单元的读出电流检测出来。在由1R型存储单元14构成的存储单元阵列15中，虽然读出对象存储单元之外的存储单元也流过读出电流，但是，却具有存储单元的结构简单、存储单元的面积和存储单元阵列的面积小的优点。

图3和图4示出在由1R型存储单元14构成的存储单元阵列15中的数据读出工作时向各部分施加电压的顺序的先有例。当读出选择存储单元的数据时，使与选择存储单元连接的选择字线维持在接地电位Vss，在读出期间Tr内，对其他非选择字线和所有的位线全部施加读出电压V1。在读出期间Tr内，因在选择字线和所有的位线之间产生读出电压V1的电压差，故选择存储单元的可变电阻元件流过与其电阻、即存储状态对应的读出电流，可以读出选择存储单元存储的数据。这时，因与和选择字线连接的选择存储单元的存储状态对应的读出电流流过各位线，故可以在位线侧通过有选择地读出流过规定的选择位线的读出电流来读出特定的选择存储单元的数据。这里，也可以交换位线和字线的关系，而在字线侧有选择地读出流过各字线的读出电流。

图5示出具有1R型存储单元14的存储单元阵列15的非易失性半导体存储装置的一构成例。与从地址线18向控制电路20输入的地址输入对应的存储单元阵列15内的特定存储单元被位线译码器16和字线译码器17选出后，执行数据的写入、擦除和读出的各个工作，向被选择的存储单元存储数据且将其读出来。与外部装置(未图示)之间的数据输入输出经数据线19进行。

字线译码器17选择与向地址线18输入的信号对应的存储单元阵列15的字线，位线译码器16选择与向地址线18输入的地址信号对应的存储单元阵列15的位线。控制电路20进行存储单元阵列15的写入、擦除和读出的各个工作的控制。控制电路20根据从地址线18输入的地址信号、从数据线19输入的数据输入(写入时)、从控制信号线21输入的控制输入信号，控制字线译码器17、位线译码器16、电压开关电路22以及存储单元阵列15的读出、写入和擦除工作。在图5所示的例子中，控制电路20具有一般的地址缓冲电路、数据输入输出缓冲电路、控制输入缓冲电路(未图示)的功能。

电压开关电路22与工作模式对应切换在存储单元阵列15的读出、写入和擦除时所需的字线、位线和源极线的各电压，并向存储单元阵列15供给。这里，Vcc是非易失性半导体存储装置的电源电压，Vss是接地电压，Vpp是写入或擦除用电压，V1是读出电压。此外，从存储单元阵列15经位线译码器16和读出电路23执行数据的读出。读出电路23判断数据的状态，将其结果传送给控制电路20，并向数据线19输出。

作为构成1T/1R型存储单元和1R型存储单元的可变电阻元件有：利用钙钛矿化合物的结晶/非晶化的状态变化使电阻值变化的相变存储元件、利用基于隧道磁电阻效应的电阻变化的MRAM元件、由导电性聚合物形成电阻元件的聚合物强电介质性RAM(PFRAM)的存储元件和利用施加电脉冲来产生电阻变化的RRAM元件等。

当从具有可变电阻元件的存储单元读出数据时，对可变电阻元件施加偏置电压，使其流过读出电流，通过该电流的大小来判定可变电阻元件的电阻值，再读出数据。因此，可以伴随读出工作对可变电阻元件施加规定的偏置电压，而与存储单元的构成无关。

本申请发明者们发现：在将一种钙钛矿型金属氧化物的PCMO膜(Pr_1-xCa_xMnO₃)作为可变电阻元件使用时，若将绝对值在写入电压以下的读出电压作为同极性的连续脉冲加给可变电阻元件，则可以使可变电阻元件的电阻值变化。如图6所示，当对可变电阻元件的上部电极持续施加正极性的电压脉冲(脉冲宽度100ns)时，初始状态为高电阻状态的可变电阻元件的电阻值随脉冲施加次数的增加而下降。此外，若持续施加负极性电压脉冲(脉冲宽度100ns)，则电阻值随脉冲施加次数的增加而上升。

这里，所谓正极性电压脉冲是指对下部电极施加作为基准的接地电压、对上部电极施加正电压脉冲(例如1V)的状态。进而，所谓负极性电压脉冲是指对上部电极施加作为基准的接地电压、对下部电极施加正电压脉冲(例如1V)的状态。此外，图6所示的电阻值的测定条件是根据对下部电极施加作为基准的接地电压、对上部电极施加0.5V时的电流值算出来的。此外，图6的横轴以对数的形式表示电压脉冲的相对施加次数。

图7是对初始状态为低电阻状态的可变电阻元件的上部电极施加正电压脉冲时的电阻变化的研究结果。再有，图7所示的电阻值的测定条件是根据对下部电极施加作为基准的接地电压、对上部电极施加0.5V时的电流值算出来的。此外，图7的横轴以对数的形式表示电压脉冲的相对施加次数。从图7可知，与初始状态为高电阻状态的情况相比，电阻变化小。特别地，读出时对可变电阻元件施加的电压通常希望是1V左右，但对于1V或-1V的电压脉冲电阻变化小。再有，当电压脉冲是正极性时，若电压振幅是2V，则电阻值有随脉冲施加次数的增加而下降的倾向，但因从低电阻状态变成更低电阻状态与高电阻状态的差异更显著，故该电阻变化在特性上没有问题。

归纳起来，由上述实验结果可知，存储单元存储的数据、即电阻值伴随读出工作与施加的电压脉冲次数对应变化的所谓读出扰动现象很明显。特别地，在当对读出时的电阻状态是高电阻状态的可变电阻元件施加正极性电压脉冲再进行读出工作的情况下，该可变电阻元件的电阻值下降，高电阻状态和低电阻状态间的电阻差小，读出容限(read margin)下降。进而，当对同一存储单元重复读执行读出工作时，最坏的情况，有存储数据完全消失不能进行读出之虞。

进而，在由1R型存储单元构成的存储单元阵列中，因对和读出对象存储单元共用字线或位线的读出对象外的选择存储单元也施加读出电压，故上述读出扰动现象更加明显。

发明内容

本发明是鉴于上述问题而提出的，其目的在于提供一种读出容限大的非易失性半导体存储装置，可以防止发生因为在存储单元阵列读出时加给存储单元的电压脉冲而使存储单元包含的可变电阻元件的电阻值变化的读出不良的现象。

本发明的非易失性半导体存储装置具有分别在行方向和列方向排列多个包括利用电阻的变化来存储信息的可变电阻元件的存储单元而形成的存储单元阵列，包括：存储单元选择电路，以行、列或存储单元为单位从上述存储单元阵列中选择上述存储单元；读出电压施加电路，对由上述存储单元选择电路选出的选择存储单元的上述可变电阻元件施加读出电压；以及读出电路，对上述选择存储单元内的作为读出对象的上述存储单元检测与该可变电阻元件的电阻值对应流过的读出电流的大小，再读出存储在上述读出对象存储单元中的信息；上述读出电压施加电路将和上述读出电压反极性的伪读出电压施加给上述选择存储单元的上述可变电阻元件。

此外，本发明的非易失性半导体存储装置的特征在于：在将上述选择存储单元的选择切换到其他上述存储单元为止的1个选择期间内，上述读出电压施加电路对同一上述选择存储单元施加上述读出电压和上述伪读出电压两者。

再有，在本发明中，当对可变电阻元件施加读出电压或伪读出电压时，因在可变电阻元件的电阻值是无限大的高电阻状态、即只要不是绝缘体的状态下，在该电压施加期间，使可变电阻元件流过电流，所以，可以将上述电压施加状态作为电流施加状态来捕捉。

若按照上述非易失性半导体存储装置，因读出电压施加电路可以对选择存储单元施加读出电压和反极性的伪读出电压两者，故通过对施加读出电压后电阻值可能增加或减小的选择存储单元的可变电阻元件施加反极性的伪读出电压，由此可以使电阻向使因读出电压的施加而产生的电阻变化相互抵消的方向变化，即使增加读出电压的施加次数，也可以抑制从初始电阻状态开始累积的电阻变化，可以抑制读出容限的下降，进而可以大幅度改善直到存储数据消失或不能读出的状态的读出次数。

例如，若按照图6所示的伴随对可变电阻元件施加电压脉冲的电阻变化的实验测定结果，若在初始状态的高电阻状态下，将只连续施加正极性的电压脉冲(电压振幅2V、脉冲宽度100ns)的情况和交替施加正极性和负极性的电压脉冲(电压振幅2V、脉冲宽度100ns)的情况比较，明显地，可以确认能够大幅度抑制正极性和负极性电压脉冲(相当于前者是施加读出电压，后者是施加伪读出电压的情况)时的电阻变化，可以证实上述效果。

特别地，通过在1个选择期间前后施加读出电压和伪读出电压，当向特定的存储单元加读出电压时，必然加反极性的伪读出电压，所以，能够可靠地抑制伴随上述读出工作的电阻变化(读出扰动现象)。

此外，本发明的非易失性半导体存储装置最好使对上述选择存储单元的上述可变电阻元件加上述伪读出电压的期间比上述加读出电压的期间短，在上述伪读出电压施加时流过上述选择存储单元的上述可变电阻元件的电流比上述读出电压施加时流过的电流大。

按照该构成，通过加大伪读出电压的施加电压和缩短施加期间，缩短了读出电压和伪读出电压的总的施加期间，同样可以抑制伴随读出工作的可变电阻元件的电阻变化，可以抑制因施加伪读出电压而使读出周期变长。

这里，在存储单元是1R型存储单元的情况下，存储单元阵列具有在行方向延伸的多根行选择线和在列方向延伸的多根列选择线，同一行的上述各存储单元使上述可变电阻元件的一端侧与同一上述行选择线连接，同一列的上述各存储单元使上述可变电阻元件的另一端侧与同一上述列选择线连接，在存储单元是1T/1R型存储单元的情况下，存储单元阵列具有在行方向延伸的多根行选择线和在列方向延伸的多根列选择线，同一行的上述各存储单元使上述选择晶体管的栅极与同一上述行选择线连接，同一列的上述各存储单元使上述串联电路的一端侧与同一上述列选择线连接，上述各存储单元使上述串联电路的另一端侧与源极线连接，无论哪种情况，都可以充分发挥具有上述特征的本发明的效果。

此外，本发明的非易失性半导体存储装置的读出方法是对具有利用电阻变化来存储信息的可变电阻元件的存储单元读出上述信息的方法，其特征在于，进行：第1处理，对作为读出对象的上述存储单元的上述可变电阻元件施加规定的读出电压，判定流过上述可变电阻元件的电流的大小；以及第2处理，对在上述第1处理中施加了上述读出电压的上述存储单元的上述可变电阻元件施加与上述读出电压的极性相反的伪读出电压。进而，本发明的读出方法的特征在于：在上述第1处理中施加了上述读出电压的上述存储单元在选择期间内在时间上前后执行上述第1处理和上述第2处理。

若按照上述特征的读出方法，对电阻值有可能增加或减小的存储单元的可变电阻元件，在第1处理中施加读出电压，在第2处理中施加反极性的伪读出电压，由此，可以使电阻向和施加读出电压的电阻变化相抵消的方向变化。结果，即使增加第1处理中的读出电压的施加次数，也可以抑制从初始电阻状态开始累积的电阻变化，可以抑制读出容限的下降，进而可以大幅度改善直到存储数据消失或不能读出的状态的读出次数。

附图说明

图1是示意性地表示具有可变电阻元件和选择晶体管的1T/1R型存储单元的存储单元阵列的一例构成的电路图。

图2是表示先有的具有1T/1R型存储单元的存储单元阵列的非易失性半导体存储装置的一例构成的方框图。

图3是示意性地表示只由可变电阻元件构成的1R型存储单元的存储单元阵列的一例构成的电路图。

图4是表示先有例的由1R型存储单元构成的存储单元阵列在数据读出工作时对各字线和各位线施加电压的顺序的时序图。

图5是表示先有的具有1R型存储单元的存储单元阵列的非易失性半导体存储装置的一例构成的方框图。

图6是表示对初始状态是高电阻状态的可变电阻元件施加电压脉冲和电阻变化的关系的特性图。

图7是表示对初始状态是低电阻状态的可变电阻元件施加电压脉冲和电阻变化的关系的特性图。

图8是表示本发明的具有1R型存储单元的存储单元阵列的非易失性半导体存储装置的一例构成的方框图。

图9是示意性地表示本发明的非易失性半导体存储装置的1R型存储单元的存储单元阵列的一例构成和一例电压施加顺序的电路图。

图10是表示本发明的非易失性半导体存储装置的由1R型存储单元构成的存储单元阵列在数据读出工作时一例对各字线和各位线施加电压的顺序的时序图。

图11是表示本发明的非易失性半导体存储装置的由1R型存储单元构成的存储单元阵列在数据读出工作时另一例对各字线和各位线施加电压的顺序的时序图。

图12是表示对初始状态是高电阻状态的可变电阻元件施加电压脉冲和电阻变化的关系的另一特性图。

图13是表示本发明的具有1R型存储单元的存储单元阵列的非易失性半导体存储装置的另一例构成的方框图。

图14是示意性地表示本发明的非易失性半导体存储装置的1R型存储单元的存储单元阵列的一例构成和另一例电压施加顺序的电路图。

图15是表示本发明的非易失性半导体存储装置的由1R型存储单元构成的存储单元阵列在数据读出工作时另一例对各字线和各位线施加电压的顺序的时序图。

图16是表示本发明的具有1R型存储单元的存储单元阵列的非易失性半导体存储装置的另一例构成的方框图。

图17是示意性地表示本发明的非易失性半导体存储装置的1R型存储单元的存储单元阵列一例构成和另一例电压施加顺序的电路图。

图18是表示本发明的非易失性半导体存储装置的由1R型存储单元构成的存储单元阵列在数据读出时另一例对各字线和各位线施加电压的顺序的时序图。

图19是表示本发明的具有1R型存储单元的存储单元阵列的非易失性半导体存储装置的另一例构成的方框图。

图20是表示本发明的非易失性半导体存储装置的由1R型存储单元构成的存储单元阵列在数据读出工作时另一例对各字线和各位线施加电压的顺序的时序图。

图21是表示本发明的非易失性半导体存储装置的由1R型存储单元构成的存储单元阵列在数据读出工作时另一例对各字线和各位线施加电压的顺序的时序图。

图22是表示本发明的非易失性半导体存储装置的一实施方式的延迟电路的一例构成的电路图。

图23是表示本发明的具有1T/1R型存储单元的存储单元阵列的非易失性半导体存储装置的一例构成的方框图。

图24是表示本发明的非易失性半导体存储装置的由1T/1R型存储单元构成的存储单元阵列在数据读出工作时一例对各字线、各位线、各源极施加电压的顺序的时序图。

图25是表示本发明的非易失性半导体存储装置的由1T/1R型存储单元构成的存储单元阵列在数据读出工作时另一例对各字线、各位线、各源极施加电压的顺序的时序图。

具体实施方式

下面，根据附图说明本发明的非易失性半导体存储装置(以下，适当地称作“本发明装置”)的实施方式。

在本实施方式中，构成非易失性半导体存储装置的存储单元阵列的存储单元具有利用电阻变化来存储信息的可变电阻元件而形成，作为该可变电阻元件的一个例子，说明在PCMO膜的上下配置了Pt(铂)电极的3层结构的RRAM元件。再有，作为可变电阻元件，若是因电压施加(或电流施加)而产生电阻变化的元件，则不管什么样的可变电阻元件，都可以适用于本发明。再有，作为可变电阻元件，若是因电脉冲施加(或电流施加)而产生电阻变化的元件，不管什么样的可变电阻元件，都可以适用于本发明。即使可变电阻元件的材料是PCMO膜之外的金属氧化物，只要是因电脉冲施加而产生电阻变化的元件，也可以适用于本发明。此外，若可变电阻元件的材料是过渡金属氧化物，而且是因电脉冲施加而产生电阻变化的元件，也可以适用于本发明。

本申请发明者们发现：通过作为一种钙钛矿型金属氧化物的PCMO膜(Pr_1-xCa_xMnO₃)和在其上部和下部设置Pt电极来形成可变电阻元件，当对可变电阻元件连续施加在一定方向流过电流的同极性的电压脉冲时，可变电阻元件的电阻随脉冲施加次数的增加而变化。再有，该可变电阻元件的PCMO膜是使用溅射法在500℃下成膜的。

如图6所示，当对可变电阻元件的上部电极施加正极性的脉冲(脉冲宽度100ns)时，初始状态、即未加脉冲的状态是高电阻状态的可变电阻元件的电阻值随脉冲施加次数的增加而下降。初始状态的高电阻状态是通过对下部电极施加写入电压Vpp＝4V、脉冲宽度3μs的写入电压脉冲来形成的。

当持续施加和写入电压脉冲同极性的负极性脉冲(脉冲宽度100ns)时，电阻值随脉冲施加次数的增加而上升。此外，施加的电压脉冲的电压振幅越大、即流过可变电阻元件的电流越大，电阻变化的程度越大，电阻是向增加方向变化还是向减小方向变化依赖流过电流的方向、即施加的电压脉冲的极性。

本申请发明者们着眼于可变电阻元件的电阻变化方向对因电压脉冲施加而流过可变电阻元件的电流的方向的依赖，考察在读出工作时，通过施加电流方向和读出时不同的电压脉冲，来使电阻变化抵消的方法，并尝试对可变电阻元件连续交替施加电流方向不同的电压脉冲。图6是在当对初始状态是高电阻状态的可变电阻元件连续施加电压脉冲时将电流方向相反的相反极性的脉冲组合后再进行施加的情况下研究电阻变化的方式的典型例子。与连续施加相同极性的电压脉冲的情况相比，将极性不同的电压脉冲组合后再交替施加的情况下，其电阻变化变小。这一事实在图6中得到了验证。由此，当读出包含可变电阻元件的存储单元存储的数据时，通过强制地流过方向与读出时流过的电流相反的电流，可以将因读出时电压脉冲施加而引起的电阻变化抑制到最小，可以使读出次数增加。

为了通过对存储单元的可变电阻元件加读出电压脉冲来减小存储单元的可变电阻元件的电阻变化，有在加读出电压脉冲之前施加使电流反向的反极性的伪读出电压脉冲的方法。

因为若电压脉冲的振幅变大则可变电阻元件的电阻变化变大，所以，通过调整在读出电压脉冲施加之前施加的伪读出电压脉冲，可以使电阻变化最小，可以增加在因读出容限减小而不能读出之前能正确地从存储单元读出的读出次数。

此外，因为若施加的伪读出电压脉冲的脉冲宽度窄则电阻变化小，所以，最好使用振幅大的伪读出电压脉冲，这样可以通过短时间的伪读出电压脉冲的施加来抵消因读出电压脉冲而产生的电阻变化，可以缩短实际读出时间。再有，即使施加振幅大的伪读出电压脉冲，也可以不减小脉冲宽度，而以和读出电压脉冲大致相同的脉冲宽度进行施加。

作为通过对存储单元的可变电阻元件施加读出电压脉冲来减小存储单元的可变电阻元件的电阻变化的另一个方法，有在加读出电压脉冲之后施加使电流反向的反极性的伪读出电压脉冲的方法。

因为若电压脉冲的振幅变大则可变电阻元件的电阻变化变大，所以，通过调整在读出电压脉冲施加之后施加的伪读出电压脉冲，可以使电阻变化最小，可以增加在因读出容限减小而不能读出之前能正确地从存储单元读出的读出次数。

此外，因为若施加的伪读出电压脉冲的脉冲宽度窄则电阻变化小，所以，最好使用振幅大的伪读出电压脉冲，这样可以通过短时间的伪读出电压脉冲的施加来抵消因读出电压脉冲而产生的电阻变化，可以缩短实际读出时间。

其次，根据以上对可变电阻元件的新的见解，说明能够抑制伴随读出工作出现的可变电阻元件的电阻变化的本发明装置。首先，说明采用存储单元只由可变电阻元件构成的1R型存储单元时的本发明装置。

(第1实施方式)

图8示出本发明装置的一例构成。再有，在图8中，对和先有的非易失性半导体存储装置共同的部分附加共同的符号进行说明。如图8所示，本发明装置在呈矩阵状排列着1R型存储单元(未图示)的存储单元阵列15的周边具有位线译码器16、字线译码器17、电压开关电路22a、读出电路23和控制电路20a。基本上和图5所示的具有1R型存储单元的存储单元阵列的先有的非易失性半导体存储装置的构成相同。与图5的先有的非易失性半导体存储装置的不同点在于从电压开关电路22a对存储单元阵列15施加的电压及其时序工作和控制电压开关电路22a的工作的控制电路20a的工作。

此外，存储单元阵列15的构成也和图3所示的先有的非易失性半导体存储装置的存储单元阵列15的构成相同。具体地说，存储单元阵列15的构成是在沿列方向延伸的m根(BL1～BLm)位线(相当于列选择线)和沿行方向延伸的n根(WL1～WLn)字线(相当于行选择线)的交点上配置m×n个存储单元2。各存储单元14使字线与可变电阻元件3的上部电极连接，使位线与可变电阻元件3的下部电极连接。再有，也可以使字线与可变电阻元件3的下部电极连接，位线与可变电阻元件3的上部电极连接，使可变电阻元件3的上部电极和下部电极的关系倒过来。

位线译码器16和字线译码器17从与从地址线18向控制电路20a输入的地址输入对应的存储单元阵列15中选择读出对象存储单元。字线译码器17选择与向地址线18输入的信号对应的存储单元阵列15的字线，位线译码器16选择与向地址线18输入的地址信号对应的存储单元阵列15的位线。在本实施方式中，字线译码器17具有以行为单位从存储单元阵列15中选择存储单元的存储单元选择电路的功能。控制电路20a进行存储单元阵列15的写入、擦除和读出的各个工作的控制。控制电路20a根据从地址线18输入的地址信号、从数据线19输入的数据输入(写入时)、从控制信号线21输入的控制输入信号，控制字线译码器17、位线译码器16、电压开关电路22以及存储单元阵列15的读出、写入和擦除工作。在图5所示的例子中，控制电路20a具有一般的地址缓冲电路、数据输入输出缓冲电路、控制输入缓冲电路(未图示)的功能。

电压开关电路22a与工作模式对应切换在存储单元阵列15的读出、写入和擦除时所需的字线和位线的各电压，并向存储单元阵列15供给。特别地，在读出模式下，电压开关电路22a起读出电压施加电路的作用，对与由字线译码器17选择的1行选择存储单元连接的位线和字线施加规定的读出电压。在本实施方式中，将与由字线译码器17选出的1根选择字线连接的存储单元作为选择存储单元，对其施加规定的读出电压。图中，Vcc是本发明装置的电源电压，Vss是接地电压，Vpp是写入或擦除用电压，V1和V2是生成读出电压和伪读出电压所使用的电压。

读出电路23在流过与选择存储单元连接的位线的读出电流中，将流过由位线译码器16选出的选择位线的读出电流变化成电压，判定与1行的选择存储单元内的选择位线连接的、读出对象存储单元的存储数据的状态，将其结果传送给控制电路20a，并向数据线19输出。

其次，说明读出工作时从电压开关电路22a向存储单元阵列15的各位线和各字线施加电压脉冲的顺序的实施例。

〈实施例1〉

首先，参照图9和图10说明第1实施例，为了执行数据的读出工作，对选择存储单元施加读出电压，然后，施加用来抑制选择存储单元的电阻变化的伪读出电压。

在图9和图10中，示出本发明装置的存储单元阵列15的一例数据读出工作时对各部分施加电压的顺序。

首先，在读出选择存储单元的数据时，使与选择存储单元连接的选择字线维持在接地电位Vss上，在读出期间Tr，对其他非选择字线和所有的位线都施加读出电压V1。在读出期间Tr，因在选择字线和选择位线之间产生读出电压V1的电压差，故选择存储单元的可变电阻元件流过与其电阻、即存储状态对应的读出电流，可以读出存储在选择存储单元内的数据。这时，在选择存储单元内，对与非选择位线连接的读出对象外的存储单元也同样施加读出电压V1。

其次，在经过读出期间Tr之后，对选择字线施加和读出电压V1同极性、电压值是其2倍的电压V2(V2＝2×V1)，对其他非选择字线和所有位线持续施加读出电压V1。结果，对与选择字线连接的所有的选择存储单元都施加和读出电压V1反极性而电压值相同|V2-V1|(＝|V1|)的伪读出电压。在和读出期间Tr的时间相同的再生期间Td内，维持伪读出电压的施加状态。当切换选择字线读出别的选择存储单元时，同样依次重复上述工作。结果，因对各选择存储单元前后成对地施加读出电压V1和极性相反电压值相同的伪读出电压，故能够抑制伴随各选择存储单元的读出工作而产生的可变电阻元件的电阻变化。再有，也可以在读出期间Tr依次切换选择位线，来连续读出多个存储单元。

根据实验数据来说明本实施方式的施加方法是有效的。图6是在当对初始状态是高电阻状态的可变电阻元件施加连续的电压脉冲时将电流方向相反的相反极性的脉冲组合后再进行施加的情况下研究其电阻变化的方式的结果。由图6可知，在初始状态是高电阻状态的情况下，将只连续施加正极性的读出电压脉冲(电压振幅2V、脉冲宽度100ns)的情况与交替施加正极性的读出电压脉冲和负极性的伪读出电压脉冲(电压振幅2V、脉冲宽度100ns)的情况比较，很明显，可以大幅度抑制施加正极性和负极性的两电压脉冲时的电阻变化，从而证实了上述施加方法的有效性。

〈实施例2〉

其次，参照图9和图11说明第2实施例，为了执行数据的读出工作，对选择存储单元施加读出电压，然后，施加用来抑制选择存储单元的电阻变化的伪读出电压。这时，向图8所示的本发明装置的电压开关电路22a供给电压值比电压V1的2倍还大的电压V2。

在图9和图11中，示出本发明装置的存储单元阵列15的一例数据读出工作时对各部分施加电压的顺序。

首先，在读出选择存储单元的数据时，使与选择存储单元连接的选择字线维持在接地电位Vss上，在读出期间Tr，对其他非选择字线和所有的位线都施加读出电压V1。在读出期间Tr，因在选择字线和选择位线之间产生读出电压V1的电压差，故选择存储单元的可变电阻元件流过与其电阻、即存储状态对应的读出电流，可以读出存储在选择存储单元内的数据。这时，在选择存储单元内，对与非选择位线连接的读出对象外的存储单元也同样施加读出电压V1。

其次，在经过读出期间Tr之后，对选择字线施加和读出电压V1同极性、电压值比其2倍还大的电压V2(V2>2×V1)，对其他非选择字线和所有位线持续施加读出电压V1。结果，对与选择字线连接的所有的选择存储单元都施加和读出电压V1反极性且电压值高|V2-V1|(>|V1|)的伪读出电压。其中，当伪读出电压|V2-V1|过大时，因变成数据的写入或擦除工作，故设定在比写入或擦除电压的下限值还低的低电压上。在比读出期间Tr短的再生期间Td内，维持伪读出电压的施加状态。因伪读出电压|V2-V1|比读出电压|V1|大，故即使再生期间Td比读出期间Tr短，也可以抑制因读出电压V1的施加使可变电阻元件的电阻变化反方向返回的一连串的工作引起的电阻变化。当切换选择字线读出别的选择存储单元时，同样依次重复上述工作。结果，因对各选择存储单元前后成对地施加读出电压V1和极性相反电压值高的伪读出电压，故能够抑制伴随各选择存储单元的读出工作而产生的可变电阻元件的电阻变化。再有，也可以在读出期间Tr依次切换选择的位线，来连续读出多个存储单元。

根据实验数据来说明本实施方式的施加方法是有效的。图12是在当对初始状态是高电阻状态的可变电阻元件施加连续的电压脉冲时将电流方向相反的相反极性的脉冲组合后再进行施加的情况下，使反极性脉冲的电压振幅和脉冲宽度变化，研究其电阻变化的方式的结果。再有，图12所示的电阻值的测定条件是根据对下部电极加作为基准的接地电压、对上部电极加0.5V时的电流值算出来的。此外，图12的横轴以对数的形式表示电压脉冲的相对施加次数。由图12可知，即使反极性脉冲的脉冲宽度窄，通过加大电压振幅，也可以和反极性脉冲的电压振幅及脉冲宽度与读出电压脉冲相同的情况一样，具有抑制电阻变化的效果。例如，由图12可知，在初始状态是高电阻状态的情况下，将只连续施加正极性的读出电压脉冲(电压振幅2V、脉冲宽度100ns)的情况与交替施加正极性的读出电压脉冲和负极性的伪读出电压脉冲(电压振幅2V、脉冲宽度100ns)的情况及交替施加正极性的读出电压脉冲(电压振幅2V、脉冲宽度100ns)和负极性的伪读出电压脉冲(电压振幅3V、脉冲宽度50ns)的情况比较，可以确认，不管施加什么样的正极性和负极性的电压脉冲，都具有大致相同的抑制电阻变化的效果。因此，根据图12的实验数据，可以证实本实施例的施加方法的有效性。

进而，在本实施例中，因再生期间Td可以比读出期间Tr短，故由读出期间Tr和再生期间Td的合计时间决定的、同一存储单元阵列内的读出周期时间也可以短。再有，虽然再生期间Td可以比读出期间Tr短，但也可以和读出期间Tr相同。

〈实施例3〉

其次，参照图13至图15说明第3实施例，为了执行数据的读出工作，对选择存储单元施加读出电压，然后，施加用来抑制选择存储单元的电阻变化的伪读出电压。

在图14和图15中，示出本发明装置的存储单元阵列15的一例数据读出工作时对各部分施加电压的顺序。不向图13所示的本发明装置的电压开关电路22b供给上述实施例1和2使用的电压V2。图13所示的本发明装置和图5的先有的非易失性半导体存储装置的不同点在于从电压开关电路22b向存储单元阵列15施加的电压及其时序工作和控制电压开关电路22b的工作的控制电路20b的工作。因该不同点不能在图13中图示出来，故在下面加以说明。

首先，在读出选择存储单元的数据时，使与选择存储单元连接的选择字线维持在接地电位Vss上，在读出期间Tr，对其他非选择字线和所有的位线都施加读出电压V1。在读出期间Tr，因在选择字线和选择位线之间产生读出电压V1的电压差，故选择存储单元的可变电阻元件流过与其电阻、即存储状态对应的读出电流，可以读出存储在选择存储单元内的数据。这时，在选择存储单元内，对与非选择位线连接的读出对象外的存储单元也同样施加读出电压V1。

其次，在经过读出期间Tr之后，对选择字线施加读出电V1，使其余的非选择字线和所有的位线为接地电位Vss。结果，对与选择字线连接的所有的选择存储单元都施加和读出电压V1反极性而电压值相同|V1|)的伪读出电压。在和读出期间Tr的时间相同的再生期间Td内，维持伪读出电压的施加状态。当切换选择字线读出别的选择存储单元时，同样依次重复上述工作。结果，因对各选择存储单元前后成对地施加读出电压V1和极性相反电压值相同的伪读出电压，故能够抑制伴随各选择存储单元的读出工作而产生的可变电阻元件的电阻变化。再有，也可以在读出期间Tr依次切换选择位线，来连续读出多个存储单元。

〈实施例4〉

其次，参照图16至图18说明第4实施例，为了执行数据的读出工作，对选择存储单元施加读出电压，然后，施加用来抑制选择存储单元的电阻变化的伪读出电压。这时，取代实施例1和2使用的电压V2，向图16所示的本发明装置的电压开关电路22c供给电压值比电压V1大的电压V3。

在图17和图18中，示出本发明装置的存储单元阵列15的一例数据读出工作时对各部分施加电压的顺序。图16所示的本发明装置和图5的先有的非易失性半导体存储装置的不同点在于从电压开关电路22c向存储单元阵列15施加的电压及其时序工作和控制电压开关电路22c的工作的控制电路20c的工作。

首先，在读出选择存储单元的数据时，使与选择存储单元连接的选择字线维持在接地电位Vss上，在读出期间Tr，对其他非选择字线和所有的位线都施加读出电压V1。在读出期间Tr，因在选择字线和选择位线之间产生读出电压V1的电压差，故选择存储单元的可变电阻元件流过与其电阻、即存储状态对应的读出电流，可以读出存储在选择存储单元内的数据。这时，在选择存储单元内，对与非选择位线连接的读出对象外的存储单元也同样施加读出电压V1。

其次，在经过读出期间Tr之后，对选择字线施加读出电压V3，使其余的非选择字线和所有的位线为接地电位Vss。结果，对与选择字线连接的所有的选择存储单元都施加和读出电压V1反极性而电压值高|V3|(>|V1|)的伪读出电压。其中，当伪读出电压|V3|过大时，因变成数据的写入或擦除工作，故设定在比写入或擦除电压的下限值还低的低电压上。在和读出期间Tr相同或比其短的再生期间Td内，维持伪读出电压的施加状态。因伪读出电压|V3|比读出电压|V1|大，故即使再生期间Td比读出期间Tr短，也可以抑制因读出电压V1的施加使可变电阻元件的电阻变化反方向返回的一连串的工作引起的电阻变化。当切换选择字线读出别的选择存储单元时，同样依次重复上述工作。结果，因对各选择存储单元前后成对地施加读出电压V1和极性相反电压值高的伪读出电压，故能够抑制伴随各选择存储单元的读出工作而产生的可变电阻元件的电阻变化。再有，也可以在读出期间Tr依次切换选择的位线，来连续读出多个存储单元。

(第2实施方式)

图19示出本发明装置的第2实施方式的一例构成框图。再有，在图19中，对和图8、图13和图16所示的第1实施方式共同的部分附加共同的符号进行说明。如图19所示，本发明装置在呈矩阵状排列着1R型存储单元(未图示)的存储单元阵列15的周边具有位线译码器16、字线译码器17、电压开关电路22d、读出电路23、控制电路20d和延迟电路24。在图13所示的第1实施方式的本发明装置的基础上增加了延迟电路24。除延迟电路24之外的各部分的功能和第1实施方式一样，故省略重复说明。

在第2实施方式中，从电压开关电路22d向存储单元阵列15施加的电压及其时序由控制电路20d和延迟电路24控制。此外，为了执行数据的读出工作而进行控制，在对选择存储单元施加读出电压之前，施加用来抑制选择存储单元的电阻变化的伪读出电压。下面，参照图20和图21，说明本发明装置的存储单元阵列15的一例数据读出工作时对各部分施加电压的顺序。

图20示出一例从多个地址读出数据工作时对各部分施加电压的顺序。此外，图21是表示对存储单元阵列15的各位线和各字线施加电压的时序的时序波形图。

首先，经地址线18输入起始地址(#1)。其次，使具有读出对象存储单元的存储单元阵列的所有的位线和字线为接地电位Vss(#2)。在图20中，Vsw1、Vnw1和Vb1分别表示选择字线的电压电平、非选择字线的电压电平和位线的电压电平。

其次，在使非选择字线和位线的电压电平维持在接地电位Vss的状态下，向选择字线施加电压振幅为V1的第1脉冲(#3)。第1脉冲的脉冲宽度利用延迟电路24进行调整，使其是再生期间Td和后述的预充电期间Tp的合计时间。将上升沿比第1脉冲延迟了和再生期间Td相等的时间、下降沿比第1脉冲延迟了和读出期间Tr相等的时间、同一电压振幅V1的第2脉冲加给非选择字线和所有的位线(#4)。第2脉冲的脉冲宽度利用延迟电路24进行调整，使其是预充电期间Tp和读出期间Tr的合计时间。在从施加第1脉冲(#3)到施加第2脉冲(#4)的再生期间Td内，预先执行伪读出电压的施加，以便在后面发生的读出工作时缓和选择存储单元产生的电阻变化。再有，在预充电期间Tp(从#4到#5)，所有的位线和字线全部施加电压V1，电位相等，所有的存储单元的电位差都是0V。

其次，经过预充电期间Tp之后，在维持对非选择字线和位线施加第2脉冲的状态下，停止向选择字线施加第1脉冲(#5)。然后，经过读出期间Tr之后，停止向非选择字线和位线施加第2脉冲，使非选择字线和位线为接地电位Vss(#6)。在读出期间Tr(从#5到#6)，因在选择字线和选择位线之间产生读出电压V1的电压差，故选择存储单元的可变电阻元件流过与其电阻、即存储状态对应的读出电流，可以读出存储在选择存储单元内的数据。具体地说，虽然与选择字线连接的所有的选择存储单元流过读出电流，但只将其中由位线译码器16选择的选择位线流过的读出电流变换成电压，判定读出对象的存储单元的存储状态，将其结果传送给控制电路20d，并输出给数据线19。以上，通过对各地址依次执行#3～#6的处理，对由多个地址输入选择的所有的存储单元执行1对读出电压(V1)和与读出电压的极性相反振幅相同的伪读出电压(-V1)的施加，所以，能够抑制伴随各选择存储单元的读出工作的可变电阻元件的电阻变化。

再有，在根据地址输入将选择存储单元切换到下一个选择存储单元为止的1个选择期间，选择存储单元受到的电应力为电压值和时间的乘积、即V1×(Tr-Td)，为了减小电应力，最好调整延迟电路24的第1脉冲和第2脉冲的延迟时间，使读出期间Tr和再生期间Td相等。此外，因对各选择存储单元的访问时间由延迟电路24的第1脉冲和第2脉冲间的延迟时间和脉冲宽度决定，故最好与需要的访问时间对应进行设定。

图22示出本实施方式的延迟电路24的电路构成的例子。如图22所示，一例延迟电路24由延迟时间不同的2个系统的反相器序列构成。输入端输入作为第1脉冲和第2脉冲的基准的基准脉冲，分别以不同的延迟时间，从输出1输出第2脉冲，从输出2输出第1脉冲。再有，第1脉冲和第2脉冲的生成电路不限定是只由图22的反相器序列构成的电路，也可以将NAND或NOR等逻辑门电路适当组合构成。

(第3实施方式)

其次，说明本发明装置的第3实施方式。图23示出本发明装置的第3实施方式的一例构成框图。再有，在图23中，对和先有的非易失性半导体存储装置共同的部分附加共同的符号进行说明。在第3实施方式中，在呈矩阵状排列着1T/1R型存储单元(未图示)的存储单元阵列1的周边具有位线译码器5、源极线译码器6、字线译码器7、电压开关电路12a、读出电路13和控制电路10a。与从地址线8向控制电路10a输入的地址输入对应的存储单元阵列1内的特定的存储单元被位线译码器5、源极线译码器6和字线译码器7选出后，执行数据的写入、擦除和读出的各个工作，向被选择的存储单元存储数据且将其读出来。与外部装置(未图示)之间的数据输入输出经数据线9进行。基本上和图2所示的具有1T/1R型存储单元的存储单元阵列的先有的非易失性半导体存储装置的构成相同。与图2的先有的非易失性半导体存储装置的不同点在于从电压开关电路12a对存储单元阵列1施加的电压及其时序工作和控制电压开关电路12a的工作的控制电路10a的工作。

此外，存储单元阵列1的构成也和图1所示的先有的非易失性半导体存储装置的存储单元阵列1的构成相同。具体地说，存储单元阵列1的构成是在沿列方向延伸的m根位线(BL1～BLm)和沿行方向延伸的n根字线(WL1～WLn)的交点上配置m×n个存储单元2。此外，n根源极线(SL1～SLn)与字线平行配置。各存储单元使选择晶体管4的漏极与可变电阻元件3的上部电极连接，使位线与可变电阻元件3的下部电极连接，使字线与选择晶体管4的栅极连接，使源极线与选择晶体管4的源极连接。再有，也可以使选择晶体管4的漏极与可变电阻元件3的下部电极连接，位线与可变电阻元件3的上部电极连接，使可变电阻元件3的上部电极和下部电极的关系倒过来。

字线译码器7选择与向地址线8输入的信号对应的存储单元阵列1的字线，位线译码器5选择与向地址线8输入的地址信号对应的存储单元阵列1的位线，进而源极线译码器6选择与向地址线8输入的地址信号对应的存储单元阵列1的源极线。位线译码器5、源极线译码器6和字线译码器7起存储单元选择电路的作用，以存储单元为单位从与从地址线8向控制电路10a输入的地址输入对应的存储单元阵列1中至少选择1个存储单元。

控制电路10a进行存储单元阵列1的写入、擦除和读出的各个工作的控制。控制电路10a根据从地址线8输入的地址信号、从数据线9输入的数据输入(写入时)、从控制信号线11输入的控制输入信号，控制字线译码器7、位线译码器5、源极线译码器6、电压开关电路12a以及存储单元阵列1的读出、写入和擦除工作。在图23所示的例子中，控制电路10具有一般的地址缓冲电路、数据输入输出缓冲电路、控制输入缓冲电路(未图示)的功能。

电压开关电路12a与工作模式对应切换在存储单元阵列1的读出、写入和擦除时所需的字线、位线和源极线的各电压，并向存储单元阵列1供给。特别地，在读出模式下，电压开关电路12a起读出电压施加电路的作用，对与经由位线译码器5、源极线译码器6和字线译码器7选择的存储单元连接的位线和字线及源极线施加规定的读出电压。这里，Vcc是非易失性半导体存储装置的电源电压，Vss是接地电压，Vpp是写入或擦除用电压，V1是读出电压。此外，数据的读出从存储单元阵列1经位线译码器5和读出电路13执行。读出电路13判定数据的状态，并将其结果传送给控制电路10a，再输出给数据线9。

其次，说明在读出工作时从电压开关电路12a对存储单元阵列1的各位线、各字线和各源极线施加电压脉冲的顺序的实施例。再有，在1T/1R型存储单元的情况下，存储单元内包含选择晶体管，可以只对读出对象的选择存储单元的可变电阻元件施加读出电压，可以只将施加读出电压的选择存储单元作为读出对象存储单元，伴随读出工作的可变电阻元件的电阻变化只限于读出对象的存储单元，所以，用来缓和该电阻变化的伪读出电压的施加也可以只限于读出对象的存储单元。

首先，参照图24说明为了数据的读出工作而在施加读出电压之前对选择存储单元施加用来抑制选择存储单元的电阻变化的伪读出电压的情况。

首先，在所有的字线、位线和源极线处于接地电位Vss的状态下，使与选择存储单元连接的选择字线的电位增加到电源电压Vcc，使与选择字线连接的1行存储单元的选择晶体管导通。同时，对与同一行的存储单元连接的选择源极线和非选择位线施加电压V1。因选择位线的电位还是接地电位Vss，故对连接选择位线和选择源极线的选择存储单元(读出对象存储单元)的可变电阻元件，在位线侧施加Vss(＝0V)，在源极线侧施加V1，当以源极线侧作为基准电位时，对可变电阻元件施加-V1的伪读出电压。在再生期间Td维持该伪读出电压的施加，其次，在对选择位线施加电压V1的同时，使选择源极线和非选择位线的电位回到接地电位Vss。结果，当对连接选择位线和选择源极线的选择存储单元(＝读出对象存储单元)的可变电阻元件，在位线侧施加V1，在源极线侧施加Vss(＝0V)且以源极线侧作为基准电位时，对可变电阻元件施加电压V1的读出电压。在读出期间Tr维持该读出电压的施加，使与选择存储单元的可变电阻元件的电阻、即存储状态对应的读出电流经处于导通状态的选择晶体管在选择位线上流动，可以由读出电路13读出选择存储单元存储的数据。在经过读出期间Tr后，选择字线和选择位线的电位回到接地电位Vss。再有，在本实施方式中，选择存储单元和读出对象存储单元是一致的。

若按照以上处理顺序，在对选择字线施加电源电压Vcc使选择存储单元的选择晶体管导通的期间，前后成对进行伪读出电压-V1的施加和读出电压V1的施加，所以，可以抑制伴随选择存储单元的读出工作的可变电阻元件的电阻变化。

这里，再生期间Td虽然可以和读出期间Tr相同，但通过使再生期间Td加在选择源极线和非选择位线上的电压V1比读出期间Tr加在选择位线上的电压V1高，可以缩短。

其次，参照图25说明为了数据的读出工作而在施加读出电压之后对选择存储单元施加用来抑制选择存储单元的电阻变化的伪读出电压的情况。

首先，在所有的字线、位线和源极线处于接地电位Vss的状态下，使与选择存储单元连接的选择字线的电位增加到电源电压Vcc，使与选择字线连接的1行存储单元的选择晶体管导通。同时，对选择位线施加电压V1。结果，对连接选择位线和选择源极线的选择存储单元(＝读出对象存储单元)的可变电阻元件，在位线侧施加电压V1，在源极线侧施加电压Vss(＝0V)，当以源极线侧作为基准电位时，对可变电阻元件施加V1的读出电压。在读出期间Tr维持对该读出电压的施加，使与选择存储单元的可变电阻元件的电阻、即存储状态对应的读出电流经处于导通状态的选择晶体管在选择位线上流动，可以由读出电路13读出选择存储单元存储的数据。在经过读出期间Tr后，使选择位线的电位回到接地电位Vss，同时，对和选择字线同一行的选择源极线和非选择位线施加电压V1。因选择位线的电位是接地电位Vss，故当对连接选择位线和选择源极线的选择存储单元(读出对象存储单元)的可变电阻元件，在位线侧施加电压Vss(＝0V)，在源极线侧施加电压V1，且以源极线侧作为基准电位时，对可变电阻元件施加电压-V1的伪读出电压。在再生期间Td维持该伪读出电压的施加。在经过再生期间Td后，选择字线和选择源极线及非选择位线的电位回到接地电位Vss。

若按照以上处理顺序，在对选择字线施加电源电压Vcc使选择存储单元的选择晶体管导通的期间，前后成对地施加读出电压V1和伪读出电压-V1，所以，可以抑制伴随选择存储单元的读出工作的可变电阻元件的电阻变化。

这里，再生期间Td虽然可以和读出期间Tr相同，但通过使再生期间Td加在选择源极线和非选择位线上的电压V1比读出期间Tr加在选择位线上的电压V1高，可以缩短。

其次，说明本发明装置的别的实施方式。

在上述各实施方式中，作为存储单元的结构，就1R型存储单元和1T/1R型存储单元2种情况，举例说明了存储单元阵列的构成，但存储单元的结构，只要是可以使流过选择存储单元的可变电阻元件的电流方向正负反向的结构，除了1R型存储单元和1T/1R型存储单元之外，也可以是任何其他的结构。此外，1T/1R型存储单元的选择晶体管不限于N型MOSFET(金属氧化物半导体场效应晶体管)，也可以是P型MOSFET。

在上述第3实施方式中，作为1T/1R型存储单元的存储单元阵列的构成，举出了图2所示那样的各行设置沿行方向延伸的源极线的构成例子，但1T/1R型存储单元的存储单元阵列的构成不限于上述实施方式的构成。例如，也可以是在列方向上与位线平行延伸的源极线。这时，电压施加方法与用图24和图25说明的电压施加顺序不同，例如，非选择位线的电位只要维持和非选择源极线等电位(例如接地电位Vss)即可。进而，源极线也可以以存储单元阵列为单位共用。

在上述第1和第2实施方式中，假定选择1根字线，在位线侧选择并读出流过与该选择字线连接的选择存储单元的读出电流，但也可以使字线和位线的关系反过来，假定选择1根位线，在字线侧选择并读出流过与该选择位线连接的选择存储单元的读出电流。这时，读出电路23连接在字线译码器17一侧。

在上述第3实施方式中，假定读出期间Tr流过选择存储单元的读出电流从位线侧流向源极线侧，但也可以变成使读出期间Tr流过选择存储单元的读出电流从源极线侧流向位线侧，使再生期间Td中流过选择存储单元的电流从位线侧流向源极线侧，也可以变更施加在各位线、各源极线的电压设定。这时，根据需要，也可以使读出电路13连接在源极线译码器6一侧。

在上述各实施方式中，说明了对各字线、各位线、各源极线(只对第3实施方式)施加一定电压振幅的电压脉冲的情况，但施加的电压脉冲的电压振幅也可以不控制在一定的值上。例如，对脉冲的控制可以不是电压控制，而是电流控制。

在上述各实施方式中，图8、图13、图16、图19或图23所示的电压开关电路22a、22b、22c、22d、12a由1个电路方框产生写入、擦除和读出的各工作电压，但也可以分别具有单独产生上述各工作电压的电路。进而，读出工作时的读出电压施加电路也可以设在各译码器内。

虽然通过优选的实施方式说明了本发明，但只要不脱离本发明的精神和范围，本领域技术人员可以对本发明的实施方式进行各种各样的改正和变形。本发明以一同附上的权利要求书为准。

Claims (26)

1.一种非易失性半导体存储装置，具有分别在行方向和列方向排列多个包括利用电阻的变化来存储信息的可变电阻元件的存储单元而形成的存储单元阵列，其特征在于，包括：

存储单元选择电路，以行、列或存储单元为单位从上述存储单元阵列中选择上述存储单元；

读出电压施加电路，对由上述存储单元选择电路选出的选择存储单元的上述可变电阻元件施加读出电压；以及

读出电路，对上述选择存储单元内的作为读出对象的上述存储单元检测与该可变电阻元件的电阻值对应流过的读出电流的大小，再读出存储在上述读出对象存储单元中的信息，

上述读出电压施加电路在上述读出电压施加前或施加后将和上述读出电压反极性的伪读出电压施加给上述选择存储单元的上述可变电阻元件。

2.权利要求1所述的非易失性半导体存储装置，其特征在于：

在上述存储单元选择电路将上述选择存储单元的选择切换到其他选择存储单元为止的1个选择期间内，上述读出电压施加电路对同一上述选择存储单元施加上述读出电压和上述伪读出电压两者。

3.权利要求1所述的非易失性半导体存储装置，其特征在于：

在上述存储单元选择电路将上述选择存储单元的选择切换到其他选择存储单元为止的1个选择期间内，上述读出电压施加电路对同一上述选择存储单元在施加上述读出电压之后，施加上述伪读出电压。

4.权利要求1所述的非易失性半导体存储装置，其特征在于：

在上述存储单元选择电路将上述选择存储单元的选择切换到其他选择存储单元为止的1个选择期间内，上述读出电压施加电路对同一上述选择存储单元在施加上述读出电压之前，施加上述伪读出电压。

5.权利要求1～4的任何一项所述的非易失性半导体存储装置，其特征在于：

上述可变电阻元件是钙钛矿型金属氧化物。

6.权利要求1～4的任何一项所述的非易失性半导体存储装置，其特征在于：

上述可变电阻元件的材料是通过电脉冲的施加而使电阻值进行可逆变化的金属氧化物。

7.权利要求6所述的非易失性半导体存储装置，其特征在于：

作为上述可变电阻元件的材料的金属氧化物是过渡金属氧化物。

8.权利要求6所述的非易失性半导体存储装置，其特征在于：

作为上述可变电阻元件的材料的金属氧化物包含镨和锰。

9.权利要求1～4的任何一项所述的非易失性半导体存储装置，其特征在于：

对上述选择存储单元的上述可变电阻元件施加上述伪读出电压的期间比施加上述读出电压的期间短，

在上述伪读出电压施加时流过上述选择存储单元的上述可变电阻元件的电流比上述读出电压施加时流过的电流大。

10.权利要求1～4的任何一项所述的非易失性半导体存储装置，其特征在于：

上述存储单元阵列具有在行方向上延伸的多根行选择线和在列方向上延伸的多根列选择线，同一行的上述各存储单元使上述可变电阻元件的一端侧与同一上述行选择线连接，同一列的上述各存储单元使上述可变电阻元件的另一端侧与同一上述列选择线连接，

上述存储单元选择电路从上述存储单元阵列中选择1列或1行的上述存储单元。

11.权利要求10所述的非易失性半导体存储装置，其特征在于：

上述读出电压施加电路对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加第1电压，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加第2电压，由此，对上述存储单元选择电路选出的1列或1行的选择存储单元的上述可变电阻元件施加上述读出电压，

上述读出电压施加电路对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加第3电压，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加上述第2电压，由此，对上述存储单元选择电路选出的1列或1行的选择存储单元的上述可变电阻元件施加上述伪读出电压，

上述第2电压是上述第1电压和上述第3电压之间的电压值，上述第1电压与上述第2电压的电压差的绝对值和上述第3电压与上述第2电压的电压差的绝对值相等。

12.权利要求10所述的非易失性半导体存储装置，其特征在于：

上述读出电压施加电路对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加第1电压，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加第2电压，由此，对上述存储单元选择电路选出的1列或1行的选择存储单元的上述可变电阻元件施加上述读出电压，

上述读出电压施加电路对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加第3电压，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加上述第2电压，由此，对上述存储单元选择电路选出的1列或1行的选择存储单元的上述可变电阻元件施加上述伪读出电压，

上述第2电压是上述第1电压和上述第3电压之间的电压值，上述第1电压与上述第2电压的电压差的绝对值比上述第3电压与上述第2电压的电压差的绝对值小，上述读出电压的施加期间比上述伪读出电压的施加期间长。

13.权利要求10所述的非易失性半导体存储装置，其特征在于：

上述读出电压施加电路对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加第1电压，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加第2电压，由此，对上述存储单元选择电路选出的1列或1行的选择存储单元的上述可变电阻元件施加上述读出电压，

上述读出电压施加电路对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加上述第2电压，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加上述第1电压，由此，对上述存储单元选择电路选出的1列或1行的选择存储单元的上述可变电阻元件施加上述伪读出电压。

14.权利要求10所述的非易失性半导体存储装置，其特征在于：

上述读出电压施加电路对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加第1电压，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加第2电压，由此，对上述存储单元选择电路选出的1列或1行的选择存储单元的上述可变电阻元件施加上述读出电压，

上述读出电压施加电路对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加和上述第2电压同极性的第4电压，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加上述第1电压，由此，对上述存储单元选择电路选出的1列或1行的选择存储单元的上述可变电阻元件施加上述伪读出电压，

上述第1电压与上述第4电压的电压差的绝对值比上述第1电压与上述第2电压的电压差的绝对值大，上述读出电压的施加期间比上述伪读出电压的施加期间长。

15.权利要求10所述的非易失性半导体存储装置，其特征在于：

在上述存储单元选择电路将上述选择存储单元的选择切换到其他上述存储单元为止的1个选择期间内，存在上述读出电压的施加期间和上述伪读出电压的施加期间，在上述两施加期间之间存在所有的上述列选择线和所有的上述行选择线是同一电位的预充电期间。

16.权利要求10所述的非易失性半导体存储装置，其特征在于：

在上述存储单元选择电路将上述选择存储单元的选择切换到其他上述存储单元为止的1个选择期间内，上述读出电压施加电路在对所有的上述列选择线和所有的上述行选择线施加了第2电压的状态下，对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加第1电压，经过第1延迟时间之后，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加上述第1电压，经过对所有的上述列选择线和所有的上述行选择线施加了上述第1电压的预充电期间之后，对与上述存储单元选择电路选出的1列或1行对应的1根上述列选择线或上述行选择线施加上述第2电压，经过第2延迟时间之后，对与上述存储单元选择电路选出的1列或1行之外的列和行对应的上述列选择线和上述行选择线施加上述第2电压，

上述第1延迟时间和上述第2延迟时间的各经过期间中的一方是上述读出电压的施加期间，另一方是上述伪读出电压的施加期间。

17.权利要求15所述的非易失性半导体存储装置，其特征在于：

规定上述读出电压施加期间和上述预充电期间的合计期间的第1脉冲和规定上述伪读出电压施加期间和上述预充电期间的合计期间的第2脉冲的一方利用另一方的时间延迟来生成。

18.权利要求16所述的非易失性半导体存储装置，其特征在于：

规定上述读出电压施加期间和上述预充电期间的合计期间的第1脉冲和规定上述伪读出电压施加期间和上述预充电期间的合计期间的第2脉冲的一方利用另一方的时间延迟来生成。

19.权利要求1～4中的任何一项所述的非易失性半导体存储装置，其特征在于：

上述存储单元具有上述可变电阻元件和选择晶体管的串联电路，

上述存储单元阵列具有沿行方向延伸的多根行选择线和沿列方向延伸的多根列选择线，同一行的上述各存储单元使上述选择晶体管的栅极与同一上述行选择线连接，同一列的上述各存储单元使上述串联电路的一端与同一上述列选择线连接，上述各存储单元使上述串联电路的另一端与源极线连接，

上述存储单元选择电路从上述存储单元阵列中至少选出1个同一行的上述存储单元，

上述读出电压施加电路对与上述存储单元选择电路选出的选择存储单元连接的上述行选择线施加使上述选择晶体管导通的电压，在与上述选择存储单元连接的上述列选择线和上述源极线之间分别施加上述读出电压和上述伪读出电压。

20.一种读出方法，是对具有利用电阻变化来存储信息的可变电阻元件的存储单元读出上述信息的方法，其特征在于，进行：

第1处理，对作为读出对象的上述存储单元的上述可变电阻元件施加规定的读出电压，判定流过上述可变电阻元件的电流的大小；以及

第2处理，对在上述第1处理中施加了上述读出电压的上述存储单元的上述可变电阻元件施加与上述读出电压的极性相反的伪读出电压。

21.权利要求20所述的读出方法，其特征在于：

在上述第1处理中施加了上述读出电压的上述存储单元被选择的期间内，在时间上前后执行上述第1处理和上述第2处理。

22.权利要求20或21所述的读出方法，其特征在于：

上述可变电阻元件是钙钛矿型金属氧化物。

23.权利要求20或21所述的读出方法，其特征在于：

上述可变电阻元件的材料是通过电脉冲的施加而使电阻值进行可逆变化的金属氧化物。

24.权利要求23所述的读出方法，其特征在于：

作为上述可变电阻元件的材料的金属氧化物是过渡金属氧化物。

25.权利要求23所述的读出方法，其特征在于：

作为上述可变电阻元件的材料的金属氧化物包含镨和锰。

26.一种读出装置，是对具有利用电阻变化来存储信息的可变电阻元件的存储单元读出上述信息的装置，其特征在于，包括：

判定电路，对作为读出对象的上述存储单元的上述可变电阻元件施加规定的读出电压，判定流过上述可变电阻元件的电流的大小；以及

伪读出电压施加电路，对在由上述判定电路进行的处理中施加了上述读出电压的上述存储单元的上述可变电阻元件施加与上述读出电压的极性相反的伪读出电压。

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