KR100909199B1 - 반도체 기억 장치 - Google Patents

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KR100909199B1 KR1020087000541A KR20087000541A KR100909199B1 KR 100909199 B1 KR100909199 B1 KR 100909199B1 KR 1020087000541 A KR1020087000541 A KR 1020087000541A KR 20087000541 A KR20087000541 A KR 20087000541A KR 100909199 B1 KR100909199 B1 KR 100909199B1
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아츠시 시마오카
고지 이노우에
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샤프 가부시키가이샤
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Abstract

메모리 셀 어레이 내에서의 위치의 차이에서 기인하는 배선 길이의 차이에 의한 가변 저항 소자에 부가되는 실효 전압의 불균일은 시정하고, 메모리 셀간의 가변 저항 소자의 저항 변화 특성의 편차를 제어할 수 있는 반도체 기억 장치를 제공한다. 가변 저항 소자를 갖는 메모리 셀을, 동일 행의 메모리 셀을 공통의 워드선에 접속하고, 동일 열의 메모리 셀을 공통의 비트선에 접속하여 이루어지는 메모리 셀 어레이 (100) 를 구비하여 이루어지는 반도체 기억 장치 (1) 로서, 소정의 메모리 동작시에 있어서, 기록 또는 소거 대상이 되는 선택 메모리 셀의 가변 저항 소자에 인가되는 전압 펄스의 실효적인 전압 진폭이, 메모리 셀 어레이 (100) 내의 배치 지점에 관계없이 일정 범위 내에 수용되도록, 선택 워드선과 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭이, 선택 메모리 셀의 메모리 셀 어레이 (100) 내의 배치 지점에 기초하여 조정된다.
Figure R1020087000541
반도체 기억 장치, 메모리 셀 어레이, 가변 저항 소자

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE APPARATUS}
본 발명은, 반도체 기억 장치, 특히, 불휘발성의 가변 저항 소자를 이용한 불휘발성 반도체 기억 장치에 관한 것이다.
현재, 여러가지 비휘발성 메모리 (불휘발성 반도체 기억 장치) 의 연구개발이 진행되고 있지만, 그 중에서도, 저항값의 차이를 데이터로서 판독하는 타입의 MRAM (Magneto-resistance Random Access Memory), OUM (Ovonic Universal Memory) 등으로 대표되는 PRAM (Phase-change Random Access Memory) 나 RRAM (Resistance Random Access Memory) 은, 스케일링에 관해서 통계 물리학적인 한계가 없다는 이점이 있다.
일반적으로, PRAM 이나 RRAM 은, 어느 임계치 이상의 전압 펄스가 부가되면, 저항값이 변화하는 불휘발성의 가변 저항 소자를 구비하여 구성되어 있고, 트랜지스터나 다이오드라는 선택 소자를 일체 이용하지 않고, 가변 저항 소자로 이루어지는 메모리 셀로 메모리 셀 어레이를 구성하고 있다. 여기서, 도 2 는, 메모리 셀 어레이의 일 구성예를 나타내는 모식도로서, 메모리 셀 어레이 (100) 는, 가변 저항 소자 (103) 로 이루어지는 메모리 셀을 행 방향 및 열 방향으로 복수 배열하고, 동일 행에 배열된 각 가변 저항 소자 (103) 의 일단을 워드선 (102) 에 접속하 고, 동일 열에 배열된 가변 저항 소자 (103) 의 일단을 비트선 (101) 에 접속하여 구성되어 있다. 가변 저항 소자 (103) 는, 비트선 (101) 과 워드선 (102) 의 전위차가 있는 임계치 (VTH) 를 초과하면, 저항값이 변화한다.
도 13 은, 선택 소자를 사용하지 않고 구성한 메모리 셀 어레이 (200) 의 일례를 나타내고 있다. 이 메모리 셀 어레이 (200) 는, 하부 전극 (201) 상에 하부 전극 (201) 과 직교하는 가변 저항체 (202) 와 상부 전극 (203) 이 적층된 크로스 포인트형 메모리이다. 선택 소자를 사용하지 않는 만큼, 메모리 셀의 점유 면적을 축소시킬 수 있어, 보다 대용량의 메모리를 실현할 수 있다. 또한, 이러한 크로스 포인트형 메모리는, 구조가 간소하기 때문에, 다층화가 용이하여, 보다 집적도가 높은 메모리를 실현할 수 있다.
특허 문헌 1 : 미국 특허 제6204139B1호 명세서
특허 문헌 2 : 일본 공개특허공보 2003-338607호
발명의 개시
발명이 해결하고자 하는 과제
메모리 셀 내의 가변 저항 소자는, 인가되는 전압에 의해 그 특성이 크게 변화한다. 상기 서술한 RRAM 에 관해서 말하면, 가변 저항 소자에 부가되는 실효 전압이 높을수록, 저항값의 변화가 커지고, 저항 변화 속도 (펄스 응답) 도 향상한다.
여기서, 도 2 에 나타내는 메모리 셀 어레이에서는, 메모리 셀 어레이 내에서의 위치에 의해, 전원 등으로부터 각 메모리 셀까지의 배선 길이가 상이하기 때문에, 배선 저항에 차가 생긴다. 이 때문에, 기록 동작이나 소거 동작 (리셋 동작) 에 있어서, 각 메모리 셀간에 가변 저항 소자에 인가되는 전압 펄스의 값이 상이해져, 각 가변 저항 소자의 저항 변화에 편차가 발생할 가능성이 있다. 특히, 도 13 과 같이, 선택 소자가 없는 경우, 배선 저항이 차지하는 비율이 커져, 배선 길이의 차이에 의한 배선 저항의 차가 저항 변화에 주는 영향이, 메모리 셀 사이에서 커진다. 또한, PRAM 이나 RRAM 에서는, 기록 동작 중은 용해한 상태에 있다는 등의 이유에서, 가변 저항 소자의 저항값이 수십 ∼ 수백 Ω 까지 저하되어, 거의 배선 저항과 동일한 오더까지 내리고 있어, 배선 저항의 차이가 저항 변화에 주는 영향은 특히 크다.
도 14 는, 크로스 포인트형 메모리의 개략 구성을 나타내고 있다. 각 비트선 B0 ∼ B7 과 각 워드선 W0 ∼ W7 의 교점 각각에 가변 저항 소자가 존재하여, 메모리 셀을 구성하고 있다. 여기서, 메모리 셀 내의 가변 저항 소자의 저항값을 R, 선택 워드선과 선택 비트선의 각 단부로부터 선택 메모리 셀에 이르는 배선 저항의 저항값의 합계를 RLINE 으로 하면, 비트선·워드선간에 걸리는 전압 (VBW) 중 가변 저항 소자에 걸리는 실효 전압 (VR) 은 이하의 수학식 1 로 표시된다.
[수학식 1]
VR = R / (R + RLINE) × VBW
여기서, 배선 길이를 L, 배선의 단위 길이 당의 저항값을 간단하게 하기 위해 비트선, 워드선 모두 ρ 로 하면, RLINE = ρL 이 된다. 그리고, 배선 길이 (L) 는, 도 14 의 A 점이면 L = (비트선) + (워드선) = (la + lb) + (2la + lb) = 3la + 2lb 가 되고, B 점이면 L = (6la + lb) + (4la + lb) = 10la + 2lb 가 된다. 따라서, 배선이 긴 B 점이 가변 저항 소자에 부가되는 실효 전압이 낮아지는 것은 분명하다. 또한, 도 14 에 있어서, ρ = 0.6Ω/㎛, la = 1.5㎛, lb = 15㎛, 전원 전압 VDD = 4V, R = 100Ω 로 하면, 수학식 1 로부터, A 점에서의 가변 저항 소자에 걸리는 실효 전압 (VRA) 은 3.31V, B 점에서의 실효 전압 (VRB) 은 3.15V 가 된다.
가변 저항 소자에 부가되는 실효 전압의 차이는, 특히, 저항 변화 속도 (펄스 응답) 에 큰 영향을 미친다. 도 15 는, 가변 저항 소자의 저항값과 인가 전압 펄스의 펄스 폭의 관계를 나타내는 그래프이다. 그래프로부터는, 가변 저항 소자에는 저항값의 피크가 존재해, 인가 전압 펄스에는 저항 변화를 최대로 하는 최적인 펄스 폭이 있는 것을 알 수 있다. 이 펄스 폭이 짧을수록, 가변 저항 소자의 저항 변화는 빠르고, 소자로서의 펄스 응답은 빠른 것으로 생각할 수 있다.
도 16 은, 가변 저항 소자의 저항값이 피크가 될 때의 인가 전압의 펄스 폭과 가변 저항 소자에 부가되는 실효 전압의 관계를 나타내는 그래프이다. 도 16 으로부터, A 점에서의 실효 전압 VRA = 3.31V 및 B 점에서의 실효 전압 VRB = 3.15V 인 경우, 저항 피크시의 펄스 폭은 각각 154ns, 253ns 가 된다. 적은 전압의 차이가 펄스 응답에 큰 영향을 미칠 수 있는 것을 이해할 수 있다.
도 14 에 나타내는 메모리 셀 어레이는, 설명을 위해 소규모의 것이며, 배선 길이의 차이에 의한 가변 저항 소자에 부가되는 실효 전압의 차는 비교적 작다고 할 수 있다. 그러나, 예를 들어, 일반적인 16K 비트의 메모리 셀 어레이인 경우, 수학식 1 로부터, 상기 서술한 각 파라미터를 이용하여 계산하면, 실효 전압은 최대 3.34V, 최소 1.15V 가 된다. 이 결과, 가변 저항 소자의 저항값이 피크가 될 때의 인가 전압 펄스의 펄스 폭은 각각 144ns, 4.46ms 가 되어, 3 만배 이상의 차가 생긴다는 문제가 있었다.
본 발명은 상기의 문제를 감안하여 이루어진 것으로, 그 목적은, 메모리 셀 어레이 내에서의 위치의 차이에서 기인하는 배선 길이의 차이에 의한 가변 저항 소자에 부가되는 실효 전압의 불균일을 시정하여, 메모리 셀간의 가변 저항 소자의 저항 변화 특성의 편차를 억제할 수 있는 반도체 기억 장치를 제공하는 점에 있다.
과제를 해결하고자 하는 수단
상기 목적을 달성하기 위한 본 발명에 관련된 반도체 기억 장치는, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 그 전기 저항의 변화에 의해 정보를 기억할 수 있는 가변 저항 소자를 갖는 메모리 셀을 행 방향과 열 방향 중 적어도 어느 1 방향으로 복수 배열하여, 동일 행의 상기 메모리 셀 내의 하나의 단자를 공통의 워드선에 접속하고, 동일 열의 상기 메모리 셀 내의 그 밖의 단자를 공통의 비트선에 접속하여 이루어지는 메모리 셀 어레이를 구비하여 이루어지는 반도체 기억 장치로서, 상기 메모리 셀 어레이 내의 상기 메모리 셀로서 기록 또는 소거 대상이 되는 선택 메모리 셀의 상기 가변 저항 소자에 인가되는 전압 펄스의 실효적인 전압 진폭 혹은 펄스 폭에 의해, 기록 또는 소거 후의 상기 가변 저항 소자의 전기 저항 변화가 상기 메모리 셀 어레이 내의 배치 지점에 관계없이 일정 범위 내에 수용되도록, 상기 워드선 내의 상기 선택 메모리 셀과 접속하는 선택 워드선과 상기 비트선 내의 상기 선택 메모리 셀과 접속하는 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭 혹은 펄스 폭의 적어도 어느 일방이, 상기 선택 메모리 셀의 상기 메모리 셀 어레이 내의 배치 지점에 기초하여 조정되는 것을 제 1 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 관련된 반도체 기억 장치는, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 그 전기 저항의 변화에 의해 정보를 기억할 수 있는 가변 저항 소자를 갖는 메모리 셀을 행 방향과 열 방향 중 적어도 어느 1 방향으로 복수 배열하여, 동일 행의 상기 메모리 셀 내의 하나의 단자를 공통의 워드선에 접속하고, 동일 열의 상기 메모리 셀 내의 그 밖의 단자를 공통의 비트선에 접속하여 이루어지는 메모리 셀 어레이를 구비하여 이루어지는 반도체 기억 장치로서, 상기 메모리 셀 어레이 내의 상기 메모리 셀로서 기록, 소거 또는 판독 출력 대상이 되는 선택 메모리 셀의 상기 가변 저항 소자에 인가되는 전압 펄스의 실효적인 전압 진폭이, 상기 메모리 셀 어레이 내의 배치 지점에 관계없이 일정 범위 내에 수용되도록, 상기 워드선 내의 상기 선택 메모리 셀과 접속하는 선택 워드선과 상기 비트선 내의 상기 선택 메모리 셀과 접속하는 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭이, 상기 선택 메모리 셀의 상기 메모리 셀 어레이 내의 배치 지점에 기초하여 조정되는 것을 제 2 특징으로 한다.
상기 어느 하나의 특징의 본 발명에 관련된 반도체 기억 장치는, 추가로 상기 메모리 동작시에 있어서, 상기 워드선 내의 상기 선택 메모리 셀과 접속하지 않는 비선택 워드선의 단부에 인가하는 전압과, 상기 비트선 내의 상기 선택 메모리 셀과 접속하지 않는 비선택 비트선에 인가하는 전압 중 적어도 어느 일방이, 상기 선택 메모리 셀의 상기 메모리 셀 어레이 내의 배치 지점에 기초하여 조정되는 것을 제 3 특징으로 한다.
또한, 상기 어느 하나의 특징의 본 발명에 관련된 반도체 기억 장치는, 상기 선택 워드선과 상기 선택 비트선의 각 단부간의 전압차를 VBW 로 하고, 상기 선택 메모리 셀의 상기 가변 저항 소자에 인가되는 상기 실효적인 전압 진폭을 VR 로 하고, 상기 가변 저항 소자의 전기 저항값을 R 로 하고, 상기 선택 워드선과 상기 선택 비트선의 각 단부로부터 상기 선택 메모리 셀에 이르는 배선 저항의 합계를 RLINE 으로 했을 경우, VR = R / (R + RLINE) × VBW 인 수식에서 주어지는 상기 실효적인 전압 진폭 (VR) 이 일정해지도록, 상기 전압차 (VBW) 가 조정되는 것을 제 4 특징으로 한다.
상기 특징의 본 발명에 관련된 반도체 기억 장치는, 추가로, 전원 전압을 VDD 로 하고, 상기 메모리 셀 어레이 내의 모든 상기 메모리 셀에 공통되는 상수를 X 로 했을 경우, VBW = X × (R + RLINE) × VDD 인 수식을 만족하도록, 상기 전압차 (VBW) 가 (R + RLINE) 에 비례하여 조정되는 것을 제 5 특징으로 한다.
상기 제 4 특징의 본 발명에 관련된 반도체 기억 장치는, 추가로, 상기 선택 워드선과 상기 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭을 조정하기 위한 전압 조정 회로를 구비하고, 상기 전압 조정 회로가, 상기 메모리 셀 어레이 내의 상기 메모리 셀의 총수 이하의 복수의 스위치 회로를 구비하여 이루어지고, 상기 선택 워드선과 상기 선택 비트선 중 적어도 어느 일방을 선택하는 디코드 신호에 의해, 상기 복수의 스위치 회로가 온 오프 제어되는 것을 제 6 특징으로 한다.
상기 제 5 의 특징의 본 발명에 관련된 반도체 기억 장치는, 상기 선택 워드선과 상기 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭을 조정하기 위한 전압 조정 회로를 구비하고, 상기 전압 조정 회로가, 상기 메모리 셀 어레이 내의 상기 메모리 셀의 총수 이하의 복수의 스위치 회로와 증폭기를 구비하여 이루어지고, 상기 선택 워드선과 상기 선택 비트선 중 적어도 어느 일방을 선택하는 디코드 신호에 의해, 상기 복수의 스위치 회로가 온 오프 제어되고, 온 상태로 제어된 상기 스위치 회로의 출력 전압 (V1) 이, Y 를 소정의 상수로 하여, V1 = Y × (R + RLINE) × VDD 인 수식을 만족하도록 조정되어, 상기 전압차 (VBW) 가, 상기 증폭기가 상기 출력 전압 (V1) 을 전압 증폭하여 얻어지는 것을 제 7 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 관련된 반도체 기억 장치는, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 그 전기 저항의 변화에 의해 정보를 기억할 수 있는 가변 저항 소자를 갖는 메모리 셀을 행 방향과 열 방향 중 적어도 어느 1 방향으로 복수 배열하여, 동일 행의 상기 메모리 셀 내의 하나의 단자를 공통의 워드선에 접속하고, 동일 열의 상기 메모리 셀 내의 그 밖의 단자를 공통의 비트선에 접속하여 이루어지는 메모리 셀 어레이를 구비하여 이루어지는 반도체 기억 장치로서, 상기 메모리 셀 어레이 내의 상기 메모리 셀로서 기록 또는 소거 대상이 되는 선택 메모리 셀의 상기 가변 저항 소자에 인가되는 전압 펄스의 실효적인 펄스 폭에 의해, 기록 또는 소거 후의 상기 가변 저항 소자의 저항 변화가 상기 메모리 셀 어레이 내의 배치 지점에 관계없이 일정 범위 내에 수용되도록, 상기 워드선 내의 상기 선택 메모리 셀과 접속하는 선택 워드선과 상기 비트선 내의 상기 선택 메모리 셀과 접속하는 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 펄스 폭이, 상기 선택 메모리 셀의 상기 메모리 셀 어레이 내의 배치 지점에 기초하여 조정되는 것을 제 8 특징으로 한다.
상기 특징의 본 발명에 관한 반도체 기억 장치는, 상기 펄스 폭이, 상기 선택 워드선과 상기 선택 비트선 중 적어도 어느 일방의 단부에 이산적으로 인가되는 전압 펄스의 펄스수에 의해 조정되는 것을 제 9 특징으로 한다.
상기 어느 하나의 특징의 본 발명에 관련된 반도체 기억 장치는, 추가로 상기 메모리 셀 어레이가, 상기 메모리 셀을 행 방향과 열 방향으로 각각 복수 배열하여, 동일 행의 상기 메모리 셀 내의 하나의 단자인 상기 가변 저항 소자의 일방 단을 공통의 상기 워드선에 접속하고, 동일 열의 상기 메모리 셀 내의 그 밖의 단자인 상기 가변 저항 소자의 타방 단을 공통의 상기 비트선에 접속하여 이루어지는 것을 제 10 특징으로 한다.
발명의 효과
상기 제 1 또는 제 2 특징의 본 발명에 관련된 반도체 기억 장치는, 인가하는 전압 펄스의 전압 진폭을 선택 메모리 셀의 메모리 셀 어레이 내의 배치 지점에 기초하여 조정하도록 구성했으므로, 각 메모리 셀의 가변 저항 소자에 부가되는 실효 전압을 일정 범위 내에 수용할 수 있어, 각 메모리 셀간에 가변 저항 소자의 특성의 편차가 적은 메모리 셀 어레이를 실현할 수 있다. 이로써, 각 메모리 셀간에 특성의 편차가 적은 반도체 메모리 장치를 실현할 수 있다.
또한, 본 발명에 의하면, 각 메모리 셀의 가변 저항 소자에 부가되는 실효 전압을 일정 범위 내에 수용할 수 있기 때문에, 각 메모리 셀에 있어서, 저항값이 피크가 되는 전압 펄스의 펄스 폭의 편차를 저감시킬 수 있다. 또, 본 발명에 의하면, 각 메모리 셀의 가변 저항 소자에 부가되는 실효 전압을 일정 범위 내에 수용할 수 있기 때문에, 각 메모리 셀의 고저항 상태 및 저저항 상태에 있어서의 저항값의 편차를 저감시킬 수 있다.
상기 제 1 또는 제 8 특징의 본 발명에 관련된 반도체 기억 장치는, 기록 또는 소거시의 실효 전압의 차이를 조정하기 위해서, 인가하는 전압 펄스의 펄스 폭을 선택 메모리 셀의 메모리 셀 어레이 내의 배치 지점에 기초하여 조정하도록 구성했으므로, 각 메모리 셀의 가변 저항 소자에 부가되는 실효 전압의 차이에 의한 기록 또는 소거 후의 저항값의 차이를 일정 범위 내에 수용할 수 있어, 각 메모리 셀간에 가변 저항 소자의 특성의 편차가 적은 메모리 셀 어레이를 실현할 수 있다. 이로써, 각 메모리 셀간에 특성의 편차가 적은 반도체 메모리 장치를 실현할 수 있다.
도 1 은, 본 발명에 관련된 반도체 기억 장치의 제 1 실시 형태의 개략 구성을 나타내는 블록도.
도 2 는, 본 발명에 관련된 반도체 기억 장치의 메모리 셀 어레이의 개략 개요를 나타내는 설명도.
도 3 은, 본 발명에 관련된 반도체 기억 장치의 제 1 실시 형태에 있어서의 기록 동작시의 메모리 셀 어레이 내의 각 비트선 및 각 워드선의 전위의 관계를 나타내는 개략 회로도.
도 4 는, 본 발명에 관련된 반도체 기억 장치의 제 1 실시 형태에 있어서의 리셋 동작시의 메모리 셀 어레이 내의 각 비트선 및 각 워드선의 전위의 관계를 나타내는 개략 회로도.
도 5 는, 본 발명에 관련된 반도체 기억 장치의 판독 출력 동작에 있어서의 메모리 셀 어레이 내의 각 비트선 및 각 워드선의 전위의 관계를 나타내는 개략 회로도.
도 6 은, 본 발명에 관련된 반도체 기억 장치의 그 밖의 개략 구성예를 나타내는 블록도.
도 7 은, 종래 기술에 관련된 반도체 기억 장치의 가변 저항 소자의 저항값과 인가 전압의 펄스 폭의 관계를 나타내는 그래프.
도 8 은, 본 발명에 관련된 반도체 기억 장치의 가변 저항 소자의 저항값과 인가 전압의 펄스 폭의 관계를 나타내는 그래프.
도 9 는, 본 발명에 관련된 반도체 기억 장치 및 종래 기술에 관련된 반도체 기억 장치에 있어서의, 고저항 상태와 저저항 상태를 분리할 수 있는 상한의 비트수와 인가 전압의 펄스 폭의 관계를 나타내는 그래프.
도 10 은, 본 발명에 관련된 반도체 기억 장치의 제 2 실시 형태의 개략 구성을 나타내는 블록도.
도 11 은, 본 발명에 관련된 반도체 기억 장치의 제 2 실시 형태에 있어서의 기록 동작시의 메모리 셀 어레이 내의 각 비트선 및 각 워드선의 전위의 관계를 나타내는 개략 회로도.
도 12 는, 본 발명에 관련된 반도체 기억 장치의 제 2 실시 형태에 있어서의 리셋 동작시의 메모리 셀 어레이 내의 각 비트선 및 각 워드선의 전위의 관계를 나타내는 개략 회로도.
도 13 은, 종래 기술에 관련된 크로스 포인트 구조의 메모리 셀 어레이의 구성을 나타내는 개략 블록도.
도 14 는, 종래 기술에 관련된 크로스 포인트 구조의 메모리 셀 어레이의 구성을 나타내는 개략 설명도.
도 15 는, 가변 저항 소자의 저항값과 인가 전압의 펄스 폭의 관계를 나타내 는 그래프.
도 16 은, 가변 저항 소자의 저항값이 피크가 될 때의 인가 전압의 펄스 폭과 가변 저항 소자에 인가되는 실효 전압의 관계를 나타내는 그래프.
도 17 은, 본 발명에 관련된 반도체 기억 장치의 제 3 실시 형태의 개략 구성을 나타내는 블록도.
도 18 은, 본 발명에 관련된 반도체 기억 장치의 제 3 실시 형태에 있어서 생성되는 전압 펄스의 파형도.
도 19 는, 본 발명에 관련된 반도체 기억 장치의 제 4 실시 형태의 개략 구성을 나타내는 블록도.
도 20 은, 본 발명에 관련된 반도체 기억 장치의 제 4 실시 형태에 있어서 생성되는 전압 펄스의 파형도.
부호의 설명
1 : 본 발명에 관련된 반도체 기억 장치
100 : 메모리 셀 어레이
101 : 비트선
102 : 워드선
103 : 가변 저항 소자
200 : 메모리 셀 어레이
201 : 하부 전극
202 : 가변 저항체
203 : 상부 전극
601 : 스위칭 회로군
602 : 어드레스 디코더
603 : 증폭 회로
604 : 앰프
605 : 칼럼 디코더
606 : 로우 디코더
607 : 앰프
608 : 로우 어드레스 디코더
609 : 앰프
610 : 펄스 폭 조정 회로
611 : 카운터 회로
612 : 펄스 생성 회로
613 : 인버터 회로
614 : NAND 회로
610 : 펄스 폭 조정 회로
620 : 펄스 수 조정 회로
701 : 선택 메모리 셀
702 : 선택 비트선
703 : 선택 워드선
901 : 증폭 회로
1001 : 선택 메모리 셀
1002 : 선택 비트선
1003 : 선택 워드선
1201 : 선택 메모리 셀
1202 : 선택 비트선
1203 : 선택 워드선
1204 : 센스 앰프
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 관련된 반도체 기억 장치 (이하, 적절하게「본 발명 장치」라고 약칭한다) 의 실시 형태를 도면에 기초하여 설명한다.
<제 1 실시 형태>
본 발명 장치의 제 1 실시 형태에 대해, 도 1 ∼ 도 5 를 기초로 설명한다. 여기서, 도 1 은, 본 발명 장치의 구성을 나타내는 개략 블록도이다. 도 1 에 나타내는 바와 같이, 본 발명 장치 (1) 는, 메모리 셀 어레이 (100), 스위칭 회로군 (601), 재기록 신호용의 어드레스 디코더 (602), 칼럼 디코더 (605), 로우 디코더 (606) 및 로우 어드레스 디코더 (608) 를 구비하여 구성된다.
메모리 셀 어레이 (100) 는, 종래 기술과 동일한 회로 구성으로서, 도 2 에 나타내는 바와 같이, 전압 펄스의 인가에 의해 전기 저항이 변화하고, 그 전기 저 항의 변화에 의해 정보를 기억할 수 있는 가변 저항 소자 (103) 를 갖는 메모리 셀을 행 방향과 열 방향 중 적어도 어느 1 방향으로 복수 배열하고, 동일 행의 메모리 셀 내의 하나의 단자를 공통의 워드선 (102) 에 접속하고, 동일 열의 메모리 셀 내의 그 밖의 단자를 공통의 비트선 (101) 에 접속하여 이루어진다. 보다 상세하게는, 도 2 에 나타내는 바와 같이, 메모리 셀 어레이 (100) 는, 메모리 셀을 행 방향과 열 방향으로 각각 복수 배열하고, 동일 행의 메모리 셀 내의 하나의 단자인 가변 저항 소자 (103) 의 일방 단을 공통의 워드선 (102) 에 접속하고, 동일 열의 메모리 셀 내의 그 밖의 단자인 가변 저항 소자 (103) 의 타방 단을 공통의 비트선 (101) 에 접속하여 구성되어 있다. 또한, 여기서의 가변 저항 소자 (103) 는, 비트선 (101) 과 워드선 (102) 의 전위차가 있는 임계치 (VTH) 를 초과하면 저항값이 변화한다.
스위칭 회로군 (601) 은, 증폭기로서의 증폭 회로 (603) 와 함께, 선택 워드선과 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭을 조정하기 위한 전압 조정 회로로서 기능하고, 메모리 셀 어레이 (100) 의 메모리 셀수 이하의 스위칭 회로 (SW) 를 구비하여 구성된다. 또, 선택 워드선과 선택 비트선 중 적어도 어느 일방을 선택하는 디코드 신호에 의해, 복수의 스위칭 회로 (SW) 가 온 오프 제어된다. 본 실시 형태에서는, 어드레스 디코더 (602) 로부터의 신호에 의해 선택된 스위칭 회로 (SW) 가 ON 이 된다. 선택 메모리 셀에 접속하는 선택 워드선과 선택 비트선의 각 단부간의 전압차 (VBW) 는, 스위칭 회로 (SW) 의 출력 전압 (V1) 을 증폭 회로 (603) 에 의해 전압 증폭하여 얻어진다.
이하, 본 발명 장치 (1) 에 있어서의 전압 펄스의 조정에 대해서 도 3 ∼ 도 5 를 기초로 설명한다. 본 발명 장치 (1) 는, 소정의 메모리 동작시에 있어서, 메모리 셀 어레이 (100) 내의 메모리 셀로서 기록 또는 소거 대상이 되는 선택 메모리 셀의 가변 저항 소자 (103) 에 인가되는 전압 펄스의 실효적인 전압 진폭이, 메모리 셀 어레이 (100) 내의 배치 지점에 관계없이 일정 범위 내에 수용되도록, 워드선 (102) 내의 선택 메모리 셀과 접속하는 선택 워드선과 비트선 (101) 내의 선택 메모리 셀과 접속하는 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭이, 선택 메모리 셀의 메모리 셀 어레이 (100) 내의 배치 지점에 기초하여 조정되도록 구성되어 있다. 본 실시 형태의 본 발명 장치 (1) 는, 추가로, 메모리 동작시에 있어서, 워드선 (102) 내의 선택 메모리 셀과 접속하지 않는 비선택 워드선의 단부에 인가하는 전압과, 비트선 (101) 내의 선택 메모리 셀과 접속하지 않는 비선택 비트선에 인가하는 전압 중 적어도 어느 일방이, 선택 메모리 셀의 메모리 셀 어레이 (100) 내의 배치 배치 지점에 기초하여 조정되도록 구성되어 있다.
또한, 여기에서의 소정의 메모리 동작은, 가변 저항 소자 (103) 의 전기 저항을 증대 또는 감소시키는 기록 동작, 가변 저항 소자 (103) 의 전기 저항을 기록 동작 전 상태로 변화시키는 리셋 동작, 가변 저항 소자 (103) 의 전기 저항 상태에 따라 기억 정보를 판독 출력하는 판독 출력 동작 중 적어도 어느 하나이다.
먼저, 기록 동작 및 리셋 동작에 있어서의 전압 조정에 대해서 도 3 및 도 4 를 기초로 설명한다.
수학식 1 로부터, 상이한 배선 길이 (L) 에 구애받지 않고, 선택 메모리 셀의 가변 저항 소자 (103) 에 인가되는 실효 전압 (VR) 을 일정 범위 내로 하기 위해서는, 전압차 (VBW) 를 배선 길이 (L) 에 따라 변경하면 되는 것을 알 수 있다. 즉, 전압차 (VBW), 선택 워드선과 선택 비트선의 각 단부로부터 선택 메모리 셀에 이르는 배선 저항의 합계 (RLINE), 및, 가변 저항 소자 (103) 의 전기 저항 R 에 대해, VBW ∝ (R + Rline) 의 관계가 성립되면 된다. 여기서, 모든 메모리 셀에 대해 공통의 값을 취하는 가중 인자 (X) 를 도입해, 전원 전압을 VDD 로 하면, 전압차 (VBW) 는, 이하의 수학식 2 로 표시된다.
[수학식 2]
VBW = X (R + RLINE) × VDD
수학식 1 및 수학식 2 로부터, 가중 인자 (X) 를 적절히 조정함으로써, 실효 전압 (VR) 을 원하는 값으로 조정할 수 있다. 또한, 가중 인자 (X) 로는, 예를 들어, 배선 저항의 평균치 (RAVG) 를 이용하여, X = Y / (R + RAVG) 를 만족하는 Y 를 설정해도 된다.
따라서, 본 실시 형태의 스위칭 회로 (SW) 의 출력 (V1) 은, 수학식 2 로부 터, V1 = X' (R + RLINE) × VDD 가 되도록 조정되어, 증폭 회로 (603) 에서 VBW 로 증폭된다. 본 실시 형태의 증폭 회로 (603) 는, VBW = 2V1 이 되도록 스위칭 회로 (SW) 의 출력 (V1) 을 전압 증폭하도록 구성되어 있고, X' = X / 2 이다. 또한, 증폭 회로 (603) 의 출력 (VBW) 은, 앰프 (604) 에 입력된다. 앰프 (604) 로부터는 VBW 가 출력되어, 칼럼 디코더 (605) 혹은 로우 디코더 (606) 를 통하여, 선택 비트선 혹은 선택 워드선의 일방에 입력된다. 또, 앰프 (607) 에는, 스위칭 회로군 (601) 으로부터의 출력 (V1) 이 입력된다. 앰프 (607) 로부터는 VBW / 2 (= V1) 이 출력되어, 칼럼 디코더 (605) 및 로우 디코더 (606) 를 통하여, 비선택 비트선 및 비선택 워드선에 입력된다. 또한, 본 실시 형태에서는, 기록 동작시 및 리셋 동작시, 판독 출력 동작용의 앰프 (609) 는 비활성 상태에서 그 출력은 플로팅 상태로 되어 있다.
여기서, 도 3 은, 기록 동작시에 있어서의 메모리 셀 내의 각 비트선 및 각 워드선의 전위의 관계를 나타내고 있다. 여기에서는, 앰프 (604) 의 출력이 칼럼 디코더 (605) 를 통하여 선택 비트선 (702) 에 입력되어, 선택 비트선 (702) 의 전위가 VBW 가 된다. 또, 선택 워드선 (703) 의 전위가 0V 가 되므로, 선택 메모리 셀 (701) 의 전위차는 전압차 (VBW) 가 된다. 또한, VBW > VTH 이면, 가변 저항 소자 (103) 의 저항값이 변화한다.
또한, 앰프 (607) 의 출력이 칼럼 디코더 (605) 및 로우 디코더 (606) 를 통하여 비선택 비트선 및 비선택 워드선에 인가되고, 선택 비트선 (702) 에 접속된 비선택 메모리 셀의 전압차는 VBW / 2 = V1 이 된다. 또한, 여기에서는, V1 < VTH 가 되도록 V1 을 조정하여, 선택 비트선 (702) 에 접속된 선택 메모리 셀 (701) 이외의 비선택 메모리 셀의 가변 저항 소자 (103) 의 저항값이 변화하지 않게 한다. 또, 그 외의 비선택 메모리 셀에 대해서는, 비선택 비트선과 비선택 워드선의 전위가 동일하고, 부가되는 전압이 0 이 되기 때문에, 가변 저항 소자 (103) 의 저항값은 변화하지 않는다.
도 4 는, 리셋 동작시 (소거 동작시) 에 있어서의 메모리 셀 내의 각 비트선 및 각 워드선의 전위의 관계를 나타내고 있다. 도 4 에 나타내는 바와 같이, 리셋 동작시에 있어서의 각 비트선 및 각 워드선의 전위는, 기록 동작시와는 선택 비트선 (702) 의 전위와 선택 워드선 (703) 의 전위를 반대로 하면 된다. 이 때, 선택 메모리 셀 (701) 에는 기록 동작시와는 역극성의 전압이 부가된다. 또한, 선택 비트선 (702) 및 선택 워드선 (703) 에 접속된 비선택 메모리 셀에 대해도 역극성의 전압이 부가되게 되는데, 기록 동작시와 마찬가지로, V1 < VTH 이면 가변 저항 소자 (103) 의 저항값은 변화하지 않는다. 그 외의 비선택 메모리 셀에 대해서는, 비선택 비트선과 비선택 워드선의 전위가 동일하고, 기록 동작시와 마찬가지로, 각 비선택 메모리 셀에 부가되는 전압이 0 이 되기 때문에, 가변 저항 소자 (103) 의 저항값은 변화하지 않는다.
따라서, 도 3 및 도 4 로부터, 전압차 (VBW) 를 이하의 수학식 3 을 만족하도록 조정하면, 메모리 셀의 디스터브를 막을 수 있는 것으로 볼 수 있다.
[수학식 3]
VBW / 2 < VTH < VBW
계속해서, 판독 출력 동작에 있어서의 전압 조정에 대해 도 5 를 기초로 설명한다.
판독 출력 동작에서는, 판독 출력용의 로우 어드레스 디코더 (608) 로부터의 신호에 의해, 스위칭 회로군 (601) 의 복수의 스위칭 회로 (SW) 가 온 오프 제어된다. 스위칭 회로 (SW) 의 출력 전압 (VRead) 은, 이하의 수학식 4 로 나타내진다.
[수학식 4]
VRead = X" (R + RLINE) × VDD
여기서, X" 는 가중 인자이다. 스위칭 회로 (SW) 의 출력 전압 (VRead) 은, 판독 출력용의 앰프 (609) 를 통하여 로우 디코더 (606) 에 입력된다. 또한, 본 실시 형태에서는, 판독 출력 동작시, 기록 동작 및 리셋 동작용의 앰프 (604) 및 앰프 (607) 는 비활성 상태에서 그 출력은 플로팅 상태로 되어 있다.
도 5 는, 판독 출력 동작시에 있어서의 메모리 셀 어레이 (100) 내의 각 비트선 및 워드선의 전위의 관계를 나타내고 있다. 여기에서는, 선택 메모리 셀 (1201) 에 접속되는 선택 워드선 (1203) 의 전위가 VRead 가 되고, 그 이외의 비선택 워드선의 전위는 0 이다. 또, 선택 메모리 셀 (1201) 에 접속되는 선택 비트선 (1202) 도 포함하여 모든 비트선의 전위가 0 으로 설정되어 있다. 선택 비트선 (1202) 을 흐르는 전류는, 선택 메모리 셀 (1201) 의 가변 저항 소자 (103) 의 저항값에 따라 증감하기 때문에, 선택 비트선 (1202) 에 접속된 센스 앰프 (1204) 에 의해 전류가 증폭되어 데이터가 판독 출력되게 된다.
여기서, VRead < VTH 가 되도록 수학식 4 의 가중 인자 X" 를 설정하거나, 혹은, VDD 를 판독 출력 동작 전용으로 설정하면, 메모리 셀에 대한 비파괴 판독 출력이 가능해져, 판독 출력 후의 재기록이 불필요해진다.
또한, 판독 출력 동작시에 있어서는, 메모리 셀 어레이 (100) 내에서의 위치에 의한 배선 저항의 차이는 재기록 동작시 및 리셋 동작시만큼 큰 영향을 주지 않는 것이 예상된다. 이 경우, 예를 들어, 도 6 에 나타내는 바와 같이, 로우 어드레스 디코더 (608) 의 출력을, 일정치 VRead 로 설정하여, 스위칭 회로군 (601) 을 통하지 않고, 직접 앰프 (609) 에 입력하도록 구성해도 된다.
여기서, 도 7 및 도 8 은, 8 개의 비트선과 8 개의 워드선를 갖고, 비트선과 워드선의 교점에 메모리 셀이 형성되어 있는 64 비트의 메모리 셀 어레이 (100) 에 있어서의, 가변 저항 소자 (103) 의 저항값과 인가 전압의 펄스 폭의 관계를 나타내고 있다. 종래 기술에서는, 도 7 에 나타내는 바와 같이, 메모리 셀간에서 가변 저항 소자 (103) 의 저항값이 피크가 될 때의 펄스 폭에 편차가 관찰된다. 이에 대해, 본 발명 장치 (1) 에서는, 도 8 에 나타내는 바와 같이, 메모리 셀간에 가변 저항 소자 (103) 의 저항값이 피크가 될 때의 펄스 폭의 편차를 억제할 수 있다고 할 수 있다.
또, 도 9 는, 8 개의 비트선과 4 개의 워드선를 갖고, 비트선과 워드선의 교점에 메모리 셀이 형성되어 있는 32 비트의 메모리 셀 어레이 (100) 에 있어서의, 고저항 상태와 저저항 상태를 분리할 수 있는 상한의 비트수와, 인가 전압의 펄스 폭의 관계를 나타내고 있다. 도 9 에 나타내는 바와 같이, 종래 기술에서는 겨우 수백 비트 정도이며, 펄스 폭 3㎲ 의 전압 펄스의 인가에서는, 메모리 셀의 가변 저항 소자 (103) 에 저항 변화를 일으키는 데에 충분하지 않았다. 이에 대해, 본 발명 장치 (1) 에서는, 펄스 폭 3㎲ 에서 5000 비트 가까이 개선되어 있다. 또한, 펄스 폭 10㎲ 의 경우에는, 1T 비트를 초과하는 곳까지 개선되어 있다. 따라서, 본 발명의 적용에 의해, 각 메모리 셀의 고저항 상태 및 저저항 상태에 있어서의 저항값의 편차를 저감시킬 수 있고, 이것은, 대규모 메모리 셀 어레이 (100) 를 갖는 반도체 기억 장치를 실현할 수 있는 것을 나타내고 있다.
<제 2 실시 형태>
본 발명 장치 (1) 의 제 2 실시 형태에 대해 도 10 ∼ 도 12 를 기초로 설명한다. 본 실시 형태에서는, 상기 제 1 실시 형태와는, 본 발명 장치 (1) 의 기록 동작 및 리셋 동작에 관한 구성이 상이한 경우에 대해 설명한다. 또한, 판독 출력 동작에 대해서는, 상기 제 1 실시 형태와 동일하기 때문에, 본 실시 형태에서는 설명을 생략한다.
여기서, 도 10 은, 본 실시 형태의 본 발명 장치 (1) 의 개략 구성을 나타내는 블록도이다. 본 실시 형태에서는, 상기 제 1 실시 형태의 구성에 추가로, 증폭 회로 (901) 를 구비하여 구성된다. 보다 상세하게는, 본 실시 형태 스위칭 회로 (SW) 및 증폭 회로 (603) 는, VBW = 3V1 이 되도록 구성되어 있다. 본 실시 형태의 앰프 (607) 의 출력은 2 개로 분기하여, 일방은, V1 인 상태로 칼럼 디코더 (605) 및 로우 디코더 (606) 에 입력되고, 다른 일방은, 증폭 회로 (901) 에 입력된다. 증폭 회로 (901) 는, 앰프 (607) 로부터 출력되는 V1 을 2V1 로 증폭하여, 칼럼 디코더 (605) 및 로우 디코더 (606) 에 출력한다. 또한, 본 실시 형태에서는, 기록 동작시 및 리셋 동작시, 판독 출력 동작용의 앰프 (609) 는 비활성 상태에서 그 출력은 플로팅 상태로 되어 있다. 판독 출력 동작시에는, 기록 동작 및 리셋 동작용의 앰프 (604) 및 앰프 (607) 는, 비활성 상태에서 그 출력은 플로팅 상태로 되어 있다.
도 11 은, 기록 동작시에 있어서의 메모리 셀 내의 각 비트선 및 각 워드선의 전위의 관계를 나타내고 있다. 여기에서는, 앰프 (604) 로부터의 출력 VBW 가 칼럼 디코더 (605) 를 통하여 선택 비트선 (1002) 에 인가되어, 선택 비트선 (1002) 의 전위가 전압차 (VBW), 선택 워드선 (1003) 의 전위가 0V 이고, 선택 메모리 셀 (1001) 의 전위차는, 제 1 실시 형태와 마찬가지로, VBW 가 된다. 또한, VBW > VTH 이면 가변 저항 소자 (103) 의 저항값이 변화한다.
또한, 앰프 (607) 의 출력이 비선택 비트선에 입력되고, 비선택 비트선의 전위가 VBW / 3 이 되어, 증폭 회로 (901) 의 출력이 비선택 워드선에 입력되어, 비선택 워드선의 전위가 2VBW / 3 이 된다. 이 결과, 선택 메모리 셀 (1001) 이외의 비선택 메모리 셀의 전위차는 VBW / 3 = V1 이 된다. 또한, V1 < VTH 이면 가변 저항 소자 (103) 의 저항값은 변화하지 않는다.
도 12 는, 리셋 동작시에 있어서의 메모리 셀 내의 각 비트선 및 각 워드선의 전위의 관계를 나타내고 있고, 기록 동작시와는, 선택 비트선과 선택 비트선의 전위가 반대가 되어, 비선택 비트선과 비선택 워드선의 전위가 반대가 되도록 설정되어 있다. 이 때문에, 선택 메모리 셀에는, 기록 동작시와는 역극성의 전압이 부가된다. 그 외의 비선택 메모리 셀에 대해서는, 기록 동작시와는 역극성의 전압이 인가되는데, 그 전압의 크기는 동일한 VBW / 3 = V1 이다.
이상으로부터, 본 실시 형태에서는, 전압차 (VBW) 를 이하의 수학식 5 를 만족하도록 조정하면, 메모리 셀의 디스터브를 막을 수 있는 것으로 볼 수 있다.
[수학식 5]
VBW / 3 < VTH < VBW
또한, 수학식 5 는, 제 1 실시 형태의 수학식 3 에 비하면, 메모리 셀의 디스터브를 방지하기 위한 조건이 완화되어 있고, 수학식 5 는 수학식 3 에 비해 만족하기 쉬운 조건이라고 할 수 있다. 이 때문에, 본 실시 형태의 본 발명 장치 (1) 는, 전압 조건의 제약이 엄격한 경우에 유용하다.
<제 3 실시 형태>
본 발명 장치의 제 3 실시 형태에 대해, 도 17 및 도 18 을 기초로 설명한다. 여기서, 도 17 은, 본 발명 장치의 구성을 나타내는 개략 블록도이다. 도 17 에 나타내는 바와 같이, 본 실시 형태의 본 발명 장치 (1) 는, 메모리 셀 어레이 (100), 펄스 폭 조정 회로 (610), 재기록 신호용의 어드레스 디코더 (602), 칼럼 디코더 (605), 로우 디코더 (606) 및 로우 어드레스 디코더 (608) 를 구비하여 구성된다. 또한, 메모리 셀 어레이 (100) 의 구성은 상기 각 실시 형태와 동일하며, 본 실시 형태에서는 그 설명을 생략한다.
펄스 폭 조정 회로 (610) 는, 선택 워드선과 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 펄스 폭을 조정하도록 기능하고, 소정 수의 인버터가 직렬로 접속하여 이루어지는 지연 회로, 메모리 셀 어레이 (100) 의 메모리 셀수 이하의 스위칭 회로 (SW), NAND 회로 (614) 및 인버터 회로 (613) 를 구비하여 구성된다. 여기서의 지연 회로는, 1 쌍의 인버터 회로에 의해 구성된다. 또, 상기 각 실시 형태와 마찬가지로, 선택 워드선과 선택 비트선 중 적어도 어느 일방을 선택하는 디코드 신호에 의해, 복수의 스위칭 회로 (SW) 가 온 오프 제어된다. 본 실시 형태에서는, 어드레스 디코더 (602) 로부터의 신호에 의해 선택된 스위칭 회로 (SW) 가 ON 이 된다. 선택 메모리 셀에 인가되는 전압 펄스 WritePW 의 펄스 폭은, 스위칭 회로군 (601) 의 지연 회로의 단수에 의해 조정된다.
여기서, 도 18 은, 본 실시 형태의 스위칭 회로군 (610) 의 입력 파형 및 출력 파형을 나타내고 있다. 도 18 에 나타내는 바와 같이, 전압 펄스 WritePW 는, 신호 CE 의 상승에 따라 상승하고, 신호 CE#D 의 하강에 따라 하강되도록 구성되어 있어, 선택 메모리 셀의 배치에 따라 적절한 펄스 폭을 갖는 신호 CE#D 를 선택함으로써, 전압 펄스 WritePW 의 펄스 폭을 조정한다.
이하, 본 실시 형태의 본 발명 장치 (1) 에 있어서의 전압 펄스의 펄스 폭의 조정에 대해 도 3 및 도 4 를 기초로 설명한다. 본 발명 장치 (1) 는, 소정의 메모리 동작시에 있어서, 메모리 셀 어레이 (100) 내의 메모리 셀로서 기록 또는 소거 대상이 되는 선택 메모리 셀의 가변 저항 소자 (103) 에 인가되는 전압 펄스의 실효적인 전압 진폭이 달라도, 기록 후의 저항값이 소정의 범위 내가 되도록 메모리 셀 어레이 (100) 내의 배치 지점에 따라 전압 펄스의 펄스 폭을 조정한다. 본 실시 형태의 본 발명 장치 (1) 는, 워드선 (102) 내의 선택 메모리 셀과 접속하는 선택 워드선과 비트선 (101) 내의 선택 메모리 셀과 접속하는 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 펄스 폭이, 선택 메모리 셀의 메모리 셀 어레이 (100) 내의 배치 지점에 기초하여 조정되도록 구성되어 있다.
먼저, 기록 동작 및 리셋 동작에 있어서의 펄스 폭 조정에 대해서 도 3 및 도 4 를 기초로 설명한다.
본 실시 형태에서는, 전압차 (VBW) 가 일정하기 때문에, 수학식 1 로부터, 실제로 메모리 셀에 부가되는 실효 전압 (VR) 은, 배선 길이 (L) 의 차이에 의해 메 모리 셀의 장소에 따라서 달라진다. 선택 메모리 셀의 가변 저항 소자 (103) 에 인가되는 실효 전압 (VR) 이 달라도 기록 또는 소거 후의 저항값을 일정 범위 내로 하기 위해서는, 도 16 으로부터, 실효 전압 (VR) 의 값 (배선 길이 (L)) 에 따라 기록 펄스 폭을 바꾸면 되는 것을 알 수 있다. 즉, 도 16 의 관계에 기초하여, 실효 전압 (VR) 의 값에 의해 단계적으로 펄스 폭을 선택하면 된다.
계속해서, 도 3 을 이용하여, 본 실시 형태의 기록 동작시에 있어서의 메모리 셀 내의 각 비트선 및 각 워드선의 전위의 관계를 설명한다. 여기에서는, 인버터 회로 (613) 로부터 출력되는 전압 펄스 WritePW 에 의해, 칼럼 디코더 (605) 를 통하여 선택 비트선 (702) 이 선택되고, 전압 펄스 WritePW 의 펄스 폭의 시간만큼 기록 전압 (VBW) 이 선택 비트선 (702) 에 입력된다. 또, 선택 워드선 (703) 의 전위가 0V 가 되므로, 선택 메모리 셀 (701) 의 전위차는 전압차 (VBW) 가 된다. 또한, 상기 제 1 실시 형태와 마찬가지로, VBW > VTH 이면, 가변 저항 소자 (103) 의 저항값이 변화한다.
또한, 칼럼 디코더 (605) 및 로우 디코더 (606) 를 통하여 비선택 비트선 및 비선택 워드선에 전압 VBW / 2 가 인가되어, 선택 비트선 (702) 에 접속된 비선택 메모리 셀의 전위차는 VBW / 2 = V1 이 된다. 또한, 여기에서는, V1 < VTH 가 되도록 V1 을 조정하여, 선택 비트선 (702) 에 접속된 선택 메모리 셀 (701) 이외의 비선택 메모리 셀의 가변 저항 소자 (103) 의 저항값이 변화하지 않게 한다. 또, 그 외의 비선택 메모리 셀에 대해서는, 비선택 비트선과 비선택 워드선의 전위가 동일하고, 부가되는 전압이 0 이 되기 때문에, 가변 저항 소자 (103) 의 저항값은 변화하지 않는다.
계속해서, 도 4 를 이용하여, 본 실시 형태의 리셋 동작시 (소거 동작시) 에 있어서의 메모리 셀 내의 각 비트선 및 각 워드선의 전위의 관계를 설명한다. 도 4 에 나타내는 바와 같이, 리셋 동작시에 있어서의 각 비트선 및 각 워드선의 전위는, 기록 동작시와는 선택 비트선 (702) 의 전위와 선택 워드선 (703) 의 전위를 반대로 하면 된다. 이 때, 선택 메모리 셀 (701) 에는 기록 동작시와는 역극성의 전압이 전압 펄스 WritePW 의 펄스 폭의 시간만 부가된다. 또한, 상기 제 1 실시 형태와 마찬가지로, 선택 비트선 (702) 및 선택 워드선 (703) 에 접속된 비선택 메모리 셀에 대해도 역극성의 전압이 부가되게 되는데, 기록 동작시와 마찬가지로, V1 < VTH 이면 가변 저항 소자 (103) 의 저항값은 변화하지 않는다. 그 외의 비선택 메모리 셀에 대해서는, 비선택 비트선과 비선택 워드선의 전위가 동일하여, 기록 동작시와 마찬가지로, 각 비선택 메모리 셀에 부가되는 전압이 0 이 되기 때문에, 가변 저항 소자 (103) 의 저항값은 변화하지 않는다.
따라서, 제 1 실시 형태와 마찬가지로, 도 3 및 도 4 로부터, 전압차 (VBW) 를 수학식 3 을 만족하도록 조정하면, 메모리 셀의 디스터브를 막을 수 있는 것으로 볼 수 있다.
<제 4 실시 형태>
본 발명 장치 (1) 의 제 4 실시 형태에 대해 도 19 및 도 20 을 기초로 설명한다. 본 실시 형태에서는, 상기 제 3 실시 형태와는, 본 발명 장치 (1) 의 기록 동작 및 리셋 동작에 관한 구성이 상이한 경우에 대해 설명한다.
구체적으로는, 상기 제 3 실시 형태에서는 배선 길이의 차이로 일어나는 기록시의 실효 전압의 차이에 의한 기록 후의 저항값의 불균형을 펄스 폭으로 조정했으나, 본 실시 형태에서는, 일정한 펄스 폭을 갖는 전압 펄스의 펄스수를 바꿈으로써 펄스 폭을 조정한다.
여기서, 도 19 는, 본 실시 형태의 본 발명 장치 (1) 의 개략 구성을 나타내는 블록도이다. 도 19 에 나타내는 바와 같이, 본 발명 장치 (1) 는, 메모리 셀 어레이 (100), 펄스수 조정 회로 (620), 재기록 신호용의 어드레스 디코더 (602), 칼럼 디코더 (605), 로우 디코더 (606) 및 로우 어드레스 디코더 (608) 를 구비하여 구성된다. 또한, 메모리 셀 어레이 (100) 의 구성은 상기 각 실시 형태와 동일하며, 본 실시 형태에서는 그 설명을 생략한다.
펄스수 조정 회로 (620) 는, 도 19 에 나타내는 바와 같이, 선택 워드선과 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 펄스수를 조정하도록 기능하고, 메모리 셀 어레이 (100) 의 메모리 셀수 이하의 스위칭 회로 (SW), 카운터 회로 (611) 및 펄스 생성 회로 (612) 를 구비하여 구성된다. 또한, 도 19 에서는, 설명을 간단히 하기 위해서, 7 종류의 선택 회로만 기재하였다. 또한, 상기 각 실시 형태와 마찬가지로, 선택 워드선과 선택 비트선 중 적어도 어느 일방을 선택하는 디코드 신호에 의해, 복수의 스위칭 회로 (SW) 가 온 오프 제어된다. 본 실시 형태에서는, 어드레스 디코더 (602) 로부터의 신호에 의해 선택된 스위칭 회로 (SW) 가 ON 이 된다. 선택 메모리 셀에 인가되는 전압 펄스 RPulse 의 펄스수는, 카운터 회로 (611) 와 펄스 생성 회로 (612) 에 의해 조정된다.
여기서, 도 20 은, 본 실시 형태의 스위칭 회로군 (610) 의 입력 파형 및 출력 파형을 나타내고 있다. 보다 구체적으로는, 스위칭 회로군 (610) 에 입력하는 신호 CL, 카운터 회로 (611) 로부터의 신호 Q1 ∼ Q3, 스위칭 회로군 (610) 으로부터 출력되는 신호 RPulse 를 나타내고 있어, 선택 메모리 셀의 배치에 따라 적절한 펄스수를 갖는 신호 RPulse 를 선택함으로써, 선택 메모리 셀에 인가되는 전압 펄스의 펄스 폭을 조정한다.
이하, 본 실시 형태의 본 발명 장치 (1) 에 있어서의 전압 펄스의 펄스수의 조정에 대해서 도 3 및 도 4 를 기초로 설명한다. 본 발명 장치 (1) 는, 소정의 메모리 동작시에 있어서, 메모리 셀 어레이 (100) 내의 메모리 셀로서 기록 또는 소거 대상이 되는 선택 메모리 셀의 가변 저항 소자 (103) 에 인가되는 전압 펄스의 실효적인 전압 진폭이 달라도, 기록 후의 저항값이 소정의 범위 내가 되도록, 메모리 셀 어레이 (100) 내의 배치 지점에 따라 전압 펄스의 펄스수를 조정한다. 본 실시 형태의 본 발명 장치 (1) 는, 워드선 (102) 내의 선택 메모리 셀과 접속하는 선택 워드선과 비트선 (101) 내의 선택 메모리 셀과 접속하는 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 펄스수가, 선택 메모리 셀의 메 모리 셀 어레이 (100) 내의 배치 지점에 기초하여 조정되도록 구성되어 있다.
본 실시 형태에서는, 상기 제 3 실시 형태와 마찬가지로, 전압차 (VBW) 가 일정하기 때문에, 수학식 1 로부터 실제로 메모리 셀에 부가되는 실효 전압 (VR) 은, 배선 길이 (L) 의 차이에 의해 메모리 셀의 장소에 따라서 달라진다. 선택 메모리 셀의 가변 저항 소자 (103) 에 인가되는 실효 전압 (VR) 이 달라도 기록 또는 소거 후의 저항값을 일정 범위 내로 하기 위해는, 도 16 으로부터, 실효 전압 (VR) 의 값 (배선 길이 (L)) 에 따라 합계의 기록 펄스 폭을 바꾸면 되는 것을 알 수 있다. 도 16 의 관계에 기초하여, 실효 전압 (VR) 의 값에 의해 단계적으로 펄스 폭을 선택하면 된다. 본 실시 형태에서는, 일정한 펄스 폭을 갖는 전압 펄스의 펄스수를 실효 전압 (VR) 의 값에 따라 선택함으로써 펄스 폭을 조정한다.
(기타 실시 형태)
<1> 상기 각 실시 형태에서는, 크로스 포인트 구조의 메모리 셀 어레이를 구비하는 경우에 대해 설명했는데, 예를 들어, 트랜지스터나 다이오드 등의 선택 소자와 가변 저항 소자를 직렬로 접속하여 이루어지는 메모리 셀로 이루어지는 메모리 셀 어레이를 구비하는 반도체 기억 장치에 대해서도 본 발명을 적용할 수 있다. 이 경우에도, 메모리 셀 어레이 내에서의 위치에 의해, 비트선 또는 소스선의 기생 저항이 상이하여, 가변 저항 소자에 부가되는 전압이 영향을 받는 것으로 생각할 수 있기 때문에, 본 발명을 적용함으로써, 각 메모리 셀간에 가변 저항 소자 의 특성의 편차가 적은 메모리 셀 어레이를 실현할 수 있다.
<2> 상기 각 실시 형태에서는, 전압 진폭 혹은 펄스 폭의 어느 일방을, 선택 메모리 셀의 배치에 따라 조정했지만, 전압 진폭 및 펄스 폭의 양쪽 모두를 조정하도록 구성해도 상관없다.

Claims (10)

  1. 삭제
  2. 전압 펄스의 인가에 의해 전기 저항이 변화하고, 그 전기 저항의 변화에 의해 정보를 기억할 수 있는 가변 저항 소자를 갖는 메모리 셀을 행 방향과 열 방향 중 적어도 어느 1 방향으로 복수 배열하여, 동일 행의 상기 메모리 셀 내의 하나의 단자를 공통의 워드선에 접속하고, 동일 열의 상기 메모리 셀 내의 그 밖의 단자를 공통의 비트선에 접속하여 이루어지는 메모리 셀 어레이를 구비하여 이루어지는 반도체 기억 장치로서,
    상기 메모리 셀 어레이 내의 상기 메모리 셀로서 기록, 소거 또는 판독 출력 대상이 되는 선택 메모리 셀의 상기 가변 저항 소자에 인가되는 전압 펄스의 실효적인 전압 진폭이, 상기 메모리 셀 어레이 내의 배치 지점에 관계없이 일정 범위 내에 수용되도록, 상기 워드선 내의 상기 선택 메모리 셀과 접속하는 선택 워드선과 상기 비트선 내의 상기 선택 메모리 셀과 접속하는 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭이, 상기 선택 메모리 셀의 상기 메모리 셀 어레이 내의 배치 지점에 기초하여 조정되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 메모리 동작시에 있어서, 상기 워드선 내의 상기 선택 메모리 셀과 접속하지 않는 비선택 워드선의 단부에 인가하는 전압과, 상기 비트선 내의 상기 선택 메모리 셀과 접속하지 않는 비선택 비트선에 인가하는 전압 중 적어도 어느 일방이, 상기 선택 메모리 셀의 상기 메모리 셀 어레이 내의 배치 지점에 기초하여 조정되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 2 항에 있어서,
    상기 선택 워드선과 상기 선택 비트선의 각 단부간의 전압차를 VBW 로 하고, 상기 선택 메모리 셀의 상기 가변 저항 소자에 인가되는 상기 실효적인 전압 진폭을 VR 로 하고, 상기 가변 저항 소자의 전기 저항값을 R 로 하고, 상기 선택 워드선과 상기 선택 비트선의 각 단부로부터 상기 선택 메모리 셀에 이르는 배선 저항의 합계를 RLINE 으로 했을 경우,
    VR = R / (R + RLINE) × VBW
    인 수식에서 주어지는 상기 실효적인 전압 진폭 (VR) 이 일정해지도록, 상기 전압차 (VBW) 가 조정되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 4 항에 있어서,
    추가로, 전원 전압을 VDD 로 하고, 상기 메모리 셀 어레이 내의 모든 상기 메모리 셀에 공통인 상수를 X 로 했을 경우,
    VBW = X × (R + RLINE) × VDD
    인 수식을 만족하도록, 상기 전압차 (VBW) 가 (R + RLINE) 에 비례하여 조정되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 4 항에 있어서,
    상기 선택 워드선과 상기 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭을 조정하기 위한 전압 조정 회로를 구비하고,
    상기 전압 조정 회로가, 상기 메모리 셀 어레이 내의 상기 메모리 셀의 총수 이하의 복수의 스위치 회로를 구비하여 이루어지고,
    상기 선택 워드선과 상기 선택 비트선 중 적어도 어느 일방을 선택하는 디코드 신호에 의해, 상기 복수의 스위치 회로가 온 오프 제어되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 5 항에 있어서,
    상기 선택 워드선과 상기 선택 비트선 중 적어도 어느 일방의 단부에 인가하는 전압 펄스의 전압 진폭을 조정하기 위한 전압 조정 회로를 구비하고,
    상기 전압 조정 회로가, 상기 메모리 셀 어레이 내의 상기 메모리 셀의 총수 이하의 복수의 스위치 회로와 증폭기를 구비하여 이루어지고,
    상기 선택 워드선과 상기 선택 비트선 중 적어도 어느 일방을 선택하는 디코드 신호에 의해, 상기 복수의 스위치 회로가 온 오프 제어되고
    온 상태로 제어된 상기 스위치 회로의 출력 전압 (V1) 이, Y 를 소정의 상수로 하여,
    V1 = Y × (R + RLINE) × VDD
    인 수식을 만족하도록 조정되며,
    상기 전압차 (VBW) 가, 상기 증폭기가 상기 출력 전압 (V1) 을 전압 증폭하여 얻어지는 것을 특징으로 하는 반도체 기억 장치.
  8. 삭제
  9. 삭제
  10. 제 2 항에 있어서,
    상기 메모리 셀 어레이가, 상기 메모리 셀을 행 방향과 열 방향으로 각각 복수 배열하여, 동일 행의 상기 메모리 셀 내의 하나의 단자인 상기 가변 저항 소자의 일방 단을 공통의 상기 워드선에 접속하고, 동일 열의 상기 메모리 셀 내의 그 밖의 단자인 상기 가변 저항 소자의 타방 단을 공통의 상기 비트선에 접속하여 이루어지는 것을 특징으로 하는 반도체 기억 장치.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI331343B (en) * 2007-03-28 2010-10-01 Nanya Technology Corp A compensation circuit and a memory with the compensation circuit
WO2008149493A1 (ja) * 2007-06-01 2008-12-11 Panasonic Corporation 抵抗変化型記憶装置
JP5072564B2 (ja) * 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
JP5063337B2 (ja) * 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
TWI517156B (zh) 2008-02-29 2016-01-11 Toshiba Kk Semiconductor memory device
US8363365B2 (en) * 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2010009669A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体記憶装置
KR20100011292A (ko) 2008-07-24 2010-02-03 삼성전자주식회사 수직 스트링 상변화 메모리 소자
JP5106297B2 (ja) * 2008-07-30 2012-12-26 株式会社東芝 半導体記憶装置
KR20100095079A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 가변저항 메모리 셀 어레이를 갖는 저항성 메모리 장치, 이를 포함하는 메모리 시스템, 및 그것의 데이터 입출력 방법
JP5175769B2 (ja) * 2009-02-25 2013-04-03 株式会社東芝 半導体記憶装置
US8320159B2 (en) 2009-03-25 2012-11-27 Panasonic Corporation Resistance variable nonvolatile memory device
KR20100123149A (ko) 2009-05-14 2010-11-24 삼성전자주식회사 저항체를 이용한 반도체 메모리 장치
JP4940287B2 (ja) * 2009-08-06 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2011040112A (ja) 2009-08-06 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
JP5214560B2 (ja) * 2009-08-19 2013-06-19 株式会社東芝 不揮発性半導体記憶装置
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
KR101652333B1 (ko) 2010-02-10 2016-08-30 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 프로그램 방법
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
JP2012069216A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US8441853B2 (en) 2010-09-30 2013-05-14 Sandisk Technologies Inc. Sensing for NAND memory based on word line position
US8971090B2 (en) 2012-08-31 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9299410B2 (en) * 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
US9082502B2 (en) 2013-10-10 2015-07-14 Sandisk Technologies Inc. Bit line and compare voltage modulation for sensing nonvolatile storage elements
KR102379705B1 (ko) 2015-08-20 2022-03-28 삼성전자주식회사 그라운드 스위치를 갖는 메모리 장치
CN111951874B (zh) * 2019-05-14 2022-10-18 兆易创新科技集团股份有限公司 一种校验的方法和装置
KR102685561B1 (ko) * 2020-02-28 2024-07-17 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 랜덤액세스형 메모리 회로 및 메모리 시스템
JP7150787B2 (ja) 2020-07-31 2022-10-11 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型クロスバーアレイ装置
US11205480B1 (en) * 2020-09-11 2021-12-21 Micron Technology, Inc. Ramp-based biasing in a memory device
US11705177B2 (en) * 2021-03-12 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032401A (ja) 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
KR20050079030A (ko) * 2004-02-04 2005-08-09 삼성전자주식회사 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
JP2005222687A (ja) * 2004-02-04 2005-08-18 Samsung Electronics Co Ltd 相変化メモリ装置及びそのライティング方法
JP2006099882A (ja) 2004-09-30 2006-04-13 Sony Corp 記憶装置及び半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6824814B2 (en) 2002-05-21 2004-11-30 Sharp Laboratories Of America, Inc. Preparation of LCPMO thin films which have reversible resistance change properties
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
KR100670701B1 (ko) * 2004-10-30 2007-01-17 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
KR100659502B1 (ko) * 2005-02-04 2006-12-20 삼성전자주식회사 플래쉬 셀로 구현한 퓨즈 어레이 회로
US8270246B2 (en) * 2007-11-13 2012-09-18 Apple Inc. Optimized selection of memory chips in multi-chips memory devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032401A (ja) 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
KR20050079030A (ko) * 2004-02-04 2005-08-09 삼성전자주식회사 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
JP2005222687A (ja) * 2004-02-04 2005-08-18 Samsung Electronics Co Ltd 相変化メモリ装置及びそのライティング方法
JP2006099882A (ja) 2004-09-30 2006-04-13 Sony Corp 記憶装置及び半導体装置

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Publication number Publication date
WO2006134732A1 (ja) 2006-12-21
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US20090135641A1 (en) 2009-05-28
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TW200703622A (en) 2007-01-16

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