KR20050079030A - 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법 - Google Patents

상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법 Download PDF

Info

Publication number
KR20050079030A
KR20050079030A KR1020040007112A KR20040007112A KR20050079030A KR 20050079030 A KR20050079030 A KR 20050079030A KR 1020040007112 A KR1020040007112 A KR 1020040007112A KR 20040007112 A KR20040007112 A KR 20040007112A KR 20050079030 A KR20050079030 A KR 20050079030A
Authority
KR
South Korea
Prior art keywords
phase change
change memory
memory cell
bit line
pulse
Prior art date
Application number
KR1020040007112A
Other languages
English (en)
Other versions
KR100520228B1 (ko
Inventor
최병길
곽충근
김두응
조백형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2004-0007112A priority Critical patent/KR100520228B1/ko
Priority to US10/919,371 priority patent/US7110286B2/en
Priority to TW093138699A priority patent/TWI348160B/zh
Priority to DE102005004338A priority patent/DE102005004338B4/de
Priority to CN2005100062460A priority patent/CN1664953B/zh
Priority to JP2005029813A priority patent/JP4768280B2/ja
Priority to IT000162A priority patent/ITMI20050162A1/it
Publication of KR20050079030A publication Critical patent/KR20050079030A/ko
Application granted granted Critical
Publication of KR100520228B1 publication Critical patent/KR100520228B1/ko
Priority to US11/502,563 priority patent/US7502251B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

제1 또는 제2 저항상태로 라이트되어지는 상변화 메모리 셀들의 저항산포를 줄이는 것에 의해, 셋 페일 또는 리셋 페일이 발생될 확률을 낮게 함과 아울러 라이트 동작에 필요한 전류소모도 줄일 수 있는 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법이 개시되어 있다. 본 발명의 대표적 예로서, 복수의 상변화 메모리 셀을 워드라인들과 비트라인들의 인터섹션에 구비한 상변화 메모리 장치에서, 상기 상변화 메모리 셀들 중 제1 저항상태로 되어 있는 상변화 메모리 셀이 제2 저항상태로 상변화 되도록 하는 데이터 라이팅 방법은, 상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀에 대한 비트라인 로딩 값에 따라 신호 인가타임을 각기 다르게 설정하는 단계와; 선택된 상변화 메모리 셀이 상기 제2 저항상태로 상변화 되도록 하는 라이트 신호를 상기 선택된 메모리 셀과 연결된 비트라인에 상기 설정된 신호 인가타임만큼 인가하여, 데이터 라이팅에 필요한 라이트 전류가 비트라인 로딩 값에 따라 차등적으로 발생되도록 하는 단계를 구비함에 의해, 셋 페일 또는 리셋 페일이 발생될 확률 및 라이트 동작에 필요한 전류소모가 획기적으로 줄어든다.

Description

상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법{Phase change memory device and data writing method therefore}
본 발명은 반도체 메모리에 관한 것으로, 특히 상변화 메모리 셀을 갖는 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법에 관한 것이다.
통상적으로, 상변화 물질(phase change material)을 두 물리적 상태들 중의 하나로 세팅하는 것에 의해, 상변화 물질로 구성된 상변화 메모리 셀내에 데이터가 저장될 수 있다. 예를 들면, 상변화 물질의 제1 물리적 상태는 고 저항상태를 포함할 수 있고, 제2 물리적 상태는 저 저항상태를 포함할 수 있다. 여기서, 상기 고 저항상태가 바이너리 1을 표현하는 경우에 상기 저 저항상태는 바이너리 0을 표현할 수 있다.
상변화 메모리 셀을 복수로 가지는 메모리 셀 어레이를 포함하는 상변화 메모리 장치가 상기 전자적 시스템 내에 채용될 경우에, 상변화 메모리 장치에 전원의 공급이 중단된 경우에도 상기 상변화 메모리 장치내의 메모리 셀에 저장된 데이터는 상기 상변화 물질의 특성에 기인하여 멸실되지 않는다. 즉, 상기 상변화 메모리 장치는 디램과는 달리 불휘발성 메모리인 것이다. 더구나, 고속 동작 및 저소비 전력 특성은 상기 상변화 메모리 장치가 갖는 또 다른 장점으로 부각된다.
통상적인 상변화 메모리 셀을 구성하는 상변화 물질의 상태변화는 도 1에 나타나있다. 상변화 물질의 상태변화를 보여주는 도 1을 참조하면, 상부전극(56)과 하부전극(54)사이에 샌드위치된 상변화 물질 막(55)이 보여진다. 상기 상변화 물질막(55)은 온도 및 히팅시간에 따라 상(phase)이 결정(crystalline) 또는 비정질(amorphous)상태로 변화됨으로써 저항값이 변화되는 상변화 물질(phase change material), 예컨대 GexSbyTez(이하, GST)등으로 구성될 수 있다. 여기서, 상기 상변화 물질막(55)은 가변 저항체(R=R1,R2)로서 기능함을 알 수 있다.
상기 상변화 물질(GST)로 이루어진 가변 저항체(R)에 하나의 억세스 트랜지스터(NT)를 연결하면, 하나의 상변화 메모리 셀이 구성될 수 있다. 여기서, 상기 억세스 트랜지스터(NT)의 게이트는 메모리 셀 어레이의 행을 이루는 워드라인(WL)과 연결될 수 있으며, 상기 가변 저항체(R)의 일단은 메모리 셀 어레이의 열을 구성하는 비트라인(BL)과 연결될 수 있다. 한편, 상기 가변 저항체(R)는 비트라인과 연결되어 있지만, 사안이 다를 경우에 상기 가변 저항체(R)는 상기 억세스 트랜지스터(NT)의 소오스 단자와 기준전압 라인(GND)사이에 연결될 수도 있다.
도 2에는 도 1에 보여지는 상변화 물질(GST)의 시간 대 온도에 따른 상변화 특성이 도시된다. 도면에서, 가로축은 시간(time)을 나타내며, 세로축은 온도(T)를 나타낸다. 상기 상변화 물질(GST)의 비정질화 상태는, 그래프 참조부호들(12,10,14)을 따라 나타나는 바와 같이, 상기 상변화 물질(GST)을 용융점(Tm: melting temperature) 이상으로 가열한 후, 급속히 냉각시키는 것에 의해 달성된다. 또한 결정화 상태는, 그래프 참조부호들(22,20,24)을 따라 나타나는 바와 같이, 상기 상변화 물질(GST)을 일정시간동안 결정화 온도(Tx: crystallization temperature) 이상으로 가열한 후, 냉각시키는 것에 의해 달성된다.
도 2의 상변화 특성 그래프들에서 비정질화 및 결정화를 위해 인가되어야 할 전류 펄스의 파형들이 고려될 수 있는데, 이는 도 3에 보여진다. 도 3을 참조하면, 도 1의 상변화 메모리 셀을 제1,2 저항상태로 변화시키기 위한 전류펄스의 파형들이 보여진다. 도면에서, 가로축은 시간(time)을 나타내며, 세로축은 전류(I)를 나타낸다. 전류의 세기를 비교시, 리셋 전류 펄스(G1)의 레벨은 셋 전류 펄스(G2)의 레벨보다 높다. 전류의 인가시간을 비교시, 셋 전류 펄스(G2)의 인가시간은 리셋 전류 펄스(G1)의 인가시간보다 상대적으로 길다. 상기 도 3의 리셋 전류 펄스(G1)와 셋 전류 펄스(G2)는 라이트 동작 모우드에서 바이너리 1 또는 바이너리 0을 저장하기 위해 상변화 메모리 셀에 인가되어야 하는 라이트 전류를 의미한다.
다시 도 1로 돌아가서, 참조부호들(ST1,ST2)에서 보여지는 바와 같이, 상기 상변화 물질(GST)의 상태가 비정질화 상태에서 결정화 상태로 바뀌는 경우를 셋(SET)이라고 정의하면, 결정화 상태에서 비정질화 상태로 다시 바뀌는 경우는 리셋(RESET)으로 정의될 수 있다. 상기 상변화 물질(GST)이 비정질화 상태로 존재하는 경우에 저항값은 결정화 상태로 존재하는 경우의 저항값에 비해 현저히 크다. 즉, 저항(R1)의 저항값은 저항(R2)의 저항값 보다 크다. 상기 상변화 물질(GST)을 가열하는 방법으로서는, 레이저빔을 이용하는 방법과 전류를 이용하는 방법 등이 알려져 있는데, 메모리 칩의 구현용이성 측면에서 전류를 이용하는 방법이 선호된다. 전류를 이용하는 방법을 적용 시, 상기 도 3에서 보여지는 바와 같은 전류 펄스들이 데이터 라이팅을 위해 비트라인을 통해 제공된다. 결국, 상기 상변화 물질(GST)은 전류의 세기(magnitude) 및 전류의 인가시간에 따라 발생되는 주울열(joule heating)에 의해 셋 또는 리셋 상태로 된다.
도 4는 통상적인 상변화 메모리 장치의 라이트 동작관련 블록도이다. 도면을 참조하면, 행(X)어드레스 버퍼들(110_1,110_2), 프리 디코더(120), 메인 디코더(140), 데이터 입력버퍼(111), 라이트 드라이버(130), 컬럼(Y) 패스 및 컬럼(Y) 디코더(150), 및 상변화 메모리 셀 어레이(160)로 구성된 와이어링 관계가 보여진다. 상기 도 4의 장치내의 회로블록들은 통상적인 디램(DRAM)이 갖는 회로 기능 블록들과 매우 유사하다. 그러나, 상기 상변화 메모리 셀 어레이(160)내의 상변화 물질(GST)의 특성에 기인하여 상기 도 4내의 라이트 드라이버(130) 및 상변화 메모리 셀 어레이(160)는 디램의 대응되는 블록들과는 세부적 구성 및 동작측면에서 다르다.
후술될 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 이제부터는 도 1 내지 도 4를 참조로, 상변화 메모리 셀에 특정한 상태의 데이터, 예를 들어 논리 1 또는 논리 0을 저장하는 라이트 동작(또는 프로그램 동작)이 중점적으로 설명될 것이다. 또한, 저장된 데이터를 감지하여 외부로 출력하는 리드동작도 이어서 개략적으로 설명될 것이다.
도 4의 메모리 셀 어레이(160)내의 첫 번째 워드라인(WLi)과 첫 번째 비트라인(BLi)사이에 연결된 상변화 메모리 셀에 라이트 데이터(DATA)를 저장하는 경우라고 가정하면, 메인 디코더(140)의 로우 디코딩 동작에 의해 상기 첫 번째 워드라인(WLi)이 활성화된다. 한편, 컬럼 패스 및 컬럼 디코더(150)의 컬럼 디코딩 동작에 의해 상기 첫 번째 비트라인(BLi)이 선택된다. 한편, 데이터 입력 버퍼(111)의 입력단(DIN)을 통해 인가되는 상기 라이트 데이터(DATA)는 라이트 드라이버(130)에 제공된다. 상기 라이트 드라이버(130)는 상기 라이트 데이터(DATA)가 논리 1인 경우에 도 3에서 보여지는 리셋 전류 펄스(G1)를 리셋 제어 펄스(RESET_C0N_PULSE)의 펄스 폭(width) 만큼 섹션 데이터 라인(SDL)에 라이트 전류로서 인가한다. 상기 리셋 전류 펄스(G1)가 상기 첫 번째 비트라인(BLi)에 인가되면, 선택된 상변화 메모리 셀의 상변화 물질(GST)은 도 2의 온도 그래프(10)를 따르는 온도를 받게 되어 도 1의 좌측에 도시된 메모리 셀(52-1)과 같이 리셋된다. 결국, 리셋된 메모리 셀(52-1)은 고저항 상태를 가지므로, 데이터 1을 저장하고 있는 메모리 셀로서 기능할 수 있다.
한편, 상기 라이트 드라이버(130)는 상기 라이트 데이터(DATA)가 논리 0인 경우에 도 3에 보여지는 바와 같은 셋 전류 펄스(G2)를 셋 제어 펄스(SET_CON_ PULSE)의 펄스 폭 만큼 상기 섹션 데이터 라인(SDL)에 라이트 전류로서 인가한다. 셋 전류 펄스(G1)가 상기 첫 번째 비트라인(BLi)에 인가되면, 선택된 상변화 메모리 셀의 상변화 물질(GST)은 도 2의 온도 그래프(20)를 따르는 온도를 받게 되어 도 1의 우측에 도시된 메모리 셀(52-2)과 같이 셋(SET)된다. 결국, 셋된 메모리 셀(52-2)은 상대적으로 저저항 상태를 가지므로, 데이터 0을 저장하고 있는 메모리 셀로서 기능한다.
또한, 종래기술로서, 상변화 메모리 장치에서 라이트 동작을 수행하는 기술의 예는 로레이(Lowrey)외 다수에게 2003년 4월 8일자로 특허허여된 미국특허번호 6,545,907호에 개시되어 있다. 상기 로레이 특허에는 라이트 전류로서의 리셋펄스와 셋펄스로써 라이트 동작을 수행하는 방법이 개시되어 있다.
상기한 바와 같은 라이팅 동작의 수행에 의해, 데이터 1 또는 0으로서 상기 선택된 메모리 셀에 저장된 데이터는, 리드동작 시 첫 번째 워드라인(WLi)과 첫 번째 비트라인(BLi)이 선택되는 경우에 상기 첫 번째 비트라인(BLi)을 통해 리드된다. 예를 들어, 데이터 1이 저장된 경우에 선택된 메모리 셀은 고저항 상태로 되어 있으므로, 도 1에서 보여지는 바와 같이 비트라인(BL)에서 접지로 흐르는 셀 관통 전류(I)의 레벨은 상대적으로 낮다. 반대로, 데이터 0이 저장된 경우에 상기 메모리 셀은 저저항 상태이므로 상기 셀 관통 전류(I)의 레벨은 상대적으로 높다. 따라서, 상기 셀 관통 전류(I)에 의한 전류변화를 감지하는 전류 센스앰프를 상기 비트라인(BL)에 연결하여 구동시키는 것에 의해, 상기 메모리 셀에 저장된 데이터가 1 인지 0인지 판독된다. 결국, 논리 레벨 1 또는 0으로 리드된 데이터는 도 4의 컬럼 패스 및 컬럼 디코더(150)를 거쳐 장치의 외부로 출력될 수 있다.
또한, 종래기술로서 상변화 메모리 셀로부터 데이터를 리드하는 회로기술들 중 하나는 로레이(Lowrey)외 다수에게 2003년 8월 19일자로 특허허여된 미국특허번호 6,608,773호에 개시되어 있다. 그리고, 상변화 물질(GST)로 구성된 메모리 셀을 형성하는 기술들 중 하나는 이현(Heon Lee)외 다수에게 2003년 8월 12일자로 특허허여된 미국특허번호 6,605,821호에 개시되어 있다.
다시 도 4를 참조하면, 상기 메모리 셀 어레이(160)는 4개의 셀 블록(160a,160b,160c,160d)으로 가상적으로 맵핑(mapping)될 수 있다. 도면에서 보여지는 바와 같이 임의의 셀 블록(160a)내에는 대응되는 하나의 워드라인(WLi)이 존재한다고 가정할 경우, 워드라인들(WLi,WLj,WLk,WLl)에 억세스 트랜지스터(NT)가 각기 대응적으로 연결된 4개의 상변화 메모리 셀에는 하나의 비트라인(BLi)이 공통적으로 연결된 것이 보여진다. 상기 비트라인(BLi)은 라이트 동작 모우드에서 상기 라이트 전류를 인가하는 신호라인이므로 필연적으로 라인 로딩(loading)을 갖는다. 결국, 상기 비트라인(BLi)에 발생되는 비트라인 로딩은 메모리 셀 어레이(160)내의 우측에 도시된 셀 블록 단위의 라인 저항들(R1,R2,R3,R4)의 직렬 합성 저항값으로 표현될 수 있다. 다시 말하면, R1+R2+R3+R4 = 비트라인(BLi)의 저항값이 되는 것이다. 상기 라인 저항들(R1,R2,R3,R4)의 각 저항 값에 대응되는 만큼의 전압 강하가 발생함에 따라, 섹션 데이터 라인(SDL)으로부터 보다 가까운(near) 곳에 위치된 셀 블록(160d)내의 상변화 물질(GST)이 받게 되는 주울 열은, 보다 먼(far) 곳에 위치된 셀 블록(160a)내의 상변화 물질(GST)이 받게 되는 주울 열보다 높게 된다. 그러한 현상은 상기 비트라인(BLi)의 길이가 길수록 더 심해진다. 결국, 상변화 메모리 셀들중 셀 블록(160a)에 속해 있는 상변화 메모리 셀은, 셀 블록(160d)에 속해 있는 상변화 메모리 셀에 비해, 라이트 드라이버(130)의 출력단으로부터 멀리 떨어져 있으므로, GST 저항을 상대적으로 낮게 갖는다. 반대로, 가까운 곳에 있는 셀 블록(160d)에 속한 상변화 메모리 셀은 멀리 떨어진 곳에 있는 셀 블록(160a)에 속한 상변화 메모리 셀에 비해 상대적으로 높은 GST 저항을 갖는다. 결국, 동일한 리셋 전류를 인가한 경우에도 동일한 비트라인에 연결된 메모리 셀들 간에는 GST 저항 분포가 필연적으로 발생하게 된다. 그러한 GST 저항 분포가 리셋 상태에서 매우 넓게 나타나는 경우에 도 5와 같은 펄스 폭을 갖는 셋 전류 펄스를 상기 상변화 메모리 셀들에 인가하면 도 6b에서 보여지는 바와 같은 셋 페일이 발생될 수 있다.
도 5는 도 4에 따른 장치에서의 라이트 동작 시 셋 제어 펄스들의 셀 블록별 인가상태를 나타낸 것이고, 도 6a 및 도 6b는 도 5의 결과에 따라 특정한 셀 블록내의 상변화 메모리 셀이 셋 상태로 변화될 때 발생되는 셋 페일을 설명하기 위해 제시된 도면들이다.
도 5를 참조하면, 모두 동일한 폭을 갖는 셋 제어 펄스(SET_CON_PULSE)의 발생에 따라, 4개의 셀 블록(160a,160b,160c,160d)내에 각기 속해 있는 메모리 셀들이 동일한 인가 타임동안 셋 전류 펄스를 받게 됨을 알 수 있다. 즉, 도 4의 라이트 드라이버(130)는 도 3에 보여지는 바와 같은 셋 전류 펄스(G2)를 셋 제어 펄스(SET_CON_PULSE)의 펄스 폭 만큼 상기 섹션 데이터 라인(SDL)에 라이트 전류로서 인가하므로, 선택된 메모리 셀은 셋(SET)상태로 된다. 그렇지만, 이 경우에도 비트라인 로딩 차가 셀 블록별 또는 메모리 셀의 점유 위치에 따라 발생되므로, 도 6b내의 윈도우(WIN)에서 보여지는 바와 같이 셋 페일이 발생되거나 전류의 소모가 가중될 수 있다. 결국, 도 6a에서와 같이 GST 저항 분포를 가지는 메모리 셀들이 있을 경우에, 도 5에서와 같이 모든 메모리 셀들에 대하여 동일한 펄스 폭 만큼 셋 전류 펄스를 인가하게 되면, 도 6b에서 보여지는 바와 같이 셋 상태에서의 GST 저항 분포가 나타난다. 즉, 셀 블록(160a)에 속한 메모리 셀의 리셋 GST 저항(a1)은 셋 GST 저항(b1)으로 변화되고, 셀 블록(160d)에 속한 메모리 셀의 리셋 GST 저항(a4)은 셋 GST 저항(b4)으로 변화된다. 여기서, 도 5의 셀 펄스의 폭은 상기 리셋 GST 저항(a4)이 셋 영역내의 셋 GST 저항(b4)이하로 충분히 변화될 수 있을 정도로 설정된다. 그렇지 못한 경우에는 도 6b내의 윈도우(WIN)에서 보여지는 바와 같이 셋 페일이 발생될 수 있으며, 셋 펄스의 폭을 충분히 크게 하는 경우에 셋 전류의 소모가 불필요하게 발생되는 문제가 있다. 즉, 도 6a 및 6b에서 보여지는 바와 같이, 셀 블록(160a)에 속한 메모리 셀의 리셋 GST 저항(a1)은 셋 전류 펄스에 의해 셋 GST 저항(b1)으로 변화되지만, 실제로는 셋 GST 저항(b3)까지만 변화되어도 무방함을 알 수 있다. 그렇지만, 리셋 GST 저항(a4)은 도 6b에서 보여지는 바와 같이 셋 영역과 리셋 영역의 경계점 이하로 충분히 변화될 수 있을 정도로 상기 셋 전류 펄스의 인가 타임이 결정되어야 한다.
상기한 바와 같이, 제1 저항상태로 되어 있는 상변화 메모리 셀이 제2 저항상태로 상변화되도록 하는 데이터 라이팅 시에, 각 메모리 셀에 대한 비트라인 로딩을 고려함이 없이 라이트 전류 펄스가 동일한 인가 타임만큼 제공될 경우에 불필요한 전류 소모가 유발될 뿐 만 아니라 GST 저항 분포가 넓어지게 되어 셋 또는 리셋 페일이 유발될 수 있다.
상기 비트라인 로딩 차 등과 같은 현상에 기인하는 GST 저항의 불균일성 문제를 해결하기 위한 선행 기술들 중의 하나는 2002년 11월 12일자로 미국에서 박(Park)에게 특허이슈된 미국특허번호 6,480,438호에 개시되어 있다. 도 7에는 상기 박 특허의 중요 도면이 나타나 있다. 도 7은 종래기술에 따라 셀 프로그래밍 조건을 동일하게 하기 위한 보상 소자들을 가지는 상변화 메모리 장치의 개략적 블록도이다. 도 7을 참조하면, 셀 프로그래밍(또는 라이팅) 조건을 동일하게 하기 위한 보상 소자들은 저항 소자로 각기 이루어지며, 비트라인 및 워드라인과는 직렬로 연결됨을 알 수 있다. 결국, 상기 워드라인 및 비트라인 저항의 변화를 최소화하여 셀 프로그래밍을 동일한 조건으로 하는 상기 기술은 상기한 보상 소자들을 비트라인과 워드라인 마다 인위적으로 설치하여야 하는 문제를 갖는다. 또한, 그러한 보상 소자들의 설치에 따라 전력이 불필요적으로 낭비될 수 있음은 명백하다.
바람직하기로는, 수많은 워드라인과 비트라인 마다 그러한 보상 소자를 설치함이 없이도 데이터 라이팅을 신뢰성 있게 하고, 전류의 소모도 줄일 수 있는 기술이 요망된다. 또한, 바람직 하기로는 라이트 드라이버에서 출력되는 라이트 전류를 셀 블록별로 조절하여 어느 한 저항상태에서의 저항 산포를 대폭적으로 줄일 수 있는 기술이 요망된다. 그리고, 라이트 동작시의 전류소모를 최소화 또는 줄일 수 있는 동시에 상변화 메모리 셀들이 갖는 저항 산포를 최소화 또는 줄일 수 있는 기술이 요망된다. 또한, 셋 페일 또는 리셋 페일이 발생될 확률을 낮게 함과 아울러 라이트 동작에 필요한 전류소모도 최소화 또는 감소시킬 수 있는 기술도 강력히 요구된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법을 제공함에 있다.
본 발명의 다른 목적은 라이트 동작시의 전류소모를 최소화 또는 줄일 수 있는 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법을 제공함에 있다.
본 발명의 또 다른 목적은 상변화 메모리 셀들이 갖는 저항 산포를 최소화 또는 줄일 수 있는 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법을 제공함에 있다.
본 발명의 또 다른 목적은 선택된 상변화 메모리 셀이 갖는 비트라인 로딩에 따라 서로 다른 펄스 수를 갖는 라이트 전류 펄스를 라이트 동작 모드에서 차등적으로 인가하는 기능을 갖는 상변화 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 임의의 상변화 메모리 셀이 억세스 될 경우에도 셋 페일 또는 리셋 페일이 발생될 확률을 낮게 함과 아울러 라이트 동작에 필요한 전류소모도 최소화 또는 감소시킬 수 있는 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법을 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 구체화(embodiment)에 따라, 복수의 상변화 메모리 셀을 워드라인과 비트라인의 인터섹션 마다 구비한 상변화 메모리 장치에서, 상기 상변화 메모리 셀들 중 제1 저항상태로 되어 있는 상변화 메모리 셀이 제2 저항상태로 상변화 되도록 하는 데이터 라이팅 방법은, 상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀에 대한 비트라인 로딩에 따라 신호 인가타임을 각기 다르게 설정하는 단계와; 선택된 상변화 메모리 셀이 상기 제2 저항상태로 상변화 되도록 하는 라이트 신호를 상기 선택된 메모리 셀과 연결된 비트라인에 상기 설정된 신호 인가타임만큼 인가하여, 데이터 라이팅에 필요한 주울 열이 상기 상변화 메모리 셀들의 각 비트라인 로딩 값에 따라 차등적으로 발생되도록 하는 단계를 구비한다.
상기 제1 저항상태가 상대적으로 고저항 값을 갖는 경우에 상기 제2 저항상태는 상대적으로 저저항 값을 가지며, 이 경우에 상기 제1 저항상태는 아몰퍼스 상태를 갖는 리셋을 나타내고, 상기 제2 저항상태는 결정화 상태를 갖는 셋을 나타낼 수 있다. 그러한 경우에 상기 신호 인가타임은, 상기 비트라인 로딩 값을 상대적으로 크게 갖는 상변화 메모리 셀의 로우 어드레스일 수록 보다 짧게 설정될 수 있으며, 상기 라이트 신호는 단일 전류펄스 또는 복수 전류펄스의 형태를 가질 수 있다.
본 발명의 다른 예시적 구체화에 따라, 상변화 메모리 장치는, 워드라인들과 비트라인들의 인터섹션에 매트릭스 형태로 연결된 상변화 메모리 셀을 복수로 가지는 메모리 셀 어레이와; 인가되는 로우 어드레스를 디코딩하여 상기 워드라인들 중의 하나를 선택하기 위한 로우 디코딩부와; 인가되는 컬럼 어드레스를 디코딩하여 상기 비트라인들 중의 하나를 선택하기 위한 컬럼 디코딩부와; 라이트 데이터가 제1 논리상태일 때 상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀이 제1 저항상태를 갖도록 하는 제1 라이트 신호를 상기 컬럼 디코딩부에 의해 선택된 비트라인에 인가하고, 상기 라이트 데이터가 제2 논리상태일 때에만 상기 선택된 상변화 메모리 셀을 상기 제1 저항상태에서 제2 저항상태로 상변화되도록 하는 제2 라이트 신호를 상기 로우 디코딩부의 디코딩된 로우 어드레스 관련정보에 따라 각기 다르게 설정된 신호 인가타임만큼 상기 선택된 비트라인에 인가하는 라이트 회로를 구비한다. 여기서, 상기 디코딩된 로우 어드레스 관련정보는 메모리 셀이 속한 블록 정보가 될 수 있다.
바람직하기로, 상기 라이트 회로는, 어드레스 천이 감지신호에 응답하여 서로 다른 펄스 폭을 갖는 펄스들을 발생하는 펄스 발생기와; 라이트 동작구간에서 상기 로우 디코딩부의 디코딩된 로우 어드레스 관련정보에 응답하여 상기 펄스 발생기의 펄스들 중 하나를 선택하는 멀티플렉서와; 상기 제2 라이트 신호를 상기 멀티플렉서로부터 선택적으로 출력된 펄스의 펄스 폭에 대응되는 타임만큼 상기 선택된 비트라인에 인가하는 라이트 드라이버를 구비할 수 있다.
여기서, 상기 제1 저항상태가 상대적으로 고저항 값을 갖는 경우에 상기 제2 저항상태는 상대적으로 저저항 값을 가지며, 이 경우에 상기 제1 저항상태는 아몰퍼스 상태를 갖는 리셋을 나타내고, 상기 제2 저항상태는 결정화 상태를 갖는 셋을 나타낼 수 있다. 그러한 경우에 상기 신호 인가타임은, 상기 비트라인 로딩 값을 상대적으로 크게 갖는 상변화 메모리 셀의 로우 어드레스일 수록 보다 짧게 설정될 수 있으며, 상기 제2 라이트 신호는 단일 전류펄스 또는 복수 전류펄스의 형태를 가질 수 있다.
상기한 바와 같이 구성되어지는 상변화 메모리 장치 및 데이터 라이팅 방법에 따르면, 셋 페일 또는 리셋 페일이 발생될 확률을 낮게 할 수 있음과 아울러 라이트 동작에 필요한 전류소모도 최소화 또는 감소시킬 수 있게 된다.
이하에서는 본 발명에 따라, 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법에 관한 바람직한 실시 예들 및 변형 예들이 첨부된 도면들을 참조로 설명될 것이다. 비록 다른 도면에 각기 표시되어 있더라도 동일 또는 유사한 기능을 가지는 구성요소들은 동일 또는 유사한 참조부호로서 라벨링된다. 이하의 실시 예들에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다.
도 8에는 본 발명의 제1 실시예에 따른 상변화 메모리 장치의 라이트 동작관련 블록도가 도시된다. 도 8을 참조하면, 라이트 인에이블 버퍼(212), 프리 디코더(220), 셋 펄스 발생기(270), 멀티플렉서(280), 및 라이트 드라이버(230)를 포함하는 블록 구성들이 도 4에 장치에 비해 고상(novel)하고 새롭게 추가되어 있음을 알 수 있다.
상기 셋 제어펄스 발생기(270), 멀티플렉서(280), 및 라이트 드라이버(230)는 라이트 회로를 구성하며, 상기 프리 디코더(220)와 메인 디코더(240)는 로우 디코딩부를 구성한다.
상기 라이트 회로는, 데이터 입력버퍼(211)를 통해 인가되는 라이트 데이터(DATA)가 제1 논리상태일 때(예컨대 1) 상기 메모리 셀 어레이(260)내의 상변화 메모리 셀들 중 선택된 상변화 메모리 셀이 고 저항상태를 갖도록 하는 리셋 전류신호를 상기 컬럼 디코딩부(250)에 의해 선택된 비트라인(BLi)에 인가하고, 상기 라이트 데이터가 제2 논리상태(데이터 0)일 때에만 상기 선택된 상변화 메모리 셀을 상기 고 저항상태에서 저 저항상태로 상변화되도록 하는 셋 전류신호를 상기 로우 디코딩부(250)의 디코딩된 로우 어드레스 관련정보(WE_A00_DEC, WE_A01_DEC, WE_A10_DEC, WE_A11_DEC) 에 따라 각기 다르게 설정된 신호 인가타임만큼 상기 선택된 비트라인(BLi)에 인가한다.
상기 프리 디코더(220)는 행(X)어드레스 입력버퍼들(210_1,210_2)로부터 출력되는 로우 어드레스(A0P,A0PB,A1P,A1PB)를 프리 디코딩하여 프리 디코딩 로우 어드레스(A00_DEC, A01_DEC, A10_DEC, A11_DEC)를 출력하며 라이트 동작 시에 디코딩된 로우 어드레스 관련정보(WE_A00_DEC, WE_A01_DEC, WE_A10_DEC, WE_A11_DEC)도 생성한다.
상기 메인 디코더(240)는 상기 프리 디코더(220)로부터 출력되는 상기 프리 디코딩 로우 어드레스(A00_DEC, A01_DEC, A10_DEC, A11_DEC)를 디코딩하여 메모리 블록들(Block(A00), Block(A01), Block(A10), Block(A11))중의 하나를 선택하는 선택신호(A00,A01,A10,A11)를 생성한다.
상기 셋 제어펄스 발생기(270)는 어드레스 천이 감지신호(ATD)에 응답하여 서로 다른 펄스 폭을 갖는 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11))을 발생한다.
상기 멀티플렉서(280)는 라이트 동작구간에서 상기 디코딩된 로우 어드레스 관련정보(WE_A00_DEC, WE_A01_DEC, WE_A10_DEC, WE_A11_DEC)에 응답하여 상기 셋 제어 펄스 발생기(270)의 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11)) 중 하나를 선택하여 셋 제어 펄스(SET_CON_PULSE)로서 출력한다. 상기 셋 제어 펄스(SET_CON_PULSE)는 셋 전류 펄스의 인가 타임을 제어하는 신호로서 사용된다.
상기 라이트 드라이버(230)는 상기 리셋 전류 펄스(RESET CURRENT PULSE)를 상기 컬럼 디코딩부(250)에 의해 선택된 비트라인(BLi)에 일정한 타임동안 획일적으로 인가하고, 상기 셋 전류 펄스(SET CURRENT PULSE)를 상기 멀티플렉서(280)로부터 출력된 셋 제어 펄스(SET_CON_PULSE)의 펄스 폭에 대응되는 타임만큼 상기 선택된 비트라인(BLi)에 차등적으로 인가하는 기능을 한다.
상기 메모리 셀 어레이(260)는 도 4와 동일하게 복수의 상변화 메모리 셀이 워드라인들과 비트라인들의 교차점에 매트릭스 형태로 연결된다.
상기한 도 8의 장치에 따라, 멀티플렉서(280)로부터 각기 선택적으로 출력될 수 있는 셋 제어 펄스(SET_CON_PULSE)는 도 9에 보여지는 바와 같이 셀 블록별로 펄스 폭이 서로 다르게 발생되므로, 전류 소모의 감소 및 셋 페일의 발생확률이 감소될 수 있다.
도 9는 도 8에 따른 장치에서의 라이트 동작 시 펄스 폭이 서로 다른 셋 제어 펄스들의 셀 블록별 인가상태를 나타낸 도면이다. 도면을 참조하면, 가장 먼(far)곳의 셀 블록(Block(A00))에 인가되는 셋 전류 펄스의 인가 타임을 제어하기 위한 셋 제어 펄스(SET_CON_PULSE)의 폭은 셀 블록들(Block(A01),Block(A10), Block(A11))에 인가되는 셋 전류 펄스의 인가 타임을 제어하기 위한 셋 제어 펄스(SET_CON_PULSE)들의 폭 보다 좁고, 가장 가까운(near)곳의 셀 블록(Block(A11))에 인가되는 셋 전류 펄스의 인가 타임을 제어하기 위한 셋 제어 펄스(SET_CON_PULSE)의 폭은 셀 블록들(Block(A00),Block(A01), Block(A10))에 인가되는 셋 전류 펄스의 인가 타임을 제어하기 위한 셋 제어 펄스(SET_CON_PULSE)들의 폭 보다 넓음을 알 수 있다. 펄스 폭이 가장 넓은 셋 제어 펄스(SET_CON_PULSE)는 도 10a 내의 리셋 GST 저항(a4)이 셋 영역내의 셋 GST 저항(b4)으로 충분히 변화될 수 있을 정도로 설정된다.
도 10a 및 도 10b는 도 9의 결과에 따라 셋 페일의 발생없이 저항산포가 줄어든 상태를 설명하기 위해 제시된 도면들로서, 도 6a 및 도 6b와 비교 시 본 발명의 기술적 사상이 보다 확실히 이해될 수 있을 것이다.
리셋 영역에서 GST 저항 분포가 도 10a와 같이 이루어진 경우에, 셋 전류의 불필요한 소모를 줄이기 위해 셀 블록(Block(A00))에 대한 셋 제어 펄스(SET_CON_PULSE)의 펄스 폭 만큼 셋 전류 펄스가 인가되게 하여도, 리셋 GST 저항(a1)이 셋 GST 저항(b1)으로 변화된다. 여기서, 상기 셀 블록들 각각에 대한 셋 제어 펄스들의 펄스 폭은 각 메모리 셀에 대한 비트라인 로딩을 고려하여, 상기 로우 디코딩부(250)의 디코딩된 로우 어드레스 관련정보(WE_A00_DEC, WE_A01_DEC, WE_A10_DEC, WE_A11_DEC) 에 따라 셀 블록별로 각기 다르게 설정된다. 따라서, 상기 도 9와 같은 셋 제어 펄스들의 펄스 폭 설정에 따라, 도 10b에서와 같이 셋 GST 저항 분포가 좁아지고, 셋 동작시 불필요한 전류 소모가 종래의 경우에 비해 현저히 줄어 들게 되며, 셋 영역에서 최대 저항을 갖는 셋 GST 저항 분포가 리셋 영역과 셋 영역의 경계점에서 마진(A1)만큼 축소됨에 의해 셋 페일이 유발될 수 있는 가능성이 감소된다.
이하에서는 도 8의 일부를 구성하는 장치 블록들의 구현 예가 설명될 것이다. 먼저, 도 11은 도 8중 프리 디코더(220)의 세부 구현예를 보인 회로도이다. 프리 디코더(220)는, 행(X)어드레스 입력버퍼들(210_1,210_2)로부터 출력되는 로우 어드레스(A0P,A0PB,A1P,A1PB)를 수신하여 낸드 응답을 생성하는 낸드 게이트들(ND1,ND2,ND3,ND4)과, 상기 낸드 게이트들(ND1,ND2,ND3,ND4)의 출력과 라이트 인에이블 신호(WEb)신호를 수신하여 노아 응답을 각기 생성하는 노아 게이트들(NOR1-NOR4)과, 상기 낸드 게이트들(ND1,ND2,ND3,ND4)의 각 출력을 반전하여 프리 디코딩 로우 어드레스(A00_DEC, A01_DEC, A10_DEC, A11_DEC)를 출력하는 인버터들(IN5,IN7,IN9,IN11)과, 상기 노아 게이트들(NOR1-NOR4)의 출력단에 각기 대응적으로 종속 연결되어 라이트 동작 시에 디코딩된 로우 어드레스 관련정보(WE_A00_DEC, WE_A01_DEC, WE_A10_DEC, WE_A11_DEC)를 생성하는 인버터들(IN1,IN6, IN2,IN8, IN3,IN10, IN4,IN12)로 구성된다. 상기 디코딩된 로우 어드레스 관련정보(WE_A00_DEC, WE_A01_DEC, WE_A10_DEC, WE_A11_DEC)는 도 15에서 대응되는 파형으로서 나타날 수 있다.
도 12는 도 8중 셋 제어펄스 발생기(270)의 세부 구현예를 보인 회로도이다. 상기 셋 제어펄스 발생기(270)는 어드레스 천이 감지신호(ATD)를 입력신호로서 수신하여 서로 다른 펄스 폭을 갖는 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11))을 발생하기 위해, 노아 게이트(NOR1), 인버터 체인 등으로 구성되는 딜레이(D1-D4), 낸드 게이트들(ND1-ND4), 및 인버터들(IN1-IN5)로 구성된다. 여기서, 상기 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11))은 상기 낸드 게이트들(ND1-ND4)의 각각의 출력단에서 생성됨을 알 수 있으며, 도 15에서 보여지는 바와 같이 각기 대응되는 파형으로서 나타날 수 있다.
도 13은 도 8중 멀티플렉서(280)의 세부 구현예를 보인 회로도이다. 상기 멀티플렉서(280)는 상기 디코딩된 로우 어드레스 관련정보(WE_A00_DEC, WE_A01_DEC, WE_A10_DEC, WE_A11_DEC)에 응답하여 상기 셋 제어펄스 발생기(270)의 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11)) 중 하나를 셋 제어 펄스(SET_CON_PULSE)로서 선택적으로 출력하는 기능을 수행하기 위해, 제1-4 패스 게이트(PG1-PG4), 논리신호 반전용 인버터들(IN1-IN4), 및 출력용 인버터(IN5,IN6), 및 동작 인에이블용 모오스 트랜지스터(NM1)를 구비한다. 상기 멀티플렉서(280)에 의해 선택 출력된 셋 제어 펄스(SET_CON_PULSE)는 도 15에서 대응되는 파형(SET_CON_PULSE)으로서 나타날 수 있다.
도 14는 도 8중 라이트 드라이버(230)의 세부 구현예를 보인 회로도이다. 상기 라이트 드라이버(230)는, 펄스 선택부(231), 라이트 전류 제어부(233), 및 전류 구동부(235)를 포함한다.
상기 펄스 선택부(231)는 셋 제어 펄스 및 리셋 제어 펄스(SET_CON_PULSE, RESET_CON_PULSE)중의 하나를, 인가되는 라이트 데이터(DATA)의 논리 상태에 응답하여 선택하는 기능을 수행하기 위해, 패스(pass) 게이트들(PG1,PG2), 인버터들(IN1-IN4)로 구성된다. 상기 라이트 전류 제어부(233)는, 리셋 전류 및 셋 전류의 세기(Magnitude)를 결정하기 위한 제어전압을 생성하기 위해 피형 및 엔형 모오스 트랜지스터들(PM1,PM2,NM1-NM5)로 구성된다. 상기 전류 구동부(235)는 상기 라이트 전류 제어부(233)의 제어전압에 응답하여 셋 전류 또는 리셋 전류로서의 라이트 전류를 라인(SDL)에 출력하기 위해, 인버터(IN5), 및 피형 및 엔형 모오스 트랜지스터들(PM3,NM6)로 구성된다.
도 14에서, 상기 엔형 모오스 트랜지스터들(NM3,NM4)은 상기 펄스 선택부(231)에 의해 셋 동작시 턴오프되기 때문에, 상기 엔형 모오스 트랜지스터들(NM1,NM2)에 의해서만 노드(ND1)에서 접지로의 전류패스가 형성된다. 이에 따라, 노드(ND1)의 전압 레벨은 상기 엔형 모오스 트랜지스터들(NM3,NM4)이 함께 턴온되는 경우에 비해 높아진다. 그러므로, 상기 구동 트랜지스터(PM3)의 전류 구동능력은 그만큼 약화된다. 결국, 도 3에서 보여지는 바와 같은 전류 세기를 갖는 셋 전류 펄스(G2)가 비트라인 로딩에 따라 도 9와 같은 펄스 폭으로 설정된 타임 구간만큼 노드(ND2)에 출력된다. 상기 노드(ND2)에 출력된 셋 전류 펄스는 섹션 데이터 라인(SDL)을 통해 비트라인에 인가된다.
한편, 상기 엔형 모오스 트랜지스터들(NM3,NM4)은 리셋 동작시 상기 펄스 선택부(231)의 동작에 의해 턴온되기 때문에, 상기 엔형 모오스 트랜지스터들(NM1,NM2,NM3,NM4) 모두에 의해, 노드(ND1)에서 접지로의 전류패스가 병렬로 형성된다. 이에 따라, 노드(ND1)의 전압 레벨은 상기 엔형 모오스 트랜지스터들(NM3,NM4)이 턴오프된 경우에 비해 낮아진다. 그러므로, 상기 구동 트랜지스터(PM3)의 전류 구동능력은 그만큼 강화되어 도 3에서 보여지는 바와 같은 전류 세기를 갖는 리셋 전류 펄스(G1)가 비트라인 로딩에 무관하게 일정하게 설정된 타임 구간동안 노드(ND2)에 출력된다.
이미 설명된 도 15는 도 8의 라이트 동작에 관련된 신호들의 동작 타이밍도이다. 상기 프리 디코더(220)와 상기 라이팅 회로의 동작에 따라 복수의 워드라인들 중 하나를 선택하기 위한 로우 어드레스가 천이될 때 마다 공지의 어드레스 천이 감지 신호(ATD)가 출력되며, 전술한 바와 같은 파형들이 생성된다. 도 15의 결과 파형(SET_CON_PULSE)은 도 9에서 보여지는 바와 같은 발생원리에 따라 도 8의 멀티플렉서(280)로부터 출력된 셋 제어 펄스이므로, 결국, 셋 동작에서는 상기 비트라인 로딩 값을 상대적으로 크게 갖는 상변화 메모리 셀의 로우 어드레스일 수록 셋 제어 펄스의 폭이 보다 짧게 설정됨을 알 수 있다. 결국, 짧게 설정되는 펄스 폭만큼 셋 전류 펄스가 인가되므로 셋 동작에서의 불필요한 전류 소모를 줄일 수 있다. 여기서, 상기 셋 전류 펄스는 상기 펄스 폭 동안에 단일의 렉텡귤러 파형으로 제공될 수 있으며, 사안에 따라 복수의 렉텡귤러 파형으로 가지고서 제공될 수 있다.
도 16은 도 9의 변형예에 따라 라이트 동작 시 펄스 개수가 서로 다른 셋 제어 펄스들의 셀 블록별 인가상태를 나타낸 도면이다. 여기서, 펄스 개수가 서로 다른 셋 제어 펄스가 차등적으로 생성된다. 도 16을 도 9와 비교할 경우, 도 9에서는 펄스 폭이 서로 다른 단일 펄스 폭을 갖는 셋 제어 펄스들이 생성되었으나, 도 16에서는 펄스 개수가 각기 다른 셋 제어 펄스들이 생성되는 것을 알 수 있다. 즉, 비트라인 로딩이 큰 셀 블록(260a)에는 셋 전류 펄스가 1개의 펄스 파형으로서 제공되고, 비트라인 로딩이 작은 셀 블록(260d)에는 셋 전류 펄스가 4개의 펄스 파형으로서 제공될 수 있는 것이다. 도 16에서와 같이 펄스의 개수를 셀 블록별로 차등적으로 갖는 셋 제어 펄스를 생성하기 위해서는, 도 8의 장치 블록들 중 일부에 대한 세부 구성들이 약간 변경되어야 한다.
이하에서는 도 17 내지 도 19를 참조하여 그러한 변경 구성이 설명될 것이다. 도 17은 도 16에서 보여진 변형 예에 따라 도 8중 프리 디코더(220a)의 또 다른 세부 구현예를 보인 것이고, 도 18은 도 16에서 보여진 변형예에 따라 도 8중 셋 제어펄스 발생기(270a)의 또 다른 세부 구현예를 보인 것이다. 또한, 도 19는 도 16에서 보여진 변형예에 따라 도 8의 라이트 동작에 관련된 신호들의 또 다른 동작 타이밍이다.
먼저, 도 17을 참조하면, 프리 디코더(220a)는, 행(X)어드레스 입력버퍼들(210_1,210_2)로부터 출력되는 로우 어드레스(A0P,A0PB,A1P,A1PB)를 수신하여 낸드 응답을 생성하는 낸드 게이트들(ND1,ND2,ND3,ND4)과, 상기 낸드 게이트들(ND1,ND2,ND3,ND4)의 출력을 각기 반전하여 프리 디코딩 로우 어드레스(A00_DEC, A01_DEC, A10_DEC, A11_DEC)를 출력하는 인버터들(IN1-IN4)과, 로우 어드레스(A0P,A0PB,A1P,A1PB)를 수신하여 낸드 응답을 생성하는 낸드 게이트들(ND5-ND8)과, 상기 낸드 게이트들(ND5-ND8)의 출력에 연결된 낸드 게이트들(ND9-ND14)과, 상기 낸드 게이트들(ND9-ND14)의 출력을 수신하여 노아 응답을 각기 생성하는 노아 게이트들(NOR1-NOR4)과, 상기 노아 게이트들(NOR1-NOR4)의 각 출력을 반전하여 라이트 동작 시에 디코딩된 로우 어드레스 관련정보(WE_A00_DEC, WE_A01_DEC, WE_A10_DEC, WE_A11_DEC)를 생성하는 인버터들(IN5-IN8)로 구성된다. 여기서, 상기 디코딩된 로우 어드레스 관련정보(WE_A00_DEC, WE_A01_DEC, WE_A10_DEC, WE_A11_DEC)는 도 19에서 대응되는 파형으로서 각기 나타날 수 있다.
도 18을 참조하면, 셋 제어펄스 발생기(270a)는, 어드레스 천이 감지신호(ATD)를 입력신호로서 수신하여 서로 다른 펄스 형태를 갖는 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11))을 발생하기 위해, 노아 게이트(NOR1), 인버터 체인 등으로 구성되는 딜레이(D1-D4), 낸드 게이트(ND1)로 구성된다. 여기서, 상기 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11))은 도 19에서 보여지는 바와 같이 각기 대응되는 파형으로서 나타날 수 있다.
도 19를 참조하면, 상기 프리 디코더(220a)와 상기 라이팅 회로의 동작에 따라 복수의 워드라인들 중 하나를 선택하기 위한 로우 어드레스가 천이될 때 마다 공지의 어드레스 천이 감지 신호(ATD)가 출력되며, 전술한 바와 같은 파형들이 생성된다. 도 19에서 보여지는 파형(SET_CON_PULSE)은 도 16에서 보여지는 바와 같은 펄스 개수 발생원리에 따라 도 8의 멀티플렉서(280)로부터 출력된 셋 제어 펄스이므로, 결국, 셋 동작에서는 상기 비트라인 로딩 값을 상대적으로 크게 갖는 상변화 메모리 셀의 로우 어드레스일 수록 셋 제어 펄스의 개수가 작게 설정됨을 알 수 있다. 결국, 이 경우에서도 셋 전류 펄스의 펄스 개수가 최적으로 조절되어, 선택된 상변화 메모리 셀에 인가되므로 셋 동작에서의 불필요한 전류 소모가 평균적 측면에서 줄어든다.
도 20은 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 라이트 동작관련 블록도이다. 도면을 참조하면, 리셋 제어펄스 발생기(370)와 라이트 드라이버(330)의 구성이 도 8의 장치구성에 비해 특이함을 알 수 있다. 결국, 도 20의 장치는 리셋 동작을 비트라인 로딩에 따라 차별적으로 수행하고 셋 동작을 비트라인 로딩에 상관없이 획일적으로 수행하려는 기술원리에 따라 강구된 것이다. 결국, 도 20의 장치는 도 8의 장치구성에 대한 역 발상 구현이다. 그러한 경우에 상변화 메모리 셀에 인가되는 리셋 전류 펄스들의 펄스 폭을 제어하기 위한 리셋 제어 펄스들은 비트라인 로딩 값에 따라 차별적으로 생성되어야 한다. 이 경우에 도 9에서 보여지는 4개의 셋 제어 펄스(SET_CON_PULSE)는 4개의 리셋 제어 펄스(RESET_CON_PULSE)로 각기 대응적으로 치환된다.
따라서, 상기와 같은 리셋 제어 펄스들의 펄스 폭 설정에 따라, 리셋 GST 저항 분포가 좁아지고, 리셋 동작시 불필요한 전류 소모가 종래의 경우에 비해 현저히 줄어 들게 되며, 리셋 페일이 유발될 수 있는 가능성이 감소된다.
도 20중 리셋 제어펄스 발생기(370)의 예시적 구성은 도 12의 회로(270)와 동일한 소자구성을 갖는 회로에 의해 구현될 수 있다. 다만 이 경우에 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11))은 리셋 제어 펄스들(RESET_PULSE(A00), RESET_PULSE(A01), RESET_PULSE(A10), RESET_PULSE(A11))로 각기 치환된다. 따라서, 도 12내의 낸드 게이트들(ND1-ND4)의 각각의 출력단에서 생성된 상기 리셋 제어 펄스들(RESET_PULSE(A00), RESET_PULSE(A01), RESET_PULSE(A10), RESET_PULSE(A11))은 도 15에서 각기 대응적으로 치환된 파형으로서 나타날 수 있다.
유사하게, 도 20중 멀티플렉서(380)의 예시적 구성은 도 13의 회로(270)와 동일한 소자구성을 갖는 회로에 의해 이루어질 수 있다. 마찬가지로, 이 경우에 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11))은 리셋 제어 펄스들(RESET_PULSE(A00), RESET_PULSE(A01), RESET_PULSE(A10), RESET_PULSE(A11))로 각기 치환되고, 출력용 인버터(IN6)의 출력단에 멀티플렉싱의 결과로서 나타나게 되는 셋 제어 펄스(SET_CON_PULSE)는 리셋 제어 펄스(RESET_CON_PULSE)로 치환된다. 유사하게, 상기 멀티플렉서(380)로부터 출력되는 리셋 제어 펄스(RESET_CON_PULSE)는 도 15에서 보여지는 바와 같이, 셋 제어 펄스(SET_CON_PULSE)와 같은 파형으로서 나타날 수 있다. 다만, 리셋 제어 펄스(RESET_CON_PULSE)의 폭은 셋 제어 펄스의 폭에 비해 상대적으로 작을 수 있다.
도 15를 통해 셋 제어 펄스(SET_CON_PULSE)에 대응하여 가상적으로 보여지는 리셋 제어 펄스의 파형(RESET_CON_PULSE)은 상기 비트라인 로딩 값을 상대적으로 크게 갖는 상변화 메모리 셀의 로우 어드레스일 수록 보다 펄스 폭이 짧게 설정됨을 알 수 있다. 결국, 짧게 설정되는 펄스 폭만큼 리셋 전류 펄스가 인가되므로 리셋 동작에서의 불필요한 전류 소모를 줄일 수 있다. 여기서, 상기 리셋 전류 펄스는 상기 리셋 제어 펄스 폭 동안에 단일의 렉텡귤러 파형으로 제공될 수 있으며, 사안에 따라 복수의 렉텡귤러 파형으로 가지고서 제공될 수 있다.
한편, 도 16에서 보여지는 원리를 리셋 동작에 적용할 경우에 펄스 개수가 서로 다른 리셋 전류 펄스들이 셀 블록별로 인가될 수 있다. 즉, 도 20에서 비트라인 로딩이 가장 작은 셀 블록(360d)에는 리셋 전류 펄스가 4개의 펄스 파형으로서 제공되고, 비트라인 로딩이 가장 큰 셀 블록(360a)에는 리셋 전류 펄스가 1개의 펄스 파형으로서 제공될 수 있는 것이다.
이와 같이 펄스의 개수를 셀 블록별로 차등적으로 갖는 리셋 전류 펄스를 생성하기 위하여, 도 20내의 리셋 제어펄스 발생기(370)의 구성은, 도 18내의 회로(270a)와 동일한 소자구성을 갖는 회로로써 구현될 수 있다. 다만 이 경우에 도 18에서 보여지는 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11))은 리셋 제어 펄스들(RESET_PULSE(A00), RESET_PULSE(A01), RESET_PULSE(A10), RESET_PULSE(A11))로 각기 대응적으로 치환된다. 따라서, 상기 리셋 제어 펄스들(RESET_PULSE(A00), RESET_PULSE(A01), RESET_PULSE(A10), RESET_PULSE(A11))은 도 19에서 각기 대응적으로 치환된 파형으로서 나타날 수 있다.
유사하게, 도 20중 멀티플렉서(380)의 예시적 구성은 도 13의 회로(270)와 동일한 소자구성을 갖는 회로에 의해 이루어질 수 있다. 마찬가지로, 이 경우에 셋 제어 펄스들(SET_PULSE(A00), SET_PULSE(A01), SET_PULSE(A10), SET_PULSE(A11))은 리셋 제어 펄스들(RESET_PULSE(A00), RESET_PULSE(A01), RESET_PULSE(A10), RESET_PULSE(A11))로 각기 치환되고, 출력용 인버터(IN6)의 출력단에 멀티플렉싱의 결과로서 나타나게 되는 셋 제어 펄스(SET_CON_PULSE)는 리셋 제어 펄스(RESET_CON_PULSE)로 치환된다. 상기 멀티플렉서(380)로부터 출력되는 리셋 제어 펄스(RESET_CON_PULSE)는 도 19에서 보여지는 바와 같이, 셋 제어 펄스(SET_CON_PULSE)와 같은 파형으로서 나타날 수 있다.
도 19를 통하여 셋 제어 펄스(SET_CON_PULSE)에 대응하여 가상적으로 보여지는 리셋 제어 펄스의 파형(RESET_CON_PULSE)은 상기 비트라인 로딩 값을 상대적으로 크게 갖는 상변화 메모리 셀의 로우 어드레스일 수록 펄스의 개수가 작게 설정됨을 알 수 있다. 결국, 펄스의 개수가 작은 개수로 설정되는 만큼 리셋 동작에서의 불필요한 전류 소모를 줄일 수 있고, 리셋 페일의 발생가능성도 감소시킬 수 있다.
마지막 도면으로서 도시된 도 21은 도 8 및 도 20의 워드라인 개수가 셀 블록별로 증가됨에 따라 보여지게 되는 상변화 메모리 셀들 및 각종 블록들 간의 연결관계를 확장적으로 도시한 상변화 메모리 장치의 개략적 일부 블록도이다.
도 21에서는 각각의 셀 블록(BLK1-BLK3)내에는 복수의 메모리 셀들이 배치된 것이 보여진다. 참조부호들(220-1,220-2,..220-n)은 프리 디코더를 나타내고, 참조부호(240)는 복수의 노아 게이트로 구성되는 메인 디코더를 가리킨다. 참조부호(260)은 메모리 셀 어레이를, 참조부호(250)는 컬럼 패스 게이트 블록을 가리킨다.
도 21에서, 복수의 상변화 메모리 셀(M1-Mn)이 각기 갖는 비트라인의 저항 값에 따라 상기 복수의 상변화 메모리 셀은 복수의 셀 블록으로 그룹핑되며, 셋 또는 리셋 동작시 선택된 상변화 메모리 셀이 어느 셀 블록에 그룹핑되어 있는 가에 따라 상기 라이트 전류의 인가 타임이 각기 다르게 결정된다. 결국, 메모리 셀이 속해 있는 블록 정보에 따라 상기 셋 또는 리셋 전류의 인가 타임이 각기 달라지며, 이 경우에 동일한 셀 블록 내에 속한 메모리 셀들 끼리는 인가 타임이 동일하게 된다. 따라서, 라이트 드라이버의 동작에 의해 상기 라이트 전류가 셀 블록별로 차등적으로 결정된 인가 타임만큼 상기 비트라인에 제공되면, 상기한 본 발명의 목적들이 달성될 수 있다.
한편, 본 발명의 설명에서, 데이터 0을 저장하는 경우를 셋 동작이라고 하고, 데이터 1을 저장하는 경우를 리셋 동작이라고 하였으나, 그 반대로도 될 수 있다. 또한, 리셋 동작과 셋 동작을 합하여 라이트 동작이라고 하였으나, 특정한 경우에 셋 동작이 프로그램 동작으로 리셋 동작이 소거 동작으로 지칭될 수 있다. 반대로, 불휘발성 메모리의 특성에 따라 셋 동작을 소거 동작으로 리셋 동작을 프로그램 동작으로 부를 수도 있을 것이다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 라이트 드라이버 회로내의 세부 회로구성이나 펄스 폭의 조절 및 펄스의 개수를 본 발명의 기술적 사상을 벗어남이 없이 다양한 형태로 변경할 수 있음은 물론이다. 그리고 상변화 메모리 장치의 적용 처는 휴대용 전자기기에 한정됨이 없이 다양한 전자적 시스템에 폭넓게 채용될 수 있다.
상술한 바와 같은 상변화 메모리 장치 및 데이터 라이팅 방법에 따르면, 셋 페일 또는 리셋 페일이 발생될 확률을 낮게 하여 라이트 동작에 대한 신뢰성을 높일 수 있고, 라이트 동작에 필요한 전류소모도 최소화 또는 감소시킬 수 있는 효과가 있다.
도 1은 통상적인 상변화 메모리 셀을 구성하는 상변화 물질의 상태변화를 보여주는 도면
도 2는 도 1에 보여지는 상변화 물질의 시간 대 온도에 따른 상변화 특성 그래프도
도 3은 도 1의 상변화 메모리 셀을 제1,2 저항상태로 변화시키기 위한 전류펄스의 파형들을 보여주는 도면
도 4는 통상적인 상변화 메모리 장치의 라이트 동작관련 블록도
도 5는 도 4에 따른 장치에서의 라이트 동작 시 셋 제어 펄스들의 셀 블록별 인가상태를 나타낸 도면
도 6a 및 도 6b는 도 5의 결과에 따라 특정한 셀 블록내의 상변화 메모리 셀이 셋 상태로 변화될 때 발생되는 셋 페일을 설명하기 위해 제시된 도면들
도 7은 종래기술에 따라 셀 프로그래밍 조건을 동일하게 하기 위한 보상 소자들을 가지는 상변화 메모리 장치의 개략적 블록도
도 8은 본 발명의 제1 실시예에 따른 상변화 메모리 장치의 라이트 동작관련 블록도
도 9는 도 8에 따른 장치에서의 라이트 동작 시 펄스 폭이 서로 다른 셋 제어 펄스들의 셀 블록별 인가상태를 나타낸 도면
도 10a 및 도 10b는 도 9의 결과에 따라 셋 페일의 발생없이 저항산포가 줄어든 상태를 설명하기 위해 제시된 도면들
도 11은 도 8중 프리 디코더의 세부 구현예를 보인 회로도
도 12는 도 8중 셋 제어 펄스 발생기의 세부 구현예를 보인 회로도
도 13은 도 8중 멀티플렉서의 세부 구현예를 보인 회로도
도 14는 도 8중 라이트 드라이버의 세부 구현예를 보인 회로도
도 15는 도 8의 라이트 동작에 관련된 신호들의 동작 타이밍도
도 16은 도 9의 변형예에 따라 라이트 동작 시 펄스 개수가 서로 다른 셋 제어 펄스들의 셀 블록별 인가상태를 나타낸 도면
도 17은 도 16에서 보여진 변형예에 따라 도 8중 프리 디코더의 또 다른 세부 구현예를 보인 회로도
도 18은 도 16에서 보여진 변형예에 따라 도 8중 셋 제어 펄스 발생기의 또 다른 세부 구현예를 보인 회로도
도 19는 도 16에서 보여진 변형예에 따라 도 8의 라이트 동작에 관련된 신호들의 또 다른 동작 타이밍도
도 20은 본 발명의 제2 실시예에 따른 상변화 메모리 장치의 라이트 동작관련 블록도
도 21은 도 8 및 도 20의 워드라인 개수가 셀 블록별로 증가됨에 따라 보여지게 되는 상변화 메모리 셀들과 및 각종 블록들 간의 연결관계를 확장적으로 도시한 상변화 메모리 장치의 개략적 일부 블록도

Claims (49)

  1. 복수의 비트라인 및 복수의 워드라인과;
    상기 복수의 비트라인과 복수의 워드라인이 교차되는 지점에 연결된 복수의 상변화 메모리 셀과;
    상기 상변화 메모리 셀들 중에 선택된 상변화 메모리 셀이 속해 있는 블록 정보에 따라 인가 타임이 변경되는 셋 전류 펄스를 상기 비트라인들 중 선택된 비트라인에 공급하는 라이트 회로를 구비함을 특징으로 하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 라이트 회로는, 리셋 전류 펄스를 상기 선택된 비트라인에 공급할 경우에 상기 블록 정보에 무관하게 일정한 폭을 갖는 리셋 전류 펄스를 공급하는 것을 특징으로 하는 상변화 메모리 장치.
  3. 제2항에 있어서, 상기 셋 전류 펄스가 공급될 경우에 상기 선택된 상변화 메모리 셀은 상대적으로 저저항 상태를 가지며, 상기 리셋 전류 펄스가 공급될 경우에 상기 선택된 상변화 메모리 셀은 상대적으로 고저항 상태를 가짐을 특징으로 하는 상변화 메모리 장치.
  4. 제2항에 있어서, 상기 상변화 메모리 셀은 GexSbyTez 으로 구성된 상변화 물질임을 특징으로 하는 상변화 메모리 장치.
  5. 제2항에 있어서, 상기 라이트 회로는,
    어드레스 천이 감지신호에 응답하여 서로 다른 펄스 폭을 갖는 셋 제어 펄스들을 발생하는 셋 제어 펄스 발생기와;
    라이트 동작구간에서 상기 선택된 상변화 메모리 셀의 상기 블록 정보에 응답하여 상기 셋 제어 펄스 발생기로부터 출력된 셋 제어 펄스들 중 하나를 선택하는 멀티플렉서와;
    상기 셋 전류 펄스를 상기 멀티플렉서로부터 선택적으로 출력된 셋 제어 펄스의 펄스 폭에 대응되는 타임만큼 상기 선택된 비트라인에 인가하는 라이트 드라이버를 구비함을 특징으로 하는 상변화 메모리 장치.
  6. 복수의 비트라인 및 복수의 워드라인과;
    상기 복수의 비트라인과 복수의 워드라인이 교차되는 지점에 위치된 복수의 상변화 메모리 셀과;
    상기 상변화 메모리 셀들 중에 선택된 상변화 메모리 셀이 속해 있는 블록 정보에 따라 인가 타임이 변경되는 리셋 전류 펄스를 상기 비트라인들 중 선택된 비트라인에 공급하는 라이트 회로를 구비함을 특징으로 하는 상변화 메모리 장치.
  7. 제6항에 있어서, 상기 라이트 회로는, 셋 전류 펄스를 상기 선택된 비트라인에 공급할 경우에 상기 블록 정보에 무관하게 일정한 폭을 갖는 셋 전류 펄스를 공급하는 것을 특징으로 하는 상변화 메모리 장치.
  8. 제7항에 있어서, 상기 셋 전류 펄스가 공급될 경우에 상기 선택된 상변화 메모리 셀은 상대적으로 저저항 상태를 가지며, 상기 리셋 전류 펄스가 공급될 경우에 상기 선택된 상변화 메모리 셀은 상대적으로 고저항 상태를 가짐을 특징으로 하는 상변화 메모리 장치.
  9. 제7항에 있어서, 상기 상변화 메모리 셀은 GexSbyTez 으로 구성된 상변화 물질임을 특징으로 하는 상변화 메모리 장치.
  10. 제6 항에 있어서, 상기 라이트 회로는,
    어드레스 천이 감지신호에 응답하여 서로 다른 펄스 폭을 갖는 리셋 제어 펄스들을 발생하는 리셋 제어 펄스 발생기와;
    라이트 동작구간에서 상기 선택된 상변화 메모리 셀의 상기 블록 정보에 응답하여 상기 리셋 제어 펄스 발생기로부터 출력된 리셋 제어 펄스들 중 하나를 선택하는 멀티플렉서와;
    상기 리셋 전류 펄스를 상기 멀티플렉서로부터 선택적으로 출력된 리셋 제어 펄스의 펄스 폭에 대응되는 타임만큼 상기 선택된 비트라인에 인가하는 라이트 드라이버를 구비함을 특징으로 하는 상변화 메모리 장치.
  11. 복수의 비트라인 및 복수의 워드라인과;
    상기 복수의 비트라인과 복수의 워드라인이 교차되는 지점에 배치된 복수의 상변화 메모리 셀과;
    상기 상변화 메모리 셀들 중에 선택된 상변화 메모리 셀에 대한 비트라인 로딩 값에 따라 인가 타임이 변경되는 셋 전류 펄스를 상기 비트라인들 중 선택된 비트라인에 공급하는 라이트 회로를 구비함을 특징으로 하는 상변화 메모리 장치.
  12. 제11항에 있어서, 상기 셋 전류 펄스가 공급될 경우에 상기 선택된 상변화 메모리 셀은 상대적으로 저저항 상태를 가지며, 리셋 전류 펄스가 상기 라이트 회로에 의해 공급될 경우에 상기 선택된 상변화 메모리 셀은 상대적으로 고저항 상태를 가짐을 특징으로 하는 상변화 메모리 장치.
  13. 제12항에 있어서, 상기 상변화 메모리 셀은 GexSbyTez 으로 구성된 상변화 물질임을 특징으로 하는 상변화 메모리 장치.
  14. 제12항에 있어서, 상기 셋 전류 펄스의 인가 타임은 상기 선택된 상변화 메모리 셀의 비트라인 로딩 값이 클수록 작아지는 것을 특징으로 하는 상변화 메모리 장치.
  15. 제14항에 있어서, 상기 라이트 회로는, 상기 리셋 전류 펄스를 상기 선택된 비트라인에 공급할 경우에 상기 선택된 메모리 셀의 비트라인 로딩 값에 무관하게 일정한 인가 타임을 갖는 리셋 전류 펄스를 공급하는 것을 특징으로 하는 상변화 메모리 장치.
  16. 제14항에 있어서, 상기 셋 전류 펄스의 인가 타임은 인가되는 펄스 개수로써 결정됨을 특징으로 하는 상변화 메모리 장치.
  17. 제14항에 있어서, 상기 비트라인 로딩 값은 상기 선택된 메모리 셀이 속한 셀 블록 정보로써 결정되는 것을 특징으로 하는 상변화 메모리 장치.
  18. 제12항에 있어서, 상기 라이트 회로는,
    어드레스 천이 감지신호에 응답하여 서로 다른 펄스 폭을 갖는 셋 제어 펄스들을 발생하는 셋 제어 펄스 발생기와;
    라이트 동작구간에서 상기 선택된 상변화 메모리 셀의 상기 블록 정보에 응답하여 상기 셋 제어 펄스 발생기로부터 출력된 셋 제어 펄스들 중 하나를 선택하는 멀티플렉서와;
    상기 셋 전류 펄스를 상기 멀티플렉서로부터 선택적으로 출력된 셋 제어 펄스의 펄스 폭에 대응되는 타임만큼 상기 선택된 비트라인에 인가하는 라이트 드라이버를 구비함을 특징으로 하는 상변화 메모리 장치.
  19. 복수의 비트라인 및 복수의 워드라인과;
    상기 복수의 비트라인과 복수의 워드라인이 교차되는 지점에 배열된 복수의 상변화 메모리 셀과;
    상기 상변화 메모리 셀들 중에 선택된 상변화 메모리 셀에 대한 비트라인 로딩 값에 따라 인가 타임이 변경되는 리셋 전류 펄스를 상기 비트라인들 중 선택된 비트라인에 공급하는 라이트 회로를 구비함을 특징으로 하는 상변화 메모리 장치.
  20. 제19항에 있어서, 상기 라이트 회로에 의해 셋 전류 펄스가 공급될 경우에 상기 선택된 상변화 메모리 셀은 상대적으로 저저항 상태를 가지며, 상기 리셋 전류 펄스가 공급될 경우에 상기 선택된 상변화 메모리 셀은 상대적으로 고저항 상태를 가짐을 특징으로 하는 상변화 메모리 장치.
  21. 제20항에 있어서, 상기 상변화 메모리 셀은 GexSbyTez 으로 구성된 상변화 물질임을 특징으로 하는 상변화 메모리 장치.
  22. 제20항에 있어서, 상기 리셋 전류 펄스의 인가 타임은 상기 선택된 상변화 메모리 셀의 비트라인 로딩 값이 클수록 작아지는 것을 특징으로 하는 상변화 메모리 장치.
  23. 제22항에 있어서, 상기 라이트 회로는, 상기 셋 전류 펄스를 상기 선택된 비트라인에 공급할 경우에 상기 선택된 메모리 셀의 비트라인 로딩 값에 무관하게 일정한 인가 타임을 갖는 셋 전류 펄스를 공급하는 것을 특징으로 하는 상변화 메모리 장치.
  24. 제22항에 있어서, 상기 리셋 전류 펄스의 인가 타임은 인가되는 리셋 펄스 개수로써 결정됨을 특징으로 하는 상변화 메모리 장치.
  25. 제22항에 있어서, 상기 비트라인 로딩 값은 상기 선택된 메모리 셀이 속한 셀 블록 정보로써 결정되는 것을 특징으로 하는 상변화 메모리 장치.
  26. 제22항에 있어서, 상기 라이트 회로는,
    어드레스 천이 감지신호에 응답하여 서로 다른 펄스 폭을 갖는 리셋 제어 펄스들을 발생하는 리셋 제어 펄스 발생기와;
    라이트 동작구간에서 상기 선택된 상변화 메모리 셀의 상기 블록 정보에 응답하여 상기 리셋 제어 펄스 발생기로부터 출력된 리셋 제어 펄스들 중 하나를 선택하는 멀티플렉서와;
    상기 리셋 전류 펄스를 상기 멀티플렉서로부터 선택적으로 출력된 리셋 제어 펄스의 펄스 폭에 대응되는 타임만큼 상기 선택된 비트라인에 인가하는 라이트 드라이버를 구비함을 특징으로 하는 상변화 메모리 장치.
  27. 비트라인들과 워드라인들의 교차점에 상변화 메모리 셀들을 구비한 상변화 메모리 장치의 프로그래밍 방법에 있어서:
    상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀에 대한 비트라인 로딩 값에 따라 인가 타임이 변경되는 셋 전류 펄스를 생성하는 단계와;
    상기 생성된 셋 전류 펄스를 상기 비트라인들 중 선택된 비트라인에 공급하는 단계를 가짐을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  28. 제27항에 있어서, 상기 선택된 메모리 셀을 리셋하기 위한 리셋 전류 펄스는 상기 비트라인 로딩 값에 무관하게 일정한 인가 타임만큼 상기 비트라인에 공급됨을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  29. 제28항에 있어서, 상기 선택된 메모리 셀의 비트라인 로딩 값이 클수록 상기 셋 전류 펄스의 인가 타임은 짧음을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  30. 제29항에 있어서, 상기 선택된 메모리 셀의 비트라인 로딩 값은 상기 선택된 메모리 셀의 블록 정보로써 결정됨을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  31. 제29항에 있어서, 상기 셋 전류 펄스의 인가 타임은 인가되는 셋 전류 펄스의 개수로써 결정됨을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  32. 비트라인들과 워드라인들의 교차점에 상변화 메모리 셀들을 구비한 상변화 메모리 장치의 프로그래밍 방법에 있어서:
    상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀에 대한 비트라인 로딩 값에 따라 인가 타임이 변경되는 리셋 전류 펄스를 생성하는 단계와;
    상기 생성된 리셋 전류 펄스를 상기 비트라인들 중 선택된 비트라인에 공급하는 단계를 가짐을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  33. 제32항에 있어서, 상기 선택된 메모리 셀을 셋하기 위한 셋 전류 펄스는 상기 비트라인 로딩 값에 무관하게 일정한 인가 타임만큼 상기 비트라인에 공급됨을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  34. 제33항에 있어서, 상기 선택된 메모리 셀의 비트라인 로딩 값이 클수록 상기 리셋 전류 펄스의 인가 타임은 짧음을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  35. 제34항에 있어서, 상기 선택된 메모리 셀의 비트라인 로딩 값은 상기 선택된 메모리 셀의 블록 정보로써 결정됨을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  36. 제34항에 있어서, 상기 리셋 전류 펄스의 인가 타임은 인가되는 리셋 전류 펄스의 개수로써 결정됨을 특징으로 하는 상변화 메모리 장치의 프로그래밍 방법.
  37. 복수의 상변화 메모리 셀을 워드라인들과 비트라인들의 인터섹션에 구비한 상변화 메모리 장치에서, 상기 상변화 메모리 셀들 중 제1 저항상태로 되어 있는 상변화 메모리 셀이 제2 저항상태로 상변화 되도록 하는 데이터 라이팅 방법에 있어서:
    상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀에 대한 로우 어드레스 정보에 따라 신호 인가타임을 각기 다르게 설정하는 단계와;
    선택된 상변화 메모리 셀이 상기 제2 저항상태로 상변화 되도록 하는 라이트 신호를 상기 선택된 메모리 셀과 연결된 비트라인에 상기 설정된 신호 인가타임만큼 인가하여, 데이터 라이팅에 필요한 주울 열이 상기 상변화 메모리 셀들의 각 비트라인 로딩 값에 따라 차등적으로 발생되도록 하는 단계를 구비함을 특징으로 하는 방법.
  38. 제37항에 있어서, 상기 제1 저항상태가 아몰퍼스 상태를 갖는 리셋을 나타내는 경우에 상기 제2 저항상태는 결정화 상태를 갖는 셋을 나타냄을 특징으로 하는 방법.
  39. 제38항에 있어서, 상기 신호 인가타임은, 상기 비트라인 로딩 값을 상대적으로 크게 갖는 상변화 메모리 셀의 로우 어드레스일 수록 보다 짧게 설정됨을 특징으로 하는 방법.
  40. 제39항에 있어서, 상기 라이트 신호는 단일 전류펄스 또는 복수 전류펄스임을 특징으로 하는 방법.
  41. 대응되는 비트라인을 통해 인가되는 라이트 전류에 따라 제1 및 제2 저항상태중의 하나를 갖는 상변화 메모리 셀을 복수로 구비한 상변화 메모리 장치에서, 상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀에 어느 한 상태의 데이터를 라이팅하는 방법에 있어서:
    상기 복수의 상변화 메모리 셀이 각기 갖는 비트라인의 저항 값에 따라 상기 복수의 상변화 메모리 셀을 복수의 셀 블록으로 그룹핑하는 단계와;
    상기 선택된 상변화 메모리 셀이 어느 셀 블록에 그룹핑되어 있는 가에 따라 상기 라이트 전류의 인가 타임을 각기 다르게 결정하는 단계와;
    상기 라이트 전류를 상기 차등적으로 결정된 인가 타임만큼 상기 비트라인에 제공하는 단계를 구비함을 특징으로 하는 방법.
  42. 제41항에 있어서, 상기 라이트 전류가 상기 선택된 상변화 메모리 셀을 결정화상태로 상변화시키기 위한 셋 전류인 경우에, 상기 라이트 전류의 인가 타임은 상기 비트라인 저항 값을 상대적으로 크게 갖는 상변화 메모리 셀 일수록 보다 짧게 설정됨을 특징으로 하는 방법.
  43. 제41항에 있어서, 상기 라이트 전류가 상기 선택된 상변화 메모리 셀을 아몰퍼스 상태로 상변화시키기 위한 리셋 전류인 경우에, 상기 라이트 전류의 인가 타임은 상기 비트라인 저항 값을 상대적으로 크게 갖는 상변화 메모리 셀 일수록 보다 짧게 설정됨을 특징으로 하는 방법.
  44. 대응되는 비트라인을 통해 인가되는 라이트 전류에 따라 제1 및 제2 저항상태중의 하나를 갖는 상변화 메모리 셀을 복수로 구비한 상변화 메모리 장치에서, 상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀에 어느 한 상태의 데이터를 라이팅하는 방법에 있어서:
    상기 복수의 상변화 메모리 셀을 로우 어드레스 정보에 따라 둘 이상의 셀 블록으로 맵핑하는 단계와;
    데이터 라이팅 시에 선택된 상변화 메모리 셀이, 상기 셀 블록들 중 어느 셀 블록에 속해 있는 가를 판정하는 단계와;
    상기 판정된 셀 블록별로 상기 라이트 전류의 인가 타임을 각기 다르게 결정한 후, 상기 라이트 전류를 상기 결정된 인가 타임만큼 상기 비트라인에 제공하는 단계를 구비함을 특징으로 하는 방법.
  45. 워드라인들과 비트라인들의 인터섹션에 매트릭스 형태로 연결된 상변화 메모리 셀을 복수로 가지는 메모리 셀 어레이와;
    인가되는 로우 어드레스를 디코딩하여 상기 워드라인들 중의 하나를 선택하기 위한 로우 디코딩부와;
    인가되는 컬럼 어드레스를 디코딩하여 상기 비트라인들 중의 하나를 선택하기 위한 컬럼 디코딩부와;
    라이트 데이터가 제1 논리상태일 때 상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀이 제1 저항상태를 갖도록 하는 제1 라이트 신호를 상기 컬럼 디코딩부에 의해 선택된 비트라인에 인가하고, 상기 라이트 데이터가 제2 논리상태일 때에만 상기 선택된 상변화 메모리 셀을 상기 제1 저항상태에서 제2 저항상태로 상변화되도록 하는 제2 라이트 신호를 상기 로우 디코딩부의 디코딩된 로우 어드레스 관련정보에 따라 각기 다르게 설정된 신호 인가타임만큼 상기 선택된 비트라인에 인가하는 라이트 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  46. 제45항에 있어서, 상기 신호 인가타임은, 비트라인 로딩 값을 상대적으로 크게 갖는 상변화 메모리 셀의 로우 어드레스일 수록 보다 짧게 설정됨을 특징으로 하는 반도체 메모리 장치.
  47. 워드라인들과 비트라인들의 인터섹션마다 매트릭스 형태로 연결된 상변화 메모리 셀을 복수로 가지는 메모리 셀 어레이와;
    인가되는 로우 어드레스를 디코딩하여 상기 워드라인들 중의 하나를 선택하기 위한 로우 디코딩부와;
    인가되는 컬럼 어드레스를 디코딩하여 상기 비트라인들 중의 하나를 선택하기 위한 컬럼 디코딩부와;
    라이트 데이터가 제1 논리상태일 때 상기 상변화 메모리 셀들 중 선택된 상변화 메모리 셀이 고 저항상태를 갖도록 하는 리셋 전류신호를 상기 컬럼 디코딩부에 의해 선택된 비트라인에 인가하고, 상기 라이트 데이터가 제2 논리상태일 때에만 상기 선택된 상변화 메모리 셀을 상기 고 저항상태에서 저 저항상태로 상변화되도록 하는 셋 전류신호를 상기 로우 디코딩부의 디코딩된 로우 어드레스 관련정보에 따라 각기 다르게 설정된 신호 인가타임만큼 상기 선택된 비트라인에 인가하는 라이트 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  48. 제47항에 있어서, 상기 신호 인가타임은, 비트라인 로딩 값을 상대적으로 작게 갖는 상변화 메모리 셀의 로우 어드레스일 수록 보다 길게 설정됨을 특징으로 하는 반도체 메모리 장치.
  49. 상변화 메모리 셀을 구비한 상변화 메모리 장치에서의 라이트 전류 인가방법에 있어서:
    상기 상변화 메모리 셀을 라이트 동작 모드로 진입시키는 단계와;
    라이트 전류를 라이트 데이터의 논리상태에 따라 결정하여 상기 상변화 메모리 셀로 제공할 때, 상기 라이트 전류의 인가타임을 상기 상변화 메모리 셀에 대한 비트라인 로딩에 따라 차등적으로 조절하는 단계를 포함함을 특징으로 하는 라이트 전류 제공방법.
KR10-2004-0007112A 2004-02-04 2004-02-04 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법 KR100520228B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR10-2004-0007112A KR100520228B1 (ko) 2004-02-04 2004-02-04 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
US10/919,371 US7110286B2 (en) 2004-02-04 2004-08-17 Phase-change memory device and method of writing a phase-change memory device
TW093138699A TWI348160B (en) 2004-02-04 2004-12-14 Phase-change memory device and method of writing a phase-change memory device
DE102005004338A DE102005004338B4 (de) 2004-02-04 2005-01-25 Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren
CN2005100062460A CN1664953B (zh) 2004-02-04 2005-02-02 相变存储器件和写相变存储器件的方法
JP2005029813A JP4768280B2 (ja) 2004-02-04 2005-02-04 相変化メモリ装置及びそのライティング方法
IT000162A ITMI20050162A1 (it) 2004-02-04 2005-02-04 Dispositivo di memoria a cambiamento di fase e procedimento di scrittura di un disposivito di memoria a cambiamento di fase
US11/502,563 US7502251B2 (en) 2004-02-04 2006-08-11 Phase-change memory device and method of writing a phase-change memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2004-0007112A KR100520228B1 (ko) 2004-02-04 2004-02-04 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법

Publications (2)

Publication Number Publication Date
KR20050079030A true KR20050079030A (ko) 2005-08-09
KR100520228B1 KR100520228B1 (ko) 2005-10-11

Family

ID=34806103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-0007112A KR100520228B1 (ko) 2004-02-04 2004-02-04 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법

Country Status (4)

Country Link
US (1) US7110286B2 (ko)
KR (1) KR100520228B1 (ko)
IT (1) ITMI20050162A1 (ko)
TW (1) TWI348160B (ko)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719383B1 (ko) * 2006-04-12 2007-05-18 삼성전자주식회사 멀티 프로그램 방법을 사용하는 상 변화 메모리 장치
KR100763231B1 (ko) * 2006-09-11 2007-10-04 삼성전자주식회사 상변화 메모리 장치
US7453722B2 (en) 2005-12-09 2008-11-18 Samsung Electronics Co., Ltd. Phase change memory device and memory cell array thereof
US7499316B2 (en) 2006-03-31 2009-03-03 Samsung Electronics Co., Ltd. Phase change memory devices and program methods
US7511993B2 (en) 2006-03-31 2009-03-31 Samsung Electronics Co., Ltd. Phase change memory device and related programming method
KR100895397B1 (ko) * 2007-11-30 2009-05-06 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100907018B1 (ko) * 2008-01-22 2009-07-08 주식회사 하이닉스반도체 라이트 제어 회로를 포함하는 반도체 집적 회로
KR100909199B1 (ko) * 2005-06-17 2009-07-23 샤프 가부시키가이샤 반도체 기억 장치
US7580295B2 (en) 2006-09-19 2009-08-25 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including semiconductor memory device
US7864619B2 (en) 2007-11-13 2011-01-04 Samsung Electronics Co., Ltd. Write driver circuit for phase-change memory, memory including the same, and associated methods
US7974118B2 (en) 2006-04-12 2011-07-05 Samsung Electronics Co., Ltd. Resistance variable memory device reducing word line voltage
US8194440B2 (en) 2007-08-10 2012-06-05 Hynix Semiconductor Inc. Phase change memory device having multiple reset signals and operating method thereof

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147395A (en) * 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
DE102005004338B4 (de) * 2004-02-04 2009-04-09 Samsung Electronics Co., Ltd., Suwon Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren
KR100618836B1 (ko) * 2004-06-19 2006-09-08 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 프로그래밍방법
US7499306B2 (en) * 2004-09-11 2009-03-03 Samsung Electronics Co., Ltd. Phase-change memory device and method that maintains the resistance of a phase-change material in a set state within a constant resistance range
US7327602B2 (en) * 2004-10-07 2008-02-05 Ovonyx, Inc. Methods of accelerated life testing of programmable resistance memory elements
DE602005021527D1 (de) * 2004-10-21 2010-07-08 Nxp Bv Integrierte schaltung mit phasenänderungs-speicherzellen und verfahren zum adressieren von phasenänderungs-speicherzellen
US7221579B2 (en) * 2005-06-13 2007-05-22 International Business Machines Corporation Method and structure for high performance phase change memory
US7460389B2 (en) * 2005-07-29 2008-12-02 International Business Machines Corporation Write operations for phase-change-material memory
US7372725B2 (en) * 2005-08-15 2008-05-13 Infineon Technologies Ag Integrated circuit having resistive memory
US7907435B2 (en) * 2005-09-21 2011-03-15 Renesas Electronics Corporation Semiconductor device
US7292466B2 (en) * 2006-01-03 2007-11-06 Infineon Technologies Ag Integrated circuit having a resistive memory
KR100706816B1 (ko) * 2006-03-10 2007-04-12 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법
EP1898426A3 (fr) * 2006-09-05 2008-05-21 Stmicroelectronics Sa Mémoire à changement de phase effacable et programmable au moyen d' un décodeur de ligne
KR100759441B1 (ko) 2006-09-08 2007-09-20 삼성전자주식회사 스텝 셋 전류를 발생하는 상 변화 메모리 장치
KR100809725B1 (ko) * 2007-03-27 2008-03-07 삼성전자주식회사 스트랩핑 콘택 피치가 개선된 반도체 메모리소자
WO2008120126A1 (en) 2007-03-30 2008-10-09 Nxp B.V. An electronic device, and a method of operating an electronic device
US20080247218A1 (en) * 2007-04-04 2008-10-09 International Business Machines Corporation Design structure for implementing improved write performance for pcram devices
US7564710B2 (en) * 2007-04-30 2009-07-21 Qimonda North America Corp. Circuit for programming a memory element
US7577023B2 (en) * 2007-05-04 2009-08-18 Qimonda North America Corp. Memory including write circuit for providing multiple reset pulses
US7705424B2 (en) * 2007-05-15 2010-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Phase change memory
US7571901B2 (en) * 2007-06-21 2009-08-11 Qimonda North America Corp. Circuit for programming a memory element
KR101308549B1 (ko) 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
US20090039331A1 (en) * 2007-08-07 2009-02-12 International Business Machines Corporation Phase change material structures
KR100919582B1 (ko) * 2007-08-10 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
TWI347607B (en) * 2007-11-08 2011-08-21 Ind Tech Res Inst Writing system and method for a phase change memory
KR101291222B1 (ko) * 2007-11-29 2013-07-31 삼성전자주식회사 상변화 메모리 소자의 동작 방법
US7646632B2 (en) * 2007-12-21 2010-01-12 Qimonda Ag Integrated circuit for setting a memory cell based on a reset current distribution
JP5063337B2 (ja) 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
KR100980234B1 (ko) 2008-03-24 2010-09-06 광주광역시환경시설공단 우수토실 협잡물 유입방지장치
US20090304775A1 (en) * 2008-06-04 2009-12-10 Joshi Ashok V Drug-Exuding Orthopedic Implant
US7929336B2 (en) 2008-06-11 2011-04-19 Qimonda Ag Integrated circuit including a memory element programmed using a seed pulse
US8036014B2 (en) 2008-11-06 2011-10-11 Macronix International Co., Ltd. Phase change memory program method without over-reset
TWI402845B (zh) 2008-12-30 2013-07-21 Higgs Opl Capital Llc 相變化記憶體陣列之驗證電路及方法
TWI412124B (zh) 2008-12-31 2013-10-11 Higgs Opl Capital Llc 相變化記憶體
WO2011127557A1 (en) * 2010-04-13 2011-10-20 Mosaid Technologies Incorporated Phase change memory with double write drivers
US8520425B2 (en) * 2010-06-18 2013-08-27 Sandisk 3D Llc Resistive random access memory with low current operation
US8737111B2 (en) 2010-06-18 2014-05-27 Sandisk 3D Llc Memory cell with resistance-switching layers
US8588024B2 (en) * 2011-03-09 2013-11-19 Lsi Corporation Static memory with segmented clear
KR101866293B1 (ko) 2011-08-23 2018-06-14 삼성전자주식회사 라이트 신호 생성 회로 및 이를 포함하는 가변 저항 메모리 장치, 그 구동 방법
CN106571160A (zh) * 2015-10-13 2017-04-19 中芯国际集成电路制造(上海)有限公司 一种相变存储器的处理方法
US10373682B2 (en) 2017-12-27 2019-08-06 Sandisk Technologies Llc Write set operation for memory device with bit line capacitor drive
US10650889B1 (en) * 2018-12-14 2020-05-12 Samsung Electronics Co., Ltd. Energy efficient phase change random access memory cell array write via controller-side aggregation management

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480438B1 (en) 2001-06-12 2002-11-12 Ovonyx, Inc. Providing equal cell programming conditions across a large and high density array of phase-change memory cells
US6813177B2 (en) * 2002-12-13 2004-11-02 Ovoynx, Inc. Method and system to store information
US6937507B2 (en) * 2003-12-05 2005-08-30 Silicon Storage Technology, Inc. Memory device and method of operating same

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909199B1 (ko) * 2005-06-17 2009-07-23 샤프 가부시키가이샤 반도체 기억 장치
US7453722B2 (en) 2005-12-09 2008-11-18 Samsung Electronics Co., Ltd. Phase change memory device and memory cell array thereof
US7499316B2 (en) 2006-03-31 2009-03-03 Samsung Electronics Co., Ltd. Phase change memory devices and program methods
US7511993B2 (en) 2006-03-31 2009-03-31 Samsung Electronics Co., Ltd. Phase change memory device and related programming method
US7974118B2 (en) 2006-04-12 2011-07-05 Samsung Electronics Co., Ltd. Resistance variable memory device reducing word line voltage
KR100719383B1 (ko) * 2006-04-12 2007-05-18 삼성전자주식회사 멀티 프로그램 방법을 사용하는 상 변화 메모리 장치
US7672156B2 (en) 2006-09-11 2010-03-02 Samsung Electronics Co., Ltd. Phase change random access memory device
KR100763231B1 (ko) * 2006-09-11 2007-10-04 삼성전자주식회사 상변화 메모리 장치
US7986551B2 (en) 2006-09-11 2011-07-26 Samsung Electronics Co., Ltd. Phase change random access memory device
US7580295B2 (en) 2006-09-19 2009-08-25 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including semiconductor memory device
US8194440B2 (en) 2007-08-10 2012-06-05 Hynix Semiconductor Inc. Phase change memory device having multiple reset signals and operating method thereof
US7864619B2 (en) 2007-11-13 2011-01-04 Samsung Electronics Co., Ltd. Write driver circuit for phase-change memory, memory including the same, and associated methods
KR100895397B1 (ko) * 2007-11-30 2009-05-06 주식회사 하이닉스반도체 상 변화 메모리 장치
KR100907018B1 (ko) * 2008-01-22 2009-07-08 주식회사 하이닉스반도체 라이트 제어 회로를 포함하는 반도체 집적 회로
US7848162B2 (en) 2008-01-22 2010-12-07 Hynix Semiconductor Inc. Semiconductor integrated circuit having write controlling circuit

Also Published As

Publication number Publication date
TWI348160B (en) 2011-09-01
US20050169093A1 (en) 2005-08-04
TW200535840A (en) 2005-11-01
US7110286B2 (en) 2006-09-19
KR100520228B1 (ko) 2005-10-11
ITMI20050162A1 (it) 2005-08-05

Similar Documents

Publication Publication Date Title
KR100520228B1 (ko) 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
KR100587702B1 (ko) 피크 전류의 감소 특성을 갖는 상변화 메모리 장치 및그에 따른 데이터 라이팅 방법
JP4768280B2 (ja) 相変化メモリ装置及びそのライティング方法
KR100674992B1 (ko) 구동전압 레벨을 변경할 수 있는 상 변화 메모리 장치
JP4718134B2 (ja) 相変化メモリ装置におけるライトドライバ回路及びライト電流の印加方法
JP5233815B2 (ja) 抵抗変化型メモリデバイスおよびその動作方法
US7414915B2 (en) Memory device with reduced word line resistance
KR100781550B1 (ko) 상변화 메모리 장치 및 그 파이어링 방법
KR100719383B1 (ko) 멀티 프로그램 방법을 사용하는 상 변화 메모리 장치
KR100759441B1 (ko) 스텝 셋 전류를 발생하는 상 변화 메모리 장치
US7280391B2 (en) Phase change memory device for use in a burst read operation and a data reading method thereof
KR100630744B1 (ko) 워드라인 구동회로의 레이아웃 면적을 감소시킨 반도체메모리 장치
KR100900135B1 (ko) 상 변화 메모리 장치
JP2006318635A (ja) 相変化メモリ装置の駆動方法及び相変化メモリ装置
KR20030014572A (ko) 고체 반도체 장치
JP2007109381A (ja) 相変化メモリ装置及び相変化メモリ装置の読み出し動作の制御方法
KR101131552B1 (ko) 상 변화 메모리 장치
US8139415B2 (en) Phase-change memory device
KR101884203B1 (ko) 자기 메모리 소자 및 자기 메모리 소자의 데이터 기록 방법
JP5101017B2 (ja) 半導体メモリ装置及びデータの書き込み方法
KR100604935B1 (ko) 코어 면적을 감소시킨 반도체 메모리 장치
US20080165575A1 (en) Memory cell array biasing method and a semiconductor memory device
JP2000090694A (ja) 半導体メモリ装置
KR100900119B1 (ko) 상 변화 메모리 장치 및 그 테스트 방법
KR20090083200A (ko) 워드 라인 전압의 상승을 줄이는 가변 저항 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee