CN1664953B - 相变存储器件和写相变存储器件的方法 - Google Patents

相变存储器件和写相变存储器件的方法 Download PDF

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Abstract

相变单元存储器件包括数个相变存储单元、地址电路、写驱动器和写驱动器控制电路。相变存储单元的每一个都包括可在非晶态和晶态之间可编程的一块材料。地址电路选择至少一个存储单元，写驱动器生成将地址电路选择的存储单元编程(program)为非晶态的复位脉冲电流，以及将地址电路选择的存储单元编程为晶态的置位脉冲电流。写驱动器控制电路根据写驱动器和地址电路选择的存储单元之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲宽度和脉冲计数中的至少一个。

Description

相变存储器件和写相变存储器件的方法
技术领域
本发明一般涉及相变存储器件和写相变存储器件的方法。更具体地说，本发明涉及根据待写相变单元的负载改变写电流脉冲特性的相变存储器件和写相变存储器件的方法。 
背景技术
相变存储单元器件依赖于诸如硫族化物之类，能够稳定地在非晶相和晶相之间变迁的相变材料。这两相呈现的不同电阻值用于区分存储单元的逻辑值。也就是说，非晶态呈现相对高的电阻，而晶态呈现相对低的电阻。 
图1例示了在非晶态52-1下和在晶态52-2下的相变存储单元。相变存储单元可以是相变随机存取存储器(PRAM)的一部分。相变存储单元52包括底电极(BE)54和顶电极(UE)56之间的相变层55。相变层55由诸如硫属化物合金(GST)之类的相变材料组成。位线(BL)与顶电极56耦合。底电极54与经过晶体管NT的地耦合。字线(WL)与晶体管NT的栅极耦合。 
当相变存储单元52处在非晶态52-1下时，相变层部分55是非晶体。同样，当相变存储单元52处在晶态52-2下时，相变层部分55是晶体。如图1中的等效电路图所示，取决于通过位线BL施加的电流，相变材料层55被置位(ST1)成晶态，或复位(ST2)成非晶态。 
本领域的普通技术人员应该明白，术语“非晶态”和“晶态”不是相变材料的绝对特性。而是，当认为相变材料部分处在非晶态(即，RESET状态)下时，意味着该材料足够非晶化，具有可以容易地与处在晶态(SET状态)下的材料的电阻值R2区分开的电阻值R1。相反，当认为相变材料部分处在晶态(即，SET状态)下时，意味着该材料足够晶化，具有可以容易地与处在非晶态(RESET状态)下的材料的电阻值区分开的电阻值。 
图2例示了在置位编程操作(programming operation)和复位编程操作中相变存储单元的温度特性。置位编程操作使相变存储单元的相变材料晶化，因此降低了相变材料层的电阻率。同样，复位编程操作使相变存储单元的相 变材料变成非晶体，因此提高了相变材料层的电阻率。 
如图2所示，相变存储单元编程依赖于相变存储单元的温度。非晶化(RESET)温度脉冲包括上升部分12、峰值部分10和下降部分14。为了利用非晶化(RESET)脉冲使相变存储单元复位，电阻性加热器在相对短时间间隔内将相变材料层加热到超过它的熔点(Tm)。在时间T0和时间T1之间，相变材料层的温度迅速升高到超过相变材料层熔点(Tm)的温度。在下降部分14期间，相变材料层迅速冷却，因此使相变材料层变成相对非晶态。换句话说，使相变材料层的温度升高到超过它的熔点(Tm)使相变材料中的晶体结构断开。由于相变材料层迅速冷却，所以在相对非晶态下，在相变材料层变成固态之前，在相变材料层中形成晶体的机会很小。 
同样，晶化(SET)温度脉冲包括上升部分22、峰部分20和下降部分24。为了利用晶化(SET)脉冲置位相变存储单元，电阻性加热器在比在非晶化(RESET)温度脉冲期间使温度升高的时间间隔长的相对短时间间隔(例如，50ns)内将相变材料层加热到超过它的晶化点(Tx)。在时间T0和时间T2之间，相变材料层的温度迅速升高到超过相变材料层的晶化点(Tx)，因此，发生晶化。在下降部分24期间，相变材料层迅速冷却，因此使相变材料层被设置在相对晶态下。 
图3可比地例示了RESET电流脉冲G1和SET电流脉冲G2。RESET电流脉冲G1是幅度I-RESET的相对短脉冲，它使相变材料的温度发生变化，将该材料复位成如上面图2所示的非晶态。SET电流脉冲G2是幅度I-SET(这里，I-SET小于I-RESET)的相对长脉冲，它使相变材料的温度发生变化，将该材料设置成如上面图2所示的晶态。 
图4例示了含有相变存储单元阵列160的存储器100。如图所示，单元阵列160包括数个存储块，即，Block(A00)160a、Block(A01)160b、Block(A10)160c和Block(A11)160d。每个存储块包括共同与分别包含在存储块中的字线WLi、WLj、WLk和WLl连接的数个相变存储单元。 
缓冲器110_1和110_2接收寻址信号A0和A1。寻址信号A0和A1经预解码器120解码，生成解码信号A00_DEC、A01_DEC、A10_DEC和A11_DEC，它们又经主解码器140解码，输出块选择信号A00、A01、A10和A11。块选择信号A00、A01、A10和A11分别驱动存储块160a、160b、160c和160d的所有字线WLi、WLj、WLk和WLl。 
写驱动器130根据编程信号SET(RESET)_CON_PULSE和来自缓冲器111的数据信号DIN，输出SET或RESET写电流脉冲SDL。然后，列解码器150将写电流脉冲SDL供应给存储块160a、160b、160c和160d。 
正如图4的例子所示的那样，存储块160d比存储块160a更接近解码器150。于是，从解码器150到存储块160a、160b、160c和160d存在不同负载。在图中这些负载用电阻元件R1、R2、R3和R4表示。 
存储块160a、160b、160c和160d的不同负载导致存储块的相变存储单元的不同写条件。下面参照图5到7对此加以说明。 
图5是例示施加给存储阵列160的相变存储单元块160a、160b、160c和160d的不同置位编程脉冲(例如，SET_CON_PULSE)的简化图。从图5可以看出，置位编程脉冲都具有相同的脉冲宽度。 
图6例示了块160a、160b、160c和160d中的相变存储单元的RESET电阻分布区。随着存储块的负载增大，电阻分布区缩小。为了避免写错误，RESET写电流脉冲必须能够写最高负载存储块160a，以便最低电阻分布区(Region(A00))完全处在RESET区中。由于存储块160d具有最低负载，相对强RESET写电流脉冲施加在存储块160d的存储单元上。这样，获得了导致相对高电阻分布区(Region(A11))的相对高晶态。相反，负载最高的存储块160a将呈现相对低电阻分布区(Region(A00))。 
图7例示了块160a、160b、160c和160d中的相变存储单元的SET电阻分布区。此外，随着存储块的负载增大，电阻分布区缩小。为了避免写错误，SET写电流脉冲必须能够写最低负载存储块160d，以便最高电阻分布区(Region(A11))完全处在SET区中。否则，在最近块(Region(A11))的分布区的一部分WIN中将出现SET失败。因此，为了使Region(A11)完全进入SET区中，Region(A00)的相变存储单元变成“编程过头的(over-programming)”。也就是说，对于与Region(A00)相联系的相变存储单元的SET编程(programming)，不必消耗功率。并且，在RESET编程期间，需要附加功率使相同的存储单元返回到RESET区。 
发明内容
根据本发明的一个方面，提供了包括数个相变存储单元、地址电路、写驱动器和写驱动器控制电路的相变单元存储器件。相变存储单元的每一个都 包括底电极、顶电极以及二者之间的相变层，该相变层由可在非晶态和晶态之间可编程的一块材料组成。地址电路选择至少一个存储单元，并且写驱动器生成将地址电路选择的存储单元编程为非晶态的复位脉冲电流，以及将地址电路选择的存储单元编程为晶态的置位脉冲电流。写驱动器控制电路根据写驱动器和地址电路选择的存储单元之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲宽度和脉冲计数中的至少一个。 
根据本发明的另一个方面，提供了包括多个存储单元块、地址电路、写驱动器和写驱动器控制电路的相变单元存储器件。存储单元块的每一个都包括数个相变存储单元，和相变存储单元的每一个都包括底电极、顶电极以及二者之间的相变层，该相变层由可在非晶态和晶态之间可编程的一块材料组成。地址电路选择存储单元块之一，和写驱动器有选择地生成将地址电路选择的存储单元块的存储单元编程为非晶态的复位脉冲电流，以及将地址电路选择的存储单元块的存储单元编程为晶态的置位脉冲电流。写驱动器控制电路根据地址电路选择的存储单元块，改变置位脉冲电流和复位脉冲电流中的至少一个的脉冲宽度和脉冲计数中的至少一个。
根据本发明的又一个方面，提供了包括相变存储单元阵列、地址解码器、位线选择电路、写驱动器和写驱动器控制电路的相变单元存储器件。相变存储单元阵列包括数条字线、数条位线和处在字线和位线的各个交叉区的数个相变单元，其中，存储单元阵列由每一个包括至少一条字线的数个存储块定义，并且相变存储单元的每一个都包括可在非晶态和晶态之间可编程的一块材料。地址解码器解码输入行地址，以选择每个存储块的字线，和选择存储块之一。位线选择电路根据输入列地址，选择至少一条位线。写驱动器有选择地生成使所选存储块内所选位线和所选字线交叉点上的存储单元编程为非晶态的复位脉冲电流、和使所选存储块内所选位线和所选字线交叉点上的存储单元编程为晶态的置位脉冲电流。写驱动器控制电路根据地址解码器选择的存储单元块，改变置位脉冲电流和复位脉冲电流中的至少一个的脉冲宽度和脉冲计数中的至少一个。 
根据本发明的再一个方面，提供了编程含有数个相变存储单元的相变存储器件的方法，相变存储单元的每一个都包括可在非晶态和晶态之间可编程的一块材料。该方法包括利用写驱动器有选择地生成将地址电路选择的存储单元编程为非晶态的复位脉冲电流，以及将地址电路选择的存储单元编程为晶态的置位脉冲电流，和根据写驱动器和可编程的存储单元之间的负载，改 变复位脉冲电流和置位脉冲电流的脉冲宽度和脉冲计数中的至少一个。 
附图说明
通过参照附图，对本发明进行如下详细描述，本发明的上面和其它方面和特征将更加清楚，在附图中： 
图1是处非晶态下和晶态下的相变存储单元的例示； 
图2是例示相变存储单元响应置位编程信号和复位编程信号的温度特性的图； 
图3是例示复位编程信号和置位编程信号的写电流脉冲的曲线图； 
图4是相变存储单元器件的电路图； 
图5例示了施加给相变存储单元块的置位编程脉冲； 
图6例示了不同存储块中的相变存储单元的RESET电阻分布区； 
图7例示了不同存储块中的相变存储单元的SET电阻分布区； 
图8是根据本发明一个实施例的相变存储单元器件的电路图； 
图9例示了施加给根据本发明一个实施例的相变存储单元块的置位编程脉冲； 
图10例示了根据本发明一个实施例的不同存储块中的相变存储单元的RESET电阻分布区； 
图11例示了根据本发明一个实施例的不同存储块中的相变存储单元的SET电阻分布区； 
图12是根据本发明一个实施例的预解码器的电路图； 
图13是根据本发明一个实施例的置位控制脉冲发生器的电路图； 
图14是根据本发明一个实施例的多路复用器的电路图； 
图15是根据本发明一个实施例的写驱动器的电路图，其中，写驱动器处在RESET操作下； 
图16是根据本发明一个实施例的写驱动器的电路图，其中，写驱动器处在SET操作下； 
图17是描述根据本发明的一个实施例生成置位编程脉冲的时序图； 
图18是根据本发明一个实施例的主解码器、列解码器和存储阵列的电路图； 
图19例示了施加在根据本发明另一个实施例的相变存储单元块上的置 位编程脉冲； 
图20和21是根据本发明另一个实施例的预解码器的电路图； 
图22是描述根据本发明的另一个实施例生成置位编程脉冲的时序图； 
图23是根据本发明另一个实施例的置位控制脉冲发生器的电路图； 
图24例示了施加在根据本发明又一个实施例的相变存储单元块上的复位编程脉冲； 
图25例示了施加在根据本发明再一个实施例的相变存储单元块上的复位编程脉冲；以及 
图26和27是描述根据本发明的其它实施例生成复位编程脉冲的时序图。 
本发明详述 
一般说来，本发明的特征在于控制相变存储器件的写驱动器，以便根据写驱动器和寻址存储单元之间的负载改变RESET脉冲电流和SET脉冲电流中的至少一个的脉冲宽度和脉冲计数之间的至少一个。这样，可以避免存储单元的过分编程，从而降低可靠地使单元变成SET和/或RESET状态所需的功耗。 
现在通过几个优选但非限制性实施例，对本发明作详细描述。 
图8是根据本发明一个示范性实施例的相变存储单元器件200的电路图。如图所示，相变存储单元器件200包括地址缓冲器210_1和210_2、输入数据缓冲器(DIN BUF)211、写入缓冲器212、预解码器220、写驱动器230、主解码器240、存储阵列260、SET控制脉冲发生器270和多路复用器(MUX)280。 
输入缓冲器210_1接收输入地址信号XA0和将经缓冲的地址信号A0P和A0PB输出到预解码器220。同样，输入缓冲器210_2接收输入地址信号XA1和将经缓冲的地址信号A1P和A1PB输出到解码器220。并且，写入许可信号缓冲器212接收写入许可信号XWE和将经缓冲的写入许可信号WEb输出到预解码器220和多路复用器280。 
预解码器220接收缓冲地址信号A0P、A0PB、A1P和A1PB以及缓冲的写入许可信号WEb，并将解码地址信号A00_DEC、A01_DEC、A10_DEC和A11_DEC输出到主解码器240，并且将解码的写入控制信号WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC输出到多路复用器280。在 这个示范性实施例中，解码的写入控制信号WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC表示正在写存储阵列260的块260a、260b、260c和260d的哪一个。 
主解码器240接收解码信号A00_DEC、A01_DEC、A10_DEC和A11_DEC，并且输出块选择信号A00、A01、A10和A11。块选择信号A00、A01、A10和A11分别驱动存储阵列260的块260a、260b、260c和260d的字线WLi、WLj、WLk和WLl。 
SET控制脉冲发生器270响应地址转移检测(ADT)信号，生成数个具有不同脉冲宽度的SET_PULSE，即，SET_PULSE(A00)、SET_PULSE(A01)、SET_PULSE(A10)和SET_PULSE(A11)。正如后面更详细说明的那样，这些不同SET_PULSE有选择地用于设置施加给存储阵列260的写SET电流脉冲的脉冲宽度。 
多路复用器280根据缓冲写入许可信号WEb以及解码的写入控制信号WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC，选择和输出SET_PULSE(A00)、SET_PULSE(A01)、SET_PULSE(A10)和SET_PULSE(A11)之一(作为SET_CON_PULSE)。更具体地说，当得到缓冲写入许可信号WEb允许时，多路复用器280在WE_A00_DEC有效时，输出SET_PULSE(A00)；多路复用器在WE_A01_DEC有效时，输出SET_PULSE(A01)；多路复用器在WE_A10_DEC有效时，输出SETPULSE(A10)；以及多路复用器在WE_A11_DEC有效时，输出SET_PULSE(A11)。注意，在任何给定时刻，WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_EC只有一个是有效的。 
取决于来自输入缓冲器211的输入数据信号(DIN)，写驱动器230根据SET电流控制脉冲SET_CON_PULSE(来自多路复用器)或RESET电流控制脉冲RESET_CON_PULSE，输出写电流脉冲(SDL)。例如，如果待写数据是LOW，写驱动器输出具有SET_CON_PULSE定义的脉冲宽度的SET编程写电流脉冲。另一方面，如果待写数据是HIGH，写驱动器输出具有RESET_CON_PULSE定义的脉冲宽度的RESET编程写电流脉冲。此外，正如后面说明的那样，写驱动器230输出对于RESET编程比对于SET编程更高的电流(即，Ireset＞Iset)。 
列解码器250将写电流脉冲SDL从写驱动器230供应到存储块160a、 160b、160c和160d的所选列。 
图9例示了定义施加给相变存储单元阵列260的各个块160a、160b、160c和160d的SET写电流脉冲的脉冲宽度的SET电流控制信号(SET_CON_PULSE)的不同脉冲宽度。如图9所示，输入远块(260a)的SET电流信号的脉冲宽度比输入近块(260d)的SET电流信号的脉冲宽度短。 
通过将较短脉冲电流宽度应用于远块260a，在SET写操作期间那个块的存储单元的过分编程得以避免。这图示在图10和11中。假设RESET状态期间的电阻分布区如图10所示。接着假设利用如图9所示的置位电流脉冲进行SEG写操作。在SET状态下的所得电阻分布区如图11所示。当与以前讨论过的图7比较时，电阻分布区更加紧凑，于是，需要较少的功率使远块260a返回到RESET区。 
图12是根据本发明一个实施例的预解码器的电路图。在这个特例中，预解码器220包括NAND门ND1、ND2、ND3和ND4；NOR门NOR1、NOR2、NOR3和NOR4；以及反相器IN1、IN2、IN3、IN4、IN5、IN6、IN7、IN8、IN9、IN10、IN11和IN12。如图所示，预解码器220接收缓冲地址信号AOP、AOPB、A1P和A1PB以及缓冲的写入许可信号WEb，并且输出解码地址信号A00_DEC、A01_DEC、A10_DEC和A11_DEC以及解码的写入控制信号WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC。在本例中，当缓冲写入许可信号WEb是LOW时，解码的写入控制信号WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC只有一个是HIGH。 
图13是根据本发明一个实施例的SET控制脉冲发生器270的电路图。在这个特例中，SET控制脉冲发生器包括NAND门ND1、ND2、ND3和ND4；NOR门NOR1；延迟电路D1、D2、D3和D4；以及反相器IN1、IN2、IN3、IN4和IN5。显而易见，图13的电路被配置成输出如图9所示的不同脉冲宽度的SET_PULSE_SIGNAL。 
图14是根据本发明一个实施例的多路复用器280的电路图。这个特例的多路复用器280包括传输门PG1、PG2、PG3和PG4；反相器IN1、IN2、IN3、IN4、IN5和IN6；以及晶体管NM1。当缓冲写入许可信号WEb是LOW时，当解码的写入控制信号WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC的相应一个是HIGH时，输出SET_PULSE(A00)、(A01)、(A10) 和(A11)之一，作为SET_CON_PULSE。 
图15是根据本发明一个实施例的写驱动器230的电路图。图中的指定“H”、“L”、“OFF”和“ON”表示输入数据是HIGH的RESET编程操作。除了图中的指定“H”、“L”、“OFF”和“ON”表示输入数据是LOW的SET编程操作之外，图16与图15相同。 
在图15和16的特例中，写驱动器电路230包括逻辑电路231、电流反射镜233和输出电路235。逻辑电路231包括传输门PG1和PG2和反相器IN1、IN2、IN3和IN4。电流反射镜233包括晶体管NM1、NM2、NM3、NM4、NM5、PM1和PM2。输出电路235包括晶体管PM3和NM6以及反相器IN5。 
参照图15，在RESET编程操作中，输入数据(DATA)是HIGH，它关闭传输门PG1。在RESET_CON_PULSE是LOW的情况下，逻辑电路231的反相器IN4的输出是LOW。这样，晶体管NM6是ON，晶体管NM5是OFF，节点ND2变成LOW(接地)。结果，输出电流SDL变成所示的Ireset＝0。另一方面，当RESET_CON_PULSE是HIGH时，逻辑电路231的反相器IN4的输出是HIGH，晶体管NM6变成OFF。并且，由于DATA是HIGH，逻辑电路231的反相器IN2的输出是HIGH，电流反射镜233的晶体管NM3和NM4变成ON。结果，输出电流SDL变成所示的Ireset＝i1+i2。 
参照图16，在SET编程操作中，输入数据(DATA)是LOW，它关闭传输门PG2。在SET_CON_PULSE是LOW的情况下，逻辑电路231的反相器IN4的输出是LOW。这样，晶体管NM6是ON，晶体管NM5是OFF，和节点ND2变成LOW(接地)。结果，输出电流SDL变成所示的Iset＝0。另一方面，当SET_CON_PULSE是HIGH时，逻辑电路231的反相器IN4的输出是HIGH，和晶体管NM6变成OFF。并且，由于DATA是LOW，逻辑电路231的反相器IN2的输出是LOW，和电流反射镜233的晶体管NM3和NM4变成ON。结果，输出电流SDL变成所示的Iset＝i1。 
图17例示了说明SET编程脉冲SET_CON_PULSE的生成的时序图。如图所示，当写入许可信号XWE是HIGH时，缓冲写入许可信号WEb是HIGH。并且，响应地址转移检测(ATD)信号的下降沿，生成SET_CON_PULSE信号。当WEb是LOW和WE_A00_DEC是HIGH时，SET_CON_PULSE信号对应于SET_PULSE(A00)；当WEb是LOW和WE_A01_DEC是HIGH时，SET_CON_PULSE信号对应于SET_PULSE(A01)；当WEb是LOW和 WE_A10_DEC是HIGH时，SET_CON_PULSE信号对应于SET_PULSE(A10)；以及当WEb是LOW和WE_A11_DEC是HIGH时，SET_CON_PULSE信号对应于SET_PULSE(A11)。 
为了说明的完整性，图18示出了根据本发明一个实施例、包括预解码器220-1、220-2、220-3和220-n、主解码器240、列解码器250和存储阵列的详细电路图。在这个例子中，存储阵列的每个块(BLK)包括256条字线(WL)，每条字线WL与数个相变存储单元耦合。 
将来自预解码器220-1、220-2、220-3和220-n的输出与来自反相器I1...In的反相解码地址信号一起施加给主解码器240的NOR元件。NOR元件的输出驱动各条字线WL。列解码器250包括耦合在相应写驱动器230-1...230-n和位线BL0...BLn之间的数个选择晶体管T1到Tn。 
一般说来，上述第一实施例的特征在于控制相变存储器件的写驱动器，以便根据写驱动器和寻址存储单元之间的负载改变SET脉冲电流的脉冲宽度。这样，可以避免存储单元的过分编程，从而降低可靠地使单元变成SET和RESET状态所需的功耗。 
图19例示了第一实施例的替代实施例。也就是说，根据图19的第二实施例，控制相变存储器件的写驱动器，以便根据写驱动器和寻址存储单元之间的负载改变SET脉冲电流的脉冲计数。正如所示的那样，SET电流控制信号(SET_CON_PULSE)的不同脉冲计数定义施加给相变存储单元阵列260的各个块260a、260b、260c和260d的SET写电流脉冲的脉冲计数。如图19所示，输入远块(260a)的SET电流信号的脉冲计数少于输入近块(260d)的SET电流信号的脉冲计数。 
图20和21例示了在本发明第二实施例的情况下图8的预解码器220。在这个特例中，预解码器220包括NAND门ND1...ND14；NOR门NOR1...NOR4；以及反相器IN1...IN9。正如所示的那样，预解码器220接收缓冲地址信号A0P、A0PB、A1P和A1PB以及缓冲的写入许可信号WEb，并且输出解码地址信号A00_DEC、A01_DEC、A10_DEC和A11_DEC以及解码的写入控制信号WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC。在本例中，当缓冲写入许可信号WEb是LOW时，解码的写入控制信号WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC的一个或多个是HIGH。 
图22例示了说明根据本发明第二实施例生成SET编程脉冲SET_CON_PULSE的时序图。如图所示，当写入许可信号XWE是HIGH时，缓冲写入许可信号WEb是HIGH。并且，响应地址转移检测(ATD)信号的下降沿，生成SET_CON_PULSE信号。 
如图22所示，当WEb是LOW和只有WE_A00_DEC是HIGH时，SET_CON_PULSE信号对应于SET_PULSE(A00)；当WEb是LOW和只有WE_A00_DEC和WE_A01_DEC是HIGH时，SET_CON_PULSE信号对应于SET_PULSE(A00)和SET_PULSE(A01)的组合；当WEb是LOW和只有WE_A00_DEC、WE_A01_DEC和WE_A10_DEC是HIGH时，SET_CON_PULSE信号对应于SET_PULSE(A00)、SET_PULSE(A01)和SET_PULSE(A10)的组合；以及当WEb是LOW和WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC都是HIGH时，SET_CON_PULSE信号对应于SET_PULSE(A00)、SET_PULSE(A01)、SET_PULSE(A10)和SET_PULSE(A11)的组合。 
图23是根据本发明第二实施例的图8的SET控制脉冲发生器270的电路图。在这个特例中，SET控制脉冲发生器270包括NOR门NOR1；NAND门ND1；以及延迟电路D1、D2、D3、D4。显而易见，图23的电路被配置成输出如图22所示的SET_PULSE信号(A00)、(A01)、(A10)和(A11)。 
一般说来，上述第二实施例的特征在于控制相变存储器件的写驱动器，以便根据写驱动器和寻址存储单元之间的负载改变SET脉冲电流的脉冲计数。这样，可以避免存储单元的过分编程，从而降低可靠地使单元变成SET和RESET状态所需的功耗。 
图24例示了第一和第二实施例的替代实施例。也就是说，根据图24的第三实施例，控制相变存储器件的写驱动器，以便根据写驱动器和寻址存储单元之间的负载改变RESET脉冲电流的脉冲宽度。正如所示的那样，施加给各个块260a、260b、260c和260d的RESET电流控制信号的不同脉冲宽度通过RESET脉冲A_RESET_PULSE、B_RESET_PULSE、C_RESET_PULSE和D_RESET_PULSE的脉冲宽度来定义。如图24所示，输入远块区(A00)的RESET电流信号的脉冲宽度大于输入近块区(A11)的RESET电流信号的脉冲宽度。 
图25例示了第一到第三实施例的另一个替代实施例。也就是说，根据图 25的第四实施例，控制相变存储器件的写驱动器，以便根据写驱动器和寻址存储单元之间的负载改变RESET脉冲电流的脉冲计数。正如所示的那样，施加给各个块260a、260b、260c和260d的RESET电流控制信号的不同脉冲计数通过RESET脉冲A_RESET_PULSE、B_RESET_PULSE、C_RESET_PULSE和D_RESET_PULSE的脉冲计数来定义。如图25所示，输入远块区(A00)的RESET电流信号的脉冲计数大于输入近块区(A11)的RESET电流信号的脉冲宽度。 
图26例示了说明根据本发明第三实施例生成RESET编程脉冲RESET_CON_PULSE的时序图。如图所示，当写入许可信号XWE是HIGH时，缓冲写入许可信号WEb是HIGH。并且，响应地址转移检测(ATD)信号的下降沿，生成RESET_CON_PULSE信号。 
如图26所示，当WEb是LOW和WE_A00_DEC是HIGH时，RESET_CON_PULSE信号对应于A_RESET_PULSE；当WEb是LOW和WE_A01_DEC是HIGH时，RESET_CON_PULSE信号对应于B_RESET_PULSE；当WEb是LOW和WE_A10_DEC是HIGH时，RESET_CON_PULSE信号对应于C_RESET_PULSE；以及当WEb是LOW和WE_A11_DEC是HIGH时，RESET_CON_PULSE信号对应于D_RESET_PULSE。在这种情况下，A_RESET_PULSE、B_RESET_PULSE、C_RESET_PULSE和D_RESET_PULSE如图24所示。 
图27例示了说明根据本发明第四实施例生成RESET编程脉冲RESETCON_PULSE的时序图。如图所示，当写入许可信号XWE是HIGH时，缓冲写入许可信号WEb是HIGH。并且，响应地址转移检测(ATD)信号的下降沿，生成RESET_CON_PULSE信号。 
如图27所示，当WEb是LOW和WE_A00_DEC、WE_A01_DEC、WE_A10_DEC和WE_A11_DEC都是HIGH时，RESET_CON_PULSE信号对应于A_RESET_PULSE、B_RESET_PULSE、C_RESET_PULSE和D_SET_PULSE的组合；当WEb是LOW和只有WE_A01_DEC、WE_A10_DEC和WE_A11_DEC是HIGH时，RESET_CON_PULSE信号对应于A_RESET_PULSE、B_RESET_PULSE和C_RESET_PULSE的组合；当WEb是LOW和只有WE_A10_DEC和WE_A11_DEC是HIGH时，RESET_CON_PULSE信号对应于A_RESET_PULSE和B_RESET_PULSE的 组合；以及当WEb是LOW和只有WE_A11_DEC是HIGH时，RESET_CON_PULSE信号对应于A_RESET_PULSE。 
一般说来，上述第三和第四实施例的特征在于控制相变存储器件的写驱动器，以便根据写驱动器和寻址存储单元之间的负载改变RESET脉冲电流的脉冲宽度或脉冲计数。这样，可以避免存储单元的过分编程，从而降低可靠地使单元变成RESET状态所需的功耗。 
应该注意到，也可以实现上述实施例的组合。例如，可以根据被写相变存储单元的负载改变RESET和SET写电流脉冲的脉冲宽度和/或脉冲计数。 
在已经公开本发明实施例的附图和说明中，包括了特定例子。这种讨论只在一般性和描述性的意义上使用，而不能用于限制的目的。因此，应该明白，本发明通过所附权利要求书来诠释，而不是通过示范性实施例来诠释。并且，本领域的普通技术人员可以在不偏离本发明实施例的精神和范围的情况下加以修改和改进。 

Claims (48)

1.一种相变单元存储器件，包括：
数个相变存储单元，每一个都包括底电极、顶电极以及二者之间的相变层，该相变层由可在非晶态和晶态之间可编程的一块材料组成；
地址电路，用于选择至少一个存储单元；
写驱动器，用于生成将地址电路选择的存储单元编程为非晶态的复位脉冲电流，以及将地址电路选择的存储单元编程为晶态的置位脉冲电流；以及
与地址电路耦合的写驱动器控制电路，用于根据写驱动器和地址电路选择的存储单元之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲宽度和脉冲计数中的至少一个。
2.根据权利要求1所述的存储器件，其中，写驱动器控制电路根据写驱动器和地址电路选择的存储单元之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲宽度。
3.根据权利要求2所述的存储器件，其中，复位脉冲电流的脉冲宽度是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路减小置位脉冲电流的脉冲宽度。
4.根据权利要求2所述的存储器件，其中，置位脉冲电流的脉冲宽度是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路减小复位脉冲电流的脉冲宽度。
5.根据权利要求2所述的存储器件，其中，复位脉冲电流的脉冲宽度是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路增加置位脉冲电流的脉冲宽度。
6.根据权利要求2所述的存储器件，其中，置位脉冲电流的脉冲宽度是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路增加置位脉冲电流的脉冲宽度。
7.根据权利要求2所述的存储器件，其中，随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路增加置位脉冲电流和复位脉冲电流的脉冲宽度。
8.根据权利要求1所述的存储器件，其中，写驱动器控制电路根据写驱动器和地址电路选择的存储单元之间的负载，改变置位脉冲电流和复位脉冲电流中的至少一个的脉冲计数。
9.根据权利要求8所述的存储器件，其中，复位脉冲电流的脉冲计数是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路减少置位脉冲电流的脉冲计数。
10.根据权利要求8所述的存储器件，其中，置位脉冲电流的脉冲计数是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路减少复位脉冲电流的脉冲计数。
11.根据权利要求8所述的存储器件，其中，复位脉冲电流的脉冲计数是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路增加置位脉冲电流的脉冲计数。
12.根据权利要求8所述的存储器件，其中，置位脉冲电流的脉冲计数是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路增加置位脉冲电流的脉冲计数。
13.根据权利要求8所述的存储器件，其中，随着写驱动器和地址电路选择的存储单元之间的负载增加，写驱动器控制电路增加置位脉冲电流和复位脉冲电流的脉冲计数。
14.根据权利要求1所述的存储器件，其中，存储器件是相变随机存取存储器。
15.一种相变单元存储器件，包括：
数个存储单元块，每一个都包括数个相变存储单元，其中，相变存储单元的每一个都包括底电极、顶电极以及二者之间的相变层，该相变层由可在非晶态和晶态之间可编程的一块材料组成；
地址电路，用于选择存储单元块之一；
写驱动器，用于有选择地生成将地址电路选择的存储单元块的存储单元编程为非晶置位态的复位脉冲电流，以及将地址电路选择的存储单元块的存储单元编程为晶态的置位脉冲电流；以及
写驱动器控制电路，用于根据地址电路选择的存储单元块，改变置位脉冲电流和复位脉冲电流中的至少一个的脉冲宽度和脉冲计数中的至少一个。
16.根据权利要求15所述的存储器件，其中，写驱动器控制电路根据写驱动器和地址电路选择的存储单元块之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲宽度。
17.根据权利要求16所述的存储器件，其中，写驱动器控制电路包括控制脉冲发生器，用于生成分别具有不同脉冲宽度的数个控制脉冲信号；以及多路复用器，用于根据地址电路选择的存储单元块，有选择地将控制脉冲信号之一施加给写驱动器。
18.根据权利要求17所述的存储器件，其中，控制脉冲发生器是由地址转移检测信号启动的。
19.根据权利要求15所述的存储器件，其中，写驱动器控制电路根据写驱动器和地址电路选择的存储单元块之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲计数。
20.根据权利要求19所述的存储器件，其中，写驱动器控制电路包括控制脉冲发生器，用于生成分别具有不同定时的数个控制脉冲信号；以及多路复用器，用于根据地址电路选择的存储单元块，有选择地将控制脉冲信号的一个或几个施加给写驱动器。
21.根据权利要求20所述的存储器件，其中，控制脉冲发生器是由地址转移检测信号启动的。
22.根据权利要求15所述的存储器件，其中，存储器件是相变随机存取存储器。
23.一种相变单元存储器件，包括：
相变存储单元阵列，包括数条字线、数条位线和处在字线和位线的各个交叉区的数个相变单元，其中，存储单元阵列由每一个包括至少一条字线的数个存储块定义，并且相变存储单元的每一个都包括可在非晶态和晶态之间可编程的一块材料；
地址解码器，用于解码输入行地址，以选择每个存储块的字线，并选择存储块之一；
位线选择电路，用于根据输入列地址，选择至少一条位线；
与位线选择电路耦合的写驱动器，用于有选择地生成使所选存储块内所选位线和所选字线交叉点上的存储单元编程为非晶置位态的复位脉冲电流、和使所选存储块内所选位线和所选字线交叉点上的存储单元编程为晶态的置位脉冲电流；以及
写驱动器控制电路，用于根据地址解码器选择的存储单元块，改变置位脉冲电流和复位脉冲电流中的至少一个的脉冲宽度和脉冲计数中的至少一个。
24.根据权利要求23所述的存储器件，其中，写驱动器控制电路根据写驱动器和地址电路选择的存储单元块之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲宽度。
25.根据权利要求24所述的存储器件，其中，写驱动器控制电路包括控制脉冲发生器，用于生成分别具有不同脉冲宽度的数个控制脉冲信号；以及多路复用器，用于根据地址电路选择的存储单元块，有选择地将控制脉冲信号之一施加给写驱动器。
26.根据权利要求25所述的存储器件，其中，地址解码器生成数个存储块写入许可信号，并且多路复用器响应存储块写入许可信号，有选择地将控制脉冲信号之一施加给写驱动器。
27.根据权利要求25所述的存储器件，其中，控制脉冲发生器是由地址转移检测信号启动的。
28.根据权利要求26所述的存储器件，其中，控制脉冲发生器是由地址转移检测信号启动的。
29.根据权利要求23所述的存储器件，其中，写驱动器控制电路根据写驱动器和地址电路选择的存储单元块之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲计数。
30.根据权利要求29所述的存储器件，其中，写驱动器控制电路包括控制脉冲发生器，用于生成分别具有不同定时的数个控制脉冲信号；以及多路复用器，用于根据地址电路选择的存储单元块，有选择地将控制脉冲信号的一个或几个施加给写驱动器。
31.根据权利要求30所述的存储器件，其中，地址解码器生成数个存储块写入许可信号，并且多路复用器响应存储块写入许可信号，有选择地将控制脉冲信号之一施加给写驱动器。
32.根据权利要求30所述的存储器件，其中，控制脉冲发生器是由地址转移检测信号启动的。
33.根据权利要求31所述的存储器件，其中，控制脉冲发生器是由地址转移检测信号启动的。
34.根据权利要求23所述的存储器件，其中，存储器件是相变随机存取存储器。
35.一种编程含有数个相变存储单元的相变存储器件的方法，相变存储单元的每一个都包括可在非晶态和晶态之间可编程的一块材料，所述方法包括：
利用写驱动器有选择地生成将地址电路选择的存储单元编程为非晶态的复位脉冲电流，以及将地址电路选择的存储单元编程为晶态的置位脉冲电流；以及
根据写驱动器和可编程的存储单元之间的负载，改变复位脉冲电流和置位脉冲电流的脉冲宽度和脉冲计数中的至少一个。
36.根据权利要求35所述的方法，其中，根据写驱动器和地址电路选择的存储单元之间的负载，改变复位脉冲电流和置位脉冲电流中的至少一个的脉冲宽度。
37.根据权利要求36所述的方法，其中，复位脉冲电流的脉冲宽度是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，减小置位脉冲电流的脉冲宽度。
38.根据权利要求36所述的方法，其中，置位脉冲电流的脉冲宽度是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，减小复位脉冲电流的脉冲宽度。
39.根据权利要求36所述的方法，其中，复位脉冲电流的脉冲宽度是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，增加置位脉冲电流的脉冲宽度。
40.根据权利要求36所述的方法，其中，置位脉冲电流的脉冲宽度是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，增加置位脉冲电流的脉冲宽度。
41.根据权利要求36所述的方法，其中，随着写驱动器和地址电路选择的存储单元之间的负载增加，增加置位脉冲电流和复位脉冲电流的脉冲宽度。
42.根据权利要求35所述的方法，其中，根据写驱动器和地址电路选择的存储单元之间的负载，改变置位脉冲电流和复位脉冲电流中的至少一个的脉冲计数。
43.根据权利要求42所述的方法，其中，复位脉冲电流的脉冲计数是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，减少置位脉冲电流的脉冲计数。
44.根据权利要求42所述的方法，其中，置位脉冲电流的脉冲计数是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，减少复位脉冲电流的脉冲计数。
45.根据权利要求42所述的方法，其中，复位脉冲电流的脉冲计数是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，增加置位脉冲电流的脉冲计数。
46.根据权利要求42所述的方法，其中，置位脉冲电流的脉冲计数是常数，并且随着写驱动器和地址电路选择的存储单元之间的负载增加，增加置位脉冲电流的脉冲计数。
47.根据权利要求42所述的方法，其中，随着写驱动器和地址电路选择的存储单元之间的负载增加，增加置位脉冲电流和复位脉冲电流的脉冲计数。
48.根据权利要求35所述的方法，其中，存储器件是相变随机存取存储器。
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