KR20200123898A - 상이한 동작 모드들에서 동작하는 뱅크들을 포함하는 불휘발성 메모리 장치, 메모리 컨트롤러의 동작 방법, 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 저장 장치 - Google Patents
상이한 동작 모드들에서 동작하는 뱅크들을 포함하는 불휘발성 메모리 장치, 메모리 컨트롤러의 동작 방법, 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 저장 장치 Download PDFInfo
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Abstract
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 제 1 및 제 2 커맨드들을 수신하고 디코딩(decoding) 하는 커맨드 디코더, 제 1 커맨드를 디코딩 한 커맨드 디코더의 제어에 기초하여 제 1 제어 정보를 생성하는 제 1 제어 회로, 제 2 커맨드를 디코딩 한 커맨드 디코더의 제어에 기초하여 제 2 제어 정보를 생성하는 제 2 제어 회로, 제 1 제어 정보에 따라 동작하는 제 1 메모리 셀을 포함하는 제 1 뱅크, 및 제 2 제어 정보에 따라 동작하는 제 2 메모리 셀을 포함하는 제 2 뱅크를 포함하는 포함할 수 있다. 제 1 커맨드에 의해 제 1 뱅크로부터 데이터가 출력되는데 필요한 제 1 시간은 제 2 커맨드에 의해 제 2 뱅크로부터 데이터가 출력되는데 필요한 제 2 시간과 상이할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 자세하게는 상이한 동작 모드들에서 동작하는 뱅크들을 포함하는 불휘발성 메모리 장치, 메모리 컨트롤러의 동작 방법, 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 저장 장치를 포함하는 저장 장치에 관한 것이다.
호스트가 메모리 시스템으로 전송하는 요청은 메모리 시스템의 동작 목적과 판독되거나 기입되는 데이터의 특성에 따라 분류된다. 예를 들면, 호스트의 요청은 메모리 시스템에 최고 속도로 동작하도록 요구할 수 있고, 메모리 시스템의 최저 전력 소비를 요구할 수 있고, 또는 높은 신뢰성을 가지는 동작을 요구할 수도 있다.
성능을 최대화하기 위해서, 메모리 시스템은 호스트의 서로 다른 요청들에 대해 개별적인 동작을 수행할 필요가 있다. 이를 위해, 메모리 시스템 내의 메모리 장치를 여러 영역들로 구획화하고 구획화된 각 영역들을 별도로 제어함으로써 호스트의 구별된 요청들에 따라 메모리 장치를 제어하는 기술이 요구된다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 불휘발성 메모리 장치, 메모리 컨트롤러의 동작 방법, 및 불휘발성 메모리 장치 및 메모리 컨트롤러를 포함하는 저장 장치를 제공할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 제 1 및 제 2 커맨드들을 수신하고 디코딩(decoding) 하는 커맨드 디코더, 제 1 커맨드를 디코딩 한 커맨드 디코더의 제어에 기초하여 제 1 제어 정보를 생성하는 제 1 제어 회로, 제 2 커맨드를 디코딩 한 커맨드 디코더의 제어에 기초하여 제 2 제어 정보를 생성하는 제 2 제어 회로, 제 1 제어 정보에 따라 동작하는 제 1 메모리 셀을 포함하는 제 1 뱅크, 및 제 2 제어 정보에 따라 동작하는 제 2 메모리 셀을 포함하는 제 2 뱅크를 포함하는 포함할 수 있다. 제 1 커맨드에 의해 제 1 뱅크로부터 데이터가 출력되는데 필요한 제 1 시간은 제 2 커맨드에 의해 제 2 뱅크로부터 데이터가 출력되는데 필요한 제 2 시간과 상이할 수 있다.
본 발명의 실시 예에 따른 메모리 장치와 연결된 메모리 컨트롤러의 동작 방법은 메모리 장치의 복수의 뱅크들을 제 1 모드로 동작하는 뱅크들 및 제 1 모드와 다른 제 2 모드로 동작하는 뱅크들로 구분하는 단계, 호스트로부터 제 1 모드에 대응하는 제 1 요청을 수신하고 그리고 제 1 요청에 따라 제 1 모드로 동작하는 뱅크들 중 제 1 뱅크에 대응하는 제 1 뱅크 어드레스를 메모리 장치로 전송하는 단계, 및 호스트로부터 제 2 모드에 대응하는 제 2 요청을 더 수신하고 그리고 제 2 요청에 따라 제 2 모드로 동작하는 뱅크들 중 제 2 뱅크에 대응하는 제 2 뱅크 어드레스를 메모리 장치로 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치는 제 1 및 제 2 뱅크들, 제 1 제어 정보에 의하여 제 1 뱅크를 제어하는 제 1 제어 회로, 및 제 2 제어 정보에 의하여 제 2 뱅크를 제어하는 제 2 제어 회로를 포함하는 불휘발성 메모리 장치, 및 호스트의 제 1 요청에 응답하여 제 1 읽기 명령을 불휘발성 메모리 장치로 전송하여 제 1 뱅크를 읽고 그리고 호스트의 제 2 요청에 응답하여 제 2 읽기 명령을 불휘발성 메모리 장치로 전송하여 제 2 뱅크를 읽는 메모리 컨트롤러를 포함할 수 있다. 메모리 컨트롤러가 제 1 읽기 명령을 전송한 시점부터 메모리 컨트롤러가 제 1 읽기 명령에 의해 제 1 뱅크의 데이터를 수신하는 시점까지의 제 1 레이턴시는, 메모리 컨트롤러가 제 2 읽기 명령을 전송한 시점부터 메모리 컨트롤러가 제 2 읽기 명령에 의해 제 2 뱅크의 데이터를 수신하는 시점까지의 제 2 레이턴시와 상이할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 호스트의 구별된 요청들에 대하여 뱅크들마다 동작 설정들을 다르게 지원함으로써 최적 성능을 달성할 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 저장 장치는 불휘발성 메모리 장치에 포함된 뱅크들의 편성을 가변할 수 있고 그리고 뱅크들의 동작 설정에 필요한 값들을 갱신할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 예시적인 아키텍쳐이다.
도 3은 도 1의 불휘발성 메모리 장치에 포함된 셀 어레이의 일 예를 보여주는 블록도이다.
도 4는 시간에 따라 도 1의 제 1 및 제 2 뱅크들 각각에 제공되는 기입 전압들을 도시하는 그래프이다.
도 5는 시간에 따라 도 1의 제 1 및 제 2 뱅크들 내에 각각 제공되는 비트라인 전압들을 도시하는 그래프이다.
도 6은 본 발명의 일 실시 예에 따라 도 1의 불휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 7은 도 1의 불휘발성 메모리 장치에 제공되는 신호들의 예시적인 타이밍도이다.
도 8은 본 발명의 일 실시 예에 따라 도 2의 불휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 9는 도 6의 메모리 컨트롤러를 예시적으로 나타내는 블록도이다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 예시적으로 나타내는 순서도이다.
도 11은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치에 포함된 뱅크들의 편성을 가변하기 위한 방법을 예시적으로 나타내는 순서도이다.
도 2는 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 예시적인 아키텍쳐이다.
도 3은 도 1의 불휘발성 메모리 장치에 포함된 셀 어레이의 일 예를 보여주는 블록도이다.
도 4는 시간에 따라 도 1의 제 1 및 제 2 뱅크들 각각에 제공되는 기입 전압들을 도시하는 그래프이다.
도 5는 시간에 따라 도 1의 제 1 및 제 2 뱅크들 내에 각각 제공되는 비트라인 전압들을 도시하는 그래프이다.
도 6은 본 발명의 일 실시 예에 따라 도 1의 불휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 7은 도 1의 불휘발성 메모리 장치에 제공되는 신호들의 예시적인 타이밍도이다.
도 8은 본 발명의 일 실시 예에 따라 도 2의 불휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 9는 도 6의 메모리 컨트롤러를 예시적으로 나타내는 블록도이다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 예시적으로 나타내는 순서도이다.
도 11은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치에 포함된 뱅크들의 편성을 가변하기 위한 방법을 예시적으로 나타내는 순서도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 불휘발성 메모리 장치(100)는 커맨드 디코더(110), 어드레스 버퍼(120), 제 1 및 제 2 제어 회로들(130, 140), 제 1 및 제 2 뱅크들(150, 160), 및 입력/출력(I/O) 버퍼(170)를 포함할 수 있다.
불휘발성 메모리 장치(100)는 외부의 장치(예컨대, 메모리 컨트롤러)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 불휘발성 메모리 장치(100)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 제 1 및 제 2 뱅크들(150, 160) 중 어느 하나에 데이터(DQ)를 기입할 수 있다. 불휘발성 메모리 장치(100)는 커맨드(CMD) 및 어드레스(ADD)에 기초하여 제 1 및 제 2 뱅크들(150, 160) 중 어느 하나에 저장된 데이터를 판독할 수 있고 판독된 데이터를 데이터(DQ)로서 출력할 수 있다.
커맨드 디코더(110)는 외부의 장치(예컨대, 메모리 컨트롤러)로부터 커맨드(CMD)를 수신하고 디코딩(decoding) 할 수 있다. 커맨드 디코더(110)는 어드레스(ADD)를 수신할 수 있다. 커맨드 디코더(110)는 어드레스(ADD)에 포함된 뱅크 어드레스(BA)를 참조하여 수신된 커맨드(CMD)가 제 1 뱅크(150)에 관한 것인지 또는 제 2 뱅크(160)에 관한 것인지를 판별할 수 있다. 커맨드 디코더(110)는 커맨드(CMD) 및 어드레스(ADDR)에 따라 제 1 제어 회로(130) 및 제 2 제어 회로(130) 중 어느 하나를 선택하거나 활성화할 수 있다. 예를 들어, 커맨드(CMD)는 읽기 커맨드, 쓰기 커맨드, 활성화 커맨드, 제 1 뱅크(150) 또는 제 2 뱅크(160)의 갱신 커맨드, 또는 제 1 및 제 2 뱅크들(150, 160)의 재편성 커맨드 등일 수 있다.
어드레스 버퍼(120)는 외부의 장치(예컨대, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 버퍼(120)는 어드레스(ADDR)를 커맨드 디코더(110)로 제공할 수 있다. 어드레스 버퍼(120)는 커맨드 디코더(110)의 제어에 따라 어드레스(ADDR)를 제 1 제어 회로(130) 및 제 2 제어 회로(140) 중 어느 하나로 제공할 수 있다.
어드레스 버퍼(120)는 커맨드 디코더(CMD)의 제어에 따라 수신된 어드레스(ADDR)를 로우 디코더들(152, 162)에 행 어드레스(RA)로서 제공하거나 수신된 어드레스(ADDR)를 컬럼 디코더들(153, 163)에 열 어드레스(CA)로서 제공할 수 있다.
제 1 제어 회로(130)는 커맨드 디코더(110)의 제어에 기초하여 제 1 제어 정보를 생성하고 그리고 제 1 제어 정보에 기초하는 제 1 제어 신호(CTRL1)를 제 1 뱅크(150)에 제공할 수 있다. 제 2 제어 회로(140)는 커맨드 디코더(110)의 제어에 기초하여 제 2 제어 정보를 생성하고 그리고 제 2 제어 정보에 기초하는 제 2 제어 신호(CTRL)를 제 2 뱅크(160)에 제공할 수 있다. 제 1 및 제 2 제어 회로들(130, 140)은 제 1 및 제 2 제어 신호들(CTRL1, CTRL2)을 이용하여 제 1 및 제 2 뱅크들(150, 160)의 동작들을 각각 제어할 수 있다.
제 1 제어 신호(CTRL1)는 로우 디코더(152)를 제어하기 위한 제 1 로우 제어 신호(CTRL1_RA), 컬럼 디코더(153)를 제어하기 위한 제 1 컬럼 제어 신호(CTRL1_CA), 및 기입 드라이버(154) 및 감지 증폭기(155)를 제어하기 위한 제 1 판독/기입 제어 신호(CTRL1_RW)를 포함할 수 있다. 제 2 제어 신호(CTRL2)는 로우 디코더(162)를 제어하기 위한 제 2 로우 제어 신호(CTRL2_RA), 컬럼 디코더(163)를 제어하기 위한 제 2 컬럼 제어 신호(CTRL2_CA), 및 기입 드라이버(164) 및 감지 증폭기(165)를 제어하기 위한 제 2 판독/기입 제어 신호(CTRL2_RW)를 포함할 수 있다. 제 1 및 2 로우 제어 신호(CTRL1_RA, CTRL2_RA), 제 1 및 2 컬럼 제어 신호(CTRL1_CA, CTRL2_CA), 및 제 1 및 2 판독/기입 제어 신호(CTRL1_RW, CTRL2_RW)는 도 4 및 도 5에서 좀 더 구체적으로 설명될 것이다.
제 1 제어 회로(130)는 레지스터(R1)을 포함할 수 있다. 제 1 제어 회로(140)는 레지스터(R2)을 포함할 수 있다. 레지스터들(R1, R2)은 각각 제 1 및 제 2 뱅크들(150, 160)의 동작을 위한 모드들, 동작 특성들, 및 동작 설정들에 대한 제 1 및 제 2 제어 정보를 포함할 수 있다. 여기서, 제 1 뱅크(150)의 동작을 위한 모드, 동작 특성, 및 동작 설정은 제 1 뱅크(150)가 동작하는 속도, 제 1 뱅크(150)가 소비하는 전력, 및 제 1 뱅크(150)가 동작하는 데 필요한 신뢰성에 대한 정보 중 적어도 하나를 포함할 수 있다. 제 1 제어 회로(130)는 레지스터(R1)을 참조하여 제 1 제어 신호(CTRL1)를 생성할 수 있다. 제 2 제어 회로(130)는 레지스터(R2)를 참조하여 제 2 제어 신호(CTRL2)를 생성할 수 있다.
일 실시 예에서, 커맨드 디코더(110)는 외부 장치(예컨대, 호스트)로부터 제 1 뱅크(150)에 대한 갱신 요청을 수신할 수 있다. 제 1 제어 회로(130)는 갱신 요청을 수신한 커맨드 디코더(110)의 제어에 기초하여 제 1 제어 정보 대신에 제 2 제어 정보를 저장할 수 있다. 커맨드 디코더(110)가 외부 장치로부터 제 1 뱅크(150)의 메모리 셀에 대한 커맨드를 수신하면, 제 1 뱅크(150)의 메모리 셀은 제 1 제어 정보 대신에 제 2 제어 정보에 기초하여 동작할 수 있다.
제 1 뱅크(150)는 제 1 제어 정보에 따라 동작하는 메모리 셀들(MC)를 포함할 수 있다. 제 2 뱅크(160)는 제 2 제어 정보에 따라 동작하는 메모리 셀들(MC)를 포함할 수 있다. 제 1 및 제 2 뱅크들(150, 160)은 서로 독립적으로 또는 병렬로 쓰기 동작 또는 읽기 동작을 수행할 수 있다. 쓰기 동작은 메모리 셀(MC)에 저장된 제 1 논리 값(0)을 제 2 논리 값(1)으로 변환하는 셋 동작 및 제 2 논리 값(1)을 제 1 논리 값(0)으로 변환하는 리셋 동작을 포함할 수 있다. 여기서, 셋 동작 및 리셋 동작에 의해 메모리 셀(MC)에 저장되는 논리 값들은 예시적인 것에 불과하다.
제 1 및 제 2 뱅크들(150, 160)은 동작 설정의 정보에 따라 쓰기 동작 또는 읽기 동작을 수행할 수 있다. 여기서, 동작 설정의 정보는 제 1 및 제 2 뱅크들(150, 160) 상에 쓰기 동작 또는 읽기 동작을 수행하는 데 필요한 신호에 관한 정보를 포함할 수 있다. 예시적으로, 동작 설정 정보는 비트 라인 신호, 워드 라인 신호, 셋 신호, 및 리셋 신호에 관한 정보를 포함할 수 있다. 비트 라인 신호, 워드 라인 신호, 셋 신호, 및 리셋 신호에 관한 정보는 예시적으로 각 신호들의 진폭, 펄스 지속시간(또는 펄스 주기), 및 타이밍에 관한 정보를 포함할 수 있으나, 반드시 이 예에 한정되는 것은 아니다.
제 1 및 제 2 뱅크들(150, 160)은 서로 다른 모드들에서 동작할 수 있다. 예를 들어, 제 1 뱅크(150)는 신뢰성이 낮고, 소비 전력이 높고, 그리고 속도가 빠른 모드에서 동작할 수 있고 그리고 제 2 뱅크(160)는 신뢰성이 높고, 소비 전력이 높고, 그리고 속도가 느린 모드에서 동작할 수 있다.
도 1에서, 불휘발성 메모리 장치(100)에 포함된 뱅크의 수는 2개로 도시되었으나, 반드시 이 개수에 한정되는 것은 아니다. 불휘발성 메모리 장치(100) 에 포함된 뱅크들의 개수는 제한되지 않는다.
제 1 뱅크들(150)은 메모리 셀 어레이(151), 로우 디코더(152), 컬럼 디코더(153), 기입 드라이버(154), 감지 증폭기(155)를 포함할 수 있다. 제 1 뱅크들(160)은 메모리 셀 어레이(161), 로우 디코더(162), 컬럼 디코더(163), 기입 드라이버(164), 감지 증폭기(165)를 포함할 수 있다. 제 2 뱅크(160)는 제 1 뱅크(150)와 실질적으로 동일하게 구현될 수 있다. 따라서, 이하에서는 제 1 뱅크(150), 및 그것의 구성요소들에 대한 설명을 기술하고 제 2 뱅크들(160), 및 그것의 구성요소들에 대한 설명을 생략한다.
도 1에서, 제 1 뱅크들(150)은 메모리 셀 어레이(151), 로우 디코더(152), 컬럼 디코더(153), 기입 드라이버(154), 감지 증폭기(155)를 모두 포함하는 개념으로 설명된다. 다만, 도 1과 달리, 제 1 뱅크들(150)는 메모리 셀 어레이(151)만을 지칭하고, 그리고 메모리 셀 어레이(151)를 제외한 로우 디코더(152), 컬럼 디코더(153), 기입 드라이버(154), 감지 증폭기(155)는 다른 구성요소에 포함될 수도 있다.
메모리 셀 어레이(151)는 워드 라인들(WL) 및 비트 라인들(BL)에 각각 연결된 메모리 셀들(MC)를 포함할 수 있다. 메모리 셀(MC)은 워드 라인들(WL) 중 하나 및 비트 라인들(BL) 중 하나 사이에 연결될 수 있다. 예를 들어, 메모리 셀 어레이(151)는 크로스 포인트 메모리 셀 어레이(cross point memory cell array)일 수 있다. 메모리 셀 어레이(151)는 복수의 타일(Tile)들(도시되지 않음) 단위로 제어될 수 있다. 메모리 셀 어레이(151)는 DRAM(Direct Random Access Memory) 셀, SRAM(Static Random Access Memory) 셀, PRAM(Phase-change Random Access Memory) 셀, ReRAM(Resistance Random Access Memory) 셀, FeRAM(Ferroelectric Random Access Memory) 셀, TRAM(thyristor random access memory) 셀, MRAM(Magnetic Random Access Memory) 셀 등일 수 있으나, 본 발명의 범위는 이에 한정되지 않는다. 메모리 셀 어레이(151)는 도 3과 함께 좀 더 구체적으로 후술될 것이다.
로우 디코더(152)는 워드 라인들(WL)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 로우 디코더(152)는 어드레스 버퍼(120)로부터 행 어드레스(RA)를 수신할 수 있다. 로우 디코더(152)는 행 어드레스(RA)에 따라 워드 라인들(WL) 중 적어도 하나의 워드 라인을 선택할 수 있다. 로우 디코더(152)는 선택된 워드 라인에 선택 전압 또는 선택 전류를 인가하고, 비선택된 워드 라인들에 비선택 전압 또는 비선택 전류들을 인가할 수 있다.
컬럼 디코더(153)는 데이터 라인(DL)에 연결될 수 있다. 컬럼 디코더(153)는 비트 라인(BL)을 통해 메모리 셀 어레이(151)에 연결될 수 있다. 컬럼 디코더(153)는 어드레스 버퍼(120)로부터 열 어드레스(RA)를 수신할 수 있다. 컬럼 디코더(153)는 열 어드레스(CA)에 따라 비트 라인들(BL)들 중 적어도 하나의 비트 라인을 선택할 수 있다.
기입 드라이버(154)는 기입 동작 시에, 메모리 셀(MC)에 데이터를 기입할 수 있다. 이 경우, 기입 드라이버(154)는 셋 동작 또는 리셋 동작을 수행할 수 있고 그리고 메모리 셀(MC)의 저항 값을 변경함으로써 데이터를 기입할 수 있다. 기입 드라이버(154)는 메모리 셀(MC)에 기입 펄스를 인가함으로써 셋 동작 또는 리셋 동작을 수행할 수 있다. 기입 드라이버(154)는 데이터 라인(DL)에 연결될 수 있다.
감지 증폭기(155)는 제 1 제어 정보에 따라 결정되는 진폭 또는 펄스 주기를 갖는 제 1 뱅크(150) 내의 메모리 셀에 대한 제 1 판독 신호를 생성할 수 있다. 제 1 제어 회로(130)는 제 1 뱅크(150)에 포함된 적어도 하나의 메모리 셀로부터 제 1 판독 신호의 진폭 또는 펄스 주기의 값을 로드(load) 할 수 있다.
감지 증폭기(155)는 판독 동작 시에, 감지 증폭기(155)는 메모리 셀(MC)로부터 데이터를 판독할 수 있다. 이 경우, 감지 증폭기(155)는 메모리 셀(MC)의 저항 값의 범위를 판단함으로써 데이터를 판독할 수 있다. 감지 증폭기(155)는 데이터 라인(DL)에 연결될 수 있다. 감지 증폭기(155)는 판독 회로로 지칭될 수도 있다.
입출력 버퍼(170)는 제 1 및 제 2 뱅크들(150, 160) 중 하나의 뱅크와 데이터(DQ)를 교환할 수 있다. 또한, 입출력 버퍼(170)는 외부의 장치(예컨대, 메모리 컨트롤러)와 데이터(DQ)를 교환할 수 있다.
입출력 버퍼(170)는 제 1 및 제 2 뱅크들(150, 160) 중 하나의 뱅크로부터 전달되는 데이터(DQ)를 외부의 장치로 전달하고, 외부의 장치로부터 전달되는 데이터(DQ)를 제 1 및 제 2 뱅크들(150, 160) 중 하나의 뱅크로 전달할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 예시적인 아키텍쳐이다. 도 2는 도 1을 참조하여 설명될 것이다. 불휘발성 메모리 장치(200)는 제 1 내지 제 16 뱅크들(211~226), 및 주변회로(PERI)를 포함할 수 있다. 불휘발성 메모리 장치(200)는 크로스 포인트 메모리 장치(cross point memory device)일 수 있다. 제 1 내지 제 16 뱅크들(211~226), 및 주변 회로(PERI)는 반도체 기판 상에 형성될 수 있다. 이하에서, 제 1 뱅크(211)는 도 1의 제 1 뱅크(150)인 것으로 가정한다.
제 1 뱅크(211)는, 도 1의 제 1 뱅크(150)와 마찬가지로, 메모리 셀 어레이(151), 로우 디코더(152), 컬럼 디코더(153), 기입 드라이버(154), 및 감지 증폭기(155)를 포함할 수 있다. 다만, 제 1 뱅크(211)는 추가적으로 제 1 제어 회로(130)를 더 포함할 수 있다.
제 1 뱅크(211)는 제 1 내지 제 3 영역들(230, 250)로 구분될 수 있다. 제 1 뱅크(211)는 제 1 및 제 3 영역들(230, 250)에 메모리 셀 어레이(151)를 포함할 수 있다. 제 1 영역(230)과 제 3 영역(250)에는 메모리 셀 어레이(151)가 배치될 수 있다. 제 2 영역(240)에는 메모리 셀 어레이(151)를 제어하기 위한 회로들(예를 들어, 제 1 제어 회로(130))가 배치될 수 있다.
제 1 뱅크(211)는 제 2 영역(240)에 로우 디코더(152), 컬럼 디코더(153), 기입 드라이버(154), 감지 증폭기(155), 및 제 1 제어 회로(130)를 포함할 수 있다.
제 2 및 제 16 뱅크들(212~226)은 각각 제 1 뱅크(211)와 동일한 구조 및 구성을 가질 수 있다. 제 2 및 제 16 뱅크들(212~226)은 각각 제 1 뱅크(150) 내의 구성요소들을 포함할 수 있다.
제 1 내지 제 16 뱅크들(211~226) 각각은 서로 독립적으로 쓰기 동작 또는 읽기 동작을 수행할 수 있다. 예로서, 제 1 내지 제 16 뱅크들(211~226)은 서로 다른 동작 설정 정보에 따라 쓰기 동작 또는 읽기 동작을 수행할 수 있다. 다른 예로서, 제 1 내지 제 16 뱅크들(211~226)은 제 1 동작 설정 정보에 따라 쓰기 동작 또는 읽기 동작을 수행하는 뱅크와 제 2 동작 설정 정보에 따라 쓰기 동작 또는 읽기 동작을 수행하는 뱅크로 구분될 수 있다. 예를 들어, 제 1 뱅크(211)는 제 1 동작 설정 정보에 따라 쓰기 동작 또는 읽기 동작을 수행할 수 있고 그리고 제 2 내지 제 16 뱅크들(212~226)은 제 2 동작 설정 정보에 따라 쓰기 동작 또는 읽기 동작을 수행할 수 있다.
도 2를 참조하면, 불휘발성 메모리 장치(200)에 포함된 제 1 내지 제 16 뱅크들(211~226)의 개수는 16개로 도시되었으나, 반드시 이에 한정되는 것은 아니다. 즉, 불휘발성 메모리 장치(200)에 포함된 뱅크들의 개수는 제한되지 않는다.
주변 회로(PERI)는 도 1의 메모리 컨트롤러(1210)로부터 어드레스(ADDR), 커맨트(CMD), 및 제어 신호(CTRL)를 수신할 수 있다. 주변 회로(PERI)는 수신된 신호에 응답하여 메모리 컨트롤러(1210)와 데이터(DQ)를 교환할 수 있다. 주변 회로(PERI)는 커맨드 디코더(260), 어드레스 버퍼(270), 및 입력/출력 버퍼(280)를 포함할 수 있다. 커맨드 디코더(260), 어드레스 버퍼(270), 및 입력/출력 버퍼(280)는 각각 도 1의 커맨드 디코더(110), 어드레스 버퍼(120), 및 입력/출력 버퍼(170)와 실질적으로 동일할 수 있다. 커맨드 디코더(260), 어드레스 버퍼(270), 및 입력/출력 버퍼(280)는 제 2 영역(240) 내의 구성요소들과 연결될 수 있다.
제조 공정, 제 1 내지 제 16 뱅크들(211~226)에 제공되는 전기 신호들, 및 제 1 내지 제 16 뱅크들(211~226)의 사용에 따른 열화 정도는 제 1 내지 제 16 뱅크들(211~226)에 따라 서로 다를 수 있다. 이에 따라, 제 1 내지 제 16 뱅크들(211~226)을 동작시키기 위한 최적화된 신호들(예컨대, 판독 신호 및 기입 신호)의 차이는 증가할 수 있다. 또한, 하나의 뱅크는 뱅크 어드레스에 기초하여 선택되어 동작하므로, 뱅크 내의 소자들(예를 들어, 기입 드라이버들(151, 161)) 사이의 특성 차이는 다른 뱅크들 각각의 소자들 사이의 특성 차이보다 작을 수 있다. 이러한 특성 차이는, 뱅크들 각각의 리텐션(retention) 시간, 온도(temperature), 제어 신호의 전달 경로, 또는 쓰기 드라이버 등에 제공되는 펄스의 변이 정도에 의존할 수 있다. 본 발명에서, 불휘발성 메모리 장치(200)에 포함된 제 1 내지 제 16 뱅크들(211~226)은 각각의 동작 설정에 따라 동작할 수 있으므로 불휘발성 메모리 장치(200)의 성능을 최적화할 수 있다.
도 3은 도 1의 불휘발성 메모리 장치에 포함된 셀 어레이의 일 예를 보여주는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(151)는 2차원 상에 배치되는 메모리 셀들(MC)을 포함하는 것으로 도시되었으나, 메모리 셀들(MC)은 3차원 상에서 배치될 수도 있다.
메모리 셀들(MC)은 행들 및 열들로 배열될 수 있다. 메모리 셀들(MC)의 행들은 제 1 내지 제 i 워드 라인들(WL1~WLi)에 연결될 수 있다. 메모리 셀들의 열들은 제 1 내지 제 j 비트 라인들(BL1~BLj)에 연결될 수 있다. 여기서, 워드 라인들(WL)의 개수(i), 비트 라인들(j)의 개수 및 메모리 셀들(MC)의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
메모리 셀들(MC)의 각각은 하나의 워드 라인, 하나의 비트 라인에 연결될 수 있다. 본 실시 예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭될 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭될 수 있다.
일 실시 예에서, 가변 저항 소자(R)는 제 1 내지 제 i 워드 라인들(WL1~WLi) 중 하나와 선택 소자(D)의 사이에 연결되고, 선택 소자(D)는 가변 저항 소자(R)와 제 1 내지 제 j 비트 라인들(BL1~BLj) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 제 1 내지 제 i 워드 라인들(WL1~WLi) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 제 1 내지 제 j 비트 라인들(BL1~BLj) 중 하나의 사이에 연결될 수 있다.
본 실시 예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동 될 수 있다. 일 실시 예에서, 가변 저항 소자(R)는 전압 량 또는 전류 량에 따라 결정 상태가 변화하는 상 변화 물질(phase change material)을 포함할 수 있다. 상 변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상 변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상 변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat)에 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상 변화를 이용하여 데이터를 기입할 수 있다.
선택 소자(D)는 제 1 내지 제 i 워드 라인들(WL1~WLi) 중 어느 하나와 제 1 내지 제 j 비트 라인들(BL1~BLj) 중 어느 하나 사이에 연결될 수 있고 그리고 연결된 워드 라인과 비트 라인에 인가되는 신호들(워드 라인 신호 및 비트 라인 신호)에 따라 가변 저항 소자(R)로의 전압 공급 또는 전류 공급을 제어할 수 있다. 일 실시 예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있다. 다이오드의 애노드(anode)는 가변 저항 소자(R)에 연결되고, 그리고 다이오드의 캐소드(cathode)는 제 1 내지 제 i 워드 라인들(WL1~WLi) 중 하나에 연결될 수 있다. 이 경우, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압(또는 임계 전압)보다 커지면, 다이오드가 턴 온 되어 가변 저항 소자(R)에 전류가 공급될 수 있다. 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시 예에 불과하며, 다른 실시 예에서, 선택 소자(D)는 스위칭 가능한 다른 소자(예컨대, 트랜지스터)로 변경될 수 있다.
본 발명의 다른 실시 예로서, 메모리 셀 어레이(151)는 3차원 메모리 어레이로 제공될 수도 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(Monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다. 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀을 구성하는 가변 저항 소자와 스위칭 소자가 수직으로 배치될 수 있다.
도 4는 시간에 따라 도 1의 제 1 및 제 2 뱅크들 각각에 제공되는 기입 전압들을 도시하는 그래프이다. 도 4는 도 1을 참조하여 설명될 것이다. 도 4에서, 기입 전압에 대해서만 도시하나, 도 4의 원리는 제 1 및 제 2 뱅크들(150, 160)의 판독 전압에 대해서도 동일하게 적용될 수 있다.
제 1 뱅크(150)의 기입 전압는 제 1 뱅크(150)의 기입 동작을 위해 제 1 뱅크(150)에 포함된 메모리 셀에 제공되는 전압일 수 있다. 제 2 뱅크(160)의 기입 펄스는 제 2 뱅크(160)의 기입 동작을 위해 제 2 뱅크(160)에 포함된 메모리 셀에 제공되는 전압일 수 있다.
도 4에서, 제 1 제어 회로(130)는 제 1 제어 신호(CTRL1)에 의하여, 진폭 W1-Vss를 가지는 제 1 뱅크(150)의 기입 전압에 따라 제 1 뱅크(150)에 포함된 메모리 셀에 대한 기입 동작을 수행할 수 있다. 제 1 제어 회로(130)는 제 2 제어 신호(CTRL2)에 의하여, 진폭 W2-Vss를 가지는 제 2 뱅크(160)의 기입 전압에 따라 제 2 뱅크(160)에 포함된 메모리 셀에 대한 기입 동작을 수행할 수 있다. 즉, 제 1 및 제 2 뱅크들(150, 160)은 서로 다른 진폭을 가지는 기입 전압들에 따라 동작할 수 있다. 도 4를 참조하면, 제 2 뱅크(160)의 기입 전압의 진폭이 제 1 뱅크(150)의 기입 펄스의 진폭보다 작으므로 제 2 뱅크(160)가 더 낮은 전력을 소비할 수 있다. 이에 따라, 불휘발성 메모리 장치(100)는 서로 다른 소비 전력으로 동작하도록 뱅크들을 설정할 수 있다.
도 4를 참조하면, 제 1 뱅크(150)의 기입 전압의 펄스 지속시간은 T1일 수 있고 그리고 제 2 뱅크(160)의 기입 전압의 펄스 지속시간은 T2일 수 있다. T1 및 T2는 서로 다를 수 있다. 여기서, T1 및 T2는 제 1 뱅크(150)의 기입 전압 및 제 2 뱅크(160)의 기입 전압 간의 활성화 시점들, 비활성화 시점들, 인가 시점들, 비인가 시점들의 차이들에 기인하여 서로 다를 수 있다.
T1 및 T2가 서로 다른 경우, 예를 들어, T1은 T2보다 더 길 수 있다. 제 1 뱅크(150)의 기입 전압의 펄스 지속시간은 제 2 뱅크(160)의 기입 전압의 펄스 지속시간보다 더 길 수 있고 그리고, 그 결과, 제 1 뱅크(150)는 제 2 뱅크(160)보다 더 높은 신뢰성을 가지고 동작할 수 있다. 반면, 제 2 뱅크(160)의 기입 전압의 펄스 지속시간은 제 1 뱅크(150)의 기입 전압의 펄스 지속시간보다 더 짧을 수 있고 그리고, 그 결과, 제 2 뱅크(160)는 제 1 뱅크(150)보다 더 빠르게 동작할 수 있다.
제 2 뱅크(160)는, 제 1 뱅크(150)의 판독/기입 동작 중에, 활성화될 수 있다. 실시 예에서, 제 1 뱅크(150)의 제 1 기입 드라이버(154)는 제 1 제어 신호(CTRL1) 내의 제 1 판독/기입 제어 신호(CTRL1_RW)에 응답하여 제 1 뱅크(150)에 포함된 메모리 셀에 기입 펄스를 제공하고 그리고 제 1 뱅크(150)의 메모리 셀을 가로지르는 전압을 제공할 수 있다. 제 1 제어 회로(130)는 제 1 뱅크(150)의 메모리 셀을 가로지르는 전압에 기초하여 제 1 뱅크(150)의 메모리 셀의 판독 동작을 수행할 수 있다. 제 2 기입 드라이버(164)는, 제 1 뱅크(150)의 메모리 셀의 판독 동작 중에, 제 2 제어 신호(CTRL2) 내의 제 2 판독/기입 제어 신호(CTRL2_RW)에 응답하여 제 2 뱅크(160)에 포함된 메모리 셀에 기입 펄스를 제공하고 그리고 제 2 뱅크(160)의 메모리 셀을 가로지르는 전압을 제공할 수 있다.
도 5는 시간에 따라 도 1의 제 1 및 제 2 뱅크들 내에 각각 제공되는 비트라인 전압들을 도시하는 그래프이다. 도 5는 도 1을 참조하여 설명될 것이다. 도 5에서, 제 1 및 제 2 뱅크들(151, 161)의 비트라인 전압들에 대해서만 도시하나, 도 5의 원리는 제 1 및 제 2 뱅크들(151, 161)의 워드라인 전압들에 대해서도 동일하게 적용될 수 있다,
도 1의 제 1 뱅크(150) 내의 로우 디코더 및 컬럼 디코더(152, 153)는 제 1 제어 회로(130)로부터 출력된 제 1 제어 신호(CTRL1) 내의 제 1 로우 제어 신호(CTRL1_RA) 및 제 1 컬럼 제어 신호(CTRL1_CA)에 응답하여, 대기 상태(stand-by)에서 제 1 뱅크(150) 내의 메모리 셀에 연결된 비트라인을 디스차지(discharge) 할 수 있다. 여기서, 디스차지 하는 것은 접지 전압 Vss 또는 디스차지 전압을 인가하는 것을 의미할 수 있다. 로우 디코더 및 컬럼 디코더(152, 153)는 외부 장치로부터 판독 요청을 수신한 후에 t10 시간에서 비로소 제 1 뱅크(150) 내의 메모리 셀에 연결된 비트 라인을 프리차지(precharge) 할 수 있다. 여기서, 프리차지 하는 것은 접지 전압 Vss 또는 디스차지 전압이 아닌 0 이상의 전압(예컨대, 도 5의 프리차지 전압 Vpre)을 인가하는 것을 의미할 수 있다.
프리차지가 완료되는 t11 시간에서, 제 1 제어 회로(130)는 제 1 뱅크(150) 내의 메모리 셀에 판독 동작을 수행할 수 있다. 예를 들어, 판독 동작에서, 제 1 뱅크(150) 내의 메모리 셀에 연결된 비트 라인에는 프리차지 전압(Vpre)보다 높은 판독 전압(Vset = 2Vpre)이 인가될 수 있다.
판독 동작이 완료된 t12 시간에서, 리커버리(recovery) 동작이 수행될 수 있다. 즉, 제 1 뱅크(150) 내의 메모리 셀에 연결된 비트 라인의 전압이 프리차지 전압(Vpre)으로 복귀될 수 있다. 하지만, 다른 실시 예에서, 리커버리 절차는 생략되어도 무방하다.
리커버리가 완료된 시점 t13에서, 제 1 뱅크(150) 내의 메모리 셀에 연결된 비트 라인의 전압은 접지 레벨(Vss)로 바이어스될 수 있다. 즉, 제 1 뱅크(150) 내의 메모리 셀에 연결된 비트 라인의 전압은 대기 상태 전압으로 회복될 수 있다. 결국, 대기 상태에서, 제 1 뱅크(150) 내의 메모리 셀에 연결된 비트 라인을 대기 상태 전압으로 유지함에 따라 잠재적인 전류 누설을 획기적으로 줄일 수 있고 그리고 제 1 뱅크(150)의 소모 전력이 감소될 수 있다.
도 1의 제 2 뱅크(160) 내의 로우 디코더 및 컬럼 디코더(162, 163)는 제 2 제어 회로(140)로부터 출력된 제 2 제어 신호(CTRL2) 내의 제 2 로우 제어 신호(CTRL2_RA) 및 제 2 컬럼 제어 신호(CTRL2_CA)에 응답하여, 대기 상태 없이 제 2 뱅크(160) 내의 메모리 셀에 연결된 비트 라인 및 워드 라인을 프리차지(precharge) 할 수 있다. 즉, 대기 상태 대신에 프리 차지 과정이 수행될 수 있다.
t14 시간에서, 제 2 제어 회로(140)는, 별도의 프리차지 과정 없이, 제 2 뱅크(160) 내의 메모리 셀에 판독 동작을 수행한다. 예를 들어, 판독 동작에서, 제 2 뱅크(160) 내의 메모리 셀에 연결된 비트 라인에는 프리차지 전압(Vpre)보다 높은 판독 전압(Vset = 2Vpre)이 인가될 수 있다.
판독 동작이 완료된 t15 시간에서, 제 2 뱅크(160) 내의 메모리 셀에 연결된 비트 라인의 전압은 접지 레벨(Vss)로 바이어스 될 수 있다. 즉, 제 2 뱅크(160) 내의 메모리 셀은, 별도의 리커버리 동작 없이, 곧바로 대기 상태로 진입할 수 있다.
이와 같이, 제 2 뱅크(160) 내의 메모리 셀에 연결된 비트 라인 및 워드 라인은 프리차지 전압에 의해 대기 상태에서도 프리 차지 상태를 유지할 수 있다. 즉, 제 2 뱅크(160)에 대해서는 별도의 프리차지 과정이 불필요하다. 프리차지 상태에서, 제 1 뱅크(150) 내의 메모리 셀은 외부 장치(예컨대, 호스트)의 요청에 대해 고속으로 응답이 가능하고 기입 상태에서 고속으로 기입 동작이 가능하다.
도 6은 본 발명의 일 실시 예에 따라 도 1의 불휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다. 저장 장치(1000)는 메모리 시스템으로도 지칭될 수 있다. 저장 장치(1000)는 메모리 컨트롤러(1100) 및 불휘발성 메모리 장치(1200)를 포함할 수 있다.
메모리 컨트롤러(1100)는 읽기 동작, 또는 쓰기 동작을 수행하도록 불휘발성 메모리 장치(1200)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)에 커맨드(CMD), 어드레스(ADDR), 및 데이터(DQ)를 전송함으로써 기입 동작을 수행하도록 불휘발성 메모리 장치(1200)를 제어할 수 있다.
메모리 컨트롤러(1100)는 외부 장치(예컨대, 호스트)와 불휘발성 메모리 장치(1200) 사이의 물리적 연결을 제공할 수 있다. 메모리 컨트롤러(1100)는 외부 장치로부터 수신된 신호들에 응답하여 불휘발성 메모리 장치(1200)를 제어할 수 있다. 메모리 컨트롤러(1100)는 외부 장치의 버스 포맷(Bus format)에 대응하여 불휘발성 메모리 장치(1200)와의 인터페이싱을 제공할 수 있다. 특히, 메모리 컨트롤러(1100)는 외부 장치로부터 제공되는 명령어를 디코딩할 수 있다. 디코딩 된 결과에 따라, 메모리 컨트롤러(1100)는 불휘발성 메모리 장치(1200)를 액세스할 수 있다.
메모리 컨트롤러(1100)는 버퍼 메모리(1110)를 포함할 수 있다. 버퍼 메모리(1110)는 제 1 모드로 동작하는 뱅크들의 제 1 뱅크 어드레스들이 제 1 모드로 맵핑 되고 그리고 제 2 모드로 동작하는 뱅크들의 제 2 뱅크 어드레스들이 제 2 모드로 맵핑 된 맵핑 테이블을 저장할 수 있다.
불휘발성 메모리 장치(1200)는 제 1 및 제 2 제어 회로들(1211, 1212), 및 제 1 및 제 2 뱅크들(1231, 1232)을 포함할 수 있다. 불휘발성 메모리 장치(1200)는 도 1의 불휘발성 메모리 장치(100)와 실질적으로 동일할 수 있다. 즉, 제 1 및 제 2 제어회로들(1211, 1212)는 도 1의 제 1 및 제 2 제어 회로들(130, 140)과 실질적으로 동일할 수 있고 그리고 제 1 및 제 2 뱅크들(1231, 1232)은 도 1의 제 1 및 제 2 뱅크들(150, 160)과 실질적으로 동일할 수 있다.
불휘발성 메모리 장치(1200)는 메모리 컨트롤러(1100)의 제어에 따라 데이터를 저장하거나 또는 저장된 데이터를 메모리 컨트롤러(1100)로 전송할 수 있다. 불휘발성 메모리 장치(1200)는 저장 장치(1000)의 저장 매체로서 제공될 수 있다. 예를 들면, 불휘발성 메모리 장치(1200)는 상 변화 메모리(Phase-change memory; PCM)로 제공될 수 있다. 불휘발성 메모리 장치(1200)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 메모리 컨트롤러(1100)와 연결될 수 있다.
메모리 컨트롤러(1100)는 외부 장치(예컨대, 호스트)로부터 제 1 모드에 대응하는 요청을 수신할 수 있다. 메모리 컨트롤러(1100)는 제 1 뱅크(1231)에 대응하는 동작 특성을 포함하는 요청에 포함된 커맨드가 제 1 맵핑 테이블(1111)에 포함된 제 1 뱅크(1231)의 뱅크 어드레스에 대응하는지 여부를 판단할 수 있다. 요청에 포함된 커맨드가 제 1 뱅크(1231)의 뱅크 어드레스에 대응하는 경우, 제 1 뱅크(1231)을 선택할 수 있다.
실시 예에서, 메모리 컨트롤러(1100)는 외부 장치(예컨대, 호스트)로부터 제 1 뱅크(1231)에 대응하는 동작 특성을 포함하는 요청에 기초하여 제 1 뱅크(1231)에 엑세스 할 수 있다. 이 경우, 메모리 컨트롤러(1100)는 제 1 뱅크(1231)에 대응하는 동작 특성을 포함하는 요청에 기초하여 엑세스 대상 뱅크인 제 1 뱅크(1231)의 어드레스(엑세스 대상 뱅크 어드레스)를 결정할 수 있다. 이에 따라, 메모리 컨트롤러(1100)는 제 1 뱅크(1231)에 엑세스 할 수 있다.
실시 예에서, 제 1 제어 회로(1211)는 메모리 컨트롤러(1100)를 경유하여 외부 장치(예컨대, 호스트)로부터 제 1 뱅크(1231)에 대한 갱신 요청을 수신한 후에 외부 장치로부터 판독 요청을 수신할 수 있다. 여기서, 갱신 요청이란 제 1 뱅크(1231)의 동작을 위한 펄스의 진폭 및 펄스 지속시간의 값들 및 타이밍을 갱신시키기 위한 요청을 지칭할 수 있다. 제 1 제어 회로(1211)는, 메모리 컨트롤러(1100)를 경유하여 외부 장치(예컨대, 호스트)로부터 제 1 뱅크(1231)에 대한 갱신 요청을 수신한 후에 외부 장치로부터 판독 요청을 수신한 후에, 갱신 요청을 수신하기 전에 이용된 판독/기입 펄스와는 다른 판독/기입 펄스에 따라 제 1 뱅크(1231)의 메모리 셀에 대한 판독 동작을 수행할 수 있다. 제 1 제어 회로(1211)는 제 1 뱅크에 포함된 적어도 하나의 메모리 셀로부터 갱신 요청을 수신하기 전에 이용된 판독/기입 펄스와는 다른 판독/기입 펄스의 진폭의 값 및 펄스 지속시간의 값을 로드(load) 할 수 있다.
실시 예에서, 메모리 컨트롤러(1100)는 외부 장치(예컨대, 호스트)로부터 뱅크들의 재편성 요청(re-categorizing request)을 수신할 수 있다. 여기서, 재편성 요청은 각각의 뱅크들에 대응하는 동작 특성들(예를 들어, 판독/기입 펄스의 진폭의 값, 펄스 지속시간의 값 등)을 가변하기 위한 요청을 지칭할 수 있다. 예를 들어, 제 1 뱅크(1231)에 제 1 동작 특성이 대응하고 그리고 제 2 뱅크(1232)에 제 2 동작 특성이 대응하는 경우, 메모리 컨트롤러(1100)는 외부 장치로부터의 재편성 요청에 따라 제 1 뱅크(1231)를 제 2 동작 특성으로 갱신하고 그리고 제 2 뱅크(1232)를 제 1 동작 특성으로 갱신할 수 있다. 이와 더불어, 메모리 컨트롤러(1100)는 제 1 뱅크(1231)의 갱신을 위해 제 1 및 제 2 동작 특성들과는 다른 제 3 동작 특성을 참조할 수도 있고 그리고 외부 장치로부터의 재편성 요청에 따라 제 1 뱅크(1231)를 제 2 동작 특성으로 갱신할 수도 있다. 외부 장치로부터의 재편성 요청에 따라 메모리 컨트롤러(1100)는 재편성 요청에 따라 제 1 뱅크(1231)의 뱅크 어드레스를 제 1 맵핑 테이블(1111)에서 제 2 맵핑 테이블(1112)로 전송할 수 있다.
실시 예에서, 메모리 컨트롤러(1100)는 제 1 뱅크(1231)에 대한 판독 동작, 기입 동작중에 제 2 뱅크(1232)를 활성화하거나 엑세스 할 수 있다. 메모리 컨트롤러(1100)는 제 1 뱅크(1231)를 접근하면서 동시에 제 2 뱅크(1232)도 접근할 수 있다. 메모리 컨트롤러(1100)는, 제 1 뱅크(1231)에 대한 판독 동작 중에, 외부 장치로부터 제 1 뱅크(1231)에 대응하는 요청에 포함된 커맨드와는 다른 커맨드를 포함하는 요청을 수신할 수 있다. 메모리 컨트롤러(1100)는 다른 커맨드가 제 2 맵핑 테이블(1112)에 포함된 제 2 뱅크(1232)의 뱅크 어드레스에 대응하는지 여부를 판단할 수 있다. 다른 커맨드가 제 2 맵핑 테이블(1112)에 포함된 제 2 뱅크(1232)의 뱅크 어드레스에 대응하는 경우, 메모리 컨트롤러(1100)는 제 1 뱅크(1231)에 대한 판독 동작 중에, 제 2 뱅크(1232)에 엑세스 할 수 있다.
예시적으로, 메모리 컨트롤러(1100) 또는 불휘발성 메모리 장치(1200)는 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 메모리 컨트롤러(1100) 또는 불휘발성 메모리 장치(1200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 7은 도 1의 불휘발성 메모리 장치에 제공되는 신호들의 예시적인 타이밍도이다. 도 7은 도 1 및 도 6을 참조하여 설명될 것이다. 도 7에서, 불휘발성 메모리 장치(100)로 제공되는 커맨드(CMD), 어드레스(ADDR), 및 데이터(DQ) 각각의 타이밍도들이 도시되었다.
커맨드(CMD)는 제 1 뱅크(150)의 선택 커맨드(BK1 SEL), 제 2 뱅크(160)의 선택 커맨드(BK2 SEL), 제 1 뱅크(150)의 판독 커맨드(BK1 RD), 및 제 2 뱅크(160)의 판독 커맨드(BK2 RD)를 포함할 수 있다. 어드레스(ADDR)는 제 1 뱅크(150)의 행 어드레스(BK1 RA), 제 2 뱅크(160)의 행 어드레스(BK2 RA), 제 1 뱅크(150)의 열 어드레스(BK1 CA), 및 제 2 뱅크(160)의 열 어드레스(BK2 CA)를 포함할 수 있다. 데이터(DQ)는 제 1 뱅크(150)의 판독 데이터(DATA1) 및 제 2 뱅크(160)의 판독 데이터(DATA2)를 포함할 수 있다.
t20 시간에서, 불휘발성 메모리 장치(100)는 제 1 뱅크(150)의 선택 커맨드(BK1 SEL)를 수신할 수 있고 그리고 제 1 뱅크(150)의 선택 커맨드(BK1 SEL)에 의해 제 1 뱅크(150)에 대한 엑세스 동작이 수행될 수 있다. T20 시간에서, 불휘발성 메모리 장치(100)는 제 1 뱅크(150)의 행 어드레스(BK1 RA)를 수신할 수 있다.
t21 시간에서, 불휘발성 메모리 장치(100)는 제 2 뱅크(160)의 선택 커맨드(BK2 SEL)를 수신할 수 있고 그리고 제 2 뱅크(160)의 선택 커맨드(BK2 SEL)에 의해 제 2 뱅크(160)에 대한 엑세스 동작이 수행될 수 있다. t21 시간에서, 불휘발성 메모리 장치(100)는 제 2 뱅크(160)의 행 어드레스(BK2 RA)를 수신할 수 있다.
t22 시간에서, 불휘발성 메모리 장치(100)는 제 1 뱅크(150)의 판독 커맨드(BK1 RD)를 수신할 수 있고 그리고 제 1 제어 회로(130)는 제 1 뱅크(150)의 판독 커맨드(BK1 RD)에 의해 제 1 뱅크(150) 내의 비트 라인에 엑세스 할 수 있다. t22 시간에서, 불휘발성 메모리 장치(100)는 제 1 뱅크(150)의 열 어드레스(BK1 CA)를 수신할 수 있다.
t23 시간에서, 불휘발성 메모리 장치(100)는 제 2 뱅크(160)의 판독 커맨드(BK2 RD)를 수신할 수 있고 그리고 제 2 제어 회로(140)는 제 2 뱅크(160)의 판독 커맨드(BK2 RD)에 의해 제 2 뱅크(160) 내의 비트 라인에 엑세스 할 수 있다. t23 시간에서, 불휘발성 메모리 장치(100)는 제 2 뱅크(160)의 열 어드레스(BK2 CA)를 수신할 수 있다.
t24 시간에서, 제 1 제어 회로(140)는 제 1 뱅크(150)에 대한 판독 동작을 수행할 수 있고 그리고 입력/출력 회로(170)는 제 1 뱅크(150) 내의 적어도 하나의 메모리 셀로부터 판독 데이터(DATA1)를 수신할 수 있다. t25 시간에서, 제 2 제어 회로(140)는 제 2 뱅크(160)에 대한 판독 동작을 수행할 수 있고 그리고 입력/출력 회로(170)는 제 2 뱅크(160) 내의 적어도 하나의 메모리 셀로부터 판독 데이터(DATA2)를 수신할 수 있다.
일 실시 예에서, 제 1 제어 신호(CTRL1)는 제 1 뱅크(150)의 선택 커맨드(BK1 SEL)가 입력된 시점부터 판독 데이터(DATA1)가 출력되는 시점 또는 제 1 뱅크(150)의 선택 커맨드(BK1 SEL)를 전송한 시점부터 판독 데이터(DATA1)를 수신한 시점까지의 레이턴시 시간 간격(BK1 Latency)의 값을 포함할 수 있다. 제 2 제어 신호(CTRL2)는 제 2 뱅크(160)의 선택 커맨드(BK2 SEL)가 입력된 시점부터 판독 데이터(DATA2)가 출력되는 시점 또는 제 2 뱅크(160)의 선택 커맨드(BK2 SEL)를 전송한 시점부터 판독 데이터(DATA2)를 수신한 시점까지의 레이턴시 시간 간격(BK2 Latency)의 값을 포함할 수 있다.
제 1 제어 회로(130)가 제 1 뱅크(150)의 선택 커맨드(BK1 SEL)를 수신한 시점부터 제 1 뱅크(150)가 판독 데이터(DATA1)을 출력하는 시점까지의 시간 간격과 제 2 제어 회로(140)가 제 1 뱅크(160)의 선택 커맨드(BK2 SEL)를 수신한 시점부터 제 2 뱅크(160)가 판독 데이터(DATA2)을 출력하는 시점까지의 시간 간격 사이에는 차이가 존재하므로, 도 6을 참조하면, 제 1 뱅크(150)에 대한 엑세스 동작으로부터 판독 동작까지의 레이턴시 시간 간격(BK1 Latency)의 값 및 제 2 뱅크(160)에 대한 엑세스 동작으로부터 판독 동작까지의 레이턴시 시간 간격(BK2 Latency)의 값은 서로 다를 수 있다.
일 실시 예에서, 메모리 컨트롤러(1100)는 외부 장치(예컨대, 호스트)로부터 제 1 뱅크(150)에 대응하는 요청을 수신한 경우, t10 시간에 제 1 뱅크(150)에 엑세스 동작을 수행하고 그리고 제 1 뱅크(150)에 대한 엑세스 동작으로부터 판독 동작까지의 레이턴시 시간 간격(BK1 Latency) 후에 입력/출력 회로(170)는 제 1 뱅크(150) 내의 적어도 하나의 메모리 셀로부터 판독 데이터(DATA1)를 로드 할 수 있다. 메모리 컨트롤러(1100)는 외부 장치로부터 제 2 뱅크(160)에 대응하는 요청을 수신한 경우, t11 시간에 제 2 뱅크(160)에 엑세스 동작을 수행하고 그리고 제 2 뱅크(160)에 대한 엑세스 동작으로부터 판독 동작까지의 레이턴시 시간 간격(BK2 Latency) 후에 입력/출력 회로(170)는 제 2 뱅크(160) 내의 적어도 하나의 메모리 셀로부터 판독 데이터(DATA2)를 로드 할 수 있다.
일 실시 예에서, 메모리 컨트롤러(1100)는, 외부 장치로부터 제 1 뱅크(150)에 대한 갱신 요청을 수신한 후에 제 1 뱅크(150)의 판독 요청을 수신한 경우, 제 1 뱅크(150)에 엑세스 동작을 수행하고 그리고 입력/출력 회로(170)는 제 1 뱅크(150)에 엑세스 동작을 수행한 시간으로부터 레이턴시 시간 간격(BK2 Latency) 후에 제 1 뱅크(150) 내의 다른 적어도 하나의 메모리 셀로부터 판독 데이터(DATA1)를 로드 할 수 있다. 즉, 제 1 뱅크(150)의 레이턴시의 값(BK1 Latency)이 제 2 뱅크(160)와 마찬가지로 갱신될 수 있다.
일 실시 예에서, 메모리 컨트롤러(1100)는 제 1 뱅크(150)에 판독 동작을 수행하는 중에, 제 2 뱅크(160)에 엑세스 동작을 수행할 수 있다.
일 실시 예에서, 제 1 커맨드에 의해 제 1 뱅크(1231)로부터 데이터가 출력되는데 필요한 시간은 제 2 커맨드에 의해 제 2 뱅크(1232)로부터 데이터가 출력되는데 필요한 시간과 상이할 수 있다.
일 실시 예에서, 메모리 컨트롤러(1100)가 제 1 읽기 명령을 전송한 시점부터 메모리 컨트롤러(1100)가 제 1 읽기 명령에 의해 제 1 뱅크(1231)의 데이터를 수신하는 시점까지의 제 1 레이턴시는, 메모리 컨트롤러(1100)가 제 2 읽기 명령을 전송한 시점부터 메모리 컨트롤러(1100)가 제 2 읽기 명령에 의해 제 2 뱅크(1232)의 데이터를 수신하는 시점까지의 제 2 레이턴시와 상이할 수 있다.
일 실시 예에서, 제 1 레이턴시로 제 1 뱅크(1231)로부터 데이터가 출력되도록, 제 1 뱅크(1231)에 인가되는 신호들은 제 1 제어 회로(1211)의 레지스터(R1) 내의 제 1 제어 정보에 의해 결정될 수 있다. 제 2 레이턴시로 제 2 뱅크(1232)로부터 데이터가 출력되도록, 제 2 뱅크(1232)에 인가되는 신호들은 제 2 제어 회로(1212)의 레지스터(R2) 내의 제 2 제어 정보에 의해 결정될 수 있다.
도 8은 본 발명의 일 실시 예에 따라 도 2의 불휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다. 메모리 컨트롤러는 도 6 또는 도 6의 메모리 컨트롤러일 수 있다. 불휘발성 메모리 장치는 도 2의 불휘발성 메모리 장치의 아키텍쳐를 포함할 수 있다.
메모리 컨트롤러(2100)는 도 6의 메모리 컨트롤러(1100)와 실질적으로 동일할 수 있다. 도 9에는 도시되지 않았으나, 메모리 컨트롤러(3100)는 버퍼 메모리를 포함할 수 있다.
불휘발성 메모리 장치(2200)는 도 2의 아키텍쳐와 같이 구성될 수 있다. 제 1 내지 제 16 뱅크들(2210~2226)은 도 2의 제 1 내지 제 16 뱅크들(211~226)과 실질적으로 동일할 수 있다. 즉, 제 1 내지 제 16 뱅크들(2210~2226) 또한 제 1 내지 제 3 영역들(2230~2250)로 구분될 수 있다. 주변회로(PERI)에 포함된 커맨드 디코더(2260), 어드레스(2270), 및 입력/출력 회로(2280)는 각각 도 2의 커맨드 디코더(260), 어드레스(270), 및 입력/출력 회로(280)와 실질적으로 동일할 수 있다.
메모리 컨트롤러(2100)는 제 1 내지 제 16 뱅크들(2210~2226)을 복수의 카테고리들로 구분할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 제 1 내지 제 16 뱅크들(2210~2226)을 제 1 카테고리 및 제 2 카테고리로 구분할 수 있고, 제 1 카테고리는 제 1 내지 제 8 뱅크들(2210~2218)을 포함할 수 있고, 그리고 제 2 카테고리는 제 9 내지 제 16 뱅크들(2219~2226)을 포함할 수 있다. 이 경우, 같은 카테고리에 포함되는 뱅크들은 동일한 모드에서 동작하고, 동일한 동작 특성을 가지고, 그리고 동일한 동작 설정에 따라 동작할 수 있다. 메모리 컨트롤러(2100)는 복수의 카테고리들마다 뱅크들의 코어 제어 동작을 다르게 설정할 수 있다. 여기서, 코어 제어 동작이란 뱅크들을 제어하기 위한 제어 신호를 생성하는 회로(예컨대, 각 뱅크들에 대응하는 제어 회로)의 동작 설정을 의미할 수 있다.
메모리 컨트롤러(2100)는 외부 장치(예컨대, 호스트)로부터 요청을 수신할 수 있고 수신된 요청을 구별할 수 있다. 이 경우, 수신된 요청은 요청에 대응하는 동작 특성에 따라 구별될 수 있다. 예를 들어, 수신된 요청은 소비되는 전력을 최소화하는 동작 특성에 대응할 수 있고, 더욱 빠른 속도로 동작하는 동작 특성에 대응할 수 있고, 또는 더욱 높은 신뢰성을 가지는 동작 특성에 대응할 수 있다. 메모리 컨트롤러(3100)는 구별된 요청에 따라 대응하는 뱅크를 선택할 수 있다. 이에 따라, 불휘발성 메모리 장치(2200)는 최적의 성능을 달성할 수 있다.
메모리 컨트롤러(2100)는 제 1 내지 제 16 뱅크들(2210~2226)의 편성(category)을 가변할 수 있다. 편성을 가변하기 위해, 외부 장치(예컨대, 호스트)는 메모리 컨트롤러(2100)에 재편성 요청을 전송할 수 있고 그리고 메모리 컨트롤러(2100)는 재편성 요청에 따라 제 1 내지 제 16 뱅크들(2210~2226)의 편성을 변경할 수 있다. 예를 들어, 재편성 요청에 따라, 메모리 컨트롤러(2100)는 제 1 카테고리 및 제 2 카테고리로 구분된 제 1 내지 제 16 뱅크들(2210~2226)을 제 3 카테고리 및 제 4 카테고리로 구분할 수 있다. 여기서, 제 3 카테고리는 제 13 내지 제 16 뱅크들(2223~2226)을 포함할 수 있고 그리고 제 4 카테고리는 제 1 내지 제 12 뱅크들(2211~2222)을 포함할 수 있다. 제 3 카테고리에 포함되는 뱅크들의 동작 특성은 제 1 카테고리에 포함되는 뱅크들의 동작 특성에 대응할 수 있고 그리고 제 4 카테고리에 포함되는 뱅크들의 동작 특성은 제 2 카테고리에 포함되는 뱅크들의 동작 특성에 대응할 수 있다.
도 3에서와 마찬가지로, 도 9의 제 1 내지 제 16 뱅크들(2210~2226)의 개수는 16개로 도시되었으나, 반드시 이에 한정되는 것은 아니다. 즉, 불휘발성 메모리 장치(2200)에 포함된 뱅크들의 개수는 제한되지 않는다.
도 9는 도 6의 메모리 컨트롤러를 예시적으로 나타내는 블록도이다. 도 9는 도 6을 참조하여 설명될 것이다. 도 9를 참조하면, 메모리 컨트롤러(1100)는 프로세서(1110), SRAM(1120), ROM(1130), 호스트 인터페이스(1140), 및 메모리 인터페이스(1150)를 포함할 수 있다.
프로세서(1110)는 메모리 컨트롤러(1100)의 제반 동작을 제어할 수 있고 다양한 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1110)는 CPU(central processing unit), GPU(graphics processing unit), NPU(neural processing unit), DSP(digital signal processor) 등을 포함할 수 있고 프로세서(1110)의 개수는 하나 이상일 수 있다(즉, 멀티 코어 프로세서).
SRAM(1120)은 메모리 컨트롤러(1100)의 캐시 메모리, 동작 메모리, 또는 버퍼 메모리로서 사용될 수 있다. SRAM(1120)은 프로세서(1110)의 캐시 메모리로서도 사용될 수 있다. SRAM(1120)은 프로세서(1110)가 실행하는 코드들 및 명령들을 저장할 수 있다. SRAM(1120)은 프로세서(1110)에 의해 처리되는 데이터를 저장할 수 있다.
ROM(1130)은 메모리 컨트롤러(1100)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치(1200)를 제어하는데 요구되는 다양한 정보(예를 들어, 변환 계층, 맵핑 테이블 등)는 SRAM(1120), ROM(1130), 또는 별도의 버퍼 메모리에 저장될 수 있고, 이러한 정보는 프로세서(1110)에 의해 관리되거나 또는 구동될 수 있다.
호스트 인터페이스 회로(1140)는 프로세서(1110)의 제어에 따라 외부의 호스트(HOST)와 통신할 수 있다. 호스트 인터페이스 회로(1140)는 호스트(HOST)로부터 전송되는 요청들(예컨대, 판독/기입 요청 및 재편성 요청)을 버스(1160)를 경유하여 프로세서(1110)에 전달할 수 있다. 예시적인 실시 예에서, 호스트 인터페이스(1140)는 DDR(Double DQ Rate), LPDDR(Low-Power DDR), USB(Universal Serial Bus), MMC(multimedia card), eMMC(Embedded MMC), PCI(peripheral component interconnection), PCI-E(PCI-express), ATA(Advanced Technology Attachment), SATA(Serial-ATA), PATA(Parallel-ATA), eSATA(external SATA), SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVM-e(Nonvolatile Memory-express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다.
메모리 인터페이스(1150)는 프로세서(1110)의 제어에 따라 불휘발성 메모리 장치(100)와 메모리 컨트롤러(1100) 사이의 통신을 중계할 수 있다. 즉, 메모리 컨트롤러(1100)는 메모리 인터페이스(1150)를 통해 불휘발성 메모리 장치(1200)와 통신할 수 있다. 예시적인 실시 예에서, 메모리 컨트롤러(1100)는 메모리 인터페이스(1150)를 기반으로 다양한 신호들(예를 들어, CMD, ADDR, DQ 등)을 불휘발성 메모리 장치(1200)에 제공할 수 있다.
버스(1600)는 메모리 컨트롤러(1100)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 메모리 컨트롤러(1100)의 구성 요소들은 버스(1600)의 버스 포맷에 기초하여 서로 데이터를 교환할 수 있다. 예로서, 버스 포맷은 USB, SCSI, PCIe, ATA, PATA, SATA, IDE, UFS(universal flash storage) 등과 같은 다양한 규약들 중 하나 이상을 포함할 수 있다.
도 9에 도시된 메모리 컨트롤러(1100)는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 메모리 컨트롤러(1100)는 ECC(Error Correction Code) 엔진, 랜더마이저, 버퍼 관리 회로 등과 같은 다른 다양한 구성 요소들을 더 포함할 수 있다.
도 9의 메모리 컨트롤러(1100)는 도 6의 저장 장치를 기준으로 설명되었으나, 도 8의 메모리 컨트롤러(2100)도 도 9의 메모리 컨트롤러(1100)와 같이 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 예시적으로 나타내는 순서도이다. 도 10은 도 8를 참조하여 설명될 것이다.
S110 단계에서, 메모리 컨트롤러(2100)는 불휘발성 메모리 장치(2200)에 포함된 복수의 뱅크들을 제 1 모드로 동작하는 뱅크들 및 제 1 모드와 다른 제 2 모드로 동작하는 뱅크들로 구분할 수 있다. 일 실시 예에서, 메모리 컨트롤러(2100)는 복수의 뱅크들을 제 3 모드로 동작하는 뱅크들로 더 구분할 수 있다. 메모리 컨트롤러(2100)는, 도 9에는 도시되지 않았으나 도 6과 마찬가지로, 제 1 모드로 동작하는 뱅크들의 제 1 뱅크 어드레스들이 제 1 모드로 맵핑 되고 그리고 제 2 모드로 동작하는 뱅크들의 제 2 뱅크 어드레스들이 제 2 모드로 맵핑 된 맵핑 테이블이 저장된 버퍼 메모리를 포함할 수 있다.
S120 단계에서, 메모리 컨트롤러(2100)는 호스트로부터 제 1 모드에 대응하는 제 1 요청을 수신하고 그리고 제 1 요청에 따라 제 1 모드로 동작하는 뱅크들 중 제 1 뱅크에 대응하는 제 1 뱅크 어드레스를 불휘발성 메모리 장치(2200)로 전송할 수 있다. 메모리 컨트롤러(2100)는 제 1 요청이 제 1 및 제 2 모드들 중 어느 모드에 대응하는지 여부를 판별할 수 있다.
S130 단계에서, 메모리 컨트롤러(2100)는 호스트로부터 상기 제 2 모드에 대응하는 제 2 요청을 더 수신하고 그리고 상기 제 2 요청에 따라 상기 제 2 모드로 동작하는 뱅크들 중 제 2 뱅크에 대응하는 제 2 뱅크 어드레스를 상기 메모리 장치로 전송할 수 있다. 메모리 컨트롤러(2100)는 제 2 요청이 제 1 및 제 2 모드들 중 어느 모드에 대응하는지 여부를 판별할 수 있다.
일 실시 예에서, 메모리 컨트롤러(2100)는 제 1 요청에 의해 불휘발성 메모리 장치(2200)의 제 1 뱅크가 선택된 이후에 제 1 뱅크를 판독하는 제 3 요청을 불휘발성 메모리 장치(2200)로 전송할 수 있다. 여기서, 제 2 요청은 제 1 요청과 제 3 요청 사이에서 불휘발성 메모리 장치(2200)로 전송될 수 있다.
일 실시 예에서, 메모리 컨트롤러(2100)는 호스트로부터 제 1 모드에 대응하는 기입 요청을 수신할 수 있고 그리고 기입 요청에 따라 제 1 모드로 동작하는 뱅크들 중 제 1 뱅크를 선택할 수 있다. 메모리 컨트롤러(2100)는 제 1 모드에 대응하는 기입 요청에 기초하여 엑세스 대상 뱅크 어드레스를 결정할 수 있다. 메모리 컨트롤러(2100)는 엑세스 대상 뱅크 어드레스에 대응하는 제 1 뱅크에 엑세스 할 수 있다. 다만, 여기에 한정되지 않고 메모리 컨트롤러(2100)는 호스트로부터 엑세스 대상 뱅크 어드레스를 기입 요청과 같이 수신할 수도 있다. 메모리 컨트롤러(2100)는 제 1 뱅크들 중 하나의 뱅크에 포함된 메모리 셀에 판독/기입 동작을 수행할 수 있다.
메모리 컨트롤러(2100)는 호스트로부터 제 1 판독/기입 요청에 포함된 커맨드와는 다른 커맨드를 포함하는 제 2 판독/기입 요청을 수신할 수 있다. 제 1 뱅크들 중 하나의 뱅크에 포함된 메모리 셀에 판독/기입 동작을 수행하는 도중, 메모리 컨트롤러(2100)는 제 2 판독/기입 요청에 기초하여 제 2 뱅크들 중 하나의 뱅크에 엑세스 할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치에 포함된 뱅크들의 편성을 가변하기 위한 방법을 예시적으로 나타내는 순서도이다. 도 11은 도 8을 참조하여 설명될 것이다.
S210 단계에서, 메모리 컨트롤러(2100)는 호스트로부터 재편성 요청을 수신할 수 있다.
S220 단계에서, 메모리 컨트롤러(2100)는 재편성 요청에 따라, 제 1 뱅크 어드레스들 중 하나를 제 2 모드로 맵핑 할 수 있다. 다만, 여기에 제한되지 않고 메모리 컨트롤러(3100)는 재편성 요청에 따라 제 1 뱅크 어드레스들 중 하나를 제 1 및 제 모드와 상이한 제 3 모드로 맵핑 할 수도 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
Claims (10)
- 제 1 및 제 2 커맨드들을 수신하고 디코딩(decoding) 하는 커맨드 디코더;
상기 제 1 커맨드를 디코딩 한 상기 커맨드 디코더의 제어에 기초하여 제 1 제어 정보를 생성하는 제 1 제어 회로;
상기 제 2 커맨드를 디코딩 한 상기 커맨드 디코더의 제어에 기초하여 제 2 제어 정보를 생성하는 제 2 제어 회로;
상기 제 1 제어 정보에 따라 동작하는 제 1 메모리 셀을 포함하는 제 1 뱅크; 및
상기 제 2 제어 정보에 따라 동작하는 제 2 메모리 셀을 포함하는 제 2 뱅크를 포함하는 포함하되,
상기 제 1 커맨드에 의해 상기 제 1 뱅크로부터 데이터가 출력되는데 필요한 제 1 시간은 상기 제 2 커맨드에 의해 상기 제 2 뱅크로부터 데이터가 출력되는데 필요한 제 2 시간과 다른 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 제 1 제어 정보에 따라 결정되는 제 1 진폭을 갖는 상기 제 1 메모리 셀에 대한 제 1 판독 신호를 생성하는 제 1 판독 회로; 및
상기 제 2 제어 정보에 따라 결정되는 상기 제 1 진폭과 다른 제 2 진폭을 갖는 상기 제 2 메모리 셀에 대한 제 2 판독 신호를 생성하는 제 2 판독 회로를 더 포함하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 제 1 제어 정보에 따라 결정되는 제 1 펄스 주기를 갖는 상기 제 1 메모리 셀에 대한 제 1 판독 신호를 생성하는 제 1 판독 회로; 및
상기 제 2 제어 정보에 따라 결정되는 상기 제 1 펄스 주기와 다른 제 2 펄스 주기를 갖는 상기 제 2 메모리 셀에 대한 제 2 판독 신호를 생성하는 제 2 판독 회로를 더 포함하는 불휘발성 메모리 장치. - 제 3 항에 있어서,
상기 제 1 제어 회로는 상기 제 1 뱅크에 포함된 적어도 하나의 제 3 메모리 셀로부터 상기 제 1 펄스 주기의 값을 로드(load) 하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 커맨드 디코더는 호스트로부터 상기 제 1 뱅크에 대한 갱신 요청을 더 수신하고,
상기 제 1 제어 회로는 상기 갱신 요청을 수신한 상기 커맨드 디코더의 제어에 기초하여 상기 제 1 제어 정보 대신에 상기 제 2 제어 정보를 저장하고, 그리고
상기 커맨드 디코더가 상기 호스트로부터 상기 제 1 뱅크의 상기 제 1 메모리 셀에 대한 제 3 커맨드를 더 수신하면, 상기 제 1 뱅크의 상기 제 1 메모리 셀은 상기 제 1 제어 정보 대신에 상기 제 2 제어 정보에 기초하여 동작하는 불휘발성 메모리 장치. - 제 1 항에 있어서,
상기 제 1 제어 신호에 응답하여, 대기 상태에서 상기 제 1 메모리 셀에 연결된 비트 라인 및 워드 라인을 디스차지(discharge) 하고 그리고 호스트로부터 판독 요청을 수신한 후 상기 제 1 메모리 셀에 연결된 상기 비트 라인 및 상기 워드 라인을 프리차지(precharge) 하는 제 1 로우 디코더; 및
상기 제 2 제어 신호에 응답하여, 상기 대기 상태 없이 상기 제 2 메모리 셀에 연결된 비트 라인 및 워드 라인을 프리차지 하는 제 2 로우 디코더를 더 포함하는 불휘발성 메모리 장치. - 메모리 장치와 연결된 메모리 컨트롤러의 동작 방법에 있어서,
상기 메모리 장치의 복수의 뱅크들을 제 1 모드로 동작하는 뱅크들 및 상기 제 1 모드와 다른 제 2 모드로 동작하는 뱅크들로 구분하는 단계;
호스트로부터 상기 제 1 모드에 대응하는 제 1 요청을 수신하고 그리고 상기 제 1 요청에 따라 상기 제 1 모드로 동작하는 뱅크들 중 제 1 뱅크에 대응하는 제 1 뱅크 어드레스를 상기 메모리 장치로 전송하는 단계; 및
상기 호스트로부터 상기 제 2 모드에 대응하는 제 2 요청을 더 수신하고 그리고 상기 제 2 요청에 따라 상기 제 2 모드로 동작하는 뱅크들 중 제 2 뱅크에 대응하는 제 2 뱅크 어드레스를 상기 메모리 장치로 전송하는 단계를 포함하는 동작 방법. - 제 7 항에 있어서,
상기 메모리 컨트롤러는:
상기 제 1 모드로 동작하는 상기 뱅크들의 제 1 뱅크 어드레스들이 상기 제 1 모드로 맵핑 되고 그리고 상기 제 2 모드로 동작하는 상기 뱅크들의 제 2 뱅크 어드레스들이 상기 제 2 모드로 맵핑 된 맵핑 테이블이 저장된 버퍼 메모리를 포함하는 동작 방법. - 제 8 항에 있어서,
상기 호스트로부터 재편성 요청을 수신하는 단계; 및
상기 재편성 요청에 따라, 상기 맵핑 테이블에서 상기 제 1 뱅크 어드레스들 중 적어도 하나를 상기 제 2 모드로 맵핑 하는 단계를 더 포함하는 동작 방법. - 제 1 및 제 2 뱅크들, 제 1 제어 정보에 의하여 상기 제 1 뱅크를 제어하는 제 1 제어 회로, 및 제 2 제어 정보에 의하여 상기 제 2 뱅크를 제어하는 제 2 제어 회로를 포함하는 불휘발성 메모리 장치; 및
호스트의 제 1 요청에 응답하여 제 1 읽기 명령을 상기 불휘발성 메모리 장치로 전송하여 상기 제 1 뱅크를 읽고 그리고 상기 호스트의 제 2 요청에 응답하여 제 2 읽기 명령을 상기 불휘발성 메모리 장치로 전송하여 상기 제 2 뱅크를 읽는 메모리 컨트롤러를 포함하되,
상기 메모리 컨트롤러가 상기 제 1 읽기 명령을 전송한 시점부터 상기 메모리 컨트롤러가 상기 제 1 읽기 명령에 의해 상기 제 1 뱅크의 데이터를 수신하는 시점까지의 제 1 레이턴시는, 상기 메모리 컨트롤러가 상기 제 2 읽기 명령을 전송한 시점부터 상기 메모리 컨트롤러가 상기 제 2 읽기 명령에 의해 상기 제 2 뱅크의 데이터를 수신하는 시점까지의 제 2 레이턴시와 다른 저장 장치.
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