DE102005004338A1

DE102005004338A1 - Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren

Info

Publication number: DE102005004338A1
Application number: DE200510004338
Authority: DE
Inventors: Byung-Gil Yongin Choi; Choong-Keun Suwon Kwak; Du-Eung Yongin Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-02-04
Filing date: 2005-01-25
Publication date: 2005-09-01
Anticipated expiration: 2025-01-26
Also published as: CN1664953A; DE102005004338B4; CN1664953B; US20060274574A1; JP4768280B2; US7502251B2; JP2005222687A

Abstract

Die Erfindung bezieht sich auf ein Phasenänderungs-Speicherbauelement mit einer Mehrzahl von Phasenänderungsspeicherzellen, die jeweils ein Material beinhalten, das zwischen einem amorphen und einem kristallinen Zustand programmierbar ist, einem Adressschaltkreis, der wenigstens eine der Speicherzellen auswählt, und einem Schreibtreiber (230), der einen Rücksetzimpulsstrom, um wenigstens eine durch den Adressschaltkreis ausgewählte Speicherzelle in den amorphen Zustand zu programmieren, und einen Setzimpulsstrom erzeugt, um wenigstens eine von dem Adressschaltkreis ausgewählte Speicherzelle in den kristallinen Zustand zu programmieren, und auf ein zugehöriges Programmierverfahren.
Erfindungsgemäß ist ein Schreibtreibersteuerschaltkreis (270, 280) vorgesehen, der mit dem Adressschaltkreis gekoppelt ist und die Impulsbreite und/oder die Impulszeit des Rücksetz- und/oder des Setzimpullstroms variiert.
Verwendung in der Halbleiterspeichertechnologie.

Description

Die Erfindung bezieht sich auf ein Phasenänderungs-Speicherbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein zugehöriges Programmierverfahren.

Speicherbauelemente dieser Art beinhalten Phasenänderungsspeicherzellen, die auf Phasenänderungsmaterialien beruhen, wie Chalcogeniden, die in der Lage sind, zwischen einer amorphen und einer kristallinen Phase stabil zu wechseln. Die unterschiedlichen Widerstandswerte, welche die zwei Phasen zeigen, werden dazu verwendet, Logikwerte der Speicherzellen zu unterscheiden. Das heißt, ein amorpher Zustand zeigt einen relativ hohen Widerstandswert an, und ein kristalliner Zustand zeigt einen relativ geringen Widerstandswert an.

1 stellt eine Phasenänderungsspeicherzelle in einem amorphen Zustand 52-1 und in einem kristallinen Zustand 52-2 dar. Die Phasenänderungsspeicherzelle kann Teil eines Phasenänderungsspeichers mit wahlfreiem Zugriff (PRAM) sein. Die Phasenänderungsspeicherzelle 52 beinhaltet eine Phasenänderungsschicht 55 zwischen einer unteren Elektrode (BE) 54 und einer oberen Elektrode (UE) 56. Die Phasenänderungsschicht 55 ist aus einem Phasenänderungsmaterial gebildet, wie einer Chalcogenid-Legierung (GST). Eine Bitleitung BL ist an die obere Elektrode 56 gekoppelt. Die untere Elektrode 54 ist über einen Transistor NT mit Masse gekoppelt. Eine Wortleitung WL ist mit der Gateelektrode des Transistors NT gekoppelt.

Wenn sich die Phasenänderungsspeicherzelle 52 in einem amorphen Zustand 52-1 befindet, ist ein Teil der Phasenänderungsschicht 55 amorph. In gleicher Weise ist ein Teil der Phasenänderungsschicht 52 kristallin, wenn sich die Phasenänderungsspeicherzelle 52 in einem kristallinen Zustand 52-2 befindet. Wie durch das Ersatzschaltbild in 1 gezeigt, wird die Schicht 55 aus Phasenänderungsmaterial in Abhängigkeit von einem über die Bitleitung BL angelegten elektrischen Strom in den kristallinen Zustand gesetzt (ST1) oder in den amorphen Zustand zurückgesetzt (ST2).

Wie für den Fachmann ersichtlich, sind die Ausdrücke "amorpher Zustand" und "kristalliner Zustand" keine absoluten Charakterisierungen des Phasenänderungsmaterials. Wenn es heißt, dass sich ein Teil des Phasenänderungsmaterials in einem amorphen Zustand befindet, d.h. einem Rücksetz-Zustand, bedeutet dies lediglich, dass das Material ausreichend amorph ist, um einen Widerstandswert R1 anzunehmen, der ohne Weiteres von einem Widerstandswert R2 des Materials im kristallinen Zustand (Setz-Zustand) unterschieden werden kann. Wenn es heißt, dass sich ein Teil des Phasenänderungsmaterials in einem kristallinen Zustand (Setz-Zustand) befindet, bedeutet dies umgekehrt, dass das Material ausreichend kristallin ist, um einen Widerstandswert anzunehmen, der ohne Weiteres von dem Widerstandswert des Materials im amorphen Zustand (Rücksetz-Zustand) unterschieden werden kann.

2 stellt die Temperaturcharakteristik einer Phasenänderungsspeicherzelle in einem Setzprogrammierbetrieb und einem Rücksetzprogrammierbetrieb dar. Ein Setzprogrammierbetrieb bewirkt, dass eine Schicht aus einem Phasenänderungsmaterial einer Phasenänderungsspeicherzelle kristallisiert, wodurch der spezifische elektrische Widerstand der Schicht aus dem Phasenänderungsmaterial abnimmt. In gleicher Weise bewirkt ein Rücksetzprogrammierbetrieb, dass die Schicht aus dem Phasenänderungsmaterial der Phasenänderungsspeicherzelle amorph wird, wodurch der spezifische elektrische Widerstand der Schicht aus dem Phasenänderungsmaterial zunimmt.

Wie in 2 gezeigt, ist das Programmieren einer Phasenänderungsspeicherzelle von der Temperatur der Phasenänderungsspeicherzelle abhängig. Ein amorphisierender Rücksetz-Temperaturimpuls beinhaltet einen ansteigenden Bereich 12, einen Spitzenwertbereich 10 und einen abfallenden Bereich 14. Um eine Phasenänderungsspeicherzelle unter Verwendung eines amorphisierenden Rücksetz-Impulses zurückzusetzen, wird die Schicht aus dem Phasenänderungsmaterial mittels eines Widerstandsheizers während einer relativ kurzen Zeitspanne über seinen Schmelzpunkt Tm erwärmt. Zwischen einer Zeit T0 und einer Zeit T1 wird die Temperatur der Phasenänderungsmaterialschicht rasch auf eine Temperatur über den Schmelzpunkt Tm dieser Schicht angehoben. Während des abfallenden Bereichs 14 wird die Schicht aus dem Phasenänderungsmaterial rasch abgekühlt, wodurch bewirkt wird, dass sie relativ amorph wird. Mit anderen Worten bewirkt ein Anheben der Temperatur der Schicht aus dem Phasenänderungsmaterial über dessen Schmelzpunkt Tm, dass Kristallstrukturen in dem Phasenänderungsmaterial wegbrechen. Da die Schicht aus dem Phasenänderungsmaterial rasch abgekühlt wird, gibt es wenig Gelegenheit, dass sich Kristalle in der Schicht aus dem Phasenänderungsmaterial bilden, bevor die Schicht in einem relativ amorphen Zustand fest wird.

In gleicher Weise beinhaltet ein kristallisierender Setz-Temperaturimpuls einen ansteigenden Bereich 22, einen Spitzenwertbereich 20 und einen abfallenden Bereich 24. Um eine Phasenänderungsspeicherzelle unter Verwendung eines kristallisierenden Setz-Impulses zu setzen, wird die Schicht aus dem Phasenänderungsmaterial mittels eines Widerstandsheizers während einer relativ kurzen Zeitspanne, z.B. 50ns, die länger als die Zeitspanne ist, während der die Temperatur während eines arnorphisierenden Rücksetz-Temperaturimpulses angehoben wird, über dessen Kristallisationspunkt Tx erwärmt. Zwischen einem Zeitpunkt T0 und dem Zeitpunkt T2 wird die Temperatur der Schicht aus dem Phasenänderungsmaterial rasch über den Kristallisationspunkt Tx dieser Schicht angehoben und es tritt Kristallisation auf. Während des abfallenden Bereichs 24 wird die Schicht aus dem Phasenänderungsmaterial rasch abgekühlt, wodurch bewirkt wird, dass sich ein relativ kristalliner Zustand in der Schicht einstellt.

3 stellt den Rücksetz-Stromimpuls G1 und den Setz-Stromimpuls G2 vergleichend dar. Der Rücksetz-Stromimpuls G1, der ein relativ kurzer Impuls der Höhe I-RESET ist, bewirkt, dass die Temperatur des Phasenänderungsmaterials das Material in einen amorphen Zustand zurücksetzt, wie in 2 gezeigt. Der Setz-Stromimpuls G2, der ein relativ langer Impuls der Höhe I-SET ist, wobei I-SET niedriger als I-RESET ist, bewirkt, dass die Temperatur des Phasenänderungsmaterials das Material in einen kristallinen Zustand versetzt, wie in 2 gezeigt.

4 stellt einen Speicher 100 mit einem Phasenänderungsspeicherzellenfeld 160 dar. Wie gezeigt, beinhaltet das Zellenfeld 160 eine Mehrzahl von Speicherblöcken, nämlich Block(A00) 160a, Block(A01) 160b, Block(A10) 160c und Block(A11) 160d. Jeder Speicherblock beinhaltet eine Mehrzahl von Phasenänderungsspeicherzellen, die gemeinsam mit je einer Wortleitung WLi, WLj, WLk beziehungsweise WL1 verbunden sind, die in jedem Speicherblock enthalten ist.

Puffer 110_1 und 110_2 empfangen Adresssignale A0 und A1. Die Adresssignale A0 und A1 werden mittels eines Vordecoders 120 decodiert, um decodierte Signale A00_DEC, A01_DEC, A10_DEC und A11-DEC zu erzeugen, die ihrerseits mittels eines Hauptdecoders 140 decodiert werden, um Blockauswahlsignale A00, A01, A10 und A11 abzugeben. Die Blockauswahlsignale A11, A01, A10 und A11 treiben die Wortleitungen WLi, WLj, WLk und WL1 der Speicherblöcke 160a, 160b, 160c beziehungsweise 160d.

Ein Schreibtreiber 130 gibt gemäß einem Programmiersignal SET(RESET)_CON_PULSE und einem Datensignal DIN von einem Puffer 111 einen Setz- oder Rücksetz-Schreibstromimpuls SDL ab. Ein Spaltendecoder 150 führt dann den Schreibstromimpuls SDL den Speicherblöcken 160a, 160b, 160c und 160d zu.

Wie im Beispiel von 4 dargestellt, befindet sich der Speicherblock 160d näher beim Decoder 150 als der Speicherblock 160a. Demgemäß sind von dem Decoder 150 zu den Speicherblöcken 160a, 160b, 160c und 160d unterschiedliche Lasten vorhanden. Diese Lasten sind in 4 durch Widerstandselemente R1, R2, R3 und R4 repräsentiert.

Die unterschiedlichen Lasten der Speicherblöcke 160a, 160b, 160c und 160d resultieren in unterschiedlichen Schreibbedingungen der Phasenänderungsspeicherzellen der Speicherblöcke. Dies wird unter Bezugnahme auf die 5 bis 7 erläutert.

5 ist ein vereinfachtes Diagramm, das die unterschiedlichen Setzprogrammierimpulse zeigt, z.B. SET_CON_PULSE, die an die Phasenänderungsspeicherzellenblöcke 160a, 160b, 160c und 160d des Spei cherfeldes 160 angelegt werden. Wie aus 5 ersichtlich, weisen die Setzprogrammierimpulse alle die gleiche Impulsbreite auf.

6 stellt die Rücksetz-Widerstandsverteilungsbereiche der Phasenänderungsspeicherzellen in den Blöcken 160a, 160b, 160c du 160d dar. Mit zunehmender Last der Speicherblöcke wird der Widerstandsverteilungsbereich verringert. Um Schreibfehler zu vermeiden, muss der Rücksetz-Schreibstromimpuls in der Lage sein, so in den Speicherblock 160a mit der höchsten Last zu schreiben, dass der niedrigste Widerstandsverteilungsbereich, d.h. der Bereich A00, vollständig in einem Rücksetz-Bereich liegt. Da der Speicherblock 160d die geringste Last aufweist, wird ein relativ starker Rücksetz-Schreibimpuls an Speicherzellen des Speicherblocks 160d angelegt. So wird ein relativ hochkristalliner Zustand erreicht, der zu einem Bereich mit vergleichsweise hoher Widerstandsverteilung führt, d.h. einem Bereich A11. Umgekehrt zeigt der Speicherblock 160a mit der höchsten Last einen Bereich mit vergleichsweise niedriger Widerstandsverteilung, d.h. einen Bereich A00.

7 stellt die Setz-Widerstandsverteilungsbereiche der Phasenänderungsspeicherzellen in den Blöcken 160a, 160b, 160c und 160d dar. Wiederum nimmt der Widerstandsverteilungsbereich mit zunehmender Last der Speicherblöcke ab. Um Schreibfehler zu vermeiden, muss der Setz-Schreibstromimpuls in der Lage sein, so in den Speicherblock 160d mit der geringsten Last zu schreiben, dass der Bereich mit der höchsten Widerstandsverteilung, d.h. der Bereich A11, vollständig in einem Setz-Bereich liegt. Ansonsten treten Setz-Ausfälle in einem Teil WIN des Verteilungsbereichs des Blockes auf, dem Bereich A11. Daher werden die Phasenänderungsspeicherzellen des Bereichs A00 "überprogrammiert", um den Bereich A11 vollständig in den Setz-Bereich zu bringen. Das heißt, bei der Setz-Programmierung der mit dem Bereich A00 verknüpften Phasenänderungsspeicherzellen wird unnötig Leistung verbraucht. Des Weiteren wird zusätzliche Leistung benötigt, um die gleichen Spei cherzellen während der Rücksetz-Programmierung in den Rücksetz-Bereich zurückzubringen.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Phasenänderungs-Speicherbauelements der eingangs genannten Art und eines zugehörigen Programmierverfahrens zugrunde, mit denen sich die oben genannten Schwierigkeiten herkömmlicher Phasenänderungs-Speicherbauelemente wenigstens teilweise vermeiden lassen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Phasenänderungszellen-Speicherbauelements mit den Merkmalen des Anspruchs 1 sowie eines zugehörigen Programmierverfahrens mit den Merkmalen des Anspruchs 19.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
1 schematische Aufbaudarstellungen einer herkömmlichen Phasenänderungsspeicherzelle in einem amorphen Zustand und einem kristallinen Zustand und ein zugehöriges Ersatzschaltbild,
2 eine graphische Darstellung der Temperaturcharakteristik einer Phasenänderungsspeicherzelle in Reaktion auf ein Rücksetzprogrammiersignal und ein Setzprogrammiersignal,
3 eine graphische Darstellung von herkömmlichen Schreibstromimpulsen eines Rücksetzprogrammiersignals und eines Setzprogrammiersignals,
4 ein Schaltbild eines herkömmlichen Phasenänderungs-Speicherbauelements,
5 herkömmliche Setzprogrammierimpulse, die an Phasenänderungsspeicherzellenblöcke des Bauelements von 4 angelegt werden,
6 eine graphische Darstellung von Rücksetz-Widerstandsverteilungsbereichen von Phasenänderungsspeicherzellen in verschiedenen Speicherblöcken von 4,
7 eine graphische Darstellung von Setz-Widerstandsverteilungsbereichen von Phasenänderungsspeicherzellen in verschiedenen Speicherblöcken von 4,
8 ein Blockschaltbild eines Phasenänderungs-Speicherbauelements gemäß der Erfindung,
9 Setzprogrammierimpulse, die gemäß der Erfindung an Phasenänderungsspeicherzellenblöcke des Bauelements von 8 angelegt werden,
10 eine graphische Darstellung von Rücksetz-Widerstandsverteilungsbereichen von Phasenänderungsspeicherzellen in verschiedenen Speicherblöcken gemäß der Erfindung,
11 eine graphische Darstellung von Setz-Widerstandsverteilungsbereichen von Phasenänderungsspeicherzellen in verschiedenen Speicherblöcken gemäß der Erfindung,
12 ein Schaltbild eines Vordecoders für das Bauelement von 8 gemäß der Erfindung,
13 ein Schaltbild eines Setzsteuerimpulsgenerators für das Bauelement von 8 gemäß der Erfindung,
14 ein Schaltbild eines Multiplexers für das Bauelement von 8 gemäß der Erfindung,
15 ein Schaltbild eines Schreibtreibers für das Bauelement von 8 gemäß der vorliegenden Erfindung, wobei der Schreibtreiber in einem Rücksetz-Betrieb ist,
16 ein Schaltbild des Schreibtreibers von 15 in einem Setz-Betrieb,
17 ein Zeitablaufdiagramm zur Beschreibung der Erzeugung von Setzprogrammierimpulsen gemäß der Erfindung,
18 ein Schaltbild eines Hauptdecoders, eines Spaltendecoders und eines Speicherfeldes gemäß der Erfindung,
19 Setzprogrammierimpulse gemäß einer weiteren Ausführungsform der Erfindung, die an Phasenänderungsspeicherzellenblöcke angelegt werden,
20 und 21 Schaltbilder je eines Teils einer weiteren möglichen Realisierung des Vordecoders für das Bauelement von 8 gemäß der Erfindung,
22 ein Zeitablaufdiagramm zur Beschreibung der Erzeugung von Setzprogrammierimpulsen gemäß einer weiteren Ausführungsform der Erfindung,
23 ein Schaltbild eines weiteren möglichen Setzsteuerimpulsgenerators für das Bauelement von 8 gemäß der Erfindung,
24 Rücksetzprogrammierimpulse, die gemäß einer Ausführungsform der Erfindung an Phasenänderungsspeicherzellenblöcke angelegt werden,
25 Rücksetzprogrammierimpulse, die gemäß einer weiteren Ausführungsform der Erfindung an Phasenänderungsspeicherzellenblöcke angelegt werden, und
26 und 27....je ein Zeitablaufdiagramm zur Beschreibung der Erzeugung von Rücksetzprogrammierimpulsen entsprechend 24 bzw. 25 gemäß weiterer Ausführungsformen der Erfindung.
Die Erfindung ist allgemein charakterisiert durch ein Steuern eines Schreibtreibers eines Phasenänderungs-Speicherbauelements derart, dass eine Impulsbreite und/oder eine Impulszahl von Rücksetz- und/oder Setz-Impulsströmen gemäß einer Last zwischen dem Schreibtreiber und einer adressierten Speicherzelle variiert wird. Auf diese Weise kann eine Überprogrammierung von Speicherzellen vermieden werden, wodurch der Leistungsverbrauch verringert wird, der für ein zuverlässiges Schreiben der Zellen in den Setz- und/oder Rücksetz-Zustand erforderlich ist. Die Erfindung wird nunmehr detailliert mittels verschiedener bevorzugter, jedoch nicht beschränkender Ausführungsformen beschrieben.
8 ist ein Blockschaltbild eines Phasenänderungs-Speicherbauelements 200 gemäß der Erfindung, das Adresspuffer 210_1 und 210_2, einen Eingangsdatenpuffer (DIN BUF) 211, einen Schreibfreigabepuffer 212, einen Vordecoder 220, einen Schreibtreiber 230, einen Hauptdecoder 240, ein Speicherfeld 260, einen Setz-Steuerimpulsgenerator 270 und einen Multiplexer (MUX) 280 beinhaltet.
Der Eingangspuffer 210_1 empfängt ein Eingangsadresssignal XA0 und gibt gepufferte Adresssignale A0P und A0PB an den Vordecoder 220 ab. In gleicher Weise empfängt der Eingangspuffer 210_2 ein Eingangsadresssignal XA1 und gibt gepufferte Adresssignale A1P und A1PB an den Vordecoder 220 ab. Des Weiteren empfängt der Schreibfreigabesignalpuffer 212 ein Schreibfreigabesignal XWE und gibt ein gepuffertes Schreibfreigabesignal WEb an den Vordecoder 220 und den Multiplexer 280 ab.
Der Vordecoder 220 empfängt die gepufferten Adresssignale A0P, A0PB, A1P und A1PB sowie das gepufferte Schreibfreigabesignal WEb und gibt decodierte Adresssignale A00_DEC, A01_DEC, A10_DEC und A11_DEC an den Hauptdecoder 240 ab und gibt des Weiteren decodierte Schreibsteuersignale WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC an den Multiplexer 280 ab. In dieser Ausführungsform zeigen die decodierten Schreibsteuersignale WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC an, welcher der Blöcke 260a, 260b, 260c und 260d des Speicherfeldes 260 beschrieben wird.
Der Hauptdecoder 240 empfängt die decodierten Signale A00_DEC, A01_DEC, A10_DEC und A11_DEC und gibt Blockauswahlsignale A00, A01, A10 und A11 ab. Die Blockauswahlsignale A00, A01, A10 und A11 treiben Wortleitungen WLi, WLj, WLk und WL1 der Blöcke 260a, 260b, 260c beziehungsweise 260d des Speicherfeldes 260.
Der Setz-Steuerimpulsgenerator 270 reagiert auf ein Adressübergangsdetektions(ADT)-Signal, um eine Mehrzahl von SET_PULSE-Setzimpulsen mit verschiedenen Impulsbreiten zu erzeugen, nämlich SET_PULSE (A00), SET_PULSE (A01), SET_PULSE (A10) und SET_PULSE (A11). Wie später detaillierter erläutert wird, werden diese verschiedenen SET_PULSE-Setzimpulse selektiv dazu verwendet, die Impulsbreite eines Setz-Schreibstromimpulses festzulegen, der an das Speicherfeld 260 angelegt wird.
Der Multiplexer 280 wählt einen der Setzimpulse SET_PULSE (A00), SET_PULSE (A01), SET_PULSE (A10) und SET_PULSE (A11) gemäß dem gepufferten Schreibfreigabesignal WEb und den decodierten Schreibsteuersignalen WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC aus und gibt diesen als SET_CON_PULSE ab. Spezieller gibt der Multiplexer 280 bei Freigabe durch das gepufferte Schreibfreigabesignal WEb den SET_PULSE (A00) ab, wenn WE_A00_DEC aktiv ist, den SET_PULSE (A01), wenn WE_A01_DEC aktiv ist, den SET_PULSE (A10), wenn WE_A10_DEC aktiv ist, und den SET_PULSE (A11), wenn WE_A11_DEC aktiv ist. Es ist zu erwähnen, dass zu jedem gegebenen Zeitpunkt lediglich eines der Signale WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC aktiv ist.
In Abhängigkeit von dem Eingangsdatensignal (DIN) vom Eingangspuffer 211 gibt der Schreibtreiber 230 einen Schreibstromimpuls (SDL) gemäß entweder dem Setz-Stromsteuerimpuls SET_CON_PULSE von dem Multiplexer 280 oder einem Rücksetz-Stromsteuerimpuls RESET_CON_PULSE ab. Wenn zum Beispiel die zu schreibenden Daten auf niedrigem Pegel liegen, gibt der Schreibtreiber einen Setz-Programmierschreibstromimpuls mit einer Impulsbreite ab, die durch SET_CON_PULSE definiert ist. Andererseits gibt der Schreibtreiber, wenn die zu schreibenden Daten auf hohem Pegel liegen, einen Rücksetz-Programmierschreibstromimpuls mit einer Impulsbreite ab, die durch RESET_CON_PULSE definiert ist. Außerdem gibt der Schreibtreiber 230 für die Rücksetz-Programmierung einen höheren Strom ab als für die Setz-Programmierung, d.h. Ireset > Iset, wie später erläutert wird.
Ein Spaltendecoder 250 führt ausgewählten Spalten der Speicherblöcke 160a, 160b, 160c und 160d den Schreibstromimpuls SDL von dem Schreibtreiber 230 zu.
9 stellt die verschiedenen Impulsbreiten der Setz-Stromsteuersignale SET_CON_PULSE dar, welche die Impulsbreiten der Setz-Schreibstromimpulse definieren, die an jeweilige Blöcke 260a, 260b, 260c und 260d des Phasenänderungsspeicherzellenfeldes 260 angelegt werden. Wie in 9 dargestellt, ist die Impulsbreite eines Setz-Stromsignals, das in einen weiter entfernten Block 260a eingegeben wird, kleiner als die Impulsbreite eines Setz-Stromsignals, das in einen näherliegenden Block 260d eingegeben wird.
Durch Anlegen einer kleineren Impulsstrombreite an den entfernteren Block 260a wird eine Überprogrammierung der Speicherzellen jenes Blocks während des Setz-Schreibvorgangs vermieden. Dies ist in den 10 und 11 graphisch dargestellt. Es sei angenommen, dass die Widerstandsverteilungsbereiche während des Rücksetz-Zustands die in 10 gezeigte Form haben. Es sei weiter angenommen, dass der Setz-Schreibvorgang unter Verwendung der in 9 gezeigten Setz stromimpulse ausgeführt wird. Die damit resultierenden Widerstandsverteilungsbereiche im Setz-Zustand sind in 11 gezeigt. Im Vergleich zur vorher erörterten 7 sind die Widerstandsverteilungsbereiche näher beieinander, und demgemäß ist weniger Leistung notwendig, den entfernteren Block 260a in den Rücksetz-Bereich zurückzubringen.
12 ist ein Schaltbild einer möglichen Realisierung des Vordecoders 220 gemäß der Erfindung. In diesem spezifischen Beispiel beinhaltet der Vordecoder 220 mehrere NAND-Gatter ND1 bis ND4, NOR-Gatter NOR1, NOR2, NOR3 und NOR4 sowie Inverter IN1 bis IN12. Wie gezeigt, empfängt der Vordecoder 220 die gepufferten Adresssignale A0P, A0PB, A1P und A1PB sowie das gepufferte Schreibfreigabesignal WEb und gibt die decodierten Adresssignale A00_DEC, A01_DEC, A10_DEC und A11_DEC sowie die decodierten Schreibsteuersignale WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC ab. In diesem Beispiel liegt lediglich eines der decodierten Schreibsteuersignale WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC auf hohem Pegel, wenn das gepufferte Schreibfreigabesignal WEb auf niedrigem Pegel liegt.
13 ist ein Schaltbild einer möglichen Realisierung des Setz-Steuerimpulsgenerators 270 gemäß der Erfindung. In diesem spezifischen Beispiel beinhaltet der Setz-Steuerimpulsgenerator mehrere NAND-Gatter ND1 bis ND4, ein NOR-Gatter NOR1, Verzögerungsschaltkreise D1 bis D4 sowie Inverter IN1 bis IN5. Es ist ersichtlich, dass der Schaltkreis von 13 so konfiguriert ist, dass er die SET_PULSE-Signale mit den verschiedenen Impulsbreiten für die SET_(ON)_PULSE-Signale abgibt, wie in 9 dargestellt.
14 ist ein Schaltbild einer möglichen Realisierung des Multiplexers 280 gemäß der Erfindung. Der Multiplexer 280 dieses spezifischen Beispiels beinhaltet Transmissionsgatter PG1 bis PG4, Inverter IN1 bis IN6 sowie einen Transistor NM1. Wenn das gepufferte Schreibfreigabesignal WEb auf niedrigem Pegel liegt, wird einer der Impulse SET_PULSE (A00), (A01), (A10) und (A11) als SET_CON_PULSE abgegeben, wenn das entsprechende decodierte Schreibsteuersignal WE_A00_DEC, WE_A01_DEC, WE_A10_DEC oder WE_A11_DEC auf hohem Pegel liegt.
15 ist ein Schaltbild einer möglichen Realisierung des Schreibtreibers 230 gemäß der Erfindung. Die Bezeichnungen "H", "L", "aus" und "an" in 15 bezeichnen einen Rücksetz-Programmierbetrieb, bei dem die Eingangsdaten auf hohem Pegel liegen. 16 entspricht 15 mit der Ausnahme, dass die Bezeichnungen "H", "L", "aus" und "an" in 16 einen Setz-Programmierbetrieb bezeichnen, bei dem die Eingangsdaten auf niedrigem Pegel liegen.
In dem spezifischen Beispiel der 15 und 16 beinhaltet der Schreibtreiberschaltkreis 230 einen Logikschaltkreis 231, einen Stromspiegel 233 und einen Ausgabeschaltkreis 235. Der Logikschaltkreis 231 beinhaltet Transmissionsgatter PG1 und PG2 sowie Inverter IN1 bis IN4. Der Stromspiegel 233 beinhaltet Transistoren NM1 bis NM5, PM1 und PM2. Der Ausgabeschaltkreis 235 beinhaltet Transistoren PM3 und NM6 sowie einen Inverter IN5.
Unter Bezugnahme auf 15 liegen im Rücksetz-Programmierbetrieb die Eingangsdaten (DATA) auf hohem Pegel, was das Transmissionsgatter PG1 ausschaltet. In dem Fall, in dem der RESET_CON_PULSE auf niedrigem Pegel liegt, liegt das Ausgangssignal des Inverters IN4 des Logikschaltkreises 231 auf niedrigem Pegel. Damit ist der Transistor NM6 an und der Transistor NM5 ist aus und der Knoten ND2 nimmt niedrigen Pegel an, d.h. liegt auf Masse. Als Ergebnis wird der Ausgangsstrom SDL zu Ireset = 0, wie gezeigt. Andererseits ist das Ausgangssignal des Inverters IN4 des Logikschaltkreises 231 auf hohem Pegel, wenn der RESET_CON_PULSE auf hohem Pegel ist, und der Transistor NM6 ist ausgeschaltet. Des Weiteren ist das Ausgangssignal des Inverters IN2 des Logikschaltkreises 231 auf hohem Pegel, da die Eingangsdaten DATA auf hohem Pegel liegen, und die Transistoren NM3 und NM4 des Stromspiegels 233 sind eingeschaltet. Als Ergebnis wird der Ausgangsstrom SDL zu Ireset = i1 + i2, wie gezeigt.
Unter Bezugnahme auf 16 sind im Setz-Programmierbetrieb die Eingangsdaten DATA auf niedrigem Pegel, was das Transmissionsgatter PG2 ausschaltet. In dem Fall, in dem der SET_CON_PULSE auf niedrigem Pegel ist, ist das Ausgangssignal des Inverters IN4 des Logikschaltkreises 231 auf niedrigem Pegel. Damit ist der Transistor NM6 leitend, und der Transistor NM5 ist sperrend und der Knoten ND2 nimmt niedrigen Pegel an, d.h. liegt auf Masse. Als Ergebnis wird der Ausgangsstrom SDL zu Iset = 0, wie gezeigt. Andererseits ist das Ausgangssignal des Inverters IN4 des Logikschaltkreises 231 auf hohem Pegel, wenn der SET_CON_PULSE auf hohem Pegel ist, und der Transistor NM6 ist ausgeschaltet. Des Weiteren ist das Ausgangssignal des Inverters IN2 des Logikschaltkreises 231 auf niedrigem Pegel, da die Eingangsdaten DATA auf niedrigem Pegel sind, und die Transistoren NM3 und NM4 des Stromspiegels 233 sind ausgeschaltet. Als Ergebnis wird der Ausgangsstrom SDL zu Iset = i1, wie gezeigt.
17 stellt ein Zeitablaufdiagramm zur Erläuterung der Erzeugung des Setz-Programmierimpulses SET_CON_PULSE dar. Wie in 17 gezeigt, ist das Pufferschreibfreigabesignal WEb auf hohem Pegel, wenn das Schreibfreigabesignal XWE auf hohem Pegel ist. Des Weiteren wird in Reaktion auf die abfallende Flanke des Adressübergangsdetektions(ATD)-Signals das Signal SET_CON_PULSE erzeugt. Dieses entspricht dem SET_PULSE (A00), wenn WEb auf niedrigem Pegel ist und WE_A00_DEC auf hohem Pegel ist, dem SET_PULSE (A01), wenn WEb auf niedrigem Pegel ist und WE_A01_DEC auf hohem Pegel ist, dem SET_PULSE (A10), wenn WEb auf niedrigem Pegel ist und WE_A10_DEC auf hohem Pegel ist, und dem SET_PULSE (A11), wenn WEb auf niedrigem Pegel ist und WE_A11_DEC auf hohem Pegel ist.
Zur Vervollständigung der Erläuterung zeigt 18 ein detailliertes Schaltbild eines Phasenänderungsspeichers mit wahlfreiem Zugriff (PRAM) gemäß der Erfindung mit Vordecodern 220-1 bis 220-4, einem Hauptdecoder 240, einem Spaltendecoder 250 und einem Speicherfeld. In diesem Beispiel besteht jeder Block (BLK) des Speicherfeldes aus 256 Wortleitungen (WL), wobei jede Wortleitung WL mit einer Mehrzahl von Phasenänderungsspeicherzellen gekoppelt ist.
Ausgangssignale von den Vordecodern 220-1 bis 220-n werden zusammen mit invertierten decodierten Adresssignalen von Invertern I1 bis In an NOR-Elemente des Hauptdecoders 240 angelegt. Die Ausgangssignale der NOR-Elemente treiben jeweilige Wortleitungen WL. Der Spaltendecoder 250 beinhaltet eine Mehrzahl von Auswahltransistoren T1 bis Tn, die jeweils zwischen einem Schreibtreiber 230-1, ..., 230-n und Bitleitungen BL0, ..., BLn eingeschleift sind.
Die vorstehend beschriebene erste Ausführungsform ist allgemein charakterisiert durch das Steuern eines Schreibtreibers eines Phasenänderungs-Speicherbauelements derart, dass die Impulsbreite der Setz-Impulsströme in Abhängigkeit von einer Last zwischen dem Schreibtreiber und einer adressierten Speicherzelle variiert wird. Auf diese Weise kann eine Überprogrammierung von Speicherzellen vermieden werden, wodurch der Leistungsverbrauch reduziert wird, der für ein zuverlässiges Schreiben der Zellen in die Setz- und Rücksetz-Zustände erforderlich ist.
19 stellt eine Alternative zu der ersten Ausführungsform dar. Bei der zweiten Ausführungsform von 19 wird der Schreibtreiber des Phasenänderungs-Speicherbauelements derart gesteuert, dass die Impuls zahl der Setz-Impulsströme gemäß der Last zwischen dem Schreibtreiber und einer jeweils adressierten Speicherzelle variiert wird. Wie gezeigt, definieren verschiedene Impulszahlen von Setz-Stromsteuersignalen SET_CON_PULSE Impulszahlen der Setz-Schreibstromimpulse, die an jeweilige Blöcke 260a, 260b, 260c und 260c des Phasenänderungs-Speicherzellenfeldes 260 angelegt werden. Wie in 19 dargestellt, ist die Impulszahl eines Setz-Stromsignals, das in einen weiter entfernten Block 260a eingegeben wird, kleiner als die Impulszahl eines Setz-Stromsignals, das in einen näheren Block 260d eingegeben wird.
Die 20 und 21 stellen eine Realisierung für den Vordecoder 220 von 8 in dem Fall der zweiten Ausführungsform der Erfindung dar. In diesem spezifischen Beispiel beinhaltet der Vordecoder 220 mehrere NAND-Gatter ND1, ..., ND14, NOR-Gatter NOR1, ..., NOR4 sowie Inverter IN1, ..., IN9. Wie gezeigt, empfängt der Vordecoder 220 die gepufferten Adresssignale A0P, A0PB, A1P und A1PB sowie das gepufferte Schreibfreigabesignal WEb und gibt die decodierten Adresssignale A00_DEC, A01_DEC, A10_DEC und A11_DEC sowie die decodierten Schreibsteuersignale WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC ab. In diesem Beispiel sind ein oder mehrere der decodierten Schreibsteuersignale WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC auf hohem Pegel, wenn das gepufferte Schreibfreigabesignal WEb auf niedrigem Pegel ist.
22 stellt ein Zeitablaufdiagramm zur Erläuterung der Erzeugung des Setz-Programmierimpulses SET_CON_PULSE gemäß der zweiten Ausführungsform der Erfindung dar. Wie in 22 gezeigt, ist das Pufferschreibfreigabesignal WEb auf hohem Pegel, wenn das Schreibfreigabesignal XWE auf hohem Pegel ist. Des Weiteren wird in Reaktion auf die abfallende Flanke des Adressübergangsdetektions(ATD)-Signals das Signal SET_CON_PULSE erzeugt.
Wie in 22 gezeigt, entspricht das Signal SET_CON_PULSE dem SET_PULSE (A00), wenn WEb auf niedrigem Pegel ist und nur WE_A00_DEC auf hohem Pegel ist, während das Signal SET_CON_PULSE der Kombination von SET_PULSE (A00) und SET_PULSE (A01) entspricht, wenn WEb auf niedrigem Pegel ist und nur WE_A00_DEC und WE_A01_DEC auf hohem Pegel sind. Das Signal SET_CON_PULSE entspricht der Kombination von SET_PULSE (A00), SET_PULSE (A01) und SET_PULSE (A10), wenn WEb auf niedrigem Pegel ist und nur WE_A00_DEC, WE_A01_DEC und WE_A10_DEC auf hohem Pegel sind, und einer Kombination von SET_PULSE (A00), SET_PULSE (A01), SET_PULSE (A0) und SET_PULSE (A11), wenn WEb auf niedrigem Pegel ist und WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC auf hohem Pegel sind.
23 ist ein Schaltbild einer Realisierung des Setz-Steuerimpulsgenerators 270 von 8 gemäß der zweiten Ausführungsform der Erfindung. In diesem spezifischen Beispiel beinhaltet der Setz-Steuerimpulsgenerator 270 ein NOR-Gatter NOR1, ein NAND-Gatter ND1 sowie Verzögerungsschaltkreise D1, D2, D3 und D4. Wie ersichtlich ist, ist der Schaltkreis von 23 so konfiguriert, dass er die SET-PULSE-Signale (A00), (A01), (A10) und (A11) abgibt, wie in 22 dargestellt.
Die vorstehend beschriebene zweite Ausführungsform ist allgemein charakterisiert durch ein Steuern eines Schreibtreibers eines Phasenänderungs-Speicherbauelements derart, dass die Anzahl von Impulszahlen des Setz-Impulsstroms gemäß einer Last zwischen dem Schreibtreiber und einer adressierten Speicherzelle variiert wird. Auf diese Weise kann eine Überprogrammierung von Speicherzellen vermieden werden, wo durch der Leistungsverbrauch reduziert wird, der für ein zuverlässiges Schreiben der Zellen in den Setz- und Rücksetz-Zustand erforderlich ist.
24 stellt eine weitere Alternative zu der ersten und der zweiten Ausführungsform dar. In dieser dritten Ausführungsform der Erfindung wird der Schreibtreiber des Phasenänderungs-Speicherbauelements derart gesteuert, dass die Impulsbreite der Rücksetz-Impulsströme gemäß der Last zwischen dem Schreibtreiber und einer adressierten Speicherzelle variiert wird. Wie gezeigt, sind verschiedene Impulsbreiten der Rücksetz-Stromsteuersignale, die an jeweilige Blöcke 260a, 260b, 260c und 260d angelegt werden, durch Impulsbreiten von Rücksetz-Impulsen A_RESET_PULSE, B_RESET_PULSE, C_RESET_PULSE und D_RESET_PULSE definiert. Wie in 24 dargestellt, ist die Impulsbreite eines Rücksetz-Stromsignals, das in einen weiter entfernten Blockbereich (A00) eingegeben wird, größer als die Impulsbreite eines Rücksetz-Stromsignals, das in einen näheren Blockbereich (A11) eingegeben wird.
25 stellt noch eine weitere Alternative zu der ersten bis dritten Ausführungsform dar. Bei dieser vierten Ausführungsform der Erfindung wird der Schreibtreiber des Phasenänderungs-Speicherbauelements derart gesteuert, dass die Impulszahl der Rücksetz-Impulsströme gemäß der Last zwischen dem Schreibtreiber und einer adressierten Speicherzelle variiert wird. Wie gezeigt, sind verschiedene Impulszahlen der Rücksetz-Stromsteuersignale, die an jeweilige Blöcke 260a, 260b, 260c und 260d angelegt werden, durch Impulszahlen der Rücksetz-Impulse A_RESET_PULSE, B_RESET_PULSE, C_RESET_PULSE und D_RESET_PULSE definiert. Wie in 25 dargestellt, ist die Impulszahl eines Rücksetz-Stromsignals, das in einen weiter entfernten Blockbereich (A00) eingegeben wird, größer als die Impulszahl eines Rücksetz-Stromsignals, das in einen näheren Blockbereich (A11) eingegeben wird.
26 stellt ein Zeitablaufdiagramm zur Erläuterung der Erzeugung des Rücksetz-Programmierimpulses RESET_CON_PULSE gemäß der dritten Ausführungsform der Erfindung dar. Wie in 26 gezeigt, ist das Pufferschreibfreigabesignal WEb auf hohem Pegel, wenn das Schreibfreigabesignal XWE auf hohem Pegel ist. Des Weiteren wird in Reaktion auf die abfallende Flanke des Adressübergangsdetektions(ATD)-Signals das Signal RESET_CON_PULSE erzeugt.
Wie in 26 gezeigt, entspricht das Signal RESET_CON_PULSE dem A_RESET_PULSE, wenn WEb auf niedrigem Pegel ist und WE_A00_DEC auf hohem Pegel ist, dem B_RESET_PULSE, wenn WEb auf niedrigem Pegel ist und WE_A01_DEC auf hohem Pegel ist, dem C_RESET_PULSE, wenn WEb auf niedrigem Pegel ist und WE_A10_DEC auf hohem Pegel ist, und dem D_SET_PULSE, wenn WEb auf niedrigem Pegel ist und WE_A11_DEC auf hohem Pegel sind. In diesem Fall haben die Signale A_RESET_PULSE, B_RESET_PULSE, C_RESET_PULSE und D_SET_PULSE die in 24 gezeigte Form.
27 stellt ein Zeitablaufdiagramm zur Erläuterung der Erzeugung des Rücksetz-Programmierimpulses RESET_CON_PULSE gemäß der vierten Ausführungsform der Erfindung dar. Wie in 27 gezeigt, ist das Pufferschreibfreigabesignal WEb auf hohem Pegel, wenn das Schreibfreigabesignal XWE auf hohem Pegel ist. Des Weiteren wird in Reaktion auf die abfallende Flanke des Adressübergangsdetektions(ATD)-Signals das Signal RESET_CON_PULSE erzeugt.
Wie in 27 gezeigt, entspricht das Signal RESET_CON_PULSE der Kombination von A-RESET_PULSE, B_RESET_PULSE, C_RESET_PULSE und D_RESET_PULSE, wenn WEb auf niedrigem Pegel ist und WE_A00_DEC, WE_A01_DEC, WE_A10_DEC und WE_A11_DEC auf hohem Pegel sind, der Kombination von A_RESET_PULSE, B_RESET_PULSE und C_RESET_PULSE, wenn WEb auf niedrigem Pegel ist und nur WE_A01_DEC, WE_A10_DEC und WE A11_DEC auf hohem Pegel sind, der Kombination von A_RESET_PULSE und B_RESET_PULSE, wenn WEb auf niedrigem und nur WE_A10_DEC und WE_A11_DEC auf hohem Pegel sind, und das Signal RESET_CON_PULSE entspricht dem A_RESET_PULSE, wenn WEb auf niedrigem Pegel ist und nur WE_A11-DEC auf hohem Pegel ist.
Die vorstehend beschriebene dritte und vierte Ausführungsform der Erfindung sind allgemein charakterisiert durch ein Steuern eines Schreibtreibers eines Phasenänderungs-Speicherbauelements derart, dass die Impulsbreite oder die Impulszahl des Rücksetz-Impulsstroms gemäß einer Last zwischen dem Schreibtreiber und einer adressierten Speicherzelle variiert wird. Auf diese Weise kann eine Überprogrammierung von Speicherzellen vermieden werden, wodurch der Leistungsverbrauch reduziert wird, der zum zuverlässigen Schreiben der Zellen in den Rücksetz-Zustand erforderlich ist.
Es ist zu erwähnen, dass auch Kombinationen der vorstehend beschriebenen Ausführungsformen möglich sind. Zum Beispiel können die Impulsbreite und/oder die Impulszahl sowohl des Rücksetz- als auch des Setz-Schreibstromimpulses gemäß der Last der Phasenänderungsspeicherzelle variiert werden, in die geschrieben werden soll.

Claims

Phasenänderungszellen-Speicherbauelement mit – einer Mehrzahl von Phasenänderungsspeicherzellen, die jeweils ein Material beinhalten, das zwischen einem amorphen und einem kristallinen Zustand programmierbar ist, – einem Adressschaltkreis, der wenigstens eine der Speicherzellen auswählt, und – einem Schreibtreiber (230), der einen Rücksetzimpulsstrom, um wenigstens eine durch den Adressschaltkreis ausgewählte Speicherzelle in den amorphen Zustand zu programmieren, und einen Setzimpulsstrom erzeugt, um wenigstens eine von dem Adressschaltkreis ausgewählte Speicherzelle in den kristallinen Zustand zu programmieren, gekennzeichnet durch – einen Schreibtreibersteuerschaltkreis (270, 280), der mit dem Adressschaltkreis gekoppelt ist und die Impulsbreite und/oder die Impulszahl des Rücksetz- und/oder des Setzimpulsstroms variiert.
Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Impulsbreite des Rücksetzimpulsstroms konstant ist und der Schreibtreibersteuerschaltkreis die Impulsbreite des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen verringert.
Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Impulsbreite des Setzimpulsstroms konstant ist und der Schreibtreibersteuerschaltkreis die Impulsbreite des Rücksetzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen verringert.
Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Impulsbreite des Rücksetzimpulsstroms konstant ist und der Schreibtreibersteuerschaltkreis die Impulsbreite des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert.
Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Impulsbreite des Setzimpulsstroms konstant ist und der Schreibtreibersteuerschaltkreis die Impulsbreite des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert.
Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der Schreibtreibersteuerschaltkreis die Impulsbreite des Setz- und Rücksetzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert.
Speicherbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Impulszahl des Rücksetzimpulsstroms konstant ist und der Schreibtreibersteuerschaltkreis die Impulszahl des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen verringert.
Speicherbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Impulszahl des Setzimpulsstroms kon stant ist und der Schreibtreibersteuerschaltkreis die Impulszahl des Rücksetzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen verringert.
Speicherbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Impulszahl des Rücksetzimpulsstroms konstant ist und der Schreibtreibersteuerschaltkreis die Impulszahl des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert.
Speicherbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Impulszahl des Setzimpulsstroms konstant ist und der Schreibtreibersteuerschaltkreis die Impulszahl des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert.
Speicherbauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der Schreibtreibersteuerschaltkreis die Impulszahl des Setz- und Rücksetzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und der oder den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert.
Speicherbauelement nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass die Speicherzellen in eine Mehrzahl von Speicherzellenblöcken (260a bis 260d) gruppiert sind, die jeweils eine Mehrzahl von Speicherzellen umfassen, wobei der Adressschaltkreis dafür eingerichtet ist, einen jeweiligen Speicherzellenblock auszuwählen, der Schreibtreiber selektiv den Rücksetzimpulsstrom, um Speicherzellen eines von dem Adressschaltkreis ausgewählten Speicherzellenblocks in den amorphen Zustand zu programmieren, und den Setzimpulsstrom erzeugt, um Speicherzellen des von dem Adressschaltkreis ausgewählten Speicherzellenblocks in den kristallinen Zustand zu programmieren, und der Schreibtreibersteuerschaltkreis die Impulsbreite und/oder die Impulszahl des Setz- und/oder Rücksetzimpulsstroms gemäß dem von dem Adressschaltkreis ausgewählten Speicherzellenblock variiert.
Speicherbauelement nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass der Schreibtreibersteuerschaltkreis die Impulsbreite und/oder die Impulszahl des Rücksetz- und/oder Setzimpulsstroms gemäß einer Last zwischen dem Schreibtreiber und der wenigstens einen Speicherzelle oder des Speicherzellenblocks variiert, die oder der von dem Adressschaltkreis ausgewählt wurde.
Speicherbauelement nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass der Schreibtreibersteuerschaltkreis einen Steuerimpulsgenerator (270), der eine Mehrzahl von Steuerimpulssignalen mit jeweils verschiedenen Zeittaktungen und/oder Impulsbreiten erzeugt, und einen Multiplexer (280) beinhaltet, der ein oder mehrere der Steuerimpulssignale gemäß der wenigstens einen Speicherzelle oder dem Speicherzellenblock, die oder der von dem Adressschaltkreis ausgewählt wurde, an den Schreibtreiber selektiv anlegt.
Speicherbauelement nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass – es ein Phasenänderungsspeicherzellenfeld (260) beinhaltet, das eine Mehrzahl von Wortleitungen (WLi, WLj, WLk, WLI), eine Mehrzahl von Bitleitungen (BL1 bis BLn) und die Spei cherzellen an jeweiligen Schnittbereichen der Wortleitungen und Bitleitungen beinhaltet, wobei das Speicherzellenfeld durch die Mehrzahl von Speicherblöcken definiert ist, die jeweils wenigstens eine Wortleitung beinhalten, – der Adressschaltkreis einen Adressdecoder (220, 240) beinhaltet, der eine Eingangszeilenadresse decodiert, um eine Wortleitung jedes Speicherblocks auszuwählen und einen der Speicherblöcke auszuwählen, und – ein Bitleitungsauswahlschaltkreis (250) vorgesehen ist, der gemäß einer Eingangsspaltenadresse wenigstens eine Bitleitung auswählt, wobei der Schreibtreiber mit dem Bitleitungsauswahlschaltkreis gekoppelt ist und selektiv den Rücksetzimpulsstrom zur Programmierung einer Speicherzelle an der Schnittstelle der ausgewählten Bitleitung und der ausgewählten Wortleitung innerhalb des ausgewählten Speicherblocks in den amorphen Zustand und den Setzimpulsstrom zur Programmierung einer Speicherzelle an der Schnittstelle der ausgewählten Bitleitung und der ausgewählten Wortleitung innerhalb des ausgewählten Speicherblocks in den kristallinen Zustand erzeugt.
Speicherbauelement nach Anspruch 15, dadurch gekennzeichnet, dass der Adressdecoder eine Mehrzahl von Speicherblockschreibfreigabesignalen erzeugt und der Multiplexer auf die Speicherblockschreibfreigabesignale reagiert, um selektiv ein oder mehrere der Steuerimpulssignale an den Schreibtreiber anzulegen.
Speicherbauelement nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass der Steuerimpulsgenerator durch ein ATD(Adressübergangsdetektions)-Signal aktiviert wird.
Speicherbauelement nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass das Speicherbauelement ein Phasenänderungsspeicher mit wahlfreiem Zugriff (PRAM) ist.
Verfahren zur Programmierung eines Phasenänderungs-Speicherbauelements mit einer Mehrzahl von Phasenänderungsspeicherzellen, die jeweils ein Material beinhalten, das zwischen einem amorphen und einem kristallinen Zustand programmierbar ist, bei dem – ein Schreibtreiber zur selektiven Erzeugung eines Rücksetzimpulsstroms, um die von einem Adressschaltkreis ausgewählten Speicherzellen in den amorphen Zustand zu programmieren, und eines Setzimpulsstroms, um die von dem Adressschaltkreis ausgewählten Speicherzellen in den kristallinen Zustand zu programmieren, verwendet wird, dadurch gekennzeichnet, dass – eine Impulsbreite und/oder eine Impulszahl des Rücksetz- und des Setzimpulsstroms gemäß einer Last zwischen dem Schreibtreiber und den Speicherzellen, die programmiert werden, variiert wird.
Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Impulsbreite des Rücksetzimpulsstroms konstant gehalten und die Impulsbreite des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Speicherzellen verringert wird.
Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Impulsbreite des Setzimpulsstroms konstant gehalten und die Impulsbreite des Rücksetzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Speicherzellen verringert wird.
Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Impulsbreite des Rücksetzimpulsstroms konstant gehalten und die Impulsbreite des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert wird.
Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Impulsbreite des Setzimpulsstroms konstant gehalten und die Impulsbreite des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert wird.
Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Impulsbreite des Setz- und Rücksetzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert wird.
Verfahren nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass die Impulszahl des Rücksetzimpulsstroms konstant gehalten und die Impulszahl des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Speicherzellen verringert wird.
Verfahren nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass die Impulszahl des Setzimpulsstroms konstant gehalten und die Impulszahl des Rücksetzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Speicherzellen verringert wird.
Verfahren nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass die Impulszahl des Rücksetzimpulsstroms konstant gehalten und die Impulszahl des Setzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert wird.
Verfahren nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass die Impulszahl des Setzimpulsstroms konstant gehalten und die Impulszahl des Rücksetzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Speicherzellen vergrößert wird.
Verfahren nach einem der Ansprüche 19 bis 24, dadurch gekennzeichnet, dass die Impulszahl des Setz- und Rücksetzimpulsstroms mit zunehmender Last zwischen dem Schreibtreiber und den von dem Adressschaltkreis ausgewählten Schreibtreibern vergrößert wird.
Verfahren nach einem der Ansprüche 19 bis 29, dadurch gekennzeichnet, dass das Speicherbauelement ein Phasenänderungsbauelement mit wahlfreiem Zugriff (PRAM) ist.