KR100759441B1 - 스텝 셋 전류를 발생하는 상 변화 메모리 장치 - Google Patents
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Abstract
본 발명은 스텝 셋 전류를 발생하는 상 변화 메모리 장치에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이; 선택된 메모리 셀을 프로그램하기 위해, 상기 메모리 셀 어레이에 스텝 셋 전류를 제공하는 쓰기 드라이버; 외부로부터 데이터를 입력받고, 노말 동작 시에 상기 데이터를 상기 쓰기 드라이버로 제공하는 데이터 버퍼; 및 테스트 동작 시에 상기 스텝 셋 전류의 각각의 스텝 크기와 폭을 조절하기 위한 스텝 정보를 입력받고, 상기 노말 동작 시에 상기 스텝 정보를 상기 쓰기 드라이버로 제공하는 셋 전류 제어 유닛을 포함한다. 본 발명에 따른 상 변화 메모리 장치에 의하면, 스텝 셋 전류의 파형을 조절함으로 셋 저항 산포를 줄일 수 있다.
Description
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다.
도 3은 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 4는 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다.
도 5는 도 4에 도시된 쓰기 드라이버를 예시적으로 보여주는 회로도이다.
도 6은 도 4에 도시된 스토리지를 보여주는 블록도이다.
도 7은 도 4에 도시된 상 변화 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다.
도 8은 도 4에 도시된 DCBL 드라이버를 개념적으로 보여주는 블록도이다.
도 9는 도 4에 도시된 상 변화 메모리 장치의 스텝 셋 전류 형성 방법을 예시적으로 보여주는 그래프이다.
도 10 내지 도 12는 본 발명에 따른 상 변화 메모리 장치의 스텝 셋 전류의 여러 파형을 보여주는 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100; 상 변화 메모리 장치 110; 메모리 셀 어레이
120; 어드레스 디코더 130; 비트 라인 선택회로
140; 쓰기 드라이버 150; 데이터 버퍼
200; 스텝 저장 회로 210; 스토리지
211; 레지스터 어레이 212; 퓨즈 어레이
220; 디코더 300; 스텝 제어 회로
310; 스텝 크기 컨트롤러 320; 스텝 폭 컨트롤러
330; DCBL 드라이버
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 스텝 셋 전류를 발생하는 상 변화 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불 휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리(Flash Memory) 등이 있다. 플래시 메모리는 크게 노어(NOR) 플래시 메모리와 낸드(NAND) 플래시 메모리로 구분된다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
그 외에 DRAM의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히 상 변화 메모리 장치는 온도 변화에 따른 상 변화(phase change), 즉 저항 변화를 이용한 불휘발성 메모리 장치이다. 상 변화 메모리 장치는 그 제조과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 메모리 셀(10)은 기억 소자(memory element, 11)와 선택 소자(select element, 12)를 포함한다. 기억 소자(11)는 비트 라인(BL)과 선택 소자(12) 사이에 연결되며, 선택 소자(12)는 기억 소자(11)와 접지 사이에 연결된다.
기억 소자(11)는 상 변화 물질(GST)을 포함한다. 상 변화 물질(GST)은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 가변 저항 소자이다. 상 변화 물질(GST)은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상 변화 물질(GST)은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질(GST)의 이러한 특성을 이용하여 데이터를 프로그램한다.
선택 소자(12)는 NMOS 트랜지스터(NT)로 구성된다. NMOS 트랜지스터(NT)의 게이트에는 워드 라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, NMOS 트랜지스터(NT)는 턴 온(turn on) 된다. NMOS 트랜지스터(NT)가 턴 온(turn on) 되면, 기억 소자(11)는 비트 라인(BL)을 통해 전류를 공급받는다. 도 1에서는 기억 소자(11)가 비트 라인(BL)과 선택 소자(12) 사이에 연결되어 있다. 그러나 선택 소자(12)가 비트 라인(BL)과 기억 소자(11) 사이에 연결될 수도 있다.
도 2는 상 변화 메모리 장치의 또 다른 메모리 셀을 보여준다. 도 2를 참조하면, 메모리 셀(20)은 기억 소자(21)와 선택 소자(22)를 포함한다. 기억 소자(21)는 비트 라인(BL)과 선택 소자(22) 사이에 연결되며, 선택 소자(22)는 기억 소자(21)와 접지 사이에 연결된다. 기억 소자(21)는 도 1의 기억 소자(11)와 동일하다.
선택 소자(22)는 다이오드(D)로 구성된다. 다이오드(D)의 애노드(Anode)에는 기억 소자(21)가 연결되며, 캐소드(Cathode)에는 워드 라인(WL)이 연결된다. 다이오드(D)의 애노드와 캐소드 사이의 전압 차가 다이오드(D)의 문턱 전압보다 높아지면, 다이오드(D)는 턴 온(turn on) 된다. 다이오드(D)가 턴 온 되면, 기억 소자(21)는 비트 라인(BL)을 통해 전류를 공급받는다.
도 3은 도 1 및 도 2에 도시된 상 변화 물질(GST)의 특성을 설명하기 위한 그래프이다. 도 3에서, 참조 번호 1은 상 변화 물질(GST)이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 3을 참조하면, 상 변화 물질(GST)은 전류 공급에 의해 T1 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 이와는 달리, 상 변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 메모리 셀은 상 변화 물질의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 높고, 결정 상태일 때 낮다.
상 변화 메모리 장치는 프로그램 동작 시에 상 변화 물질(GST)에 프로그램 전류(program current)를 공급하기 위해 쓰기 드라이버 회로(Write Driver Circuit)를 포함한다. 쓰기 드라이버 회로는 외부에서 제공된 전원전압(예를 들면, 2.5V 이상)을 이용하여, 메모리 셀에 프로그램 전류 즉, 셋 전류 또는 리셋 전류를 공급한다. 여기에서, 셋 전류(set current)란 메모리 셀의 상 변화 물질(GST)을 셋 상태로 만들기 위한 전류이며, 리셋 전류(reset current)는 리셋 상태로 만들기 위한 전류이다.
종래의 셋 전류는 정해진 시간 동안에 일정 크기를 갖는 파형(이하, 펄스 파형이라 함)과 일정 간격으로 그 크기가 작아지는 파형(이하, 스텝 다운 파형이라 함)을 갖는다. 펄스 파형 및 스텝 다운 파형에 대한 내용은 한국 공개 특허(출원번 호; 10-2004-14954)에 자세하게 개시되어 있다.
종래의 스텝 다운 파형을 갖는 셋 전류는 단계적으로 감소하는 파형을 가지며, 각각의 스텝의 크기와 폭이 정해져 있다. 이러한 종래의 셋 전류는 각각의 스텝 크기와 폭이 정해져 있기 때문에, 셋 전류의 파형을 변경할 수 없다. 셋 전류의 파형을 변경할 수 없기 때문에, 종래의 상 변화 메모리 장치는 상 변화 물질의 셋 저항 분포를 조절할 수 없다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 셋 전류의 스텝 크기와 폭을 조절함으로, 최적화된 셋 전류의 파형을 만들 수 있는 상 변화 메모리 장치를 제공하는 데 있다.
본 발명에 따른 상 변화 메모리 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이; 선택된 메모리 셀을 프로그램하기 위해, 상기 메모리 셀 어레이에 스텝 셋 전류를 제공하는 쓰기 드라이버; 외부로부터 데이터를 입력받고, 노말 동작 시에 상기 데이터를 상기 쓰기 드라이버로 제공하는 데이터 버퍼; 및 테스트 동작 시에 상기 스텝 셋 전류의 각각의 스텝 크기와 폭을 조절하기 위한 스텝 정보를 입력받고, 상기 노말 동작 시에 상기 스텝 정보를 상기 쓰기 드라이버로 제공하는 셋 전류 제어 유닛을 포함한다.
실시예로서, 상기 셋 전류 제어 유닛은 상기 데이터 버퍼를 통해 상기 스텝 정보를 입력받는다. 상기 스텝 정보는 상기 각각의 스텝 크기를 조절하기 위한 데 이터 및 상기 각각의 스텝 폭을 조절하기 위한 데이터를 포함한다. 상기 셋 전류 제어 유닛은 상기 스텝 정보를 저장하기 위한 레지스터 어레이를 포함한다. 상기 셋 전류 제어 유닛은 퓨즈 어레이를 포함하며, 상기 노말 동작 시에 상기 스텝 정보를 퓨즈 어레이에 저장하고 있다. 상기 레지스터 어레이는 상기 테스트 동작 시에 활성화되고, 상기 퓨즈 어레이는 상기 노말 동작 시에 활성화된다.
다른 실시예로서, 상기 복수의 메모리 셀은 상 변화 물질을 갖는 기억 소자; 및 상기 메모리 셀을 선택하기 위한 선택 소자를 포함한다. 상기 선택 소자는 다이오드이다. 상기 테스트 동작 또는 상기 노말 동작은 모드 레지스터 셋(MRS)에 의해 제어된다. 상기 테스트 동작은 칩 제조 단계에서 수행된다.
본 발명에 따른 상 변화 메모리 장치의 다른 일면은 복수의 메모리 셀을 갖는 메모리 셀 어레이; 선택된 메모리 셀을 프로그램하기 위해, 상기 메모리 셀 어레이에 스텝 셋 전류를 제공하는 쓰기 드라이버; 외부로부터 데이터를 입력받고, 노말 동작 시에 상기 데이터를 상기 쓰기 드라이버로 제공하는 데이터 버퍼; 테스트 동작 시에 상기 스텝 셋 전류의 각각의 스텝 크기와 폭을 조절하기 위한 스텝 정보를 입력받고, 상기 스텝 정보를 저장하기 위한 스텝 저장 회로; 상기 노말 동작 시에 상기 스텝 저장 회로로부터 각각의 스텝 크기 정보 및 각각의 스텝 폭 정보를 입력받고, 이를 상기 쓰기 드라이버로 제공하기 위한 스텝 제어 회로를 포함한다.
실시예로서, 상기 스텝 저장 회로는 상기 데이터 버퍼를 통해 상기 스텝 정보를 입력받는다. 상기 스텝 정보는 상기 각각의 스텝 크기를 조절하기 위한 데이 터 및 상기 각각의 스텝 폭을 조절하기 위한 데이터를 포함한다. 상기 스텝 저장 회로는 상기 테스트 동작 시에 상기 스텝 정보를 저장하는 레지스터 어레이; 및 상기 노말 동작 시에 상기 스텝 정보를 저장하기 위한 퓨즈 어레이를 포함한다. 상기 테스트 동작 또는 상기 노말 동작은 모드 레지스터 셋(MRS)에 의해 제어된다. 상기 레지스터 어레이는 복수의 레지스터를 포함하며, 상기 스텝 저장 회로는 상기 스텝 정보를 사용하여 상기 복수의 레지스터를 디코드하기 위한 디코더를 포함한다.
다른 실시예로서, 상기 스텝 제어 회로는 상기 각각의 스텝 크기 정보 및 상기 각각의 스텝 폭 정보를 아날로그 신호로 변환하기 위한 드라이버를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 4는 본 발명의 실시예에 따른 상 변화 메모리 장치를 보여주는 블록도이다. 도 4를 참조하면, 상 변화 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 비트 라인 선택회로(130), 쓰기 드라이버(140), 데이터 버퍼(150), 그리고 셋 전류 제어 유닛(200, 300)을 포함한다. 셋 전류 제어 유닛은 스텝 저장 회로(200) 및 스텝 제어 회로(300)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀로 구성된다. 각각의 메모리 셀은 기억 소자(memory element)와 선택 소자(select element)로 구성된다. 기억 소자는 상 변화 물질(GST)을 포함하며, 선택 소자는 NMOS 트랜지스터(도 1 참조, NT) 또는 다이오드(도 2 참조, D)로 구현된다.
어드레스 디코더(120)는 워드 라인(WL0~WLn)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(120)는 외부에서 입력된 어드레스(ADDR)를 디코드하고, 선택된 워드 라인으로 바이어스 전압을 제공한다. 또한, 어드레스 디코더(120)는 비트 라인(BL0~BLm)을 선택하기 위한 선택 신호(Yi)를 발생한다. 선택 신호(Yi)는 비트 라인 선택 회로(130)에 제공된다.
비트 라인 선택 회로(130)는 비트 라인(BL0~BLm)을 통해 메모리 셀 어레이(110)와 연결된다. 비트 라인 선택 회로(130)는 어드레스 디코더(120)로부터 제공되는 선택신호(Yi)에 응답하여 비트 라인을 선택한다. 비트 라인 선택 회로(130)는 복수의 NMOS 트랜지스터(도시되지 않음)를 포함한다. 여기에서, NMOS 트랜지스터는 선택 신호(Yi)에 응답하여 비트 라인(BL)과 데이터 라인(DL)을 전기적으로 연결한다.
쓰기 드라이버(140)는 프로그램 펄스(P_PGM), DCBL 전압(DCBL), 그리고 데이터(NDAT)를 입력받고, 쓰기 인에이블 신호(nWE)에 동기하여 데이터 라인(DL)으로 프로그램 전류(I_PGM)를 제공한다. 여기에서, 프로그램 펄스(P_PGM)는 셋 펄스(P_SET) 및 리셋 펄스(P_RST)를 포함한다. 도 4에서는 셋 펄스(P_SET)만 도시되어 있으나, 프로그램 동작 시에 쓰기 드라이버(140)에 리셋 펄스(P_RST)도 제공됨은 자명한 사실이다.
프로그램 전류(I_PGM)는 셋 전류(I_SET) 및 리셋 전류(I_RST)를 포함한다. 쓰기 드라이버(141)는 데이터 '0' 입력 시에 셋 펄스(P_SET)에 응답하여 셋 전류(I_SET)를 제공하고, 데이터 '1'이 입력 시에 리셋 펄스(P_RST)에 응답하여 리셋 전류(I_RST)를 제공한다.
쓰기 드라이버(140)는 스텝 셋 전류(step set current)를 발생한다. 여기에서, 스텝 셋 전류란 도 9에서 보는 바와 같이 복수의 스텝으로 이루어진 셋 전류를 뜻한다. 본 발명에 따른 상 변화 메모리 장치(100)는 각각의 스텝 크기와 폭을 변경할 수 있기 때문에, 원하는 스텝 셋 전류의 파형을 만들 수 있다. 스텝 셋 전류는 도 9에서 상세히 설명된다.
데이터 버퍼(150)는 외부로부터 데이터를 입력받고, 노말 동작 시에 노말 모드 신호(NORM)에 응답하여 노말 데이터(NDAT)를 쓰기 드라이버(140)로 제공한다. 데이터 버퍼(150)는 데이터 패드(DQ)에 연결된다. 데이터 패드(DQ)의 수는 상 변화 메모리 장치에 따라 다르다. 이하에서는 상 변화 메모리 장치가 16개의 데이터 패드(DQ[15:0])를 갖는 것으로 가정한다.
데이터 버퍼(150)는 테스트 동작 시에는 테스트 모드 신호(TEST)에 응답하여 테스트 데이터(TDAT)를 스텝 저장 회로(200)로 제공한다. 여기에서, 테스트 동작이란 최적화된 셋 전류 파형을 만들기 위한 것으로, 노말 동작 전에 수행된다. 본 발명에 따른 상 변화 메모리 장치는 테스트 동작 시에 스텝 셋 전류의 각각의 스텝 크기와 폭을 결정하고, 노말 동작 시에 최적화된 셋 전류를 만들어 낸다. 테스트 동작 또는 노말 동작 여부는 모드 레지스터 셋(MRS)에 의해 제어된다.
스텝 저장 회로(200)는 테스트 동작 동안에, 스텝 셋 전류의 각각의 스텝 크기와 폭에 대한 정보(이하, 스텝 정보라 함)를 저장한다. 스텝 제어 회로(300)는 노말 동작 시에 스텝 저장 회로(200)부터 스텝 정보를 입력받고, 이를 쓰기 드라이 버(140)로 제공한다.
계속해서 도 4를 참조하면, 스텝 저장 회로(200)는 스토리지(210) 및 디코더(220)를 포함한다. 스텝 저장 회로(200)는 데이터 버퍼(150)를 통해 테스트 데이터(TDAT)를 입력받는다. 테스트 데이터(TDAT)에는 스텝 정보가 포함되어 있다. 테스트 데이터(TDAT)는 디코드 데이터(DEC), 스텝 크기 데이터(HGHT), 그리고 스텝 폭 데이터(WDTH)를 포함한다. 도 4에서, 16비트 테스트 데이터(TDAT)는 디코드 5비트 디코드 데이터(DEC), 6비트 스텝 크기 데이터(HGHT), 그리고 5비트 스텝 폭 데이터(WDTH)를 포함한다. 16비트 테스트 데이터(TDAT)는 쓰기 인에이블 신호(nWE)에 동기하여 32번 입력된다.
스토리지(210)는 레지스터 어레이(211)를 포함한다. 레지스터 어레이(211)는 복수의 레지스터(REG0~REG31)를 포함한다. 각각의 레지스터는 스텝 크기 데이터 및 스텝 폭 데이터를 저장한다. 예를 들면, 레지스터(REG0)는 쓰기 인에이블 신호(nWE)의 제 1 천이에 응답하여 처음으로 입력되는 테스트 데이터(D0, 도 7참조)의 스텝 크기 데이터(HGHT) 및 스텝 폭 데이터(WDTH)를 저장한다. 즉, 레지스터(REG0)에는 11비트의 스텝 정보가 저장된다. 이 스텝 정보는 노말 동작 시에 STEP0(도 9 참조)의 스텝 크기와 스텝 폭을 결정한다. 마찬가지로, 레지스터(REG31)는 STEP31의 스텝 정보를 저장한다. 레지스터 어레이(211)에 저장된 스텝 정보에 따라 스텝 셋 전류의 파형은 결정된다.
본 발명에 따른 상 변화 메모리 장치(100)는 스텝 정보를 변경함으로, 메모리 셀로 여러 가지 모양의 셋 전류를 제공할 수 있다. 이를 통해 본 발명은 셋 저 항 산포를 좁게 하고, 센싱 마진을 좋게 할 수 있는 최적의 셋 전류 파형을 만들 수 있다.
스토리지(210)는 레지스터 어레이(211) 이외에 퓨즈 어레이(212)를 더 포함한다. 위에서 설명한 바와 같이, 레지스터 어레이(211)는 테스트 동작 동안에 각각의 스텝(STEP0~STEP31)에 대한 스텝 정보를 저장한다. 그러나 레지스터 어레이(211)에 저장된 스텝 정보는 파워 오프 시에 손실될 수 있다. 퓨즈 어레이(212)는 파워 오프 시에 스텝 정보를 보존하기 위한 것이다. 여기에서, 스토리지(210)는 퓨즈 어레이(211) 대신에, 스텝 정보를 보존할 수 있는 다른 저장 장치(예를 들면, 불휘발성 메모리 셀)를 사용할 수도 있다. 스토리지(210)의 구성은 도 6을 참조하여 설명된다.
디코더(220)는 5비트 디코드 데이터(DEC)를 입력받고, 복수의 레지스터(RE0~REG31) 중에서 어느 하나를 선택한다. 디코더(220)의 구성 및 동작 원리는 당업자에게 잘 알려져 있다. 기타, 테스트 동작 동안에 스텝 저장 회로(200)에 스텝 정보가 저장되는 동작은 도 7을 참조하여 상세히 설명된다.
스텝 제어 회로(300)는 스텝 크기 컨트롤러(310), 스텝 폭 컨트롤러(320), 그리고 DCBL 드라이버(330)를 포함한다. 스텝 제어 회로(300)는 스텝 저장 회로(200)로부터 스텝 정보를 입력받고 쓰기 드라이버(140)를 제어한다.
스텝 크기 컨트롤러(310)는 스텝 저장 회로(200)에 저장된 스텝 크기 데이터(HGHT)를 입력받고, 스텝 크기 제어 신호(Hi; i=0~31)를 발생한다. 예를 들어, STEP0인 경우에는 레지스터(REG0)에 저장된 스텝 크기 데이터(HGHT)를 입력받고, 스텝 크기 제어 신호(H0)를 발생한다.
스텝 폭 컨트롤러(320)는 스텝 폭 데이터(WDTH)를 입력받고, 스텝 폭 제어 신호(Wi; i=0~31)를 발생한다. 예를 들어, STEP0인 경우에는 레지스터(REG0)에 저장된 스텝 폭 데이터(WDTH)를 입력받고, 스텝 폭 제어 신호(W0)를 발생한다. 한편, 스텝 폭 컨트롤러(320)는 셋 펄스(P_SET)를 발생하고, 이를 쓰기 드라이버(320)로 제공한다. 셋 펄스(P_SET)는 모든 스텝 구간(STEP0~STEP31)에서 활성화된다.
DCBL 드라이버(330)는 스텝 크기 제어 신호(Hi) 및 스텝 폭 제어 신호(Wi)를 입력받고, DCBL 전압(DCBL)을 발생한다. 여기에서, DCBL 전압(DCBL)은 아날로그 신호이며, 쓰기 드라이버(140)로 제공된다. 쓰기 드라이버(140)는 DCBL 전압(DCBL)을 이용하여, 스텝 셋 전류의 스텝 크기와 폭을 결정한다.
이상에서 설명한 바와 같이, 도 4에 도시된 상 변화 메모리 장치(100)는 스텝 저장 회로(200) 및 스텝 제어 회로(300)를 포함함으로, 스텝 셋 전류의 스텝 크기와 폭을 조절할 수 있다. 본 발명은 셋 전류의 파형을 변경해 가면서 최적의 셋 전류 파형을 만들 수 있고, 이를 통해 셋 저항 분포를 좁게 하고 센싱 마진을 좋게 할 수 있다.
도 5는 도 4에 도시된 쓰기 드라이버(140)를 예시적으로 보여주는 회로도이다. 도 5를 참조하면, 쓰기 드라이버(140)는 셋 펄스 입력 회로(141), 셋 전류 제어 회로(142), 그리고 셋 전류 구동 회로(143)를 포함한다. 셋 펄스 입력 회로(141)는 3개의 인버터(IN1~IN3), NOR 게이트(G1), 그리고 낸드 게이트(G2)를 포함한다. 셋 전류 제어 회로(142)는 2개의 NMOS 트랜지스터(N1, N2)와 2개의 PMOS 트랜지스터(P1, P2)를 포함한다. 셋 전류 구동 회로(143)는 NMOS 트랜지스터(N3)와 PMOS 트랜지스터(P3)를 포함한다.
쓰기 인에이블 신호(nWE)가 로우 레벨(L)로 되면, NMOS 트랜지스터(N3)는 턴 오프된다. 이때 쓰기 드라이버(140)는 노말 데이터(NDAT) 및 셋 펄스(P_SET)에 따라 데이터 라인(DL)으로 스텝 셋 전류(I_SET)를 제공한다. 노말 데이터가 '0'일 때, 하이 레벨(H)의 셋 펄스(P_SET)가 인가되면 제 1 노드(ND1)는 하이 레벨로 된다. 제 1 노드(ND1)가 하이 레벨이면, NMOS 트랜지스터(N1)는 턴 온 되고 PMOS 트랜지스터(P2)는 턴 오프 된다. DCBL 전압(DCBL)의 크기와 폭에 따라 제 2 노드(ND2)의 전압 레벨은 달라진다. 제 2 노드(ND2)의 전압 레벨에 따라 PMOS 트랜지스터(P3)를 통해 흐르는 셋 전류(I_SET)의 크기와 폭이 달라진다.
셋 펄스(P_SET)의 펄스 폭에 따라 스텝 셋 전류(I_SET)의 셋 프로그램 시간이 달라진다. 그리고 DCBL 전압(DCBL)의 크기와 폭에 따라 스텝 셋 전류(I_SET)의 크기와 폭이 달라진다. 즉, 쓰기 드라이버(140)는 셋 펄스(P_SET) 및 DCBL 전압(DCBL)에 따라 스텝 셋 전류(I_SET)의 스텝 크기 및 폭을 조절한다.
도 6은 도 4에 도시된 스토리지를 보여주는 블록도이다. 도 6을 참조하면, 스토리지(210)는 레지스터 어레이(211), 퓨즈 어레이(212), 그리고 선택 회로(213)를 포함한다. 레지스터 어레이(211)는 테스트 동작 시에 스텝 정보를 임시로 저장한다. 상 변화 메모리 장치(도 4 참조, 100)는 테스트 동작 시에 레지스터 어레이(211)의 스텝 정보를 변경하면서, 최적의 스텝 정보를 저장한다.
테스트 동작 시에 레지스터 어레이(211)에 저장된 최적의 스텝 정보는 퓨즈 어레이(212)에 저장된다. 퓨즈 어레이(212)에 저장된 스텝 정보는 노말 동작 시에 스텝 제어 회로(300)로 제공된다. 선택 회로(213)는 레지스터 어레이(211) 및 퓨즈 어레이(212) 중 어느 하나에 저장된 스텝 크기 데이터(HGHT) 및 스텝 폭 데이터(WDTH)를 스텝 제어 회로(300)로 제공한다.
도 7은 도 4에 도시된 상 변화 메모리 장치의 테스트 동작을 설명하기 위한 타이밍도이다. 도 7에서, (a)는 테스트 모드 신호(TEST), (b)는 쓰기 인에이블 신호(nWE), (c)는 테스트 데이터(TDAT), (d)는 데이터 D0의 구성, 그리고 (e)는 스텝 정보의 저장 방법을 보여준다.
테스트 모드 신호(TEST)가 활성화되면, 쓰기 인에이블 신호의 천이에 동기하여 테스트 데이터(TDAT)가 입력된다. 데이터(D0)에는 레지스터 REG0에 저장될 스텝 정보가 포함되어 있으며, 데이터(D1)에는 레지스터 REG1에 저장될 스텝 정보가 포함되어 있다. 데이터(D0~D31)는 동일한 구성을 갖는다. 도 7(d)는 예로서, 데이터(D0)의 구성을 보여준다.
도 7(d)를 참조하면, 데이터(D0)에는 5비트 디코드 데이터(DEC), 6비트 스텝 크기 데이터(HGHT), 그리고 5비트 스텝 폭 데이터(WDTH)가 포함되어 있다. 5비트 디코드 데이터(DEC)는 각각의 스텝(예를 들면, STEP0)에 대응하는 레지스터 (REG0)을 선택하기 위한 것이다. 6비트 스텝 크기 데이터(HGHT) 및 5비트 스텝 폭 데이터(WDTH)는 선택된 레지스터(예를 들면, REG0)에 저장된다. 이와 같은 방법으로, 레지스터 REG31에는 데이터 D31에 있는 11비트 스텝 정보가 저장된다.
도 8은 도 4에 도시된 DCBL 드라이버를 개념적으로 보여주는 블록도이다. 도 8을 참조하면, DCBL 드라이버(330)는 분배 전압부(331) 및 스위치부(332)를 포함한다. 분배 전압부(331)는 전원 단자(VPP)와 접지 단자 사이에 연결되며, 복수의 저항기(R0~R63)를 갖는다. 두 저항기가 연결된 각각의 저항 노드에서는 분배 전압이 발생한다. 스위치부(332)는 각각의 저항 노드에 연결되며, 복수의 스위치(SW0~SW63)를 갖는다. 스위치부(332)는 스텝 크기 제어 신호(Hi) 및 스텝 폭 제어 신호(Wi)를 입력받는다.
예를 들어, 레지스터 REG0에 저장된 스텝 크기 데이터(HGHT)가 '111111(십진수 63)'이고, 스텝 폭 데이터(WDTH)가 '11111(십진수 31)'이라고 가정하자. 이때 스위치부(332)는 스텝 크기 데이터(HGHT)에 따라 스위치(SW63)를 선택한다. 그리고 스위치(SW63)는 스텝 폭 데이터(WDTH)에 따라 W31에 해당하는 시간만큼 온(ON) 된다. 스위치부(332)의 동작에 따라 각각의 스텝 크기 및 폭이 결정된다. 이는 도 9 내지 도 12를 참조하여 설명된다.
도 9는 도 4에 도시된 상 변화 메모리 장치의 스텝 셋 전류 형성 방법을 예시적으로 보여주는 그래프이다. 도 9는 스텝 크기 및 폭을 조절함으로 스텝 셋 전류의 파형을 변경할 수 있음을 보여준다. 예를 들면, STEP0에서는 H63 및 W31에 해당하는 스텝 셋 전류가 발생한다. STEP1에서는 H50 및 W15에 해당하는 스텝 셋 전류가 발생한다. STEP2에서는 H58 및 W20에 해당하는 스텝 셋 전류가 발생한다. 그리고 STEP31에서는 H05 및 W30에 해당하는 스텝 셋 전류가 발생한다. 전술한 바와 같이, STEP0, STEP1, STEP2, ..., STEP31에서의 스텝 정보는 각각 REG0, REG1, REG2, ..., REG31에 저장된다.
도 10 내지 도 12는 본 발명에 따른 상 변화 메모리 장치의 스텝 셋 전류의 여러 파형을 보여준다. 도 10에서 스텝 셋 전류(I_SET)는 위쪽으로 볼록한 파형을 갖는다. 도 11에서 스텝 셋 전류(I_SET)는 아래쪽으로 볼록한 파형을 갖는다. 도 12에서 스텝 셋 전류(I_SET)는 S 라인의 파형을 갖는다.
이상에서 설명한 바와 같이, 본 발명에 따른 상 변화 메모리 장치는 스텝 셋 전류의 각각의 스텝 크기와 폭을 조절할 수 있다. 본 발명은 스텝 크기와 폭을 조절함으로, 스텝 셋 전류의 파형을 변경할 수 있다. 이를 통해 본 발명은 최적의 스텝 셋 전류를 생성함으로, 셋 저항 분포를 좁게 하고 센싱 마진을 좋게 할 수 있다.
이상에서, 본 발명은 구체적인 실시예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다.
본 발명에 따른 상 변화 메모리 장치에 의하면, 스텝 셋 전류의 파형을 조절함으로 셋 저항 산포를 좁게 하고, 센싱 마진을 좋게 할 수 있다.
Claims (20)
- 복수의 메모리 셀을 갖는 메모리 셀 어레이;선택된 메모리 셀을 프로그램하기 위해, 상기 메모리 셀 어레이에 스텝 셋 전류를 제공하는 쓰기 드라이버;외부로부터 데이터를 입력받고, 노말 동작 시에 상기 데이터를 상기 쓰기 드라이버로 제공하는 데이터 버퍼; 및테스트 동작 시에 상기 스텝 셋 전류의 각각의 스텝 크기와 폭을 조절하기 위한 스텝 정보를 입력받고, 상기 노말 동작 시에 상기 스텝 정보를 상기 쓰기 드라이버로 제공하는 셋 전류 제어 유닛을 포함하는 상 변화 메모리 장치.
- 제 1 항에 있어서,상기 셋 전류 제어 유닛은 상기 데이터 버퍼를 통해 상기 스텝 정보를 입력받는 상 변화 메모리 장치.
- 제 2 항에 있어서,상기 스텝 정보는 상기 각각의 스텝 크기를 조절하기 위한 데이터 및 상기 각각의 스텝 폭을 조절하기 위한 데이터를 포함하는 상 변화 메모리 장치.
- 제 1 항에 있어서,상기 셋 전류 제어 유닛은 상기 스텝 정보를 저장하기 위한 레지스터 어레이를 포함하는 상 변화 메모리 장치.
- 제 4 항에 있어서,상기 셋 전류 제어 유닛은 퓨즈 어레이를 포함하며, 상기 노말 동작 시에 상기 스텝 정보를 퓨즈 어레이에 저장하기 위한 상 변화 메모리 장치.
- 제 5 항에 있어서,상기 레지스터 어레이는 상기 테스트 동작 시에 활성화되고, 상기 퓨즈 어레이는 상기 노말 동작 시에 활성화되는 상 변화 메모리 장치.
- 제 1 항에 있어서,상기 복수의 메모리 셀은상 변화 물질을 갖는 기억 소자; 및상기 메모리 셀을 선택하기 위한 선택 소자를 포함하는 상 변화 메모리 장치.
- 제 7 항에 있어서,상기 선택 소자는 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
- 제 1 항에 있어서,상기 테스트 동작 또는 상기 노말 동작은 모드 레지스터 셋(MRS)에 의해 제어되는 상 변화 메모리 장치.
- 제 1 항에 있어서,상기 테스트 동작은 칩 제조 단계에서 수행되는 상 변화 메모리 장치.
- 복수의 메모리 셀을 갖는 메모리 셀 어레이;선택된 메모리 셀을 프로그램하기 위해, 상기 메모리 셀 어레이에 스텝 셋 전류를 제공하는 쓰기 드라이버;외부로부터 데이터를 입력받고, 노말 동작 시에 상기 데이터를 상기 쓰기 드라이버로 제공하는 데이터 버퍼;테스트 동작 시에 상기 스텝 셋 전류의 각각의 스텝 크기와 폭을 조절하기 위한 스텝 정보를 입력받고, 상기 스텝 정보를 저장하기 위한 스텝 저장 회로;상기 노말 동작 시에 상기 스텝 저장 회로로부터 각각의 스텝 크기 정보 및 각각의 스텝 폭 정보를 입력받고, 이를 상기 쓰기 드라이버로 제공하기 위한 스텝 제어 회로를 포함하는 상 변화 메모리 장치.
- 제 11 항에 있어서,상기 스텝 저장 회로는 상기 데이터 버퍼를 통해 상기 스텝 정보를 입력받는 상 변화 메모리 장치.
- 제 12 항에 있어서,상기 스텝 정보는 상기 각각의 스텝 크기를 조절하기 위한 데이터 및 상기 각각의 스텝 폭을 조절하기 위한 데이터를 포함하는 상 변화 메모리 장치.
- 제 11 항에 있어서,상기 스텝 저장 회로는상기 테스트 동작 시에 상기 스텝 정보를 저장하는 레지스터 어레이; 및상기 노말 동작 시에 상기 스텝 정보를 저장하기 위한 퓨즈 어레이를 포함하는 상 변화 메모리 장치.
- 제 14 항에 있어서,상기 테스트 동작 또는 상기 노말 동작은 모드 레지스터 셋(MRS)에 의해 제어되는 상 변화 메모리 장치.
- 제 14 항에 있어서,상기 레지스터 어레이는 복수의 레지스터를 포함하며,상기 스텝 저장 회로는 상기 스텝 정보를 사용하여 상기 복수의 레지스터를 디코드하기 위한 디코더를 포함하는 상 변화 메모리 장치.
- 제 11 항에 있어서,상기 스텝 제어 회로는 상기 각각의 스텝 크기 정보 및 상기 각각의 스텝 폭 정보를 아날로그 신호로 변환하기 위한 드라이버를 포함하는 상 변화 메모리 장치.
- 제 11 항에 있어서,상기 복수의 메모리 셀은상 변화 물질을 갖는 기억 소자; 및상기 메모리 셀을 선택하기 위한 선택 소자를 포함하는 상 변화 메모리 장치.
- 제 18 항에 있어서,상기 선택 소자는 다이오드인 것을 특징으로 하는 상 변화 메모리 장치.
- 제 11 항에 있어서,상기 테스트 동작은 칩 제조 단계에서 수행되는 상 변화 메모리 장치.
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