KR20120069404A - 테스터 및 이를 포함하는 테스트 시스템 - Google Patents

테스터 및 이를 포함하는 테스트 시스템 Download PDF

Info

Publication number
KR20120069404A
KR20120069404A KR1020100130941A KR20100130941A KR20120069404A KR 20120069404 A KR20120069404 A KR 20120069404A KR 1020100130941 A KR1020100130941 A KR 1020100130941A KR 20100130941 A KR20100130941 A KR 20100130941A KR 20120069404 A KR20120069404 A KR 20120069404A
Authority
KR
South Korea
Prior art keywords
test
semiconductor device
host
memory
tester
Prior art date
Application number
KR1020100130941A
Other languages
English (en)
Inventor
이창환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100130941A priority Critical patent/KR20120069404A/ko
Priority to US13/328,004 priority patent/US8860452B2/en
Publication of KR20120069404A publication Critical patent/KR20120069404A/ko
Priority to US14/484,777 priority patent/US9557366B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0433—Sockets for IC's or transistors
    • G01R1/0441—Details
    • G01R1/0466—Details concerning contact pieces or mechanical details, e.g. hinges or cams; Shielding
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2896—Testing of IC packages; Test features related to IC packages
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C2029/5602—Interface to device under test

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

반도체 장치를 테스트하기 위한 테스터가 개시된다. 상기 테스터는 적어도 하나의 접촉부 및 적어도 하나의 메모리 컨트롤러를 포함한다. 상기 접촉부는 상기 반도체 장치와 접촉된다. 상기 메모리 컨트롤러는 상기 접촉부와 연결되며, 상기 반도체 장치의 데이터 입출력을 제어하고, 상기 반도체 장치를 테스트한다.

Description

테스터 및 이를 포함하는 테스트 시스템{Tester and test system including the same}
본 발명은 반도체 장치를 시험하기 위한 테스터 및 상기 테스터를 포함하는 테스트 시스템에 관한 것으로서, 더욱 상세하게는, 호스트와 반도체 장치 사이에 연결되어 반도체 장치를 테스트할 수 있는 메모리 컨트롤러를 포함하는 테스터 및 이를 포함하는 테스트 시스템에 관한 것이다.
반도체 장치의 양부(良否)를 판별하는 테스트 공정은 크게 웨이퍼 레벨 테스트와 최종(final) 테스트로 나눌 수 있다. 웨이퍼 레벨 테스트는 웨이퍼 레벨의 개별 반도체 다이들에 대한 테스트이고, 최종 테스트는 개별 반도체 다이를 패키징한 반도체 패키지에 대한 테스트이다. 이러한 테스트 공정을 수행하기 위해서는 고가의 테스터 설비가 필요하지만, 테스터의 채널 수에 의해 병렬 테스트에 제약이 발생한다. 특히, 반도체 장치의 밀도가 증가하고 멀티-칩 패키지의 수요가 늘어나면서 테스트 비용이 크게 증가한다.
따라서, 본 발명이 해결하고자 하는 기술적 과제는, 고가의 테스터 설비를 사용하지 않고도 복수의 반도체 장치들을 병렬로 시험할 수 있는 테스터 및 이를 포함하는 테스트 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스터는 적어도 하나의 접촉부 및 적어도 하나의 메모리 컨트롤러를 포함한다. 상기 접촉부는 반도체 장치와 접촉된다. 상기 메모리 컨트롤러는 상기 접촉부와 연결되어 상기 반도체 장치의 데이터 입출력을 제어하고, 상기 반도체 장치를 테스트한다.
상기 테스터의 일 예에 따르면, 상기 테스터를 호스트에 접속하기 위한 접속부를 더 포함할 수 있다. 상기 메모리 컨트롤러는 상기 접속부를 통해 상기 호스트로부터 수신된 테스트 요구에 대응하여 상기 반도체 장치를 테스트하고 테스트 결과를 상기 호스트에 전송할 수 있다.
또한, 상기 메모리 컨트롤러는 상기 호스트와 통신하기 위한 호스트 인터페이스, 상기 반도체 장치에 접속하기 위한 메모리 인터페이스, 상기 반도체 장치를 테스트하기 위한 테스트 프로그램을 저장하는 메모리, 상기 반도체 장치의 데이터 입출력을 제어하고, 상기 테스트 프로그램에 따라 상기 반도체 장치를 테스트하는 프로세서, 및 상기 호스트 인터페이스, 상기 메모리 인터페이스, 상기 메모리 및 상기 프로세서를 상호 연결하는 버스(bus)를 포함할 수 있다.
상기 테스터의 다른 예에 따르면, 호스트와 무선 통신을 수행하기 위한 무선 통신부를 더 포함할 수 있다.
상기 테스터의 또 다른 예에 따르면, 상기 메모리 컨트롤러는 테스트 프로그램을 펌웨어(firmware) 형태로 내장하며, 상기 테스트 프로그램을 이용하여 상기 반도체 장치에 대해 셀프-테스트(self-test)를 수행할 수 있다.
상기 테스터의 또 다른 예에 따르면, 상기 메모리 컨트롤러는 NAND 플래시 메모리 컨트롤러, NOR 플래시 메모리 컨트롤러, SRAM 컨트롤러 및 DRAM 컨트롤러 중 적어도 하나를 포함할 수 있다.
상기 테스터의 또 다른 예에 따르면, 상기 적어도 하나의 접촉부는 복수 개일 수 있다. 복수 개의 상기 접촉부는 대응하는 복수 개의 상기 반도체 장치와 접촉할 수 있다. 따라서, 하나의 메모리 컨트롤러를 이용하여 복수 개의 상기 반도체 장치들을 독립적으로 병렬로 시험할 수 있다.
상기 테스터의 또 다른 예에 따르면, 상기 메모리 컨트롤러는 복수 개의 상기 접촉부와 연결되며, 복수 개의 상기 접촉부에 각각 연결된 복수 개의 상기 반도체 장치의 데이터 입출력을 관리하고, 복수 개의 상기 반도체 장치를 동시에 테스트할 수 있다. 또한, 상기 적어도 하나의 메모리 컨트롤러는 복수 개일 수 있으며, 복수 개의 상기 메모리 컨트롤러는 복수 개의 상기 접촉부와 일대일로 연결될 수 있다. 또한, 상기 테스터는 제1 면 및 상기 제1면의 반대 면인 제2 면을 갖는 평판형 구조를 가질 수 있다. 이 때, 복수 개의 상기 접촉부는 상기 테스터의 상기 제1 면에 배열되고, 복수 개의 상기 메모리 컨트롤러는 상기 테스터의 상기 제2 면에 배열될 수 있다. 또한, 복수 개의 상기 메모리 컨트롤러는 서로 다른 종류의 메모리 컨트롤러를 포함할 수 있다.
상기 테스터의 또 다른 예에 따르면, 상기 테스터는 상기 반도체 장치를 테스트하기 위한 프로브 카드(probe card)일 수 있다. 이 때, 상기 반도체 장치는 반도체 다이 형태이고 데이터가 저장되는 메모리 영역을 포함할 수 있다. 이 때, 상기 접촉부는 상기 반도체 장치의 콘택 패드들과 각각 접촉하는 니들(needle)들을 포함할 수 있다.
상기 테스터의 또 다른 예에 따르면, 상기 테스터는 상기 반도체 장치를 테스트하기 위한 테스트 보드(test board)일 수 있다. 이 때, 상기 반도체 장치는 반도체 패키지 형태이고 데이터가 저장되는 메모리 영역을 포함할 수 있다. 이 때, 상기 접촉부는 상기 반도체 장치의 패키지 타입에 대응하는 소켓 또는 복수의 포고 핀(pogo pin)들을 포함할 수 있다.
상기 테스터의 또 다른 예에 따르면, 상기 반도체 장치는 NAND 플래시 메모리, NOR 플래시 메모리, SRAM(static random access memory) 또는 DRAM(dynamic random access memory)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 시스템은 반도체 장치에 대한 테스트 요구를 전송하고 상기 반도체 장치의 테스트 결과를 수신하는 호스트, 및 상기 호스트에 접속되는 적어도 하나의 테스터를 포함한다. 상기 테스터는 상기 테스터를 상기 호스트에 접속하기 위한 접속부, 상기 반도체 장치와 접촉되는 적어도 하나의 접촉부, 및 상기 접속부 및 상기 접촉부 사이에 연결되고, 상기 반도체 장치의 데이터 입출력을 제어하고, 상기 호스트의 상기 테스트 요구에 대응하여 상기 반도체 장치를 테스트하고, 상기 테스트 결과를 상기 호스트에 전송하는 적어도 하나의 메모리 컨트롤러를 포함한다.
상기 테스트 시스템의 일 예에 따르면, 상기 적어도 하나의 테스터는 복수 개일 수 있으며, 복수 개의 상기 테스터는 상기 호스트에 접속되어, 상기 복수 개의 테스터들의 각각에 접촉된 복수 개의 상기 반도체 장치들을 병렬로 테스트할 수 있다.
상기 테스트 시스템의 다른 예에 따르면, 상기 메모리 컨트롤러는 테스트 프로그램을 펌웨어(firmware) 형태로 내장하며, 상기 호스트의 상기 테스트 요구에 대응하여 상기 테스트 프로그램을 이용하여 상기 반도체 장치에 대해 셀프-테스트(self-test)를 수행할 수 있다. 또한, 상기 테스트 프로그램은 상기 호스트로부터 다운로드될 수 있다.
본 발명의 테스터는 저렴한 비용으로 개수의 제한 없이 복수의 반도체 장치들을 병렬로 시험할 수 있다. 또한, 본 발명의 테스터는 반도체 장치에 대응하는 메모리 컨트롤러와 테스트 프로그램을 이용하여 셀프-테스트를 수행함으로써 이종의 반도체 장치들도 함께 시험할 수 있다.
도 1은 본 발명의 일 실시예에 따라 반도체 장치를 테스트하기 위한 테스트 시스템의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따라 반도체 장치를 테스트하기 위한 테스터의 기능을 설명하기 위한 개략적인 블록도이다.
도 3은 본 발명의 일 실시예에 따라 반도체 장치를 테스트하기 위한 테스터의 개략적인 블록도이다.
도 4는 본 발명의 다른 실시예에 따라 반도체 장치를 테스트하기 위한 테스터의 개략적인 블록도이다.
도 5a는 본 발명의 일 실시예에 따른 테스트 시스템의 개략적인 단면 블록도이다.
도 5b는 도 5a의 프로브 카드의 제1 면을 도시하기 개략적인 사시도이다.
도 5c는 도 5a의 프로브 카드의 제2 면을 도시하는 개략적인 사시도이다.
도 6a는 본 발명의 다른 실시예에 따른 테스트 시스템의 개략적인 단면 블록도이다.
도 6b는 도 6a의 테스트 보드의 제1 면을 도시하는 개략적인 상면도이다.
도 6c는 도 6a의 테스트 보드의 제 2 면을 도시하는 개략적인 저면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다.
아래의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 구성요소, 부재, 부품, 영역 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 용어는 어느 하나를 다른 것과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 구성요소, 부재, 부품, 영역 또는 부분은 본 발명의 범위로부터 벗어나지 않고서도 제2 구성요소, 부재, 부품, 영역 또는 부분을 지칭할 수 있다. 본 명세서에서 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
이하, 본 발명의 실시예들은 본 발명의 바람직한 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따라 반도체 장치를 테스트하기 위한 테스트 시스템의 개략적인 블록도이다.
도 1을 참조하면, 테스트 시스템(10)은 호스트(300)와 상기 호스트(300)에 접속되는 복수의 테스터(100a, 100b, 100c)를 포함한다.
호스트(300)는 운영체제(OS)와 여러 가지 응용 소프트웨어를 탑재하여 필요한 작업을 처리할 수 있도록 설계된 범용 컴퓨터일 수 있다. 예컨대, 호스트(300)는 개인용 컴퓨터 또는 워크스테이션일 수 있다.
호스트(300)는 외부 주변 장치와 통신을 수행할 수 있다. 예컨대, 호스트(300)는, 예컨대, Serial ATA, PCI Express, Serial Attached SCSI, Universal Serial Bus, RS-232 등과 같은 직렬 통신, 또는, 예컨대, IrDA, RFID(Radio Frequency Identification), Wireless USB, Near Field Communication, Bluetooth 등과 같은 무선 통신을 이용하여 외부 주변 장치와 통신할 수 있다. 도 1에 도시된 바와 같이, 테스터들(100a, 100b, 100c)이 호스트(300)에 접속하여, 호스트(300)는 테스터들(100a, 100b, 100c)과 동시에 통신할 수 있다. 그러나, 호스트(300)와 테스터들(100a, 100b, 100c)과의 통신 방식은 상술된 방식으로 한정되지 않는다.
호스트(300)는 테스터들(100a, 100b, 100c)에게 테스트 요구를 전송하고, 테스터들(100a, 100b, 100c)로부터 테스트 결과 및/또는 테스트 종료 신호를 수신할 수 있다. 다른 예에서, 호스트(300)는 테스터들(100a, 100b, 100c)에 전원을 공급할 수도 있다. 또 다른 예에서, 테스터들(100a, 100b, 100c)은 별도의 전원 공급 장치에 의해 공급될 수도 있다.
테스터들(100a, 100b, 100c)은 메모리 컨트롤러(110a, 110b, 110c), 접속부(120a, 120b, 120c) 및 접촉부(130a, 130b, 130c)를 포함할 수 있다. 테스터들(100a, 100b, 100c)은 각각 접속부(120a, 120b, 120c)를 통해 호스트(300)에 직접 접속할 수 있다. 테스터들(100a, 100b, 100c)은 모두 동일한 내부 구성을 갖지만, 서로 다른 종류의 반도체 장치(200)를 테스트하기 위한 것일 수도 있다. 예컨대, 테스터(100a)는 플래시 메모리를 테스트하고, 테스터(100b)는 SRAM을 테스트하고, 테스터(100c)는 DRAM을 테스트할 수 있다. 아래의 설명에서, 테스터들(100a, 100b, 100c)을 통칭하여 테스터(100)로 지칭할 수 있다. 이와 마찬가지로, 메모리 컨트롤러들(110a, 110b, 110c), 접속부(120a, 120b, 120c)들 및 접촉부들(130a, 130b, 130c)도 통칭하여, 각각 메모리 컨트롤러(110), 접속부(120) 및 접촉부(130)로 지칭할 수 있다.
접속부(120)는 메모리 컨트롤러(110)와 전기적으로 연결되며, 테스터(100)를 호스트(300)에 접속하기 위한 인터페이스를 포함할 수 있다. 즉, 접속부(120)는 호스트(300)에 연결되는 접속 케이블의 배선들이 각각 연결되는 단자들을 포함할 수 있다. 이 경우, 테스터(100)의 메모리 컨트롤러(110)와 호스트(300)는 직접 데이터를 주고 받을 수 있다.
다른 예에서, 접속부(120)는 호스트(300)와 메모리 컨트롤러(110) 간의 통신을 제공할 수 있는 통신 장치일 수 있다. 상기 통신 장치는 유선 통신 또는 무선 통신을 제공할 수 있다.
접촉부(130)는 메모리 컨트롤러(110)과 전기적으로 연결되며, 테스트 시스템(10)에 의해 테스트될 반도체 장치(200)와 접촉될 수 있다. 반도체 장치(200)는 피시험장치(Device Under Test)로 지칭될 수 있다.
반도체 장치(200)는 데이터가 저장될 수 있는 메모리 영역을 포함할 수 있다. 예컨대, 반도체 장치(200)는 데이터 저장 영역을 포함하는 고밀도 집적 회로(LSI)를 포함할 수 있다. 또한, 반도체 장치(200)는 NAND 플래시 메모리, NOR 플래시 메모리, SRAM 또는 DRAM과 같은 반도체 메모리일 수 있다.
반도체 장치(200)는 패키징되기 전의 반도체 다이의 형태일 수 있다. 다른 예에서, 반도체 장치(200)는 반도체 다이들이 다이싱(dicing)되지 않은 반도체 웨이퍼 형태일 수 있다. 다른 예에서, 반도체 장치(200)는 하나의 반도체 다이가 개별적으로 패키징된 반도체 패키지, 또는 복수의 반도체 다이들이 함께 패키징된 멀티-칩 패키지의 형태일 수 있다.
반도체 장치(200)는 내부의 소자들에 전원을 공급하고 제어 신호, 어드레스 신호 및 데이터 신호를 입출력하기 위한 핀들 또는 콘택 패드들을 포함한다. 접촉부(130)는 상기 핀들 또는 콘택 패드들과 직접 접촉하기 위한 콘택들을 포함한다. 상기 콘택들은 니들(needle)들, 포고 핀(pogo pin)들일 수 있다. 또한, 접촉부(130)는 반도체 패키지 형태의 반도체 장치(200)가 삽입될 수 있는 소켓의 형태일 수 있다.
메모리 컨트롤러(110)는 접속부(120)를 통해 유선 또는 무선으로 호스트(300)에 접속될 수 있다. 또한, 메모리 컨트롤러(110)는 접촉부(130)를 통해 반도체 장치(200)와 연결될 수 있다. 메모리 컨트롤러(110)는 반도체 장치(200)의 데이터 입출력을 제어할 수 있다. 메모리 컨트롤러(110)는 호스트(300)의 테스트 요구에 대응하여 반도체 장치(200)를 테스트하고, 테스트 결과 및/또는 테스트 종료 신호를 호스트(300)에 전송할 수 있다.
메모리 컨트롤러(110)는 반도체 장치(200)에 대응하는 메모리 컨트롤러일 수 있다. 예컨대, 반도체 장치(200)가 NAND 플래시 메모리인 경우, 메모리 컨트롤러(110)는 NAND 플래시 메모리의 데이터 입출력을 제어할 수 있는 NAND 플래시 메모리 컨트롤러일 수 있다. 또한, 반도체 장치(200)가 NOR 플래시 메모리인 경우, 메모리 컨트롤러(110)는 NOR 플래시 메모리의 데이터 입출력을 제어할 수 있는 NOR 플래시 메모리 컨트롤러일 수 있다. 또한, 반도체 장치(200)가 SRAM인 경우, 메모리 컨트롤러(110)는 SRAM의 데이터 입출력을 제어할 수 있는 SRAM 컨트롤러일 수 있다. 또한, 반도체 장치(200)가 DRAM인 경우, 메모리 컨트롤러(110)는 DRAM의 데이터 입출력을 제어할 수 있는 DRAM 컨트롤러일 수 있다. 이 경우, 메모리 컨트롤러(110)는 반도체 장치(200)를 리프레시(refresh)할 수 있는 로직을 포함할 수 있다. 그러나, 메모리 컨트롤러(110)는 상술한 예로 한정되지 않으며, 새로운 타입의 메모리가 새롭게 개발되더라도, 메모리 타입에 국한하지 않고 상기 메모리와의 인터페이스를 지원할 수 있다면 메모리 컨트롤러(110)에 포함될 수 있다. 아래에서, 새로운 타입의 메모리와의 인터페이스를 지원하는 컨트롤러를 신규 메모리 컨트롤러라고 지칭한다.
호스트(300)는 메모리 컨트롤러(110)를 이용하여 피시험장치인 반도체 장치(200)에 액세스할 수 있다. 메모리 컨트롤러(110)는 예컨대, 호스트(300)의 명령에 따라, 반도체 장치(200)에 기록하고 반도체 장치(200)로부터 판독할 수 있다. 메모리 컨트롤러(110)는 반도체 장치(200)의 어드레스를 선택하고, 선택된 어드레스에 대응하는 메모리 영역에 데이터를 기록하거나 상기 메모리 영역으로부터 데이터를 판독할 수 있다.
메모리 컨트롤러(110)는 상용 메모리 제품, 예컨대, USB 플래시 드라이브(UFD), 솔리드 스테이트 드라이브(SSD), 또는 무비낸드(moviNAND)에 사용되는 메모리 컨트롤러와 실질적으로 유사한 기능을 수행할 수 있다. 메모리 컨트롤러(110)는 하나의 독립된 반도체 패키지의 형태로 제공될 수 있으며, 호스트(300)와의 데이터 통신을 제공하기 위한 로직을 내장할 수 있다.
또한, 테스터(100)가 여러 종류의 반도체 장치를 시험할 수 있도록, 메모리 컨트롤러(110)는 NAND 플래시 메모리 컨트롤러, NOR 플래시 메모리 컨트롤러, SRAM 컨트롤러, DRAM 컨트롤러 및 신규 메모리 컨트롤러 중 적어도 하나의 기능을 통합한 통합 메모리 컨트롤러일 수 있다. 이 경우, 통합 메모리 컨트롤러는 NAND 플래시 메모리 장치, NOR 플래시 메모리 장치, DRAM 등을 동시에 테스트하기 위해 상기 메모리 장치들의 입출력 신호들에 대응하는 신호 라인들을 각각 구비할 수 있다. 또한, 대안적으로 통합 메모리 컨트롤러는 적어도 하나의 신호 라인에 대하여 테스트되는 메모리 장치의 종류에 따라 소프트웨어적으로 인터페이스 타입이 다르게 설계됨으로써 다른 종류의 메모리 장치들을 순차적으로 테스트할 수 있다. 이 때, 테스트되는 서로 다른 종류의 메모리 장치들은 예컨대 하나의 멀티칩 패키지의 형태로 패키징될 수 있다.
하나의 반도체 장치(200)를 테스트하기 위해 반드시 하나의 메모리 컨트롤러(110)가 필요한 것은 아니다. 즉, 메모리 컨트롤러(110)와 반도체 장치(200)는 일대일로 구성될 수 있고, 일대다 또는 다대일로 구성될 수도 있다.
예를 들면, 서로 다른 종류의 메모리 장치가 하나의 패키지에 적층된 멀티칩 패키지의 경우, 즉, 상기 멀티칩 패키지에 RAM과 ROM이 포함되는 경우, RAM 컨트롤러와 ROM 컨트롤러를 RAM과 ROM에 각각 할당할 수 있다. 이 경우, 2개의 반도체 장치(200), 즉, RAM과 ROM을 테스트하기 위해 2개의 메모리 컨트롤러(110, 즉, RAM 컨트롤러와 ROM 컨트롤러가 필요하다.
또한, 상기 멀티칩 패키지에 포함된 RAM과 ROM을 동시에 테스트하기 위해, RAM 컨트롤러 기능과 ROM 컨트롤러 기능이 통합된 RAM/ROM 통합 컨트롤러가 이용될 수 있다. 이 경우, 상기 RAM/ROM 통합 컨트롤러는 RAM에 신호를 입출력하기 위한 신호 라인들과 ROM에 신호를 입출력하기 위한 신호 라인들을 별도로 구비할 수 있다. 또한, 상기 RAM/ROM 통합 컨트롤러는 하나 이상의 신호 라인들이 소프트웨어적으로 RAM 인터페이스와 ROM 인터페이스를 모두 담당할 수 있도록 설계될 수 있다. 뿐만 아니라, 하나의 메모리 컨트롤러(110)는 수 개의 동일한 메모리 장치를 테스트할 수도 있고, 서로 다른 종류의 메모리 장치를 테스트할 수도 있도록 구성될 수 있다. 이에 대해서는 아래에서 더욱 자세히 설명된다.
일 실시예에 따르면, 메모리 컨트롤러(110)는 반도체 장치(200)를 테스트하기 위한 테스트 프로그램을 내장할 수 있다. 메모리 컨트롤러(110)는 호스트(300)의 테스트 시작 명령에 응답하여 상기 테스트 프로그램에 따라 상기 반도체 장치(200)에 대해 셀프-테스트를 수행할 수 있다. 이를 위해, 메모리 컨트롤러(110)는 제어 신호를 생성할 수 있는 제어 신호 생성부, 어드레스를 생성할 수 있는 어드레스 생성부, 및 데이터 패턴을 생성할 수 있는 데이터 생성부를 포함할 수 있다. 상기 제어 신호 생성부, 상기 어드레스 생성부 및 상기 데이터 생성부는 상기 테스트 프로그램에 따라 제어 신호, 어드레스 및 데이터 패턴을 각각 생성한다.
메모리 컨트롤러(110)는 상기 테스트 프로그램에 따라 상기 셀프-테스트의 결과를 호스트(300)에 송신할 수 있다. 상기 셀프-테스트의 결과는 반도체 장치(200)에 특정 데이터를 기록하고, 다시 이를 판독한 데이터를 상기 특정 데이터와 비교한 것이다. 이를 위해, 메모리 컨트롤러(110)는 반도체 장치(200)로부터 판독한 값과 기대값을 비교하여 고장 유무를 판별하기 위한 비교부를 포함할 수 있다.
또한, 메모리 컨트롤러(110)는 상기 셀프-테스트의 결과를 반영하여 반도체 장치(200)의 특정 영역이 불량임을 표시하거나, 불량 셀 또는 불량 영역을 리던던시(redundancy) 셀 또는 리던던시 영역으로 대체할 수 있다. 이를 위해 메모리 컨트롤러(110)는 불량 처리부를 포함할 수 있다. 불량 처리부는 불량 셀 또는 영역의 어드레스를 특정 영역에 기록할 수 있다. 이 경우, 테스트가 종료된 반도체 장치(200)의 불량 셀 또는 영역에 대응하는 퓨즈를 레이저로 개방시킴으로써 반도체 장치(200)를 복구할 수 있다. 또한, 불량 처리부는 전기적으로 불량 셀 또는 영역에 대응하는 퓨즈를 개방시킴으로써, 반도체 장치(200)를 복구할 수도 있다.
다른 실시예에 따르면, 호스트(300)가 반도체 장치(200)를 테스트하기 위한 테스트 프로그램을 수행할 수 있다. 이 때, 메모리 컨트롤러(110)는 호스트(300)의 제어 명령에 따라 피동적으로 반도체 장치(200)에 데이터를 입출력할 수 있으며, 호스트(300)는 컨트롤러(110)로부터 수신된 값을 기대값과 비교하여 고장 유무를 판별할 수 있다. 예컨대, 호스트(300)는 메모리 컨트롤러(110)를 이용하여 반도체 장치(200)의 메모리 영역에 특정 데이터를 기록한 후, 이를 다시 판독하여 판독된 데이터와 상기 특정 데이터가 동일한지를 판단하여 고장 유무를 판별할 수 있다.
도 1에 도시된 바와 같이, 복수의 테스터들(100a, 100b, 100c)은 하나의 호스트(300)에 병렬로 접속될 수 있다. 호스트(300)는 각각의 테스터(100a, 100b, 100c)에 테스트 요구를 송신하고, 각각의 테스터(100a, 100b, 100c)는 각각에 접촉된 반도체 장치(200)를 독립적으로 테스트할 수 있다. 또한, 테스터들(100a, 100b, 100c)은 테스트 결과를 호스트(300)에 전송할 수 있다. 이와 같은 과정은 동시에 진행될 수 있다. 따라서, 본 발명의 테스트 시스템에 따르면, 테스트 시간을 획기적으로 줄일 수 있으며, 동시에 테스트할 수 있는 반도체 장치(200)의 개수에 제한을 받지 않는다.
도 1에서는 3개의 테스터들(100a, 100b, 100c)이 하나의 호스트(300)에 접속하는 것으로 도시되어 있지만, 테스터들(100a, 100b, 100c)의 개수는 본 발명을 한정하지 않는다. 하나의 호스트(300)에 3개 미만 또는 3개 초과의 테스터들이 접속되어 동시에 테스트를 진행할 수 있다.
하나의 테스터(100)에 하나의 메모리 컨트롤러(110) 및 하나의 접촉부(130)가 포함되는 것으로 도시되어 있지만, 하나의 테스터(100)에 복수의 메모리 컨트롤러(110) 및 복수의 접촉부(130)가 포함되어 복수의 반도체 장치들(200)이 하나의 테스터(100)에서 시험될 수 있다.
반도체 장치(200)가 반도체 다이 또는 반도체 웨이퍼 형태인 경우, 테스터(100)는 프로브 카드(probe card)와 같은 형태를 가질 수 있으며, 반도체 장치(200)가 반도체 패키지 형태인 경우, 테스터(100)는 테스트 보드(test board)와 같은 형태를 가질 수 있다. 다만, 종래의 프로브 카드나 테스트 보드는 피시험장치와 테스트 장비 사이의 전기적 경로를 제공하는 인터페이스 기능만을 수행하였지만, 본 발명에 따른 테스터(100)는 테스트 장비 없이 직접 반도체 장치(200)를 테스트할 수 있다.
반도체 장치(200)를 구동하기 위한 구동 전원은 호스트(300)로부터 제공될 수 있다. 그러나, 테스터(100)가 별도의 전원 공급부(미 도시)를 구비하여, 상기 전원 공급부가 반도체 장치(200)와 메모리 컨트롤러(110)에 구동 전원을 제공할 수도 있다.
테스터(100)는 인쇄회로기판을 포함할 수 있다. 예컨대, 인쇄회로기판의 제1 면에 메모리 컨트롤러(110)가 배치되고, 이에 대응하여 제2 면에 접촉부(130)가 배치될 수 있다. 이 경우, 테스터(100)는 면적당 많은 개수의 반도체 장치(200)를 테스트할 수 있다.
도 2는 본 발명의 일 실시예에 따라 반도체 장치를 테스트하기 위한 테스터의 기능을 설명하기 위한 개략적인 블록도이다.
도 2를 참조하면, 테스터(100)는 메모리 컨트롤러(110), 접속부(120) 및 접촉부(130)를 포함한다. 상술한 바와 같이, 접속부(120)는 메모리 컨트롤러(110)와 호스트(도 1의 300) 간의 통신을 가능하게 하며, 접촉부(130)는 반도체 장치(200)와 연결되어 메모리 컨트롤러(110)와 반도체 장치(200) 사이의 전기적 경로를 제공한다.
도 2에는 하나의 메모리 컨트롤러(110)와 하나의 접촉부(130)가 서로 대응하는 것으로 도시되어 있지만, 하나의 메모리 컨트롤러(110)에 복수의 접촉부들(130)이 대응되어, 하나의 메모리 컨트롤러(110)가 복수의 반도체 장치들(도 1의 200)을 제어 및 테스트할 수도 있다.
메모리 컨트롤러(110)는 프로세서(111), 메모리(112), SRAM 캐시(113), 호스트 인터페이스(114), 메모리 인터페이스(115) 및 이들을 상호 연결하는 버스(116)를 포함할 수 있다.
프로세서(111)는 호스트(300)로부터 명령어를 전달받아 호스트(300)로부터의 데이터를 반도체 장치(200)에 기록할지 혹은 반도체 장치(200)에 저장된 데이터를 독출하여 호스트(300)로 전송할 지의 여부를 결정하고 제어할 수 있다. 프로세서(111)는 예컨대, 중앙처리장치(CPU) 또는 마이크로프로세서일 수 있다. 일 실시예에 따라, 메모리(112)에 테스트 프로그램을 저장하고 있는 경우, 프로세서(111)는 상기 테스트 프로그램을 로딩하여 이의 명령어를 해석하여 실행할 수 있다.
메모리(112)는 테스트 프로그램을 저장할 수 있다. 상기 테스트 프로그램은 펌웨어 형태로 메모리(112)에 저장될 수 있으며, 테스트 전에 호스트(300)로부터 메모리 컨트롤러(110)에 우선 또는 무선으로 다운로드될 수 있다. 메모리(112)는 EEPROM으로 구성할 수 있다.
테스트 프로그램은 반도체 장치(200)를 테스트하기 위한 테스트 시퀀스 및 테스트 데이터를 포함할 수 있다. 예컨대, 반도체 장치(200)의 저장 영역에 특정 데이터를 기록한 후, 이를 판독하여, 판독된 데이터가 특정 데이터와 동일한지의 여부에 따라 양부를 판별할 수 있다. 특정 저장 영역이 불량으로 판별되는 경우, 테스트 프로그램은 상기 특정 저장 영역을 호스트(300)에 보고하도록 프로그램될 수 있다. 또한, 테스트 프로그램은 상기 특정 저장 영역을 리던던시 영역으로 대체하거나 상기 특정 저장 영역이 불량임을 표시하도록 프로그램될 수 있다.
프로세서(111) 내에 클럭발생부(미 도시)가 존재하는 경우, 테스트 프로그램은 클럭을 조정하여 요구되는 클럭 범위 내에서 반도체 장치(200)가 정상적으로 동작하는지의 여부를 판별할 수 있도록 프로그램될 수 있다.
SRAM 캐시(113)는 반도체 장치(200)에 기록될 데이터나 반도체 장치(200)로부터 판독된 데이터를 일시적으로 저장할 수 있다. 또한, SRAM 캐시(113)는 프로세서(111)에 의해서 실행될 테스트 프로그램을 저장하는 데에도 사용될 수 있다. SRAM 캐시(113)는 일종의 버퍼 메모리로 간주할 수 있으며, 반드시 SRAM으로 구성할 필요는 없다.
호스트 인터페이스(114)는 프로세서(111)의 제어에 따라 호스트(300)와 데이터를 교환한다. 호스트 인터페이스(114)는 호스트(300)로부터 수신된 명령을 버스(116)를 통해서 프로세서(111)로 전달한다. 프로세서(111)의 제어에 따라 호스트 인터페이스(114)를 통해 호스트(113)로부터 입력되는 데이터는 SRAM 캐시(113)에 저장될 수 있고, 호스트(113)로 전송되어야 할 데이터는 SRAM 캐시(113)로부터 전달될 수 있다.
메모리 인터페이스(115)는 반도체 장치(200)와 데이터를 주고받는다. 메모리 인터페이스(115)는 NAND 플래시 메모리, NOR 플래시 메모리, SRAM, 또는 DRAM을 지원하도록 구성될 수 있다. 또한, 메모리 인터페이스(115)는 신규 메모리와의 인터페이스를 지원할 수도 있다. 또한, 반도체 장치(200)가 이종의 메모리 장치가 하나의 패키지에 적층된 멀티칩 패키지인 경우, 상기 멀티칩 패키지에 포함된 이종의 메모리 장치들과의 인터페이스를 지원할 수도 있다. 메모리 인터페이스(115)와 반도체 장치(200)는 각종 입력/출력 신호들과 같은 제어 신호들 및 데이터(DQ)를 주고 받을 수 있다.
버스(116)는 프로세서(111), 메모리(112), SRAM 캐시(113), 호스트 인터페이스(114) 및 메모리 인터페이스(115) 사이에 신호가 송수신되는 통로이다.
일 예에 따르면, 프로세서(111)가 호스트 인터페이스(114)를 통해 호스트(300)로부터 테스트 요구를 수신하면, 프로세서(111)는 메모리(112)에 저장된 테스트 프로그램을 로딩하여, 테스트 프로그램의 명령어를 해석하고 처리한다. 프로세서(111)가 호스트(300)로부터 상기 테스트 요구를 수신하기 전에, 테스터(100)는 유선 또는 무선으로 호스트(300)에 접속하여 테스트 프로그램을 다운로드하여 메모리(112)에 저장할 수 있다.
프로세서(111)는 테스트 프로그램의 명령어 및 데이터를 SRAM 캐시(113)에 임시적으로 저장할 수 있다. 프로세서(111)는 메모리 인터페이스(115)를 통해 접촉부(130)에 연결된 반도체 장치(200)의 데이터 입출력을 제어할 수 있다. 테스트 프로그램의 테스트 시퀀스에 따라, 프로세서(111)는 반도체 장치(200)의 특정 영역에 특정 데이터를 기록하고 다시 이를 판독할 수 있다. 프로세서(111)는 판독된 데이터를 상기 특정 데이터와 비교하여 상기 특정 영역의 정상 여부를 판별할 수 있다.
도 3은 본 발명의 일 실시예에 따라 반도체 장치를 테스트하기 위한 테스터의 개략적인 블록도이다.
도 3을 참조하면, 테스터(100)는 하나의 접속부(120), 복수의 메모리 컨트롤러(110-1 내지 110-n) 및 복수의 접촉부(130-1 내지 130-n)를 포함한다. 복수의 접촉부들(130-1 내지 130-n)에는 복수의 반도체 장치들(200-1 내지 200-n)이 각각 연결된다. 또한, 복수의 메모리 컨트롤러들(110-1 내지 110-n)은 복수의 접촉부들(130-1 내지 130-n)에 일대일로 연결된다. 메모리 컨트롤러들(110-1 내지 110-n) 및 접촉부들(130-1 내지 130-n)의 개수는 본 발명을 한정하지 않는다.
도 3에 도시되어 있지는 않지만, 복수의 메모리 컨트롤러들(110-1 내지 110-n)은 접속부(120)에 연결되어 호스트(도 1의 300)와 통신 가능하게 연결된다. 호스트(300)는 복수의 메모리 컨트롤러들(110-1 내지 110-n)에게 테스트 요구를 송신할 수 있다. 상기 테스트 요구를 수신한 복수의 메모리 컨트롤러들(110-1 내지 110-n)은 대응하는 복수의 접촉부들(130-1 내지 130-n)을 통해 대응하는 복수의 반도체 장치들(200-1 내지 200-n)에 대해 독립적으로 테스트를 수행할 수 있다.
메모리 컨트롤러들(110-1 내지 110-n)은 모두 동일한 종류일 수 있다. 그러나, 반드시 동일한 종류이어야만 하는 것은 아니며, 서로 다른 종류의 메모리 컨트롤러일 수 있다. 예컨대, 일부의 메모리 컨트롤러들(110-1 내지 110-10)은 플래시 메모리 컨트롤러이고, 나머지 메모리 컨트롤러들(110-11 내지 110-n)은 SRAM 메모리 컨트롤러이다. 따라서, 다른 종류의 반도체 장치들(200-1 내지 200-n)도 한꺼번에 하나의 테스터(100) 내에서 테스트될 수 있다. 이는 반도체 장치들(200-1 내지 200-n)이 대응하는 메모리 컨트롤러들(110-1 내지 110-n)에 의해 독립적으로 테스트될 수 있기 때문이다. 뿐만 아니라, 반도체 장치들(200-1 내지 200-n)은 실질적으로 동시에 테스트될 수 있다.
테스터(100)는 인쇄회로기판으로 구성될 수 있으며, 접속부(120)와 메모리 컨트롤러들(110-1 내지 110-n)의 사이와 접촉부들(130-1 내지 130-n)과 대응하는 메모리 컨트롤러들(110-1 내지 110-n) 사이의 인쇄회로기판 상에 형성된 배선들로 연결될 수 있다.
도 4는 본 발명의 다른 실시예에 따라 반도체 장치를 테스트하기 위한 테스터의 개략적인 블록도이다.
도 4를 참조하면, 테스트(100a)는 하나의 접속부(120), 복수의 메모리 컨트롤러(110a-1 내지 110a-n) 및 복수의 접촉부(130-1 내지 130-n)를 포함한다. 복수의 접촉부들(130-1 내지 130-n) 각각에는 복수의 반도체 장치들(200-1 내지 200-n)이 연결된다.
복수의 메모리 컨트롤러들(110a-1 내지 110a-n)은 하나의 메모리 컨트롤러(110a-1 내지 110a-n)가 복수의 반도체 장치들(200-1 내지 200-n)을 제어하도록 복수의 접촉부들(130-1 내지 130-n)에 연결된다. 도 4에서는 하나의 메모리 컨트롤러(110a-1 내지 110a-n)에 6개의 접촉부들(130-1 내지 130-n)이 연결되어 있지만, 더 많거나 더 적은 개수의 접촉부들(130-1 내지 130-n)이 연결될 수 있다. 또한, 메모리 컨트롤러들(110a-1 내지 110a-n) 및 접촉부들(130-1 내지 130-n)의 개수는 본 발명을 한정하지 않는다.
도 4에 도시되어 있지는 않지만, 복수의 메모리 컨트롤러들(110a-1 내지 110a-n)은 접속부(120)에 연결되어 호스트(도 1의 300)와 통신할 수 있다. 복수의 메모리 컨트롤러들(110a-1 내지 110a-n)은 대응하는 복수의 접촉부들(130-1 내지 130-n)을 통해 대응하는 복수의 반도체 장치들(200-1 내지 200-n)에 대해 독립적으로 테스트를 수행할 수 있다.
메모리 컨트롤러들(110a-1 내지 110a-n)은 모두 동일한 종류일 수 있다. 그러나, 반드시 동일한 종류이어야만 하는 것은 아니며, 서로 다른 종류의 메모리 컨트롤러일 수 있다. 따라서, 반도체 장치들(200-1 내지 200-n)이 대응하는 메모리 컨트롤러들(110a-1 내지 110a-n)에 의해 독립적으로 테스트될 수 있기 때문에, 다른 종류의 반도체 장치들(200-1 내지 200-n)도 한꺼번에 하나의 테스터(100a) 내에서 테스트될 수 있다.
또한, 하나의 메모리 컨트롤러(예컨대, 110a-1)에 의해 제어되는 복수의 반도체 장치들(200-1)은 동일한 참조번호로 표시되어 있지만, 메모리 컨트롤러(110a-1)의 설계에 따라 상이한 종류의 반도체 장치들(200-1)이 메모리 컨트롤러(110a-1)에 의해 제어될 수 있다. 예컨대, 반도체 장치들(200-1)의 일부는 플래시 메모리이고, 반도체 장치들(200-1)의 나머지는 SRAM일 수도 있다.
이 경우, 메모리 컨트롤러(110a-1)는 다른 종류의 메모리 장치를 동시에 테스트하기 위해, 각각의 메모리 장치에 대응하는 채널들이 별도로 분리될 수 있다. 대안적으로, 메모리 컨트롤러(110a-1)는 소프트웨어적인 변경에 의해 하나의 채널에서 각각의 메모리 장치에 대응하는 서로 다른 인터페이스를 가질 수도 있다. 이를 통해, 하나의 메모리 컨트롤러(110a-1)는 다른 종류의 메모리 장치들(200-1)을 테스트할 수 있다.
예를 들어, NAND 플래시 메모리와 DRAM으로 이루어진 멀티-칩 패키지를 테스트할 경우, 메모리 컨트롤러(110a-1)는 NAND 플래시 메모리와 DRAM의 입력/출력 신호에 각각 대응하는 신호 라인을 구비함으로써 NAND 플래시 메모리와 DRAM를 동시에 테스트할 수 있다. 또한, 메모리 컨트롤러(110a-1)는 하나 이상의 신호 라인을 NAND 플래시 메모리와 DRAM이 공유하도록 함으로써 NAND 플래시 메모리와 DRAM을 순차적으로 테스트할 수 있다. 이러한 방식은 서로 다른 종류의 메모리 장치들이 하나의 패키지에 적층된 멀티-칩 패키지뿐만 아니라, 동일한 종류의 메모리 장치들이 하나의 패키지에 적층된 멀티-칩 패키지에도 적용할 수 있다.
또한, 하나의 메모리 컨트롤러(예컨대, 110a-1)는 이에 연결된 복수의 반도체 장치들(200-1)을 독립적으로 시험할 수 있다. 이를 위해, 메모리 컨트롤러(110a-1)는 각각의 반도체 장치들(200-1)에 다른 식별번호(id)를 부여하여, 이들을 구분할 수 있다. 또한, 다른 예에서, 메모리 컨트롤러(110a-1)는 상기 복수의 반도체 장치들(200-1)에 대하여 각각 다른 어드레스를 부여하여 상기 복수의 반도체 장치들(200-1)을 순차적으로 시험할 수 있다. 메모리 컨트롤러(110a-1)는 문제가 발생한 어드레스를 통해 어떤 반도체 장치들(200-1)의 어떤 셀 또는 영역에 문제가 발생하였는지를 판단할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 테스트 시스템의 개략적인 단면 블록도이다.
도 5a를 참조하면, 테스트 시스템(500)은 호스트(510), 프로브 카드(520), 웨이퍼 프로버(540) 및 테스트되는 웨이퍼(530)를 포함한다.
호스트(510)는 도 1을 참조로 설명된 바와 같이 개인용 컴퓨터 또는 워크스테이션과 같은 범용 컴퓨터일 수 있다. 호스트(510)는 도 1의 호스트(300)에 대응하며, 반복하여 설명하지 않는다. 프로브 카드(520)는 호스트(510)에 접속하며, 호스트(510)는 프로브 카드(520)에 테스트 요구를 전송한다.
프로브 카드(520)는 웨이퍼(530)를 향한 제1 면(521) 및 제1 면(521)의 반대 면인 제2 면(522)을 포함하는 평판형 구조를 가질 수 있다. 예컨대, 프로브 카드(520)는 인쇄회로기판으로 구성될 수 있다.
프로브 카드(520)의 제1 면(521)에는 웨이퍼(530)와 접촉할 수 있는 핀들(525)이 배치될 수 있다.
웨이퍼(530)는 반도체 제조 공정에 의해 제조된 반도체 소자들을 포함하며, 반도체 다이들의 어레이를 포함할 수 있다. 반도체 다이들은 내부 회로들의 배선들과 연결된 콘택 패드들을 포함한다. 프로브 카드(520)의 핀들(525)은 웨이퍼(530)의 콘택 패드들과 전기적으로 접촉하도록 배치된다. 상기 반도체 소자들은 데이터를 저장할 수 있는 메모리 소자들을 포함할 수 있다. 웨이퍼(530)는 웨이퍼 프로버(540) 상에 배치된다.
웨이퍼 프로버(540)는 웨이퍼(530)의 콘택 패드들과 프로브 카드(520)의 핀들(525)이 서로 전기적으로 접촉하도록 웨이퍼(530)의 위치를 조절할 수 있다.
도 5b는 도 5a의 프로브 카드의 제1 면을 도시하기 개략적인 사시도이다.
도 5b를 참조하면, 프로브 카드(520)의 제1 면(521)이 도시된다.
프로브 카드(520)의 제1 면(521)은 웨이퍼(도 5a의 530)와 접하는 면이다. 제1 면(521)에는 웨이퍼(530)와 직접 접하는 복수의 접촉부들(130)이 배치된다. 접촉부들(130)은 웨이퍼(530)의 반도체 다이들에 대응하여 배열된다. 도 5b의 부분 확대도에 도시된 바와 같이, 접촉부들(130)은 웨이퍼(530)의 접촉 패드들과 직접 접촉하는 니들들(132)을 포함할 수 있다. 도 5b에 도시된 니들들(132)의 형상과 배치는 예시적이며, 제1 면(521)에 수직으로 돌출된 탐침과 같은 형태를 가질 수도 있다. 니들들(132)을 통해 웨이퍼(530)의 반도체 다이의 내부 회로에 전원, 제어 신호 및 데이터 신호가 인가될 수 있다.
도 5c는 도 5a의 프로브 카드의 제2 면을 도시하는 개략적인 사시도이다.
도 5c를 참조하면, 프로브 카드(520)의 제2 면(522)이 도시된다.
프로브 카드(520)의 제2 면(522)은 제1 면(521)의 반대면이다. 제2 면(522)에는 복수의 메모리 컨트롤러들(110)이 배치될 수 있다. 메모리 컨트롤러들(110)은 제1 면(521)의 접촉부들(130)에 대응하여 배열될 수 있다. 메모리 컨트롤러들(110)은 반도체 패키지로 이루어질 수 있으며, 소켓을 이용하여 제2 면(522)에 장착될 수 있다. 따라서, 다른 종류의 메모리 컨트롤러로 바꾸어 테스트할 수 있다. 도 5b와 도 5c에 도시되지는 않았지만, 제1 면(521)에 배치된 니들들(132)은 각각 메모리 컨트롤러들(110)의 입출력 핀들과 연결될 수 있다.
또한, 제2 면(522)에는 접속부(120)가 연결될 수 있다. 도 5c에 도시되지 않았지만, 접속부(120)는 메모리 컨트롤러들(110)과 전기적으로 연결된다. 접속부(120)는 호스트(510)과 유선 통신하기 위한 물리적 인터페이스일 수 있고, 또는 무선 통신을 위한 무선 통신 칩, 예컨대, RF 칩일 수도 있다.
메모리 컨트롤러들(110)은 접속부(120)를 통해 호스트(510)로부터 테스트 요구를 수신하고, 테스트 요구에 응답하여 대응하는 웨이퍼(530)의 반도체 다이들을 각각 셀프-테스트할 수 있다. 메모리 컨트롤러(110)는 테스트 결과를 호스트(300)에 전송할 수 있다. 이를 통해, 웨이퍼 단위로 테스트를 진행할 수 있으므로, 테스트 시간을 획기적으로 줄일 수 있다.
도 5a 내지 도 5c에서는 반도체 웨이퍼를 테스트하기 위한 테스트 시스템이 도시되었지만, 반도체 다이 또는 반도체 다이들의 어레이를 테스트하는 데에도 본 발명을 적용할 수 있다는 것은 본 기술분야의 당업자에게 자명할 것이다.
도 6a는 본 발명의 다른 실시예에 따른 테스트 시스템의 개략적인 단면 블록도이다. 도 6b는 도 6a의 테스트 보드의 제1 면을 도시하는 개략적인 상면도이고, 도 6c는 도 6a의 테스트 보드의 제 2 면을 도시하는 개략적인 저면도이다.
도 6a 내지 6c를 참조하면, 테스트 시스템(600)은 호스트(610), 테스트 보드(620) 및 테스트되는 반도체 패키지(630)를 포함한다.
호스트(610)는 도 1을 참조로 설명된 바와 같이 개인용 컴퓨터 또는 워크스테이션과 같은 범용 컴퓨터일 수 있다. 호스트(610)는 도 1의 호스트(300)에 대응하며, 반복하여 설명하지 않는다. 테스트 보드(620)는 호스트(610)에 접속하며, 호스트(610)는 테스트 보드(620)에 테스트 요구를 전송한다.
테스트 보드(620)는 제1 면(621) 및 제1 면(621)의 반대 면인 제2 면(622)을 포함하는 평판형 구조를 가질 수 있다. 예컨대, 테스트 보드(620)는 인쇄회로기판으로 구성될 수 있다.
테스트 보드(620)의 제1 면(621)에는 반도체 패키지(630)와 접촉될 수 있는 접촉부들(130)이 배열된다. 접촉부들(130)은 반도체 패키지(630)이 삽입되는 소켓으로 이루어질 수 있다. 또한, 접촉부들(130)은 도 6a에 도시된 바와 같이 표면실장형 반도체 패키지들(630)과 접촉하기 위한 포고-핀들(134)을 포함할 수도 있다. 상기 소켓의 단자들 또는 포고-핀들(134)은 반도체 패키지(630)의 입출력 핀들에 대응하여 배치된다. 반도체 패키지(630)는 핸들러에 의해 접촉부들(130)에 접촉하도록 배치될 수 있다.
테스트 보드(620)의 제2 면(622)에는 복수의 메모리 컨트롤러들(110)이 배치될 수 있다. 메모리 컨트롤러들(110)은 제1 면(621)의 접촉부들(130)에 대응하여 배열될 수 있다. 메모리 컨트롤러들(110)은 반도체 패키지로 이루어질 수 있으며, 소켓을 이용하여 제2 면(622)에 장착될 수 있다. 제1 면(621)에 배치된 접촉부(130)의 단자들은 각각 메모리 컨트롤러들(110)의 입출력 핀들과 연결될 수 있다.
또한, 제2 면(622)에는 접속부(120)가 배치될 수 있다. 도 6c에 도시되지 않았지만, 접속부(120)는 메모리 컨트롤러들(110)과 전기적으로 연결된다.
메모리 컨트롤러들(110)은 접속부(120)를 통해 호스트(610)로부터 테스트 요구를 수신하고, 테스트 요구에 응답하여 대응하는 반도체 패키지들(630)을 독립적으로 셀프-테스트할 수 있다. 메모리 컨트롤러(110)는 테스트 결과를 호스트(300)에 전송할 수 있다. 이를 통해, 복수의 반도체 패키지들(630)을 동시에 테스트할 수 있으며, 테스트 시간을 획기적으로 줄일 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
10: 테스트 시스템
100: 테스터
110: 메모리 컨트롤러
120: 접속부
130: 접촉부
200: 반도체 장치
300: 호스트
520: 프로브 카드
620: 테스트 보드

Claims (10)

  1. 반도체 장치와 접촉되는 적어도 하나의 접촉부; 및
    상기 접촉부와 연결되어 상기 반도체 장치의 데이터 입출력을 제어하고, 상기 반도체 장치를 테스트하는 적어도 하나의 메모리 컨트롤러를 포함하는 테스터.
  2. 제1 항에 있어서,
    상기 테스터를 호스트에 접속하기 위한 접속부를 더 포함하고,
    상기 메모리 컨트롤러는 상기 접속부를 통해 상기 호스트로부터 수신된 테스트 요구에 대응하여 상기 반도체 장치를 테스트하고 테스트 결과를 상기 호스트에 전송하는 것을 특징으로 하는 테스터.
  3. 제2 항에 있어서,
    상기 메모리 컨트롤러는,
    상기 호스트와 통신하기 위한 호스트 인터페이스;
    상기 반도체 장치에 접속하기 위한 메모리 인터페이스;
    상기 반도체 장치를 테스트하기 위한 테스트 프로그램을 저장하는 메모리;
    상기 반도체 장치의 데이터 입출력을 제어하고, 상기 테스트 프로그램에 따라 상기 반도체 장치를 테스트하는 프로세서; 및
    상기 호스트 인터페이스, 상기 메모리 인터페이스, 상기 메모리 및 상기 프로세서를 상호 연결하는 버스(bus)를 포함하는 것을 특징으로 하는 테스터.
  4. 제1 항에 있어서,
    상기 메모리 컨트롤러는 테스트 프로그램을 펌웨어(firmware) 형태로 내장하며, 상기 테스트 프로그램을 이용하여 상기 반도체 장치에 대해 셀프-테스트(self-test)를 수행하는 것을 특징으로 하는 테스터.
  5. 제1 항에 있어서,
    상기 적어도 하나의 접촉부는 복수 개이며, 복수 개의 상기 접촉부는 대응하는 복수 개의 상기 반도체 장치와 접촉하며,
    상기 적어도 하나의 메모리 컨트롤러는 복수 개이며, 복수 개의 상기 메모리 컨트롤러는 복수 개의 상기 접촉부와 일대일로 연결되는 것을 특징으로 하는 테스터.
  6. 제1 항에 있어서,
    상기 테스터는 상기 반도체 장치를 테스트하기 위한 프로브 카드(probe card)이며,
    상기 반도체 장치는 반도체 다이 형태이고 데이터가 저장되는 메모리 영역을 포함하는 것을 특징으로 하는 테스터.
  7. 제1 항에 있어서,
    상기 테스터는 상기 반도체 장치를 테스트하기 위한 테스트 보드(test board)이며,
    상기 반도체 장치는 반도체 패키지 형태이고 데이터가 저장되는 메모리 영역을 포함하는 것을 특징으로 하는 테스터.
  8. 제1 항에 있어서,
    상기 메모리 컨트롤러는 NAND 플래시 메모리 컨트롤러, NOR 플래시 메모리 컨트롤러, SRAM 컨트롤러 및 DRAM 컨트롤러 중 적어도 하나를 포함하는 것을 특징으로 하는 테스터.
  9. 반도체 장치에 대한 테스트 요구를 전송하고 상기 반도체 장치의 테스트 결과를 수신하는 호스트; 및
    상기 호스트에 접속되는 적어도 하나의 테스터를 포함하며,
    상기 테스터는,
    상기 테스터를 상기 호스트에 접속하기 위한 접속부;
    상기 반도체 장치와 접촉되는 적어도 하나의 접촉부; 및
    상기 접속부 및 상기 접촉부 사이에 연결되고, 상기 반도체 장치의 데이터 입출력을 제어하고, 상기 호스트의 상기 테스트 요구에 대응하여 상기 반도체 장치를 테스트하고, 상기 테스트 결과를 상기 호스트에 전송하는 적어도 하나의 메모리 컨트롤러를 포함하는 것을 특징으로 하는 테스트 시스템.
  10. 제9 항에 있어서,
    상기 적어도 하나의 테스터는 복수 개이며,
    복수 개의 상기 테스터는 상기 호스트에 접속되어, 상기 복수 개의 테스터들의 각각에 접촉된 복수 개의 상기 반도체 장치들을 병렬로 테스트하는 것을 특징으로 하는 테스트 시스템.
KR1020100130941A 2010-12-20 2010-12-20 테스터 및 이를 포함하는 테스트 시스템 KR20120069404A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100130941A KR20120069404A (ko) 2010-12-20 2010-12-20 테스터 및 이를 포함하는 테스트 시스템
US13/328,004 US8860452B2 (en) 2010-12-20 2011-12-16 Tester to test a plurality of semiconductor devices and test system including the same
US14/484,777 US9557366B2 (en) 2010-12-20 2014-09-12 Tester to simultaneously test different types of semiconductor devices and test system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100130941A KR20120069404A (ko) 2010-12-20 2010-12-20 테스터 및 이를 포함하는 테스트 시스템

Publications (1)

Publication Number Publication Date
KR20120069404A true KR20120069404A (ko) 2012-06-28

Family

ID=46233558

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100130941A KR20120069404A (ko) 2010-12-20 2010-12-20 테스터 및 이를 포함하는 테스트 시스템

Country Status (2)

Country Link
US (2) US8860452B2 (ko)
KR (1) KR20120069404A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150110526A (ko) * 2013-01-22 2015-10-02 테라다인 인코퍼레이티드 내장형 테스터
KR20150140155A (ko) * 2014-06-05 2015-12-15 삼성전자주식회사 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법
KR20170045588A (ko) * 2015-10-19 2017-04-27 삼성전자주식회사 테스트 장치 및 이를 포함하는 테스트 시스템
KR101885465B1 (ko) * 2017-03-06 2018-08-03 사단법인 엑시콘산학공동연구소 Ssd bist 장치
KR20190012217A (ko) * 2016-06-28 2019-02-08 도쿄엘렉트론가부시키가이샤 기판 검사 장치
WO2023063576A1 (ko) * 2021-10-13 2023-04-20 테크위드유 주식회사 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9817062B2 (en) * 2011-05-19 2017-11-14 Celerint, Llc. Parallel concurrent test system and method
US9372227B2 (en) * 2013-03-11 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit test system and method
US20150026528A1 (en) * 2013-07-16 2015-01-22 Manuel A. d'Abreu Controller based memory evaluation
US9508618B2 (en) * 2014-04-11 2016-11-29 Globalfoundries Inc. Staggered electrical frame structures for frame area reduction
US10317938B2 (en) * 2015-01-23 2019-06-11 Intel Corporation Apparatus utilizing computer on package construction
FR3033412B1 (fr) * 2015-03-06 2019-04-12 Starchip Testeur de circuits integres sur une galette de silicium et circuit integre.
US10018673B2 (en) * 2015-03-13 2018-07-10 Toshiba Memory Corporation Semiconductor device and current control method of semiconductor device
US20170125125A1 (en) * 2015-10-30 2017-05-04 Texas Instruments Incorporated Area-efficient parallel test data path for embedded memories
WO2017111903A1 (en) 2015-12-21 2017-06-29 Intel Corporation Integrating system in package (sip) with input/output (io) board for platform miniaturization
KR102581480B1 (ko) * 2016-07-27 2023-09-21 삼성전자주식회사 반도체 패키지를 위한 테스트 보드, 테스트 시스템 및 반도체 패키지의 제조 방법
CN107123444B (zh) * 2017-04-10 2020-04-03 上海华力微电子有限公司 一种嵌入式存储器自适应工作参数调整方法
TWI662553B (zh) * 2018-08-27 2019-06-11 群聯電子股份有限公司 記憶體測試方法與記憶體測試系統
WO2020063483A1 (en) * 2018-09-28 2020-04-02 Changxin Memory Technologies, Inc. Chip test method, apparatus, device, and system
US10983159B2 (en) * 2018-12-20 2021-04-20 International Business Machines Corporation Method and apparatus for wiring multiple technology evaluation circuits
TWI705250B (zh) * 2019-07-17 2020-09-21 美商第一檢測有限公司 晶片測試裝置
WO2021095232A1 (ja) * 2019-11-15 2021-05-20 キオクシア株式会社 ストレージシステム及びウェハ
TWI724742B (zh) * 2020-01-09 2021-04-11 華碩電腦股份有限公司 診斷系統
WO2023177671A1 (en) * 2022-03-14 2023-09-21 Micron Technology, Inc. Host controlled electronic device testing

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028439A (en) * 1997-10-31 2000-02-22 Credence Systems Corporation Modular integrated circuit tester with distributed synchronization and control
US6779140B2 (en) * 2001-06-29 2004-08-17 Agilent Technologies, Inc. Algorithmically programmable memory tester with test sites operating in a slave mode
US7269766B2 (en) 2001-12-26 2007-09-11 Arm Limited Method and apparatus for memory self testing
US7218094B2 (en) * 2003-10-21 2007-05-15 Formfactor, Inc. Wireless test system
JP2005181222A (ja) 2003-12-22 2005-07-07 Renesas Technology Corp 半導体装置の製造方法
JP3767829B1 (ja) * 2005-06-09 2006-04-19 エスティケイテクノロジー株式会社 半導体デバイスの検査装置
KR100759441B1 (ko) * 2006-09-08 2007-09-20 삼성전자주식회사 스텝 셋 전류를 발생하는 상 변화 메모리 장치
US7725794B2 (en) 2007-03-21 2010-05-25 Advantest Corporation Instruction address generation for test apparatus and electrical device
KR100968113B1 (ko) 2008-06-13 2010-07-06 (주)플루엔 연속 스크레이퍼를 이용한 슬러지고액분리처리기
JP2010112716A (ja) 2008-11-04 2010-05-20 Yokogawa Electric Corp 半導体試験装置、半導体試験方法および半導体試験プログラム

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150110526A (ko) * 2013-01-22 2015-10-02 테라다인 인코퍼레이티드 내장형 테스터
KR20150140155A (ko) * 2014-06-05 2015-12-15 삼성전자주식회사 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조방법
KR20170045588A (ko) * 2015-10-19 2017-04-27 삼성전자주식회사 테스트 장치 및 이를 포함하는 테스트 시스템
KR20190012217A (ko) * 2016-06-28 2019-02-08 도쿄엘렉트론가부시키가이샤 기판 검사 장치
KR101885465B1 (ko) * 2017-03-06 2018-08-03 사단법인 엑시콘산학공동연구소 Ssd bist 장치
WO2023063576A1 (ko) * 2021-10-13 2023-04-20 테크위드유 주식회사 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ
KR20230052434A (ko) * 2021-10-13 2023-04-20 테크위드유 주식회사 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ

Also Published As

Publication number Publication date
US8860452B2 (en) 2014-10-14
US20120153982A1 (en) 2012-06-21
US20140375349A1 (en) 2014-12-25
US9557366B2 (en) 2017-01-31

Similar Documents

Publication Publication Date Title
KR20120069404A (ko) 테스터 및 이를 포함하는 테스트 시스템
US7821255B2 (en) Test system with wireless communications
US6988231B2 (en) On-chip method and apparatus for testing semiconductor circuits
KR100781431B1 (ko) 반도체 웨이퍼 칩을 테스트하고 개별적으로 구성하는 방법및 시스템
CN106548807B (zh) 修复电路、使用它的半导体装置和半导体系统
JP2001338953A (ja) 半導体試験装置、半導体試験方法および半導体装置
US10692583B2 (en) Multi-channel package, and test apparatus and test method of testing the same
CN113167831A (zh) 在已部署的汽车平台上执行自测的测试系统
US9159451B2 (en) Testing system and testing method thereof
TW201403612A (zh) 用於堆疊記憶體架構之內建自我測試
US20150198658A1 (en) Method and equipment for testing semiconductor apparatuses simultaneously and continuously
US9606183B2 (en) Pseudo tester-per-site functionality on natively tester-per-pin automatic test equipment for semiconductor test
KR20080005425A (ko) 반도체 메모리, 시스템 및 시스템 테스트 실시 방법
KR20170034178A (ko) 반도체 패키지 장치
KR20200016680A (ko) 피크 노이즈를 감소한 테스트 장치, 테스트 방법 및 테스트가 수행되는 반도체 장치
KR20130070249A (ko) 시스템 집적회로
TWI446171B (zh) 用於異質性主記憶體具有可程式化記憶體控制的系統，方法及裝置
EP2005203A1 (en) Power supply testing architecture
TWI416145B (zh) 積體電路及其測試方法
KR102388044B1 (ko) 테스트 장치 및 이를 포함하는 테스트 시스템
CN220305990U (zh) 一种存储器的测试装置
JP2000100880A (ja) 半導体集積回路のテスト装置
KR20230052434A (ko) 논리적 식별자를 이용하는 테스트 방법 및 스위치 ｉｃ
JP2010002340A (ja) Ｍｃｐ製品用異品種部測定ボード
US7792656B2 (en) Test apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment