TWI416145B

TWI416145B - 積體電路及其測試方法

Info

Publication number: TWI416145B
Application number: TW100140103A
Authority: TW
Inventors: Shuh Sen Lin
Original assignee: Winbond Electronics Corp
Priority date: 2011-11-03
Filing date: 2011-11-03
Publication date: 2013-11-21
Also published as: TW201319591A

Description

積體電路及其測試方法

本發明係有關於一種積體電路(Integrated Circuit)，特別是有關於一種具有儲存功能並可提供測試功能的積體電路。

隨著半導體製程的進步，藉由包裝(package)技術，便可將一記憶晶片與一控制晶片封裝在一起。封裝體的四周具有許多接腳，用以使封裝體內部的記憶晶片與控制晶片可與一外部裝置進行溝通。

為了測試封裝體內部的記憶晶片是否正常，習知的測試方式係透過封裝體外部的接腳，將一測試資料寫入至封裝體內的記憶晶片，然後再讀取封裝體內的記憶晶片所儲存的資料，並根據讀取結果，判斷封裝體內的記憶晶片是否可正常動作。然而，藉由讀取結果，僅能判斷出封裝體內的記憶晶片與封裝體外部的接腳間的導線可正常地傳送資料，至於封裝體內的記憶晶片與控制晶片間的導線是否可正常地傳送資料，係無法得知。

本發明提供一種積體電路，包括一測試墊單元、一記憶胞陣列、一第一切換單元、一邊界掃描單元以及一第二切換單元。在一測試模式下，測試墊單元傳送一第一測試資訊、第二測試資訊或是一測試結果。在一正常模式下，測試墊單元傳送一存取資訊。記憶胞陣列用以儲存第一、第二測試資訊或是存取資訊。在測試模式下，第一切換單元根據一第一致能信號，將第一測試資訊傳送予記憶胞陣列，或根據一讀取信號，將記憶胞陣列所儲存的一資料作為測試結果，傳送至測試墊單元。邊界掃描單元將第二測試資訊轉換成一掃描資訊。第二切換單元耦接第一切換單元，並在測試模式下，根據一第二致能信號，傳送掃描資訊予測試墊單元。

本發明另提供一種測試方法，透過一測試墊單元，測試一積體電路。積體電路具有一記憶胞陣列以及一邊界掃描單元。測試墊單元與記憶胞陣列間具有複數第一路徑以及複數讀取路徑。測試墊單元與邊界掃描單元間具有複數第二路徑。本發明之測試方法包括：在一測試模式下：導通第一路徑，用以寫入一第一測試資訊至記憶胞陣列；導通讀取路徑，用以讀取記憶胞陣列所儲存的一資料；寫入一第二測試資訊至邊界掃描單元；令邊界掃描單元將第二測試資訊轉換成一掃描資訊；以及導通第二路徑，用以將掃描資訊傳送至測試墊單元。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖為本發明之積體電路之一可能實施例。在本實施例中，積體電路100具有儲存功能，並可提供測試功能，使一外部測試機台得以判斷積體電路100是否可正常動作。如圖所示，積體電路100包括，一測試墊單元110、一記憶胞陣列120、切換單元130、140以及一邊界掃描單元(boundary scan cell)150。

測試墊單元110包括測試墊SDI、CA₀ ~CA_n 、DQ₀ ~DQ_m ，作為積體電路100與一外部裝置(如一測試機台)的溝通橋樑。在一可能實施例中，測試墊SDI用以傳送串列資料，測試墊CA₀ ~CA_n 用以傳送控制信號，而測試墊DQ₀ ~DQ_m 用以傳送資料信號。

在一測試模式下，積體電路100可透過測試墊單元110，接收到一外部裝置所提供的一第一測試資訊或一第二測試資訊，或是透過測試墊單元110，提供一測試結果予一外部裝置。另外，在一正常模式下，測試墊單元110可傳送一存取資訊，用以存取記憶胞陣列120，但並非用以限制本發明。在其它實施例中，積體電路100並非透過測試墊單元110，接收一存取資料。

本發明並不限制第一及第二測試資訊的種類。舉例而言，第一測試資訊可相同或不同於第二測試資訊。在本實施例中，第一測試資訊係用以進行一第一測試動作。藉由第一測試動作，用以判斷測試墊單元110與記憶胞陣列120之間的導線是否可正常傳輸，亦可測試記憶胞陣列120是否可正常動作。第二測試資訊係用以進行一第二測試動作。藉由第二測試動作，用以判斷測試墊單元110與邊界掃描單元150之間的導線是否可正常傳輸。

由於本發明分段測試記憶胞陣列120與邊界掃描單元150之間的導線，故當上述兩測試動作完成後，不僅確保記憶胞陣列120可正常動作，亦可確保記憶胞陣列120與邊界掃描單元150之間的傳輸動作正常。

因此，當另一積體電路(未顯示)耦接邊界掃描單元150時，若此另一積體電路無法正常存取記憶胞陣列120時，則表示問題是出在於另一積體電路，而不是記憶胞陣列120因而，可大幅降低除錯(debug)時間。

記憶胞陣列120用以儲存資料。本發明並不限定記憶胞陣列120的種類。在一可能實施例中，記憶胞陣列120係為DRAM記憶胞陣列。另外，本發明並不限定記憶胞陣列120所儲存的資料的來源。在一可能實施例中，記憶胞陣列120可儲存來自測試墊單元110的資料(如測試資訊或是存取資訊)。在其它實施例中，當邊界掃描單元150耦接另一積體電路(如一記憶體控制器)時，則記憶胞陣列120可儲存另一積體電路所提供的資料。

在一測試模式下，切換單元130根據一致能信號S_ENA ，將來自測試墊單元110的一第一測試資訊傳送予記憶胞陣列120，或是根據一讀取信號S_ENR ，用以將記憶胞陣列120所儲存的一資料作為一測試結果，並傳送至測試墊單元110。

在本實施例中，切換單元130根據致能信號S_ENA ，提供第一路徑PA₁ ~PA_n 、PB₁ ~PB_m ，用以傳送第一測試資訊予記憶胞陣列120，或是根據讀取信號S_ENR ，提供讀取路徑PC₁ ~PC_m ，用以傳送一測試結果至測試墊單元110。

本發明並不限制第一路徑PA₁ ~PA_n 、PB₁ ~PB_m 與讀取路徑PC₁ ~PC_m 的結構。在本實施例中，切換單元130具有多工器MA₁ ~MA_n 及MB₁ ~MB_m 。多工器MA₁ ~MA_n 及MB₁ ~MB_m 由致能信號S_ENA 所控制，用以提供第一路徑PA₁ ~PA_n 、PB₁ ~PB_m 。舉例而言，當致能信號S_ENA 導通多工器MA₁ ~MA_n 及MB₁ ~MB_m 時，多工器MA₁ ~MA_n 及MB₁ ~MB_m 便可提供一相對應路徑，將來自測試墊單元110的一第一測試資訊傳送予記憶胞陣列120。

另外，切換單元130更具有多工器MC₁ ~MC_m 。多工器MC₁ ~MC_m 係由讀取信號S_ENR 所控制，用以提供讀取路徑PC₁ ~PC_m 。當讀取信號S_ENR 導通多工器MC₁ ~MC_m 時，多工器MC₁ ~MC_m 便可提供一相對應路徑，用以將記憶胞陣列120所儲存的一資料作為一測試結果，並將測試結果傳送至測試墊單元110的至少一測試墊中。因此，一測試機台便可根據測試墊單元110的測試墊上的位準狀態，得知記憶胞陣列120是否可正常動作。

邊界掃描單元150將來自測試墊SDI的一第二測試資訊轉換成一掃描資訊SA₁ ~SA_n 、SB₁ ~SB_m 。如圖所示，切換單元140具有多工器MG。當致能信號S_ENB 導通多工器MG時，邊界掃描單元150便將第二測試資訊轉換成掃描資訊SA₁ ~SA_n 、SB₁ ~SB_m 。在本實施例中，第二測試資訊係為一串列資料，而掃描資訊SA₁ ~SA_n 、SB₁ ~SB_m 係為一並列資料。

在測試模式下，切換單元140根據致能信號S_ENB ，傳送掃描資訊SA₁ ~SA_n 、SB₁ ~SB_m 予測試墊CA₀ ~CA_n 、DQ₀ ~DQ_m 。本發明並不限定切換單元140如何傳送掃描資訊予測試墊。在本實施例中，切換單元140係根據致能信號S_ENB ，提供第二路徑PD₁ ~PD_n 、PE₁ ~PE_m 、PF₁ ~PF_m ，用以傳送掃描資訊SA₁ ~SA_n 、SB₁ ~SB_m 。

如圖所示，切換單元140具有多工器MD₁ ~MD_n 、ME₁ ~ME_m 、MF₁ ~MF_m 。當致能信號S_ENB 導通多工器MD₁ ~MD_n 、ME₁ ~ME_m 、MF₁ ~MF_m 時，多工器MD₁ ~MD_n 、ME₁ ~ME_m 、MF₁ ~MF_m 各自提供一路徑，用以將所接收到的掃描資訊SA₁ ~SA_n 、SB₁ ~SB_m 傳送至測試墊單元110的測試墊CA₀ ~CA_n 、DQ₀ ~DQ_m 。因此，一測試機台便可根據測試墊單元110的測試墊上的位準狀態，得知測試墊單元110與邊界掃描單元150間的導線是否可正常傳送資料。

在本實施例中，切換單元130與140串聯於記憶胞陣列120與邊界掃描單元150之間，用以分段測試記憶胞陣列120與邊界掃描單元150之間的導線。在一可能實施例中，當切換單元130提供第一路徑PA₁ ~PA_n 、PB₁ ~PB_m 或提供讀取路徑PC₁ ~PC_m 時，切換單元140不提供第二路徑PD₁ ~PD_n 、PE₁ ~PE_m 、PF₁ ~PF_m 。同樣地，當切換單元140提供第二路徑PD₁ ~PD_n 、PE₁ ~PE_m 、PF₁ ~PF_m 時，切換單元130不提供第一路徑PA₁ ~PA_n 、PB₁ ~PB_m 或讀取路徑PC₁ ~PC_m 。

由於切換單元130與140並非同時提供相對應路徑，因此，一外部測試機台便可分別測試測試墊單元110與記憶胞陣列120間的路徑，以及測試墊單元110與邊界掃描單元150間的路徑，用以確保記憶胞陣列120與邊界掃描單元150間，可正常傳送資料。

在一正常模式下，切換單元130與140同時提供相對應路徑，因此，記憶胞陣列120便可與另一積體電路(可能耦接邊界掃描單元150)進行資料傳輸。由於在離開測試模式後，已確保記憶胞陣列120與邊界掃描單元150可正常傳送，故當另一積體電路無法存取記憶胞陣列120時，表示係為另一積體電路發生異常，因而降低除錯時間。

在一可能實施例中，切換單元130同時提供第一路徑PA₁ ~PA_n 、PB₁ ~PB_m 及讀取路徑PC₁ ~PC_m 。換句話說，多工器MA₁ ~MA_n 、MB₁ ~MB_m 、MC₁ ~MC_m 同時被導通，用以提供第一路徑PA₁ ~PA_n 、PB₁ ~PB_m 及讀取路徑PC₁ ~PC_m 。在另一可能實施例中，當切換單元130提供第一路徑PA₁ ~PA_n 、PB₁ ~PB_m 時，不提供讀取路徑PC₁ ~PC_m 。相反地，當切換單元130不提供第一路徑PA₁ ~PA_n 、PB₁ ~PB_m 時，提供讀取路徑PC₁ ~PC_m 。

第2圖為本發明之積體電路之另一可能實施例。第2圖相似第1圖，不同之處在於，第2圖多了緩衝器BA₁ ~BA_n 、BB₁ ~BB_m 、BC₁ ~BC_m 、BD₁ ~BD_n 、BE₁ ~BE_m 、BF₁ ~BF_m 、BG、一切換單元260、一處理單元270以及一測試墊SDO，但並非用以限制本發明。在其它實施例中，緩衝器BA₁ ~BA_n 、BB₁ ~BB_m 、BC₁ ~BC_m 、BD₁ ~BD_n 、BE₁ ~BE_m 、BF₁ ~BF_m 、BG、切換單元260以及處理單元270之至少一者係整合於積體電路100之中。

如第2圖所示，每一多工器的輸出端耦接一緩衝器，用以增加多工器的輸出能力，但並非必要。在其它實施例中，僅有部分的多工器需耦接緩衝器。

處理單元270將測試墊DQ₀ ~DQ₁₅ 所接收到的第一測試資訊，適當地分配予第一路徑PB₁ ~PB_m ，或是將讀取路徑PC₁ ~PC_m 上的資料，適當地分配予測試墊DQ₀ ~DQ₁₅ ，因而降低測試墊的數量。

本發明並不限制處理單元270如何進行分配動作。以分配第一測試資訊為例，在一可能實施例中，處理單元270可將測試墊DQ₀ ~DQ₁₅ 所接收到的測試資訊，先分配予第一路徑PB₁ ~PB₁₆ ，然後再將測試墊DQ₀ ~DQ₁₅ 所接收到的測試資訊，分配予第一路徑PB₁₇ ~PB₃₂ ，接著再將測試墊DQ₀ ~DQ₁₅ 所接收到的測試資訊，分配予第一路徑PB₃₃ ~PB₄₈ ，直到所有第一路徑均接收到測試資訊。在其它實施例中，處理單元270可利用其它的分配方式，將測試墊DQ₀ ~DQ₁₅ 所接收到的測試資訊，分配予第一路徑PB₁ ~PB_m 。

邊界掃描單元250根據測試墊SDI上的一第二測試資訊，產生一串列資訊Sser。在本實施例中，串列資訊Sser與及測試墊SDI上的第二測試資訊均為串列資料，而掃描資訊SA₁ ~SA_n 、SB₁ ~SB_m 係為一並列資料。

切換單元260根據一致能信號S_ENC ，提供一第三路徑PH，用以將串列資訊Sser傳送至測試墊單元210的測試墊SDO。因此，一外部裝置可根據測試墊SDO上的信號，得知邊界掃描單元250是否正常。

由於外部的測試機器可透過測試墊單元，分段測試積體電路100、200內的每一路徑及元件，故當發生異常時，可快速地釐清異常的所在，並且積體電路100、200內的邊界掃描單元的測試信號並非來自記憶胞陣列，故可降低測試的複雜度，並可縮知測試時間，因不需存取記憶胞陣列。

再者，當積體電路100、200通過測試時，若將積體電路100或200耦接另一積體電路(如記憶體控制電路)，則可在發生存取異常時，立即得知是另一積體電路發生異常，因而大幅降低除錯時間。

第3圖為本發明之測試方法之一可能實施例。本發明之測試方法透過一測試墊單元，測試一積體電路。在本實施例中，積體電路具有一記憶胞陣列以及一邊界掃描單元。測試墊單元與記憶胞陣列間具有複數第一路徑以及複數讀取路徑。測試墊單元與邊界掃描單元間具有複數第二路徑。

首先，在一測試模式下，導通測試墊單元與記憶胞陣列間的第一路徑，用以寫入一第一測試資訊至記憶胞陣列(步驟S310)。本發明並不限定第一路徑的導通方式。在一可能實施例中，第一路徑係由一第一切換單元所提供。第一切換單元根據一第一致能信號，提供第一路徑。

在測試模式下，導通讀取路徑，用以讀取記憶胞陣列所儲存的一資料(步驟S320)。藉由判斷所讀取到的結果，便可得知記憶胞陣列是否可正常動作，並可得知測試墊與記憶胞陣列之間的導線是否可正常傳送資料。本發明並不限定第一路徑的導通方式。在一可能實施例中，讀取路徑係由該第一切換單元所提供。第一切換單元根據一讀取信號，提供讀取路徑。

在測試模式下，寫入一第二測試資訊至邊界掃描單元(步驟S330)。本發明並不限定第二測試資訊的格式。在一可能實施例中，第二測試資訊係為串列資料。接著，令邊界掃描單元將第二測試資訊轉換成一掃描資訊(步驟S340)。本發明並不限定掃描資訊的格式。在一可能實施例中，掃描資訊係為並列資料。

在測試模式下，導通第二路徑，用以將掃描資訊傳送至測試墊單元(步驟S350)。藉由讀取掃描資料，便可得知邊界掃描單元是否可正常動作，並可得知測試墊與邊界掃描單元間的導線是否可正常傳送資料。

本發明並不限定第二路徑的導通方式。在一可能實施例中，第二路徑係由一第二切換單元所提供。第二切換單元根據一第二致能信號，提供第二路徑。在本實施例中，當第一路徑被導通時，第二路徑不被導通。相反地，當第二路徑被導通時，第一路徑不被導通。

在經過步驟S310~S350後，便可得知積體電路是否正常。若積體電路正常，並與另一積體電路(如記憶體控制電路)耦接在一起時，在正常模式下，導通第一、第二路徑以及讀取路徑(步驟S360)，使得兩積體電路可相互傳送資料。除非另作定義，在此所有詞彙(包含技術與科學詞彙)均屬本發明所屬技術領域中具有通常知識者之一般理解。此外，除非明白表示，詞彙於一般字典中之定義應解釋為與其相關技術領域之文章中意義一致，而不應解釋為理想狀態或過分正式之語態。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200．．．積體電路

110、210．．．測試墊單元

120、220．．．記憶胞陣列

130、140、230、240、260．．．切換單元

150、250．．．邊界掃描單元

270．．．處理單元

S310~S360．．．步驟

SDI、SDO、CA₀ ~CA_n 、DQ₀ ~DQ_m ．．．測試墊

S_ENA 、S_ENB 、S_ENC ．．．致能信號

S_ENR ．．．讀取信號

PA₁ ~PA_n 、PB₁ ~PB_m 、PC₁ ~PC_m 、PD₁ ~PD_n 、PE₁ ~PE_m 、PF₁ ~PF_m ．．．路徑

MA₁ ~MA_n 、MB₁ ~MB_m 、MC₁ ~MC_m 、MD₁ ~MD_n 、ME₁ ~ME_m 、MF₁ ~MF_m 、MG、MH．．．多工器

SA₁ ~SA_n 、SB₁ ~SB_m ．．．掃描資訊

BA₁ ~BA_n 、BB₁ ~BB_m 、BC₁ ~BC_m 、BD₁ ~BD_n 、BE₁ ~BE_m 、BF₁ ~BF_m 、BH．．．緩衝器

第1圖為本發明之積體電路之一可能實施例。

第2圖為本發明之積體電路之另一可能實施例。

第3圖為本發明之測試方法之一可能實施例。

100．．．積體電路

110．．．測試墊單元

120．．．記憶胞陣列

130、140．．．切換單元

150．．．邊界掃描單元

SDI、CA₀ ~CA_n 、DQ₀ ~DQ_m ．．．測試墊

S_ENA 、S_ENB ．．．致能信號

S_ENR ．．．讀取信號

MA₁ ~MA_n 、MB₁ ~MB_m 、MC₁ ~MC_m 、MD₁ ~MD_n 、ME₁ ~ME_m 、MF₁ ~MF_m 、MG．．．多工器

SA₁ ~SA_n 、SB₁ ~SB_m ．．．掃描資訊

Claims

一種積體電路，包括：一測試墊單元，在一測試模式下，傳送一第一測試資訊、第二測試資訊或是一測試結果，在一正常模式下，傳送一存取資訊；一記憶胞陣列，用以儲存該第一測試資訊或是該存取資訊；一第一切換單元，在該測試模式下，根據一第一致能信號，將該第一測試資訊傳送予該記憶胞陣列，或根據一讀取信號，將該記憶胞陣列所儲存的一資料作為該測試結果，傳送至該測試墊單元；一邊界掃描單元，將該第二測試資訊轉換成一掃描資訊；以及一第二切換單元，耦接該第一切換單元，在該測試模式下，根據一第二致能信號，傳送該掃描資訊予該測試墊單元。
如申請專利範圍第1項所述之積體電路，其中該第一及第二切換單元串聯於該邊界掃描單元及該記憶胞陣列之間。
如申請專利範圍第1項所述之積體電路，其中該第一切換單元根據該第一致能信號，提供複數第一路徑，用以將該第一測試資訊傳送予該記憶胞陣列，並根據該讀取信號，提供複數讀取路徑，用以將該測試結果，傳送至該測試墊單元，該第二切換單元根據該第二致能信號，提供複數第二路徑，用以傳送該掃描資訊予該測試墊單元。
如申請專利範圍第3項所述之積體電路，其中當該第一切換單元提供該等第一路徑或該等讀取路徑時，該第二切換單元不提供該等第二路徑，當第二切換單元提供該等第二路徑時，該第一切換單元不提供該等第一路徑或該等讀取路徑。
如申請專利範圍第3項所述之積體電路，其中該第一切換單元同時提供該等第一路徑及該等讀取路徑。
如申請專利範圍第3項所述之積體電路，其中當該第一切換單元提供該等第一路徑時，不提供該等讀取路徑，當該第一切換單元提供該等讀取路徑時，不提供該等第一路徑。
如申請專利範圍第3項所述之積體電路，其中該第一切換單元包括：複數第一多工器，根據該第一致能信號，提供該等第一路徑；以及複數第二多工器，根據該讀取信號，提供該等讀取路徑。
如申請專利範圍第7項所述之積體電路，其中該第一切換單元更包括至少一緩衝器，耦接該等第一多工器中之一者或是該等第二多工器中之一者。
如申請專利範圍第7項所述之積體電路，更包括：一處理單元，用以將該第一測試資訊適當地分配予該等第一路徑或是將該資料適當地分配予該測試墊單元。
如申請專利範圍第3項所述之積體電路，其中在該正常模式下，該第一切換單元提供該等第一及讀取路徑，並且該第二切換單元提供該等第二路徑。
如申請專利範圍第1項所述之積體電路，其中該邊界掃描單元根據該第二測試資訊，產生一串列資訊，該串列資訊及該第二測試資訊均為串列資料，該掃描資訊係為一並列資料。
如申請專利範圍第11項所述之積體電路，更包括：一第三切換單元，根據一第三致能信號，提供一第三路徑，用以將該串列資訊傳送至該測試墊單元。
一種測試方法，透過一測試墊單元，測試一積體電路，該積體電路具有一記憶胞陣列以及一邊界掃描單元，該測試墊單元與該記憶胞陣列間具有複數第一路徑以及複數讀取路徑，該測試墊單元與該邊界掃描單元間具有複數第二路徑，該測試方法包括：在一測試模式下：導通該等第一路徑，用以寫入一第一測試資訊至該記憶胞陣列；導通該等讀取路徑，用以讀取該記憶胞陣列所儲存的一資料；寫入一第二測試資訊至該邊界掃描單元；令該界掃描單元將該第二測試資訊轉換成一掃描資訊；以及導通該等第二路徑，用以將該掃描資訊傳送至該測試墊單元。
如申請專利範圍第13項所述之測試方法，其中當該等第一路徑被導通時，該等第二路徑不被導通，當該等第二路徑被導通時，該等第一路徑不被導通。
如申請專利範圍第13項所述之測試方法，更包括：在一正常模式下：導通該等第一、第二路徑及該等讀取路徑。