TWI676990B - 內嵌式功能測試模組記憶體晶片的電路拓撲 - Google Patents

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Abstract

一種記憶體晶片電路拓撲，其包含複數個測試焊墊、複數個介面焊墊、一功能區塊以及一內嵌式測試區塊。該功能區塊係耦接於該複數個介面焊墊。該內嵌式測試區塊係耦接於該複數個測試焊墊。該內嵌式測試區塊係經由該複數個介面焊墊連接於一存取埠實體層。該複數個介面焊墊係設置於該功能區塊與該內嵌式測試區塊之間。該內嵌式測試區塊係用以產生至少一測試型樣以做為一測試訊號，以及將該測試訊號經由該複數個介面焊墊輸出至該功能區塊以測試該功能區塊。

Description

內嵌式功能測試模組記憶體晶片的電路拓撲
本發明係關於記憶體架構，尤指一種記憶體晶片的電路拓撲，其具有連接於一正常存取埠實體層（normal access Port Physical Layer，PHY）/複數個正規介面焊墊（regular interface pad）之一內嵌式功能測試型樣產生模組，並經由該複數個正規介面焊墊將一測試訊號傳送至包含一功能電路之晶片。
於高速運算與圖形處理的應用中，對於具有更高頻寬的動態隨機存取記憶體（DRAM）的需求與日俱增。近年來，因應此需求已相繼開發了具有大量輸入輸出接腳（I/O pins）的記憶體，諸如高頻寬記憶體（High Bandwidth Memory，HBM）以及寬輸入輸出動態隨機存取記憶體（Wide I/O DRAM）。由於記憶體結構具有大量的介面焊墊（interface pad）的緣故，大量的焊墊數使得晶圓級測試（wafer level testing）是一個很大的挑戰。一般來說，由於介面焊墊的數量過於龐大且尺寸過小而無法直接探測，除了記憶體中既有的介面焊墊以外，還會設置額外的測試銲墊介面供晶圓探針測試（wafer probe test）之用。這些額外設置的測試銲墊不僅用來實現直接存取的需求，也減少了晶圓級測試所需的焊墊數。
此外，為了在有限的測試焊墊數量下執行高頻寬記憶體的晶圓測試，習知技術係採用額外的測試電路來執行晶圓測試，其中該測試電路係連接於測試焊墊。一般來說，該測試電路會將測試訊號經由額外的複數條路徑發送至核心電路，然而，該些路徑會對既有的訊號路徑造成干擾，且介面電路係被局部地測試而與核心電路無關。
為了使晶圓級測試更接近正常運作的真實樣貌，需要有一種可用於正規介面銲墊連接的測試方案。
有鑑於此，本發明的目的之一在於提供一種具有與一核心電路於一正規介面相接的一內嵌式測試模組的單晶粒/裸晶（die）來解決上述問題，其中該單晶粒可將一測試訊號經由該正規介面之中複數個正規存取介面焊墊傳送至該核心電路。
依據本發明之一實施例，其揭示一種記憶體晶片電路拓撲。該記憶體晶片電路拓撲包含複數個測試焊墊、複數個介面焊墊、一功能區塊以及一內嵌式測試區塊。該功能區塊係耦接於該複數個介面焊墊。該內嵌式測試區塊係耦接於該複數個測試焊墊，其中該內嵌式測試區塊係經由該複數個介面焊墊連接於一存取埠實體層，以及該複數個介面焊墊係設置於該功能區塊與該內嵌式測試區塊之間；以及該內嵌式測試區塊係用以產生至少一測試型樣以做為一測試訊號，以及將該測試訊號經由該複數個介面焊墊輸出至該功能區塊以測試該功能區塊。
由於本發明所提供之記憶體晶片電路拓撲可經由一個或多個正規存取介面焊墊（normal access interface pad）來傳送一測試訊號以測試晶粒運作，而不是經由額外的測試路徑來測試具有功能電路（或記憶體核心電路）之晶片，本發明所提供之電路拓撲所得到的測試結果，係與外接於本發明所提供之電路拓撲的一控制晶片/系統所得到的測試結果相同。本發明所提供之電路拓撲與該控制晶片/系統均僅經由該些正規存取介面焊墊來傳送訊號，使得本發明所提供之電路拓撲的測試行為係該控制晶片/系統的測試行為彼此相似/相同。
本發明所提供之記憶體晶片的電路拓撲（circuit topology of memory chips）具有連接於一存取埠實體層（access Port Physical Layer，access PHY）（亦即，一正規存取埠實體層（normal access PHY））的一內嵌式功能測試型樣產生模組（embedded function test pattern generation module），並可包含一功能區塊、一內嵌式測試區塊（亦即，該內嵌式功能測試型樣產生模組）以及複數個介面焊墊（interface pads）（或複數個正規介面焊墊），其中該電路拓撲係經由該正規存取埠實體層接收及輸出訊號。此外，該內嵌式測試區塊（或該內嵌式測試區塊之一測試電路）係經由該複數個介面焊墊來傳輸一測試訊號以測試該功能區塊（或該功能區塊之一功能電路），而不是經由額外的路徑來測試該功能區塊。舉例來說（但本發明不限於此），該內嵌式測試區塊所產生之該測試訊號以及一控制晶片（或一控制系統）所產生之一個或多個控制訊號可以僅經由該複數個介面焊墊/該存取埠實體層來傳輸。如此一來，該內嵌式測試區塊所產生之一測試型樣（test pattern）相對應的一測試結果，可與外接於本發明所提供之電路拓撲（或本發明所提供之記憶體晶片架構（memory chip architecture））的一控制晶片/系統所產生之一測試型樣相對應的一測試結果相似/相同。這是因為各自的測試型樣均可僅經由該正規存取埠實體層來傳輸。
請參閱第1圖，其為本發明記憶體晶片電路拓撲（或記憶體晶片/晶粒架構）之一實施例的示意圖。記憶體晶片電路拓撲100可包含（但不限於）一功能區塊（function block）110（諸如一功能電路或積體電路晶片）、一內嵌式測試區塊（embedded test block）120（諸如一內嵌式測試電路或積體電路晶片）、複數個介面焊墊PDC,1 ～PDC,L 與PDD,1 ～PDD,N （諸如一存取埠實體層相關的複數個正規介面焊墊）以及複數個測試焊墊PDT1 -PDTJ ，其中L與N均為正整數，而J為大於1之正整數。複數個介面焊墊PDC,1 ～PDC,L 與PDD,1 ～PDD,N （為了簡潔起見，以下簡寫為「PDC,1 ～PDD,N 」）設置於功能區塊110與內嵌式測試區塊120之間。內嵌式測試區塊120經由複數個介面焊墊PDC,1 ～PDD,N 連接至該存取埠實體層，並另耦接於複數個測試焊墊PDT1 -PDTJ 。因此，當內嵌式測試區塊120產生一測試訊號TS時，內嵌式測試區塊120便可將測試訊號TS經由複數個介面焊墊PDC,1 ～PDD,N 輸出至功能區塊110，進而執行一晶片/晶粒測試操作（die test operation）。
於此實施例中，功能區塊110與內嵌式測試區塊120可分開設置於記憶體晶片電路拓撲100之中，其中功能區塊110可包含一功能電路（functional circuit）112（例如，由一記憶體核心電路（memory core circuit）來實作之）以及一輸入/輸出端電路（input/output circuit，I/O circuit）114，其中輸入/輸出端電路114係耦接於功能電路112與複數個介面焊墊PDC,1 ～PDD,N 之間。在內嵌式測試區塊120經由複數個介面焊墊PDC,1 ～PDD,N 來傳送測試訊號TS以進行該晶粒測試操作的情形下，測試訊號TS可先經過輸入/輸出端電路114，接著傳送至功能電路112以驗證晶粒/晶片功能（die/chip function）。另外，功能區塊110因應測試訊號TS所產生的一輸出訊號TP也可經由複數個介面焊墊PDC,1 ～PDD,N 來傳送至內嵌式測試區塊120。因此，該晶粒測試操作不僅可驗證功能電路112的晶粒/晶片功能，也可檢測輸入/輸出端電路114的電特性。
舉例來說（但本發明不限於此），複數個介面焊墊PDC,1 ～PDD,N 之中的一部分（複數個介面焊墊PDC,1 ～PDC,L ）可用來將測試訊號TS之中所包含的指令/位址成份傳送予功能區塊110，而複數個介面焊墊PDC,1 ～PDD,N 之中的另一部分（複數個介面焊墊PDD,1 ～PDD,N ；或稱作輸入/輸出焊墊）可用來將測試訊號TS之中所包含的資料成份（諸如測試型樣）傳送予功能區塊110，及/或將輸出訊號TP傳送至內嵌式測試區塊120。
以下說明內嵌式測試區塊120執行該晶粒測試操作的一實施範例。首先，內嵌式測試區塊120可經由複數個測試焊墊PDT1 ～PDTJ 接收一控制輸入CS1，以及根據控制輸入CS1來產生測試訊號TS。內嵌式測試區塊120可包含（但不限於）一輸入/輸出端電路122以及一測試電路124，其中測試電路124所產生之測試訊號TS可經由輸入/輸出端電路122傳送至複數個介面焊墊PDC,1 ～PDD,N 。輸入/輸出端電路122可包含複數個三態緩衝器（tri-state buffer）（或傳輸緩衝器（transmitter buffer）；標示為「Tx」）以及複數個接收緩衝器（receiver buffer）（標示為「Rx」），其中耦接於複數個介面焊墊PDC,1 ～PDC,L 之任一三態緩衝器可用來傳送測試訊號TS之中所包含的指令/位址成份，而耦接於複數個介面焊墊PDD,1 ～PDD,N 之任一三態緩衝器可用來傳送測試訊號TS之中所包含的資料成份。
接下來，輸入/輸出端電路114可經由複數個介面焊墊PDC,1 ～PDD,N 來接收測試訊號TS。輸入/輸出端電路114可包含（但不限於）複數個接收緩衝器（標示為「Rx」）以及複數個三態緩衝器（或傳輸緩衝器；標示為「Tx」），其中耦接於複數個介面焊墊PDC,1 ～PDC,L 之任一接收緩衝器可用來接收測試訊號TS之中所包含的指令/位址成份，而耦接於複數個介面焊墊PDD,1 ～PDD,N 之任一接收緩衝器可用來接收測試訊號TS之中所包含的資料成份。在輸入/輸出端電路114接收測試訊號TS之後，功能區塊110（或功能電路112）可因應測試訊號TS來產生輸出訊號TP，並將輸出訊號TP經由輸入/輸出端電路114之中的該複數個三態緩衝器輸出至複數個介面焊墊PDD,1 ～PDD,N 。測試電路124便可經由輸入/輸出端電路122之中的該複數個接收緩衝器接收輸出訊號TP。
由上可知，測試電路124僅經由複數個介面焊墊PDC,1 ～PDD,N 將測試訊號TS輸出至功能電路112而執行該晶粒測試操作，以便測試功能區塊110，其中記憶體晶片電路拓撲100之測試路徑包含輸入/輸出端電路114。因此，輸出訊號TP所指示之資訊可包含輸入/輸出端電路114的電特性。此外，本發明所提供之測試方案可操作晶圓級測試而不會對內部功能電路造成干擾。
請注意，為了簡潔起見，第1圖僅繪示了一部分的測試路徑（通過介面焊墊PDC,1 的訊號路徑以及通過介面焊墊PDD,1 的訊號路徑）。測試路徑另可包含其他介面焊墊及其相對應之三態緩衝器/接收緩衝器。舉例來說（但本發明不限於此），複數個介面焊墊PDC,1 ～PDC,L 之中的每一介面焊墊耦接至功能區塊110及內嵌式測試區塊120的方式，均可與介面焊墊PDC,1 耦接至功能區塊110及內嵌式測試區塊120的方式相同/相似。具體地說，輸入/輸出端電路114可包含分別耦接於複數個介面焊墊PDC,1 ～PDC,L 的複數個接收緩衝器（諸如耦接於介面焊墊PDC,1 的接收緩衝器Rx），及/或輸入/輸出端電路122可包含分別耦接於複數個介面焊墊PDC,1 ～PDC,L 的複數個三態緩衝器（諸如耦接於介面焊墊PDC,1 的三態緩衝器Tx）。
於另一範例中，複數個介面焊墊PDD,1 ～PDD,N 之中的每一介面焊墊耦接至功能區塊110及內嵌式測試區塊120的方式，均可與介面焊墊PDD,1 耦接至功能區塊110及內嵌式測試區塊120的方式相同/相似。具體地說，輸入/輸出端電路114可包含分別耦接於複數個介面焊墊PDD,1 ～PDD,N 的N個三態緩衝器（諸如耦接於介面焊墊PDD,1 的三態緩衝器Tx）以及分別耦接於複數個介面焊墊PDD,1 ～PDD,N 的N個接收緩衝器（諸如耦接於介面焊墊PDD,1 的接收緩衝器Rx），及/或輸入/輸出端電路122可包含分別耦接於複數個介面焊墊PDD,1 ～PDD,N 的N個三態緩衝器（諸如耦接於介面焊墊PDD,1 的三態緩衝器Tx）以及分別耦接於複數個介面焊墊PDD,1 ～PDD,N 的N個接收緩衝器（諸如耦接於介面焊墊PDD,1 的接收緩衝器Rx）。
上述介面焊墊、三態緩衝器與接收緩衝器之間的配置並非用來做為本發明的限制。於一設計變化中，不同的介面焊墊可耦接至相同的三態緩衝器（或接收緩衝器）。於另一設計變化中，不同的三態緩衝器（或接收緩衝器）可耦接至相同的介面焊墊。簡言之，只要內嵌式測試區塊120可經由複數個介面焊墊來傳送測試訊號TS以測試功能區塊110，設計上相關的變化均遵循本發明的精神而落入本發明的範疇。
值得注意的是，複數個介面焊墊PDC,1 ～PDD,N 可由耦接於一記憶體晶粒/晶片/系統與具有功能電路112之晶片（諸如功能區塊110）之間的複數個介面焊墊來實施。請參閱第2圖，其繪示了本發明具有測試晶片電路拓撲之晶粒的一實施例的示意圖。於此實施例中，記憶體晶片電路拓撲200可由第1圖所示之具有本發明所提供之電路拓撲的晶片（記憶體晶片電路拓撲100）來實作之，並可包含第1圖所示之複數個測試焊墊PDT1 ～PDTJ 、一功能區塊210、一內嵌式測試區塊220以及複數個介面焊墊PDI1 ～PDIK （K為大於1之正整數），其中功能區塊210、內嵌式測試區塊220以及複數個介面焊墊PDI1 ～PDIK 可分別由第1圖所示之功能區塊110、內嵌式測試區塊120以及複數個介面焊墊PDC,1 ～PDD,N 來實作之。
於此實施例中，當具有本發明所提供之電路拓撲的晶片（記憶體晶片電路拓撲200）操作於一正常操作模式時，一控制晶片202（或一控制晶粒/系統）可產生一控制輸入CS2以控制記憶體晶片電路拓撲200之一存取操作（或一晶粒存取操作）。更具體地說，功能區塊210（或功能晶片）可經由複數個介面焊墊PDI1 ～PDIK 接收控制晶片202所產生之控制輸入CS2，並依據控制輸入CS2來執行該存取操作。另外，功能區塊210可因應控制輸入CS2而經由複數個介面焊墊PDI1 ～PDIK 輸出一輸出訊號DS。舉例來說（但本發明不限於此），功能區塊210可因應控制輸入CS2所指示之一讀取指令，經由複數個介面焊墊PDI1 ～PDIK 輸出相對應的資料（挾帶於輸出訊號DS之中）。
當具有本發明所提供之電路拓撲的晶片（記憶體晶片電路拓撲200）操作於一測試模式時，一測試器204可產生控制輸入CS1以對記憶體晶片電路拓撲200進行測試。更具體地說，內嵌式測試區塊220（或測試晶片）可經由複數個測試焊墊PDT1 ～PDTJ 接收控制輸入CS1，並根據控制輸入CS1產生測試訊號TS，而功能區塊210則是經由複數個介面焊墊PDI1 ～PDIK 接收測試訊號TS。另外，功能區塊210可因應測試訊號TS來產生輸出訊號TP。內嵌式測試區塊220可經由複數個介面焊墊PDI1 ～PDIK 接收輸出訊號TP，並據以輸出一測試結果TR予測試器204。
由於內嵌式測試區塊220同樣是經由複數個介面焊墊PDI1 ～PDIK 來將測試訊號TS傳遞至功能方塊210，因此，晶粒測試操作所對應之訊號傳輸路徑會包含晶粒存取操作所對應的訊號傳輸路徑之中功能區塊210的輸入/輸出端電路。也就是說，內嵌式測試區塊220所接收的輸出訊號TP（或測試器204所接收的測試結果TR）可指示出功能區塊210整體的電性特徵。
請注意，第2圖所示之具有本發明所提供之電路拓撲的晶片（記憶體晶片電路拓撲200）（或第1圖所示之記憶體晶片電路拓撲100）係為基於本發明概念的基本架構。任何採用記憶體晶片電路拓撲200/100的測試架構均落入本發明的範疇。為了便於理解本發明的技術特徵，以下採用具有連接於正規存取埠實體層之內嵌式功能測試型樣產生模組的記憶體晶片電路拓撲的一實作範例。值得注意的是，測試訊號是從內嵌式測試區塊，經由所有的正規介面焊墊而傳送至功能區塊。自內嵌式測試區塊至功能區塊之間並沒有額外的測試路徑；通過正規介面焊墊的路徑為僅有的測試路徑。此操控行為係等效於控制晶粒/系統的操控行為。
綜上所述，由於本發明所提供之記憶體晶片電路拓撲（其具有連接於正規存取埠實體層之內嵌式功能測試型樣產生模組）可經由所有的介面焊墊（例如，用於功能區塊（晶片）與其所外接之控制晶粒（系統）之間訊號傳輸的焊墊）來測試功能區塊/晶片，而不是利用額外的測試路徑來測試功能區塊/晶片，因此，所得到的測試結果可等效於控制晶粒/系統的操作結果，故可實現仰賴正規存取埠實體層的整體功能晶片之測試操作 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、200‧‧‧記憶體晶片電路拓撲
110、210‧‧‧功能區塊
112‧‧‧功能電路
114‧‧‧輸入/輸出端電路
120、220‧‧‧內嵌式測試區塊
122‧‧‧輸入/輸出端電路
124‧‧‧測試電路
202‧‧‧控制晶片
204‧‧‧測試器
PDC,1～PDC,L、PDD,1～PDD,N、PDI1～PDIK‧‧‧介面焊墊
PDT1～PDTJ‧‧‧測試焊墊
Rx‧‧‧接收緩衝器
Tx‧‧‧三態緩衝器
TP、DS‧‧‧輸出訊號
TS‧‧‧測試訊號
TR‧‧‧測試結果
CS1、CS2‧‧‧控制輸入
第1圖為本發明記憶體晶片電路拓撲之一實施例的示意圖。 第2圖為本發明具有測試晶片電路拓撲之晶粒的一實施例的示意圖。

Claims (2)

  1. 一種記憶體晶片電路拓撲，包含：複數個測試焊墊；複數個介面焊墊；一功能區塊，耦接於該複數個介面焊墊；以及一內嵌式測試區塊，耦接於該複數個測試焊墊，其中該內嵌式測試區塊係經由該複數個介面焊墊連接於一存取埠實體層，以及該複數個介面焊墊係設置於該功能區塊與該內嵌式測試區塊之間；以及該內嵌式測試區塊係用以產生至少一測試型樣以做為一測試訊號，以及將該測試訊號經由該複數個介面焊墊輸出至該功能區塊以測試該功能區塊；其中當該記憶體晶片電路拓撲操作於一測試模式時，該功能區塊係經由該複數個介面焊墊自該內嵌式測試區塊接收該測試訊號；以及當該記憶體晶片電路拓撲操作於一正常操作模式時，該功能區塊係經由該複數個介面焊墊接收由一控制晶片或一控制系統所產生之一控制輸入。
  2. 如申請專利範圍第1項所述之記憶體晶片電路拓撲，其中該內嵌式測試區塊與該功能區塊係分開設置於該記憶體晶片電路拓撲之中；該內嵌式測試區塊包含一測試電路，以及該功能區塊包含一功能電路；以及該測試電路係接收來自於該複數個測試焊墊的一控制輸入，依據該控制輸入產生該至少一測試型樣以做為該測試訊號，以及將該測試訊號僅經由該複數個介面焊墊輸出至該功能電路而執行一晶粒測試操作，以測試該功能區塊。
TW106113045A 2017-02-20 2017-04-19 內嵌式功能測試模組記憶體晶片的電路拓撲 TWI676990B (zh)

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