TWI759537B - 積體電路晶片 - Google Patents

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TWI759537B TW107131278A TW107131278A TWI759537B TW I759537 B TWI759537 B TW I759537B TW 107131278 A TW107131278 A TW 107131278A TW 107131278 A TW107131278 A TW 107131278A TW I759537 B TWI759537 B TW I759537B
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Abstract

一種積體電路晶片包括：一個或更多個耦接器，其適用於在層疊的晶片之間傳輸資料；一個或更多個資料節點，其適用於將資料傳輸到主機；以及傳輸路徑上的一個或更多個傳輸電路，其用於在一個或更多個耦接器與一個或更多個資料節點之間傳輸資料，其中，一個或更多個傳輸電路中的至少一個傳輸電路將由至少一個傳輸電路傳輸的資料的一部分反相。

Description

積體電路晶片
本發明的示例性實施例涉及積體電路晶片。
隨著半導體記憶體技術取得巨大進步，半導體裝置的封裝技術也需要高集成度和高性能。因此，正在以各種方式開發關於用於使多個積體電路晶片垂直地層疊的三維(3D)結構而非二維結構的技術。根據二維結構，積體電路晶片利用導線或凸塊而被平面地佈置在印刷電路板(PCB)上。
三維結構可以以其中有多個記憶體晶片層疊的層疊記憶體裝置的形式來實現。在垂直方向上層疊的記憶體晶片透過矽通孔(TSV)而彼此電性連接，並且被安裝在半導體封裝件的基板上。
相關申請的交叉引用：本申請要求於2017年12月26日提交的申請號為10-2017-0179851的韓國專利申請的優先權，其全部內容透過引用合併於此。
本發明的實施例涉及用於有效測試積體電路晶片的技術。
根據本發明的一個實施例，一種積體電路晶片包括：一個或更多個耦接器，其適用於在層疊的晶片之間傳輸資料；一個或更多個資料節點，其適用於將資料傳輸到主機；以及傳輸路徑上的一個或更多個傳輸電路，其用於在所述一個或更多個耦接器與所述一個或更多個資料節點之間傳輸資料，其中，所述一個或更多個傳輸電路中的至少一個傳輸電路，將由所述至少一個傳輸電路傳輸的所述資料的一部分反相。
根據本發明的另一個實施例，一種積體電路晶片包括：第一耦接器和第二耦接器，其適用於在層疊的晶片之間耦接資料；第一傳輸電路，其適用於對所述第一耦接器和所述第二耦接器的資料進行串列到平行轉換以產生第一轉換結果並且將所述第一轉換結果傳輸到第一資料傳輸線至第四資料傳輸線，其中所述第一耦接器和所述第二耦接器的所述資料的一部分被反相並被傳輸；第二傳輸電路，其適用於對所述第一資料傳輸線至第四資料傳輸線的資料進行平行到串列轉換以產生第二轉換結果並且將所述第二轉換結果傳輸到第五資料傳輸線和第六資料傳輸線，其中所述第一資料傳輸線至第四資料傳輸線的所述資料的一部分被反相並被傳輸；以及第三傳輸電路，其適用於對所述第五資料傳輸線和所述第六資料傳輸線的資料進行平行到串列轉換以產生第三轉換結果並且將所述第三轉換結果傳輸到資料節點。
根據本發明的又一個實施例，一種記憶體裝置包括：基底裸片，其包括用於將資料傳輸到主機和從主機接收資料的一個或更多個資料節點以及耦接到一個或更多個傳輸線而用於在層疊的晶片之間耦接資料的一個或更多個耦接器；以及一個或更多個核心裸片，其層疊在所述基底裸片之上，透過所述一個或更多個傳輸線來將資料傳輸到所述基底裸片以及從所述基底裸片接收資料，並且包括用於儲存資料的胞元陣列，其中，所述基底裸片包括在傳輸路徑上的一個或更多個傳輸電路，所述一個或更多個傳輸電路用於將來自所述 一個或更多個耦接器的資料傳輸到所述一個或更多個資料節點，且所述一個或更多個傳輸電路中的至少一個傳輸電路將由所述至少一個傳輸電路傳輸的所述資料的一部分反相。
根據本發明的又一實施例，積體電路晶片包括：至少一個耦接器，其適用於耦接在至少兩個層疊的晶片之間傳輸和接收的資料；至少一個資料節點，其適用於將資料傳輸到主機；以及作為所述至少一個耦接器與所述至少一個資料節點之間的傳輸路徑的至少一個傳輸電路，其適用於轉換並傳輸所述傳輸路徑上的資料，其中，所述傳輸路徑上的所述資料被串列到平行轉換或平行到串列轉換，且所述傳輸路徑上的所述資料的一部分被反相。
100:記憶體系統
110:記憶體裝置
112:核心裸片
114:基底裸片
120:記憶體控制器
130:中介層
140:封裝基板
210:第一傳輸電路
220:第二傳輸電路
230:第三傳輸電路
240:第四傳輸電路
250:第五傳輸電路
260:第六傳輸電路
610:第一傳輸單元
680:第八傳輸單元
690:第一閂鎖器
720:第四閂鎖器
730:第一驅動器
760:第四驅動器
810:第九傳輸單元
880:第十六傳輸單元
890:第五閂鎖器
900:第六閂鎖器
910:第五驅動器
920:第六驅動器
DQ:資料節點
MIOR:第五資料傳輸線
MIOF:第六資料傳輸線
RDEN,RDENB:讀取致能信號
RDQS:資料選通信號
RDQS0~RDQS7:第一選通信號至第八選通信號
TIORL:第一資料傳輸線
TIOFL:第二資料傳輸線
TIORH:第三資料傳輸線
TIOFH:第四資料傳輸線
TSVR:第一耦接器
TSVF:第二耦接器
圖1是示出根據本發明的一個實施例的記憶體系統的方塊圖。
圖2是示出根據本發明的一個實施例的記憶體裝置的基底裸片(base die)的方塊圖。
圖3是示出根據本發明的一個實施例的基底裸片的寫入操作的測試過程的時序圖。
圖4和圖5是示出根據本發明的一個實施例的基底裸片的讀取操作的測試過程的時序圖。
圖6是示出根據本發明的一個實施例的第一傳輸電路的方塊圖。
圖7是示出根據本發明的一個實施例的資料選通信號和第一選通信號至第八選通信號的時序圖。
圖8是示出根據本發明的一個實施例的第二傳輸電路的方塊圖。
下面將參考附圖來更詳細地描述本發明的示例性實施例。然而，本發明可以以不同的形式來體現，並且不應被解釋為限於本文中所闡述的實施例。相反，提供這些實施例使得本公開將是全面和完整的，並且這些實施例將本發明的範圍充分地傳達給本領域技術人員。貫穿本公開，在本發明的各個附圖和實施例中，相同的附圖標記表示相同的部件。要注意的是：提及的“一個實施例”不一定表示僅一個實施例，且不同之處提及的“一個實施例”不一定提及的是相同的實施例。
還將理解的是，當一個元件被稱為“連接到”或者“耦接到”另一個元件時，其可以直接在另一個元件上，連接到或者耦接到另一個元件，或者可以存在一個或更多個中間元件。另外，還要理解的是，當一個元件被稱為在兩個元件“之間”時，其可以是這兩個元件之間的唯一元件，或者也可以存在一個或更多個中間元件。
本文中所使用的術語僅是出於描述特定的實施例的目的，而非用來限制本發明。
如本文所使用的，單數形式可以同樣包括複數形式，反之亦然，除非上下文另外明確指出。
在下文中，將參考附圖來詳細地描述本發明的各種實施例。
圖1是示出根據本發明的一個實施例的記憶體系統100的方塊圖。
參考圖1，記憶體系統100可以包括記憶體裝置110、記憶體控制器120、中介層130和封裝基板140。
中介層130可以形成在封裝基板140的上面的部分中，而記憶體裝置110和記憶體控制器120可以形成在中介層130的上面的部分中。由於記憶體控制器120通常被包括在諸如中央處理單元(CPU)、圖形處理單元(GPU)和應用處理器(AP)的各種處理器中，記憶體控制器120也可以被稱作處理器。記憶體裝置110的介面PHY與記憶體控制器120的介面PHY可以透過中介層130而耦接。用於記憶體裝置110與記憶體控制器120之間的通信的介面被稱作PHY。
記憶體裝置110可以被形成為使多個積體電路晶片層疊並透過矽通孔(TSV)而電性連接積體電路晶片。積體電路晶片可以包括基底裸片114和多個核心裸片(core die)112。每個核心裸片112可以具有用於儲存資料的胞元陣列，和用於將資料寫入胞元陣列和從胞元陣列讀取資料的電路。用於核心裸片112與記憶體控制器120之間的介面的電路可以設置在基底裸片114上。當以這種方式形成記憶體裝置110時，輸入/輸出單元的數量可以大大增多，這有利於增大頻寬。作為示例而非限制，如上文所描述的那樣而形成的記憶體裝置110可以是高頻寬記憶體(High Bandwidth Memory,HBM)。
圖2是示出根據本發明的實施例的記憶體裝置的基底裸片(例如，圖1中示出的記憶體裝置110的基底裸片114)的方塊圖。圖2僅示出了與基底裸片114中的資料傳輸直接相關的部分。
參考圖2，基底裸片114可以包括耦接器TSVR與TSVF、資料節點DQ、第一傳輸電路210、第二傳輸電路220、第三傳輸電路230、第四傳輸電路240、第五傳輸電路250和第六傳輸電路260。
資料節點DQ可以是用於向主機和從主機(即，圖1的記憶體控制器120)傳輸和接收資料的節點。資料節點DQ可以耦接到微型凸塊，以耦接到中介層130，於是可以透過中介層130耦接到記憶體控制器120的介面PHY。 在基底裸片114的介面PHY區中，可以存在成百上千的資料節點DQ。在圖2中，僅示出了一個資料節點DQ。
第一耦接器TSVR和第二耦接器TSVF可以是用於與層疊在基底裸片114上的晶片(即，核心裸片112)一起傳輸和接收資料的節點。耦接器TSVR和TSVF中的每個耦接器可以耦接到矽通孔(TSV)。基底裸片114中可以存在多個耦接器TSVR和TSVF，而圖2中僅示出了與一個資料節點DQ相對應的耦接器TSVR和TSVF。
第一傳輸電路210、第二傳輸電路220和第三傳輸電路230可以是用於將資料從耦接器TSVR和TSVF傳輸到資料節點DQ的電路。第一傳輸電路至第三傳輸電路210、220和230可以用於在讀取操作期間將自核心裸片112讀取的資料傳輸到記憶體控制器120。
第一傳輸電路210可以將第一耦接器TSVR的資料與第二耦接器TSVF的資料傳輸到第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH。第一傳輸電路210可以對第一耦接器TSVR的資料與第二耦接器TSVF的數據以2：4(即，1：2)進行串列到平行轉換，然後將結果輸出到第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH。第二傳輸電路220可以對第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH的資料以4：2(即，2：1)進行平行到串列轉換，然後將結果傳輸到第五資料傳輸線MIOR和第六資料傳輸線MIOF。第三傳輸電路230可以對第五資料傳輸線MIOR的資料和第六資料傳輸線MIOF的資料以2：1進行平行到串列轉換，然後將結果傳輸到資料節點DQ。
第四傳輸電路240、第五傳輸電路250和第六傳輸電路260可以是用於將來自資料節點DQ的資料傳輸到耦接器TSVR和TSVF的電路。第四傳輸 電路至第六傳輸電路240、250和260可以用於在寫入操作期間將從記憶體控制器120傳輸來的寫入資料傳輸到核心裸片112。
第四傳輸電路240可以對資料節點DQ的資料以1：2進行串列到平行轉換，然後將結果傳輸到第五資料傳輸線MIOR和第六資料傳輸線MIOF。第五傳輸電路250可以對第五資料傳輸線MIOR的資料和第六資料傳輸線MIOF的資料以2：4(即，1：2)進行串列到平行轉換，以將結果傳輸到第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH。第六傳輸電路260可以對第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH的資料以4：2(即，2：1進行)平行到串列轉換，然後將結果傳輸到第一耦接器TSVR和第二耦接器TSVF。
記憶體裝置110的基底裸片114和核心裸片112可以被分開製造，然後耦接。在這種情況下，必須在它們耦接之前對它們進行單獨測試。因此，也可以在基底裸片114與核心裸片112耦接之前對基底裸片114進行測試。為了提高基底裸片114的測試效率，從耦接器TSVR和TSVF到資料節點DQ的路徑可以被設計為反相並傳輸資料的一部分。換言之，自基底裸片114傳輸的讀取資料所經由的路徑上的傳輸電路210、220和230之中的至少一個傳輸電路，可以被設計為反相並傳輸資料的一部分。例如，第一傳輸電路210和第二傳輸電路220可以被設計為反相並傳輸它們傳輸的資料的一部分。
參考圖3至圖5，傳輸電路210、220和230中的至少一個傳輸電路，由傳輸電路210、220和230傳輸的資料的一部分反相的原因，將得到說明。基底裸片114可以在不與核心裸片112耦接的情況下單獨執行圖3至圖5示出的測試過程。
圖3是示出根據本發明的一個實施例的基底裸片(例如，圖2中的基底裸片114)的寫入操作的測試過程的時序圖。參考圖3，被輸入到資料節 點DQ的八個資料0至7可以以1：2來被串列到平行轉換並被傳輸到第五資料傳輸線MIOR和第六資料傳輸線MIOF。第五資料傳輸線MIOR的資料和第六資料傳輸線MIOF的資料可以以1：2來被串列到平行轉換並被傳輸到第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH。第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH的資料可以以2：1來被平行到串列轉換並被傳輸到第一耦接器TSVR和第二耦接器TSVF。
圖4是示出根據本發明的一個實施例的基底裸片(例如，圖2中的基底裸片114)的讀取操作的測試過程的時序圖。可以在圖3的過程之後執行圖4的過程。在圖4中，假設傳輸電路210、220和230都不執行將資料的一部分反相的操作。參考圖4，可以看出：資料6被連續地載入到第一耦接器TSVR上，而資料7被連續地載入到第二耦接器TSVF上。因為僅僅基底裸片114(而無核心裸片112)在執行寫入操作之後執行讀取操作，所以在寫入操作期間僅僅最後寫入的資料6和資料7分別留在第一耦接器TSVR和第二耦接器TSVF中。當在這種情況下執行讀取操作時，只有留在第一耦接器TSVR和第二耦接器TSVF中的資料6和資料7可以被傳輸到第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH，然後被傳輸到第五資料傳輸線MIOR和第六資料傳輸線MIOF。在這種情況下，因為只有非常單一的資料型樣被傳輸到第一傳輸線至第六傳輸線TIORL、TIOFL、TIORH、TIOFH、MIOR和MIOF，所以可能難以驗證參與讀取操作的第一傳輸電路210至第三傳輸電路230是否正常操作。特別地，因為只有相同的資料被載入到第一資料傳輸線至第六資料傳輸線TIORL、TIOFL、TIORH、TIOFH、MIOR和MIOF，所以難以驗證第一傳輸電路210和第二傳輸電路220是否正常傳輸資料。
圖5是示出根據本發明的一個實施例的基底裸片(例如，基底裸片114)的讀取操作的測試過程的時序圖。可以在圖3的過程之後執行圖5的過 程。在圖5中，假設第一傳輸電路210和第二傳輸電路220執行將被傳輸的資料的一部分反相的操作以提高測試效率。參考圖5，可以看出：資料6被連續地載入到第一耦接器TSVR上，而資料7被連續地載入到第二耦接器TSVF上。因為僅僅基底裸片114(而無核心裸片112)在執行寫入操作之後執行讀取操作，所以在寫入操作期間僅僅最後寫入的資料6和資料7可以分別留在第一耦接器TSVR和第二耦接器TSVF中。第一傳輸電路210可以將由第一傳輸電路210傳輸的資料的一部分反相，並且將已反相的資料傳輸到第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH。因此，與圖4不同，在圖5中，不是相同的資料而是雙態觸變型樣的資料，可以被連續地載入到第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH上。在圖5中，帶有撇號(')的資料可以表示已反相的資料。例如，資料6’可以表示資料6的反相資料，而資料7’可以表示資料7的反相資料。第二傳輸電路220可以將被載入到第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH上的資料的一部分反相，並且將已反相的資料傳輸到第五資料傳輸線MIOR和第六資料傳輸線MIOF。例如，第二傳輸電路220可以將被載入到第三資料傳輸線至第四資料傳輸線TIORH和TIOFH上的資料的一部分反相(例如，6’和7’)。第三傳輸電路230可以對第五資料傳輸線MIOR的資料和第六資料傳輸線MIOF的資料以2：1進行平行到串列轉換，然後將結果傳輸到資料節點DQ。
圖5表明了：因為第一傳輸電路至第三傳輸電路210、220和230之中的至少一個電路(即，210和220)將由該電路傳輸的資料的一部分反相，所以第一資料傳輸線至第六資料傳輸線TIORL、TIOFL、TIORH、TIOFH、MIOR和MIOF的資料型樣比圖4中示出的第一資料傳輸線至第六資料傳輸線TIORL、TIOFL、TIORH、TIOFH、MIOR和MIOF的資料型樣更多樣。因此，可以更有效地執行基底裸片114的寫入操作測試。雖然圖5示出了第一傳輸電路 至第三傳輸電路210、220和230中的第一傳輸電路210和第二傳輸電路220將資料的一部分反相，但也可能僅僅是第一傳輸電路至第三傳輸電路210、220和230中的一個電路將資料的一部分反相或者第一傳輸電路至第三傳輸電路210、220和230都將資料的一部分反相。
圖6是示出了根據本發明的一個實施例的第一傳輸電路(例如，圖2的第一傳輸電路210)的方塊圖。圖6描繪了與圖5的第一傳輸電路操作相同的第一傳輸電路210。
第一傳輸電路210可以同步於第一選通信號RDQS0至第八選通信號RDQS7而將第一耦接器TSVR的資料與第二耦接器TSVF的資料傳輸到第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH。第一傳輸電路210可以傳輸與四個選通信號RDQS0、RDQS1、RDQS6和RDQS7同步的資料，然而其可以將與四個選通信號RDQS2、RDQS3、RDQS4和RDQS5同步的資料反相並傳輸之。簡而言之，第一傳輸電路210可以按原樣傳輸由其自身傳輸的八個資料中的四個資料，而將其他四個資料反相並傳輸之。可以透過將讀取操作中使用的資料選通信號RDQS分頻來產生第一選通信號RDQS0至第八選通信號RDQS7，且第一選通信號RDQS0至第八選通信號RDQS7的啟動時段彼此無任何重疊。參考圖7，可以理解資料選通信號RDQS以及第一選通信號RDQS0至第八選通信號RDQS7。
參考圖6，第一傳輸電路210可以包括第一傳輸單元610至第八傳輸單元680、第一閂鎖器690至第四閂鎖器720以及第一驅動器730至第四驅動器760。
第一傳輸單元610可以回應於第一選通信號RDQS0而將第一耦接器TSVR的資料反相並將已反相的資料傳輸到第一閂鎖器690。三相反相器611可以在第一選通信號RDQS0被去啟動到邏輯低位準時被導通。當第一選通信號 RDQS0被啟動到邏輯高位準時，三相反相器611可以被關斷，閂鎖器612被啟動且三相反相器613可以被啟動。透過這些操作，與第一選通信號RDQS0同步的資料可以被反相並被傳輸到第一閂鎖器690。
第二傳輸單元620可以回應於第二選通信號RDQS1而將第二耦接器TSVF的資料反相並將已反相的資料傳輸到第二閂鎖器700。三相反相器621可以在第二選通信號RDQS1被去啟動到邏輯低位準時被導通。當第二選通信號RDQS1被啟動到邏輯高位準時，三相反相器621可以被關斷，閂鎖器622可以被啟動且三相反相器623可以被啟動。透過這些操作，與第二選通信號RDQS1同步的資料可以被反相並被傳輸到第二閂鎖器700。
第三傳輸單元630可以回應於第三選通信號RDQS2而將第一耦接器TSVR的資料傳輸到第三閂鎖器710。傳送閘631可以在第三選通信號RDQS2被去啟動到邏輯低位準時被導通。當第三選通信號RDQS2被啟動到邏輯高位準時，傳送閘631可以被關斷，閂鎖器632可以被啟動且三相反相器633可以被啟動。透過這些操作，與第三選通信號RDQS2同步的資料可以被傳輸到第三閂鎖器710。
第四傳輸單元640可以回應於第四選通信號RDQS3而將第二耦接器TSVF的資料傳輸到第四閂鎖器720。傳送閘641可以在第四選通信號RDQS3被去啟動到邏輯低位準時被導通。當第四選通信號RDQS3被啟動到邏輯高位準時，傳送閘641可以被關斷，閂鎖器642可以被啟動且三相反相器643可以被啟動。透過這些操作，與第四選通信號RDQS3同步的資料可以被傳輸到第四閂鎖器720。
第五傳輸單元650可以回應於第五選通信號RDQS4而將第一耦接器TSVR的資料傳輸到第一閂鎖器690。傳送閘651可以在第五選通信號RDQS4被去啟動到邏輯低位準時被導通。當第五選通信號RDQS4被啟動到邏輯高位準 時，傳送閘651可以被關斷，閂鎖器652可以被啟動且三相反相器653可以被啟動。透過這些操作，與第五選通信號RDQS4同步的資料可以被傳輸到第一閂鎖器690。
第六傳輸單元660可以回應於第六選通信號RDQS5而將第二耦接器TSVF的資料傳輸到第二閂鎖器700。傳送閘661可以在第六選通信號RDQS5被去啟動到邏輯低位準時被導通。當第六選通信號RDQS5被啟動到邏輯高位準時，傳送閘661可以被關斷，閂鎖器662可以被啟動且三相反相器663可以被啟動。透過這些操作，與第六選通信號RDQS5同步的資料可以被傳輸到第二閂鎖器700。
第七傳輸單元670可以回應於第七選通信號RDQS6而將第一耦接器TSVR的資料傳輸到第三閂鎖器710。三相反相器671可以在第七選通信號RDQS6被去啟動到邏輯低位準時被導通。當第七選通信號RDQS6被啟動到邏輯高位準時，三相反相器671可以被關斷，閂鎖器672可以被啟動且三相反相器673可以被啟動。透過這些操作，與第七選通信號RDQS6同步的資料可以被反相並被傳輸到第三閂鎖器710。
第八傳輸單元680可以回應於第八選通信號RDQS7而將第二耦接器TSVF的資料傳輸到第四閂鎖器720。三相反相器681可以在第八選通信號RDQS7被去啟動到邏輯低位準時被導通。當第八選通信號RDQS7被啟動到邏輯高位準時，三相反相器681可以被關斷，閂鎖器682可以被啟動且三相反相器683可以被啟動。透過這些操作，與第八選通信號RDQS7同步的資料可以被反相並被傳輸到第四閂鎖器720。
第一閂鎖器690可以閂鎖從第一傳輸單元610和第五傳輸單元650傳輸來的資料並將之反相，並且將已反相的資料傳輸到第一驅動器730。第一驅動器730可以將從第一閂鎖器690接收到的資料驅動到第一資料傳輸線 TIORL。讀取致能信號RDEN可以是在讀取操作中被啟動的信號。第一驅動器730可以在讀取操作期間被啟動，其中在讀取操作中，讀取致能信號RDEN被啟動到邏輯高位準且讀取致能信號RDENB被啟動到邏輯低位準。
第二閂鎖器700可以閂鎖從第二傳輸單元620和第六傳輸單元660傳輸來的資料並將之反相，並且將已反相的資料傳輸到第二驅動器740。第二驅動器740可以將從第二閂鎖器700接收到的資料驅動到第二資料傳輸線TIOFL。讀取致能信號RDEN可以是在讀取操作中被啟動的信號。第二驅動器740可以在讀取操作期間被啟動，其中在讀取操作中，讀取致能信號RDEN被啟動到邏輯高位準且讀取致能信號RDENB被啟動到邏輯低位準。
第三閂鎖器710可以閂鎖從第三傳輸單元630和第七傳輸單元670傳輸來的資料並將之反相，並且將已反相的資料傳輸到第三驅動器750。第三驅動器750可以將從第三閂鎖器710接收到的資料驅動到第三資料傳輸線TIORH。讀取致能信號RDEN可以是在讀取操作中被啟動的信號。第三驅動器750可以在讀取操作期間被啟動，其中在讀取操作中，讀取致能信號RDEN被啟動到邏輯高位準且讀取致能信號RDENB被啟動到邏輯低位準。
第四閂鎖器720可以閂鎖從第四傳輸單元640和第八傳輸單元680傳輸來的資料並將之反相，並且將已反相的資料傳輸到第四驅動器760。第四驅動器760可以將從第四閂鎖器720接收到的資料驅動到第四資料傳輸線TIOFH。讀取致能信號RDEN可以是在讀取操作中被啟動的信號。第四驅動器760可以在讀取操作期間被啟動，其中在讀取操作中，讀取致能信號RDEN被啟動到邏輯高位準且讀取致能信號RDENB被啟動到邏輯低位準。
圖8是示出了根據本發明的一個實施例的第二傳輸電路(例如，圖2的第二傳輸電路220)的方塊圖。在圖8中，描繪了如圖5示出的那樣操作的第二傳輸電路220。
第二傳輸電路220可以同步於第一選通信號RDQS0至第八選通信號RDQS7而將第一資料傳輸線至第四資料傳輸線TIORL、TIOFL、TIORH和TIOFH的資料輸出到第五資料傳輸線MIOR和第六資料傳輸線MIOF。第二傳輸電路220可以傳輸與四個選通信號RDQS0、RDQS1、RDQS6和RDQS7同步的資料，然而其可以將與其他四個選通信號RDQS2、RDQS3、RDQS4和RDQS5同步的資料反相並傳輸之。簡而言之，第二傳輸電路220可以按原樣傳輸由第二傳輸電路220傳輸的八個資料中的四個資料，而將其他四個資料反相並傳輸之。
參考圖8，第二傳輸電路220可以包括第九傳輸單元810至第十六傳輸單元880、第五閂鎖器890至第六閂鎖器900以及第五驅動器910至第六驅動器920。
第九傳輸單元810可以回應於第一選通信號RDQS0而將第一資料傳輸線TIORL的資料反相並將已反相的資料傳輸到第五閂鎖器890。傳送閘812可以在第一選通信號RDQS0被啟動到邏輯高位準時被導通，且第一資料傳輸線TIORL的資料可以透過反相器811和傳送閘812來被傳輸到第五閂鎖器890。
第十傳輸單元820可以回應於第二選通信號RDQS1而將第二資料傳輸線TIOFL的資料反相並將已反相的資料傳輸到第六閂鎖器900。傳送閘822可以在第二選通信號RDQS1被啟動到邏輯高位準時被導通，且第二資料傳輸線TIOFL的資料可以透過反相器821和傳送閘822來被傳輸到第六閂鎖器900。
第十一傳輸單元830可以回應於第三選通信號RDQS2而將第三資料傳輸線TIORH的資料傳輸到第五閂鎖器890。三相反相器832可以在第三選通信號RDQS2被啟動到邏輯高位準時被導通，且第三資料傳輸線TIORH的資料可以透過反相器831和三相反相器832來被傳輸到第五閂鎖器890。
第十二傳輸單元840可以回應於第四選通信號RDQS3而將第四資料傳輸線TIOFH的資料傳輸到第六閂鎖器900。三相反相器842可以在第四選通信號RDQS3被啟動到邏輯高位準時被導通，且第四資料傳輸線TIOFH的資料可以透過反相器841和三相反相器842來被傳輸到第六閂鎖器900。
第十三傳輸單元850可以回應於第五選通信號RDQS4而將第一資料傳輸線TIORL的資料傳輸到第五閂鎖器890。三相反相器852可以在第五選通信號RDQS4被啟動到邏輯高位準時被導通，且第一資料傳輸線TIORL的資料可以透過反相器851和三相反相器852來被傳輸到第五閂鎖器890。
第十四傳輸單元860可以回應於第六選通信號RDQS5而將第二資料傳輸線TIOFL的資料傳輸到第六閂鎖器900。三相反相器862可以在第六選通信號RDQS5被啟動到邏輯高位準時被導通，且第二資料傳輸線TIOFL的資料可以透過反相器861和三相反相器862來被傳輸到第六閂鎖器900。
第十五傳輸單元870可以回應於第七選通信號RDQS6而將第三資料傳輸線TIORH的資料傳輸到第五閂鎖器890。傳送閘872可以在第七選通信號RDQS6被啟動到邏輯高位準時被導通，且第三資料傳輸線TIORH的資料可以透過反相器871和傳送閘872來被傳輸到第五閂鎖器890。
第十六傳輸單元880可以回應於第八選通信號RDQS7而將第四資料傳輸線TIOFH的資料反相並將已反相的資料傳輸到第六閂鎖器900。傳送閘882可以在第八選通信號RDQS7被啟動到邏輯高位準時被導通，且第四資料傳輸線TIOFH的資料可以透過反相器881和傳送閘882來被傳輸到第六閂鎖器900。
第五閂鎖器890可以閂鎖從第九傳輸單元810、第十一傳輸單元830、第十三傳輸單元850和第十五傳輸單元870傳輸來的資料並將之反相，並且將已反相的資料傳輸到第五驅動器910。第五驅動器910可以將從第五閂鎖器 890接收到的資料驅動到第五資料傳輸線MIOR。讀取致能信號RDEN可以是在讀取操作中被啟動的信號。第五驅動器910可以在讀取操作期間被啟動，其中在讀取操作中，讀取致能信號RDEN被啟動到邏輯高位準且讀取致能信號RDENB被啟動到邏輯低位準。
第六閂鎖器900可以閂鎖從第十傳輸單元820、第十二傳輸單元840、第十四傳輸單元860和第十六傳輸單元880傳輸來的資料並將之反相，並且將已反相的資料傳輸到第六驅動器920。第六驅動器920可以將從第六閂鎖器900接收到的資料驅動到第六資料傳輸線MIOF。讀取致能信號RDEN可以是在讀取操作中被啟動的信號。第六驅動器920可以在讀取操作期間被啟動，其中在讀取操作中，讀取致能信號RDEN被啟動到邏輯高位準且讀取致能信號RDENB被啟動到邏輯低位準。
根據本發明的實施例，可以有效地測試積體電路晶片。
雖然關於特定實施例已經描述了本發明，但是對於本領域技術人員明顯的是：在不脫離如所附申請專利範圍所限定的本發明的精神和範圍的情況下，可以進行各種改變和修改。
114:基底裸片
210:第一傳輸電路
220:第二傳輸電路
230:第三傳輸電路
240:第四傳輸電路
250:第五傳輸電路
260:第六傳輸電路
DQ:資料節點
MIOR:第五資料傳輸線
MIOF:第六資料傳輸線
TIORL:第一資料傳輸線
TIOFL:第二資料傳輸線
TIORH:第三資料傳輸線
TIOFH:第四資料傳輸線
TSVR:第一耦接器
TSVF:第二耦接器

Claims (14)

  1. 一種積體電路晶片，包括：第一耦接器和第二耦接器，其適用於在層疊的晶片之間耦接資料；第一傳輸電路，其適用於對所述第一耦接器和所述第二耦接器的資料進行串列到平行轉換，以產生第一轉換結果並且將所述第一轉換結果傳輸到第一資料傳輸線至第四資料傳輸線，其中，所述第一耦接器和所述第二耦接器的所述資料的一部分被反相並被傳輸；第二傳輸電路，其適用於對所述第一資料傳輸線至第四資料傳輸線的資料進行平行到串列轉換，以產生第二轉換結果並且將所述第二轉換結果傳輸到第五資料傳輸線和第六資料傳輸線，其中，所述第一資料傳輸線至第四資料傳輸線的所述資料的一部分被反相並被傳輸；以及第三傳輸電路，其適用於對所述第五資料傳輸線和所述第六資料傳輸線的資料進行平行到串列轉換，以產生第三轉換結果並且將所述第三轉換結果傳輸到資料節點。
  2. 如請求項1所述的積體電路晶片，其中，所述第一傳輸電路基於在不同時刻處被啟動的第一選通信號至第八選通信號，而將所述第一耦接器和所述第二耦接器的所述資料傳輸到所述第一資料傳輸線至第四資料傳輸線，以及所述第一傳輸電路，將與所述第一選通信號至第八選通信號中的四個選通信號相對應的資料不反相地傳輸到所述第一資料傳 輸線至第四資料傳輸線，以及在將與所述第一選通信號至第八選通信號中的其他四個選通信號相對應的資料反相之後，將與所述其他四個選通信號相對應的所述資料傳輸到所述第一資料傳輸線至第四資料傳輸線。
  3. 如請求項2所述的積體電路晶片，其中，所述第二傳輸電路基於在不同時刻處被啟動的所述第一選通信號至第八選通信號，而將所述第一資料傳輸線至第四資料傳輸線的所述資料傳輸到所述第五資料傳輸線和所述第六資料傳輸線，以及所述第二傳輸電路，將與所述第一選通信號至第八選通信號中的所述四個選通信號相對應的所述資料不反相地傳輸到所述第五資料傳輸線和所述第六資料傳輸線，以及在將與所述第一選通信號至第八選通信號中的所述其他四個選通信號相對應的所述資料反相之後，將與所述其他四個選通信號相對應的所述資料傳輸到所述第五資料傳輸線和所述第六資料傳輸線。
  4. 如請求項3所述的積體電路晶片，其中，所述第二傳輸電路將被所述第一傳輸電路反相並傳輸的所述資料反相。
  5. 如請求項1所述的積體電路晶片，其中，載入到所述第一耦接器和所述第二耦接器上的所述資料的型樣，與載入到所述第一資料傳輸線至第四資料傳輸線上的所述資料的型樣不同，以及載入到所述第一資料傳輸線至第四資料傳輸線上的所述資料的型樣，與載入到所述第五資料傳輸線和所述第六資料傳輸線的所述資料的型樣不同。
  6. 如請求項1所述的積體電路晶片，還包括： 第四傳輸電路，其適用於對所述資料節點的資料進行串列到平行轉換，以產生第四轉換結果並且將所述第四轉換結果傳輸到所述第五資料傳輸線和所述第六資料傳輸線；第五傳輸電路，其適用於對所述第五資料傳輸線和所述第六資料傳輸線的所述資料進行串列到平行轉換，以產生第五轉換結果並且將所述第五轉換結果傳輸到所述第一資料傳輸線至第四資料傳輸線；以及第六傳輸電路，其適用於對所述第一資料傳輸線至第四資料傳輸線的所述資料進行平行到串列轉換，以產生第六轉換結果並且將所述第六轉換結果傳輸到所述第一耦接器和所述第二耦接器。
  7. 如請求項6所述的積體電路晶片，其中，所述第一傳輸電路、所述第二傳輸電路和所述第三傳輸電路在讀取操作期間被啟動，以及所述第四傳輸電路、所述第五傳輸電路和所述第六傳輸電路在寫入操作期間被啟動。
  8. 如請求項1所述的積體電路晶片，其中，所述積體電路晶片包括高頻寬記憶體HBM的基底裸片。
  9. 如請求項2所述的積體電路晶片，其中，所述第一傳輸電路包括：第一閂鎖器至第四閂鎖器；第一傳輸單元，其適用於回應於所述第一選通信號，而將所述第一耦接器的資料反相並將已反相的資料傳輸到所述第一閂鎖器； 第二傳輸單元，其適用於回應於所述第二選通信號，而將所述第二耦接器的資料反相並將已反相的資料傳輸到所述第二閂鎖器；第三傳輸單元，其適用於回應於所述第三選通信號，而將所述第一耦接器的資料反相並將已反相的資料傳輸到所述第三閂鎖器；第四傳輸單元，其適用於回應於所述第四選通信號，而將所述第二耦接器的資料反相並將已反相的資料傳輸到所述第四閂鎖器；第五傳輸單元，其適用於回應於所述第五選通信號，而將所述第一耦接器的資料反相並將已反相的資料傳輸到所述第一閂鎖器；第六傳輸單元，其適用於回應於所述第六選通信號，而將所述第二耦接器的資料反相並將已反相的資料傳輸到所述第二閂鎖器；第七傳輸單元，其適用於回應於所述第七選通信號，而將所述第一耦接器的資料反相並將已反相的資料傳輸到所述第三閂鎖器；第八傳輸單元，其適用於回應於所述第八選通信號，而將所述第二耦接器的資料反相並將已反相的資料傳輸到所述第四閂鎖器；第一驅動器，其適用於將由所述第一閂鎖器得到的已反相的資料驅動到所述第一資料傳輸線； 第二驅動器，其適用於將由所述第二閂鎖器得到的已反相的資料驅動到所述第二資料傳輸線；第三驅動器，其適用於將由所述第三閂鎖器得到的已反相的資料驅動到所述第三資料傳輸線；以及第四驅動器，其適用於將由所述第四閂鎖器得到的已反相的資料驅動到所述第四資料傳輸線。
  10. 如請求項9所述的積體電路晶片，其中，所述第二傳輸電路包括：第五閂鎖器和第六閂鎖器；第九傳輸單元，其適用於回應於所述第一選通信號，而將所述第一資料傳輸線的資料反相並將已反相的資料傳輸到所述第五閂鎖器；第十傳輸單元，其適用於回應於所述第二選通信號，而將所述第二資料傳輸線的資料反相並將已反相的資料傳輸到所述第六閂鎖器；第十一傳輸單元，其適用於回應於所述第三選通信號而將所述第三資料傳輸線的資料傳輸到所述第五閂鎖器；第十二傳輸單元，其適用於回應於所述第四選通信號而將所述第四資料傳輸線的資料傳輸到所述第六閂鎖器；第十三傳輸單元，其適用於回應於所述第五選通信號而將所述第一資料傳輸線的資料傳輸到所述第五閂鎖器；第十四傳輸單元，其適用於回應於所述第六選通信號而將所述第二資料傳輸線的資料傳輸到所述第六閂鎖器； 第十五傳輸單元，其適用於回應於所述第七選通信號，而將所述第三資料傳輸線的資料反相並將已反相的資料傳輸到所述第五閂鎖器；第十六傳輸單元，其適用於回應於所述第八選通信號，而將所述第四資料傳輸線的資料反相並將已反相的資料傳輸到所述第六閂鎖器；第五驅動器，其適用於將由所述第五閂鎖器得到的已反相的資料驅動到所述第五資料傳輸線；以及第六驅動器，其適用於將由所述第六閂鎖器得到的已反相的資料驅動到所述第六資料傳輸線。
  11. 一種記憶體裝置，包括：基底裸片，其包括：用於將資料傳輸到主機和從主機接收資料的資料節點，以及耦接到多個傳輸線而用於在層疊的晶片之間耦接資料的第一耦接器及第二耦接器；以及一個或更多個核心裸片，其層疊在所述基底裸片之上，透過所述一個或更多個傳輸線，來將資料傳輸到所述基底裸片以及從所述基底裸片接收資料，並且包括用於儲存資料的胞元陣列，其中，所述基底裸片包括：第一傳輸電路，其適用於對所述第一耦接器和所述第二耦接器的資料進行串列到平行轉換，以產生第一轉換結果並且將所述第一轉換結果傳輸到第一資料傳輸線至第四資料傳輸線，其中，所述第一耦接器和所述第二耦接器的所述資料的一部分被反相並被傳輸； 第二傳輸電路，其適用於對所述第一資料傳輸線至第四資料傳輸線的資料進行平行到串列轉換，以產生第二轉換結果並且將所述第二轉換結果傳輸到第五資料傳輸線和第六資料傳輸線，其中，所述第一資料傳輸線至第四資料傳輸線的所述資料的一部分被反相並被傳輸；以及第三傳輸電路，其適用於對所述第五資料傳輸線和所述第六資料傳輸線的資料進行平行到串列轉換，以產生第三轉換結果並且將所述第三轉換結果傳輸到資料節點。
  12. 如請求項11所述的記憶體裝置，其中，所述第一傳輸電路基於在不同時刻處被啟動的第一選通信號至第八選通信號，而將所述第一耦接器和所述第二耦接器的所述資料傳輸到所述第一資料傳輸線至第四資料傳輸線，以及所述第一傳輸電路，將與所述第一選通信號至第八選通信號中的四個選通信號相對應的資料不反相地傳輸到所述第一資料傳輸線至第四資料傳輸線，以及在將與所述第一選通信號至第八選通信號中的其他四個選通信號相對應的資料反相之後，將與所述其他四個選通信號相對應的所述資料傳輸到所述第一資料傳輸線至第四資料傳輸線。
  13. 如請求項12所述的記憶體裝置，其中，所述第二傳輸電路基於在不同時刻處被啟動的所述第一選通信號至第八選通信號，而將所述第一資料傳輸線至第四資料傳輸線的所述資料傳輸到所述第五資料傳輸線和所述第六資料傳輸線，以及所述第二傳輸電路，將與所述第一選通信號至第八選通信號中的所述四個選通信號相對應的所述資料不反相地傳輸到所述第 五資料傳輸線和所述第六資料傳輸線，以及在將與所述第一選通信號至第八選通信號中的所述其他四個選通信號相對應的所述資料反相之後，將與所述其他四個選通信號相對應的所述資料傳輸到所述第五資料傳輸線和所述第六資料傳輸線。
  14. 如請求項13所述的記憶體裝置，其中，所述第二傳輸電路將被所述第一傳輸電路反相並傳輸的所述資料反相。
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